JP2015050706A - 撮像装置及びカメラ - Google Patents

Abstract

【課題】基板に電位を与えるためのコンタクトの数量を低減しつつシェーディング補正処理を容易化するのに有利な技術を提供する。
【解決手段】撮像装置は、半導体領域に複数の画素が配列された画素アレイと、基準電圧を受けるためのパッド部と、前記画素アレイの上に、前記画素アレイの行方向および列方向のうちの一方である第１方向に沿ってそれぞれ配された複数の第１電源配線パターンと、前記画素アレイの外側の領域の上に、前記画素アレイの行方向および列方向のうちの他方である第２方向に沿って配され、前記複数の第１電源配線パターンと前記パッド部とを電気的に接続する第２電源配線パターンと、前記複数の第１電源配線パターンと前記半導体領域とを電気的に接続する複数のコンタクトと、を備え、前記第２電源配線パターンの前記第２方向における抵抗値は、前記複数の第１電源配線パターンのそれぞれの前記第１方向における抵抗値よりも小さい。
【選択図】図１

Description

本発明は、撮像装置及びカメラに関する。

撮像装置は、基板に設けられた画素アレイを備えうる。基板の電位分布が不均一な場合にはシェーディングが生じうるため、画像データについてシェーディング補正処理が為されうる。

特開２００１−２３０４００号公報

特許文献１には、基板上のウエルの電位分布を均一化するため、当該ウエルに電位を与えるためのコンタクトが画素領域内の各画素に（又は周期的に）配置された構造が開示されている。特許文献１の構造によると、当該電位分布に起因するシェーディングが低減される。

しかしながら、上述の電位分布を均一化するためには相当数の上記コンタクトを配置する必要があり、このことは、光電変換部の面積を小さくする原因となる。

本発明の目的は、コンタクトの数量を低減しつつシェーディング補正処理を容易化するのに有利な技術を提供することにある。

本発明の一つの側面は撮像装置にかかり、前記撮像装置は、半導体領域に複数の画素が配列された画素アレイと、基準電圧を受けるためのパッド部と、前記画素アレイの上に、前記画素アレイの行方向および列方向のうちの一方である第１方向に沿ってそれぞれ配された複数の第１電源配線パターンと、前記画素アレイの外側の領域の上に、前記画素アレイの行方向および列方向のうちの他方である第２方向に沿って配され、前記複数の第１電源配線パターンと前記パッド部とを電気的に接続する第２電源配線パターンと、前記複数の第１電源配線パターンと前記半導体領域とを電気的に接続する複数のコンタクトと、を備え、前記第２電源配線パターンの前記第２方向における抵抗値は、前記複数の第１電源配線パターンのそれぞれの前記第１方向における抵抗値よりも小さいことを特徴とする。

本発明によれば、コンタクトの数量を低減しつつシェーディング補正処理を容易化するのに有利である。

撮像装置の構成例を説明する模式図。 撮像装置の断面構造の例を説明する模式図。 画素の回路構成例を説明する図。 電源配線パターンの抵抗成分について説明する図。 電源配線パターンの抵抗成分について説明する図。 撮像装置の他の構成例を説明する模式図。 撮像装置の他の構成例を説明する模式図。 撮像装置の他の構成例を説明する模式図。 撮像システムの構成例を説明する図。

（第１実施形態）
図１〜図５を参照しながら、第１実施形態の撮像装置Ｉ１を説明する。撮像装置Ｉ１は、図１に例示されるように、画素アレイＰＡと、ボンディングパッド１０３と、複数の第１電源配線パターン１０５と、第２電源配線パターン１０４と、複数のコンタクト１０６とを備える。

画素アレイＰＡは、複数の画素１０１が配列されて構成されうる。複数の画素１０１は、例えば半導体基板に設けられたウエル１０２（例えばＰ型の半導体領域）上に、複数の行および複数の列を形成するように設けられる。ここでは、説明を容易にするため、６行×８列の画素アレイＰＡを図示している。

ボンディングパッド１０３は、基準電圧を受けるためのパッド部であり、ここでは、画素アレイＰＡに対して上側および下側のそれぞれに１つずつ（計２つ）設けられている。複数の電源配線パターン１０５は、画素アレイＰＡの上方に、ａ方向（第１方向）に沿って配されている。ここでは、ａ方向を、例えば画素アレイＰＡの列方向として述べる。また、電源配線パターン１０４は、画素アレイＰＡの外側の領域の上方に、ｂ方向（第２方向）に沿って配されている。ここでは、ｂ方向を、例えば画素アレイＰＡの行方向として述べる。電源配線パターン１０４は、各電源配線パターン１０５とボンディングパッド１０３とを電気的に接続する。また、複数のコンタクト１０６は、各電源配線パターン１０５とウエル１０２とを電気的に接続する。なお、ここでは、便宜的に、電源配線パターン１０４と電源配線パターン１０５とを区別して説明しているが、これらの電源配線パターン１０４及び１０５は、一体に形成されてもよい。例えば、電源配線パターン１０４と電源配線パターン１０５とは、互いに同じ配線層に配されてもよく、その場合、電源配線パターン１０４と電源配線パターン１０５とは同じ導電材料で構成される。

以上のような構成により、ボンディングパッド１０３を介して外部から入力された基準電圧（例えば０［Ｖ］）がウエル１０２に供給される。

図２は、撮像装置Ｉ１のうちの画素アレイＰＡの部分の断面構造を示す模式図である。例えばＮ型の半導体基板２０１の上部にＰ型のウエル１０２が設けられており、基板２０１の表面には酸化膜２０３が形成されている。ウエル１０２には光電変換部２０２（Ｎ型の半導体領域）が各画素１０１に対応して形成されており、各光電変換部２０２は素子分離部２０４によって区画されている。また、ここでは図示していないが、光電変換部２０２から電荷を読み出して画素信号として出力するための各トランジスタがウエル１０２に設けられている。

基板２０１の上方には、基準電圧を供給するための電源配線パターン１０５が配されており、コンタクト１０６が電源配線パターン１０５とウエル１０２とを電気的に接続している。これによってウエル１０２に電位が与えられる。

電源配線パターン１０４および１０５には、例えば銅やアルミニウムなどの金属材料が用いられうる。シリコン等の半導体で構成されるウエル１０２は、電源配線パターン１０４および１０５に比べて、抵抗率が１０^２倍以上大きい。そのため、画素アレイＰＡの上方に複数の電源配線パターン１０５を配置し、ウエル１０２には、コンタクト１０６を用いて、ウエル１０２上のいくつかの位置で基準電圧が供給されるとよい。

図３は、単位画素１０１の回路構成例を示している。画素１０１は、前述の光電変換部２０２（例えばフォトダイオード）、転送トランジスタ３０３、フローティングディフュージョン３０２、リセットトランジスタ３０４、ソースフォロワトランジスタ３０５及び選択トランジスタ３０６を含みうる。転送トランジスタ３０３のゲート端子には、制御信号Ｐｔｘが与えられる。制御信号Ｐｔｘが活性化されると、光電変換部２０２において受光によって発生し蓄積された電荷が、転送トランジスタ３０３によって、フローティングディフュージョン３０２に転送される。ソースフォロワトランジスタ３０５のソース電位は、フローティングディフュージョン３０２に転送された電荷量の変動に応じて変化する。選択トランジスタ３０６のゲート端子には、制御信号Ｐｓｅｌが与えられる。制御信号Ｐｓｅｌが活性化されると、選択トランジスタ３０６は、ソースフォロワトランジスタ３０５のソース電位に応じた出力Ｖｏｕｔを、画素信号を読み出すための列信号線に出力しうる。なお、リセットトランジスタ３０４のゲート端子には、制御信号Ｐｒｅｓが与えられる。制御信号Ｐｒｅｓが活性化されると、リセットトランジスタ３０４はフローティングディフュージョン３０２の電位をリセットしうる。ここでは、各トランジスタ３０３〜３０４にＮＭＯＳトランジスタを用いており、各トランジスタ３０３〜３０４のバックゲート端子には基準電圧Ｖｗｅｌｌ（例えば０［Ｖ］）が供給される。

撮像装置Ｉ１は、画素アレイＰＡを駆動する駆動部（不図示）と、画素アレイＰＡの各画素１０１から出力された画素信号を読み出す信号読出部（不図示）とを備えうる。駆動部は、ｂ方向（行方向）に配された制御線を介して上述の各制御信号を各画素１０１に出力し、行単位で画素アレイＰＡを駆動する。信号読出部は、各画素１０１から出力された画素信号を列ごとに読み出し、読み出された画素信号を順に撮像装置Ｉ１の外部に出力する。

ところで、各画素１０１から画素信号を読み出す読出動作を行う際には、ウエル１０２において電位変動が生じうる。当該電位変動は、画素１０１を駆動することによって、より具体的には、例えば光電変換部２０２からの電荷転送や、各トランジスタが駆動されることによる容量カップリングによって生じうる。この電位変動によって生じた不均一な電位分布は、画素信号を用いて得られる画像においてシェーディングをもたらすため、電位分布は均一化されることが望ましい。

上述の電位変動が収束するのに要する収束時間は、ウエル容量を含む容量値Ｃと電源配線パターンの抵抗値Ｒとの時定数に従う。参考例として、単位画素サイズ６μｍ×６μｍ、２４００万画素（６０００行×４０００列）のＣＭＯＳイメージセンサの場合について考える。例えば、電源配線パターンの配線抵抗値をＲ_ＥＸ＝１２［ｋΩ］とし、電源配線パターンの本数をｋ＝１００とし、単位画素が有する容量をＣ_ＥＸ＝５［ｆＦ］とし、同時に駆動される画素の数ｍ＝６０００個（１行分）とする。このとき、電源配線パターンの１本あたりの負荷τは、τ∝Ｒ_ＥＸ×Ｃ_ＥＸ×ｍ／ｋ＝３．６［ｎｓｅｃ］となる。即ち、収束時間を小さくするためには、電源配線パターンの数量ｋを大きくし、電源配線パターンの配線抵抗値Ｒ_ＥＸを小さくするとよく、これによって電位分布を均一化することができる。

しかしながら、ウエル１０２の全域にわたって電位分布を均一化するため、例えば、電源配線パターンの数量ｋを大きくするためには相当数のコンタクト１０６を配置する必要がある。その結果、画素アレイＰＡの面積が増大してしまい、又は、光電変換部２０２の面積を確保することが困難になってしまう。

以下では、図４および図５を参照しながら、ウエル１０２に基準電圧を供給するための電源配線パターン１０４および１０５の配線抵抗について述べる。図４は、図１の電源配線パターン１０４および１０５に、コンタクト１０６_１とボンディングパッド１０３との間の配線抵抗を示したものである。コンタクト１０６_１は、コンタクト１０６のうち、画素アレイＰＡにおける第１行と第２行との間、かつ、第１列と第２列との間に配されたものを示しており、ここでは便宜上、コンタクト１０６_１の位置をｗｃｔ（１．５、１．５）で表す。例えば、画素アレイＰＡにおける第５行と第６行との間、かつ、第７列と第８列との間に配されたコンタクト１０６の位置は、ｗｃｔ（５．５、７．５）と表される。

コンタクト１０６_１と、一方のボンディングパッド１０３との間の配線抵抗Ｒ１は、Ｒ１＝Ｒ１ａ＋Ｒ１ｂ＋Ｒｐａｄ１と表せる。Ｒ１ａは、電源配線パターン１０５のａ方向における抵抗成分を示す。Ｒ１ｂは、電源配線パターン１０４のｂ方向における抵抗成分を示す。Ｒｐａｄ１は、電源配線パターン１０４−ボンディングパッド１０３間の抵抗成分を示す。なお、各抵抗成分は、（配線パターンのシート抵抗［Ω／□］）×（配線パターンの長さＬ）／（配線パターンの幅Ｗ）で算出される。

ここで、電源配線パターン１０４（全長）のｂ方向における抵抗値をＲｂ＿ｔｏｔａｌとし、電源配線パターン１０５（全長）のａ方向における抵抗値をＲａ＿ｔｏｔａｌとする。この場合、Ｒ１ａ＝Ｒａ＿ｔｏｔａｌ×（電源配線パターン１０５の、コンタクト１０６_１から電源配線パターン１０４までの部分の長さ）／（電源配線パターン１０５の全長）と表せる。また、Ｒ１ｂ＝Ｒｂ＿ｔｏｔａｌ×（電源配線パターン１０４の、コンタクト１０６_１に接続された電源配線パターン１０５からボンディングパッド１０３までの部分の長さ）／（電源配線パターン１０４の全長）と表せる。

同様に、コンタクト１０６_１と、他方のボンディングパッド１０３との間の配線抵抗Ｒ２は、Ｒ２＝Ｒ２ａ＋Ｒ２ｂ＋Ｒｐａｄ２と表せる。位置ｗｃｔ（１．５、１．５）のコンタクト１０６_１についての電源配線パターン１０４および１０５の合成抵抗値Ｒ_{（１．５、１．５）}は、Ｒ_{（１．５、１．５）}＝Ｒ１‖Ｒ２と表せる。

図５は、上述のようにして算出した、位置ｗｃｔ（１．５、１．５）〜ｗｃｔ（５．５、７．５）の各コンタクト１０６_ｎについての電源配線パターンの合成抵抗値Ｒを示した表である。ここでは、説明を容易にするため、Ｒｐａｄ１＝Ｒｐａｄ２＝０［Ω］とした。また、例えば、シート抵抗０．１［Ω／□］とし、電源配線パターン１０４および１０５の全長を２４ｍｍとし、電源配線パターン１０４の幅を２μｍとし、電源配線パターン１０５の幅を０．２μｍとした。即ち、Ｒａ＿ｔｏｔａｌ＝１２［Ω］とし、Ｒｂ＿ｔｏｔａｌ＝１．２［Ω］とした。図５は、例えば、位置ｗｃｔ（３．５、１．５）のコンタクト１０６についての電源配線パターンの合成抵抗値Ｒが、３．７３［ｋΩ］であることを示している。

図５は、比較の対象とするコンタクト１０６の組み合わせによって、合成抵抗値Ｒの最大値と最小値との差が大きく変わることを示している。図５によると、画素アレイＰＡ内の全てのコンタクト１０６を対象とした場合、合成抵抗値Ｒの最大値と最小値との差は、１．２７ｋΩである。ａ方向に並ぶ一群のコンタクト１０６（即ち、ｂ方向の位置を示す座標が同じである一群のコンタクト１０６）を対象とすると、合成抵抗値Ｒの最大値と最小値との差は、１．１２ｋΩである。ｂ方向に並ぶ一群のコンタクト１０６（即ち、ａ方向の位置を示す座標が同じである一群のコンタクト１０６）を対象とすると、合成抵抗値Ｒの最大値−最小値との差は、高々、０．２０ｋΩである。このような合成抵抗値Ｒの差は、各位置ｗｃｔ間で、前述の電位変動が収束するのに要する収束時間に差をもたらしうる。

例えば、上記図５に例示される合成抵抗値Ｒの算出結果によると、ｂ方向における合成抵抗値Ｒの最大値と最小値との差は０．２０ｋΩであり、ａ方向と比較して１／６〜１／５倍程度である。即ち、電源配線パターン１０４のｂ方向における抵抗値は、各電源配線パターン１０５のａ方向における抵抗値よりも小さい。その結果、ｂ方向においては収束時間の差がａ方向に対して小さく、シェーディングの影響が小さいといえる。

以上の構成によると、電源配線パターン１０４のｂ方向における抵抗値が、各電源配線パターン１０５のａ方向における抵抗値よりも小さい。電源配線パターン１０４および１０５は、電源配線パターン１０４のｂ方向における抵抗値が、複数の電源配線パターン１０５のａ方向における合成抵抗値よりも小さくなるように設けられてもよい。この構成によると、ウエル１０２のｂ方向の電位分布が均一化される。その結果、撮像装置Ｉ１により取得される画像のシェーディングは、ｂ方向においては抑制され、ａ方向において主に生じうる。よって、撮像装置Ｉ１からの画像信号に対しては、ａ方向についてのシェーディング補正が為されればよい。当該シェーディング補正は、ａ方向について考慮すればよいため、ａ方向およびｂ方向の両方について考慮する場合に比べて処理負担が低減され、有利である。また、上記構成によると、ウエル１０２に電位を与えるためのコンタクト１０６の数量を低減することができ、各画素１０１にコンタクトを設ける場合に比べて画素アレイＰＡを小面積で形成することができる。同様の理由により、各画素１０１の光電変換部２０２の面積を確保することも可能である。よって、本実施形態によると、コンタクトの数量を低減しつつシェーディング補正処理を容易化するのに有利である。なお、電源配線パターン１０４と電源配線パターン１０５とを同じ材料で形成する場合には、電源配線パターン１０４の幅を、電源配線パターン１０５の幅より大きくするとよい。この構成によると、電源配線パターン１０４のｂ方向における抵抗値が、各電源配線パターン１０５のａ方向における抵抗値よりも小さくなる。よって、電源配線パターン１０４と電源配線パターン１０５とが同じ材料で形成され、電源配線パターン１０４の幅を、電源配線パターン１０５の幅より大きくすることで、コンタクトの数量を低減しつつシェーディング補正処理を容易化することが可能である。

また、以上では、計２つのボンディングパッド１０３を配置した構造を例示したが、本発明はこの構成に限られるものではない。即ち、上述のシェーディングが一方向について抑制されればよく、画素アレイＰＡに対して上側および下側の一方に１つのボンディングパッド１０３を配置した構成でもよい。

（第２実施形態）
図６を参照しながら、第２実施形態の撮像装置Ｉ２を説明する。前述の第１実施形態では、４本の電源配線パターン１０５が２画素ごとに配された構成を例示したが、本発明はこの構成に限られるものではなく、各電源配線パターン１０５の電圧供給の負荷が等しくなるように構成されればよい。

図６は、２つの電源配線パターン１０５を設けた場合の構成を例示している。２つの電源配線パターン１０５の距離が、例えば画素ｍ列分に相当する距離の場合には、その一方と画素アレイＰＡの一方の端との距離と、その他方と画素アレイＰＡの他方の端との距離と、をそれぞれ画素ｍ／２列分に相当する距離にすればよい。これにより、例えば、各画素１０１からの画素信号の読み出しが行単位で為された場合には、各電源配線パターン１０５は、ｍ個の画素１０１が駆動されたことによるウエル１０２の電位変動を補うようにウエル１０２に電圧供給を行う。即ち、各電源配線パターン１０５の電圧供給の負荷は互いに等しいといえる。なお、本実施形態ではｍ＝４であるが、この数は、画素アレイＰＡの列の数や電源配線パターン１０５の本数に応じて適宜、変更されうる。

上記構成によると、各電源配線パターン１０５が、その電圧供給の負荷が等しくなるように設けられ、これにより、ｂ方向のシェーディングが抑制されうる。よって、上記構成によっても、第１実施形態と同様の効果が得られる。

（第３実施形態）
図７を参照しながら、第３実施形態の撮像装置Ｉ３を説明する。本実施形態は、画素アレイＰＡの外側にオプティカルブラック画素部ＯＢが設けられている点で第１実施形態と異なる。電源配線パターン１０４は、オプティカルブラック画素部ＯＢの上方に配置されている。これにより、オプティカルブラック画素部ＯＢの各画素１０１_ＯＢへの入射光が遮断され、各画素１０１_ＯＢからはノイズ成分に相当するダーク信号が得られる。

電源配線パターン１０４は、少なくとも一部がオプティカルブラック画素部ＯＢの上方に配されていればよい。例えば、電源配線パターン１０４の一部がオプティカルブラック画素部ＯＢの直上に位置するように、電源配線パターン１０４の幅（ａ方向の幅）を第１実施形態よりも大きくしてもよい。これにより、電源配線パターン１０４のｂ方向における電圧降下が低減され、即ち、電源配線パターン１０４のｂ方向における各位置での電圧が略等しくなる。

よって、上記構成によっても、第１実施形態と同様の効果が得られ、さらに、電源配線パターン１０４をオプティカルブラック画素部ＯＢの各画素１０１_ＯＢの上方に配置することにより、電源配線パターン１０４を遮光部として兼用することも可能である。

なお、ここでは、画素アレイＰＡの外側にオプティカルブラック画素部ＯＢが設けられた構成を例示したが、別の観点では、画素アレイが有効画素領域とオプティカルブラック領域とを有するとも言える。この場合、電源配線パターン１０４は、有効画素領域の外側の領域の上方に配置しており、かつ、オプティカルブラック領域の上方に位置していると考えればよい。

（第４実施形態）
図８を参照しながら、第４実施形態の撮像装置Ｉ４を説明する。前述の各実施形態では、基準電圧を受けるためのパッド部として、対向する２辺のそれぞれにボンディングパッド１０３が１つずつ設けられた構成を例示したが、本発明はこの構成に限られるものではない。例えば、本実施形態のように、対向する２辺のそれぞれに複数のボンディングパッド１０３が設けられてもよい。複数のボンディングパッド１０３のそれぞれは、ｂ方向に沿って配されており、電源配線パターン１０４に電気的に接続されている。この構成によると、電源配線パターン１０４のｂ方向における電圧降下が低減され、即ち、電源配線パターン１０４のｂ方向における各位置での電圧が略等しくなる。

よって、上記構成によっても、第１実施形態と同様の効果が得られ、さらに、複数のパッドをｂ方向に沿って配置することによってｂ方向のシェーディングがより抑制される。なお、本実施形態では、対向する２辺のそれぞれに３つ（計６つ）のボンディングパッド１０３が配置された構成を例示したが、ボンディングパッド１０３の数量はこれに限定されるものではない。

以上の４つの実施形態を述べたが、本発明はこれらに限られるものではなく、目的、状態、用途及び機能その他の仕様に応じて、適宜、変更が可能であり、他の実施形態によっても為されうる。例えば、以上の各実施形態では、各画素を形成する各トランジスタにＮＭＯＳトランジスタを用いた構成を例示したが、ＰＭＯＳトランジスタを用いてもよい。また、以上の各実施形態では、各光電変換部で発生して蓄積された電荷のうち電子を読み出す構成を例示したが、ホールを読み出してもよい。

また、電源配線パターン１０４は、電源配線パターン１０５よりも幅が大きいものを図示したが、これらの抵抗値が前述の関係を有していればよく、例えば、電源配線パターン１０４は、互いに平行に配された複数のラインパターンで構成されてもよい。この場合、各ラインパターンの幅は、電源配線パターン１０５よりも小さくてもよい。各ラインパターンは、同じ配線層に設けられてもよいし、互いに異なる配線層に設けられてもよい。また、これらのラインパターンは、当該ラインパターンと交差する方向に延在する他のラインパターンを用いて互いに電気的に接続されるとよい。

また、上記各実施形態のように電源配線パターン１０４を行方向に沿って配置し、各電源配線パターン１０５を列方向に沿って配置する場合には、電源配線パターン１０４は、前述の信号読出部の上方に配されてもよい。この構成によると、必要な基準電圧を当該信号読出部に供給するのにも有利である。信号読出部に接続された信号読出用の列信号線は、互いに隣接する電源配線パターン１０５間に配されるとよく、これによって、互いに隣接する列信号線間のクロストークを防ぐことも可能である。一方、電源配線パターン１０４を列方向に沿って配置し、各電源配線パターン１０５を行方向に沿って配置する場合には、電源配線パターン１０４は、前述の駆動部の上方に配されてもよく、必要な基準電圧を当該駆動部に供給すればよい。駆動部からの制御信号を供給する制御線は、互いに隣接する電源配線パターン１０５間に配されてもよく、これによって、互いに隣接する制御線間のクロストークを防ぐことも可能である。

（撮像システム）
以上では、カメラ等に代表される撮像システムに含まれる撮像装置について述べた。撮像システムの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。撮像システムは、上記の実施形態として例示された本発明に係る撮像装置と、この撮像装置から出力される信号を処理する処理部とを含みうる。この処理部は、例えば、Ａ／Ｄ変換器、および、このＡ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。

図９を参照しながら、撮像システムＳＹＳの構成例を述べる。撮像システムＳＹＳは、レンズ部８０１と、レンズ駆動部８０２と、メカニカルシャッター８０３と、シャッター駆動部８０４と、撮像装置８０５と、信号処理部８０６と、タイミング発生部８０７と、メモリ部８０８と、制御部８０９とを具備する。また、撮像システムＳＹＳは、インターフェース部８１０と、記録媒体８１１と、外部インターフェース部８１２と、測光部８１３と、を具備する。

レンズ部８０１は、被写体の光学像を撮像装置８０５に結像させ、レンズ駆動部８０２によってズーム制御、フォーカス制御、絞り制御などの制御が為される。メカニカルシャッター８０３は、シャッター駆動部８０４によって駆動される。撮像装置８０５は、レンズ部８０１により結像された被写体の画像信号を取得する。撮像装置８０５には本発明が適用され、例えば第１実施形態で述べた撮像装置Ｉ１が用いられうる。信号処理部８０６は、例えば補正部を含み、撮像装置８０５により得られた画像信号についての各種補正処理（上述のシェーディング補正を含む）を行って画像データを取得する。また、信号処理部８０６は、画像データの圧縮処理を行うことも可能である。タイミング発生部８０７は、クロック信号等の各種タイミング信号を発生して、撮像装置８０５や信号処理部８０６に出力する。メモリ部８０８には、画像データその他の情報が一時的に格納される。制御部８０９は、各種演算処理を行い、また、撮像システムＳＹＳ全体の制御を行う。

インターフェース部８１０は、記録媒体８１１は、との間でデータ通信を行い、例えば、画像データの格納処理や読み出しを行う。記録媒体８１１は、半導体メモリ等の着脱可能なメモリ手段であり、インターフェース部８１０を介して、画像データの格納や、又は格納された画像データの読み出しがなされる。画像データは、外部インターフェース部８１２を介して、不図示の表示部に出力される。測光部８１３は、被写体の輝度を測定するための測光を行う。

各電源電圧が撮像システムＳＹＳに供給されて撮像システムＳＹＳが動作可能な状態になった後、例えばレリーズボタン（不図示）が押されたことに応答して、制御部８０９は、撮像装置８０５からの信号に基づいて被写体との距離を算出する。その後、レンズ駆動部８０２は、焦点が被写体に合うようにレンズ部８０１を駆動する。なお、ここでは、撮像装置８０５からの信号によって被写体との距離を算出する場合を例示したが、測距用のユニットを個別に設けて当該距離を算出してもよい。その後、撮像システムＳＹＳは撮影動作を開始する。撮影動作が終了すると、撮像装置８０５からの画像信号は信号処理部８０６によって信号処理が為され、それにより得られた画像データがメモリ部８０８に格納される。メモリ部８０８に格納された画像データは、制御部８０９によりインターフェース部８１０を介して記録媒体８１１に保存されうる。また、当該画像データは、外部インターフェース８１２を介して、ディスプレイ等の表示部に出力されてもよいし、パーソナルコンピュータ等の端末に出力されてもよい。

Claims (11)

1. 半導体領域に複数の画素が配列された画素アレイと、
   基準電圧を受けるためのパッド部と、
   前記画素アレイの上に、前記画素アレイの行方向および列方向のうちの一方である第１方向に沿ってそれぞれ配された複数の第１電源配線パターンと、
   前記画素アレイの外側の領域の上に、前記画素アレイの行方向および列方向のうちの他方である第２方向に沿って配され、前記複数の第１電源配線パターンと前記パッド部とを電気的に接続する第２電源配線パターンと、
   前記複数の第１電源配線パターンと前記半導体領域とを電気的に接続する複数のコンタクトと、を備え、
   前記第２電源配線パターンの前記第２方向における抵抗値は、前記複数の第１電源配線パターンのそれぞれの前記第１方向における抵抗値よりも小さい、
   ことを特徴とする撮像装置。
2. 前記画素アレイの外側に配されたオプティカルブラック画素部をさらに備え、
   前記第２電源配線パターンの少なくとも一部である第１部分は、前記オプティカルブラック画素部の上に配されている、
   ことを特徴とする請求項１に記載の撮像装置。
3. 前記第１部分は、入射する光を遮光する遮光部として機能する、
   ことを特徴とする請求項２に記載の撮像装置。
4. 前記画素アレイから信号を読み出す信号読出部をさらに備え、
   前記第２電源配線パターンの少なくとも一部である第２部分は、前記信号読出部の上に配されている、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記画素アレイを駆動する駆動部をさらに備え、
   前記第２電源配線パターンの少なくとも一部である第３部分は、前記駆動部の上に配されている、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
6. 前記パッド部は複数のパッドを含み、前記複数のパッドは、前記第２方向に沿って配され、前記第２電源配線パターンに電気的に接続されている、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
7. 前記第１方向に沿って配され、前記画素アレイから信号を読み出すための複数の信号線をさらに備え、
   前記複数の第１電源配線パターンのそれぞれは、前記複数の信号線のうちの互いに隣接する２つの信号線の間に配されている、
   ことを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
8. 前記第２電源配線パターンは、互いに平行に配された複数のラインパターンを含む、
   ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
9. 前記複数のラインパターンは、前記第１方向に沿って配された他のラインパターンを用いて互いに接続されている、
   ことを特徴とする請求項８に記載の撮像装置。
10. 半導体領域に複数の画素が配列された画素アレイと、
    基準電圧を受けるためのパッド部と、
    前記画素アレイの上に、前記画素アレイの行方向および列方向のうちの一方である第１方向に沿ってそれぞれ配された複数の第１電源配線パターンと、
    前記画素アレイの外側の領域の上に、前記画素アレイの行方向および列方向のうちの他方である第２方向に沿って配され、前記複数の第１電源配線パターンと前記パッド部とを電気的に接続する第２電源配線パターンと、
    前記複数の第１電源配線パターンと前記半導体領域とを電気的に接続する複数のコンタクトと、を備え、
    前記複数の第１電源配線パターンと前記第２電源配線パターンとは、同じ材料で構成され、かつ、同じ配線層に配されており、
    前記第２電源配線パターンの幅は、前記複数の第１電源配線パターンのそれぞれの幅よりも大きい、
    ことを特徴とする撮像装置。
11. 請求項１乃至１０のいずれか１項に記載の撮像装置と、
    前記撮像装置の前記画素アレイからの画像信号について、前記第１方向に対応する方向で生じうるシェーディングの補正を行う補正部と、を具備する、
    ことを特徴とするカメラ。

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