JP2014135326A - 固体撮像装置 - Google Patents

Abstract

【課題】配線抵抗を低減することで、電源を安定化させる。
【解決手段】固体撮像装置１０は、画素領域１１及び周辺回路領域１２を有し、かつ第１及び第２の主面を有する半導体基板２０と、半導体基板２０の第１の主面に設けられ、周辺回路領域１２に電気的に接続された配線構造２１と、周辺回路領域１２かつ半導体基板２０の第２の主面に設けられた配線層４２と、配線層４２の上方に絶縁層を介して設けられた配線層４３と、配線層４２、４３と配線構造２１とを電気的に接続し、半導体基板２０を貫通する複数の貫通電極４０とを含む。
【選択図】 図４

Description

本発明の実施形態は、固体撮像装置に関する。

ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像装置は、デジタルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使用されている。固体撮像装置では、画素サイズの縮小化に伴い、フォトダイオードへの入射光量を確保するのに優位な裏面照射型構造が一部で用いられている。裏面照射型固体撮像装置は、受光領域とマイクロレンズとの間に金属配線などの光学的な障害物がなくなるため、感度や画質を向上させることができる。

裏面照射型固体撮像装置は、受光素子を含む画素領域と、例えば画素領域周囲にリング状に形成されかつロジック回路及びアナログ回路を含む周辺回路とを備えている。装置の小型化を目的として周辺回路領域の幅を細くした場合、周辺回路領域の形状が細長くなり、周辺回路内の配線、特に電源配線を十分に設けることが困難となる。これにより、電源配線の抵抗が大きくなり、電源の電圧降下が大きくなる。この結果、装置の電源が不安定になる。

特開２００８−３１１４１３号公報 特開２０１０−９８２１９号公報

実施形態は、配線抵抗を低減することで、電源を安定化させることが可能な固体撮像装置を提供する。

実施形態に係る固体撮像装置は、画素領域及び周辺回路領域を有し、かつ第１及び第２の主面を有する半導体基板と、前記半導体基板の第１の主面に設けられ、前記周辺回路領域に電気的に接続された複数の第１の配線層を有する配線構造と、前記周辺回路領域かつ前記半導体基板の第２の主面に設けられた第２の配線層と、前記第２の配線層の上方に絶縁層を介して設けられた第３の配線層と、前記第２及び第３の配線層と前記配線構造とを電気的に接続し、前記半導体基板を貫通する複数の貫通電極とを具備する。

第１の実施形態に係る固体撮像装置の表面のレイアウト図。 第１の実施形態に係る固体撮像装置の裏面（第一層）のレイアウト図。 第１の実施形態に係る固体撮像装置の裏面（第二層）のレイアウト図。 図１乃至図３のＡ−Ａ´線に沿った固体撮像装置の断面図。 図１乃至図３のＢ−Ｂ´線に沿った固体撮像装置の断面図。 第２の実施形態に係る固体撮像装置の表面のレイアウト図。 第２の実施形態に係る固体撮像装置の裏面（第一層）のレイアウト図。 第２の実施形態に係る固体撮像装置の裏面（第二層）のレイアウト図。 図６乃至図８のＡ−Ａ´線に沿った固体撮像装置の断面図。 図６乃至図８のＢ−Ｂ´線に沿った固体撮像装置の断面図。 変形例に係る固体撮像装置の断面図。 第３の実施形態に係る固体撮像装置の裏面のレイアウト図。 第４の実施形態に係る固体撮像装置の表面のレイアウト図。 第４の実施形態に係る固体撮像装置の裏面のレイアウト図。 図１３及び図１４のＡ−Ａ´線に沿った固体撮像装置の断面図。 図１３及び図１４のＢ−Ｂ´線に沿った固体撮像装置の断面図。 第５の実施形態に係る固体撮像装置の裏面のレイアウト図。 図１７のＢ−Ｂ´線に沿った固体撮像装置の断面図。 第６の実施形態に係る固体撮像装置の裏面のレイアウト図。 図１９のＢ−Ｂ´線に沿った固体撮像装置の断面図。 第７の実施形態に係る固体撮像装置の表面のレイアウト図。 第７の実施形態に係る固体撮像装置の裏面のレイアウト図。 図２１及び図２２のＢ−Ｂ´線に沿った固体撮像装置の断面図。 図２２のＣ−Ｃ´線に沿った固体撮像装置の断面図。 第１の変形例に係る固体撮像装置の裏面のレイアウト図。 第２の変形例に係る固体撮像装置の裏面のレイアウト図。 本実施形態の固体撮像装置を用いたデジタルカメラのブロック図。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１の実施形態］
本実施形態では、固体撮像装置として、裏面照射（ＢＳＩ：backside illumination）構造を有するＣＭＯＳイメージセンサを例に挙げて説明する。

図１は、第１の実施形態に係る固体撮像装置１０の表面のレイアウト図である。図２及び図３は、固体撮像装置１０の裏面のレイアウト図である。具体的には、図２は、固体撮像装置１０の裏面側の一層目の配線層を主として示した図であり、図３は、固体撮像装置１０の裏面側の２層目の配線層を主として示した図である。図４は、図１乃至図３のＡ−Ａ´線に沿った固体撮像装置１０の断面図である。図５は、図１乃至図３のＢ−Ｂ´線に沿った固体撮像装置１０の断面図である。固体撮像装置１０の表面とは、半導体基板を基準にして、半導体基板の対向する第１及び第２の主面のうち半導体素子が形成される面に対応する。固体撮像装置１０の裏面とは、半導体基板の対向する第１及び第２の主面のうち半導体素子が形成される面と反対面に対応し、本実施形態の固体撮像装置１０では、この裏面から光が入射される。

固体撮像装置１０は、画素部（画素アレイ）が配置される画素領域１１と、画素部を駆動及び制御する周辺回路が配置される周辺回路領域１２とを備えている。画素領域１１は、受光領域１１Ａ及びオプティカルブラック領域（ＯＢ領域）１１Ｂからなる。周辺回路領域１２は、アナログ回路及びロジック回路を備えており、例えば、画素領域１１の周囲を囲むように形成されている。

固体撮像装置１０は、第１の主面（表面：front side）と、表面と対向する第２の主面（裏面：backside）とを有する半導体基板２０を備えている。半導体基板２０は、例えばシリコン（Ｓｉ）基板から構成される。なお、半導体基板２０は、シリコン（Ｓｉ）からなるエピタキシャル層（半導体層）で構成してもよい。半導体基板２０の表面には、表面配線層（配線構造）２１が設けられ、半導体基板２０の裏面には、裏面配線層２２が設けられる。表面配線層２１は、複数レベルの配線層、及び層間絶縁層を含む。裏面配線層２２は、複数レベルの配線層、遮光膜、及び層間絶縁層（平坦化層）を含む。表面配線層２１、及び裏面配線層２２の具体的な構成については後述する。

半導体基板２０の画素領域１１には、複数の受光素子２３が設けられている。各受光素子２３は、主としてフォトダイオードからなる光電変換素子であり、受光した光を電気信号に変換する。半導体基板２０の裏面には、平坦化層（層間絶縁層）４１が設けられている。平坦化層４１の下には、複数のカラーフィルタ２４、及び複数のマイクロレンズ２５が設けられている。受光素子２３、カラーフィルタ２４、及びマイクロレンズ２５各１つで１つの受光セル（画素）を構成しており、画素領域１１（受光領域１１Ａ及びオプティカルブラック領域１１Ｂ）には多数の受光セルがアレイ状に配置されている。

オプティカルブラック領域１１Ｂの半導体基板２０の裏面にはさらに遮光膜４３が形成されており、この遮光膜４３は、基板裏面方向からの光を遮光する。オプティカルブラック領域１１Ｂは、受光素子の暗電流を測定するために用いられる。本実施形態では、オプティカルブラック領域１１Ｂ用の遮光膜４３は、裏面配線層２２に含まれる配線層で構成される。

周辺回路領域１２の半導体基板２０の表面には、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなるＭＯＳＦＥＴ群３０が設けられている。ＭＯＳＦＥＴ群３０は、表面信号線と組み合わせてロジック回路及びアナログ回路を含む周辺回路を形成する。

半導体基板２０の表面には、層間絶縁層３１と、層間絶縁層３１内に形成された複数レベルの配線層とを含む表面配線層２１が設けられている。表面配線層２１は、複数の信号線３２、複数の表面ＶＳＳ配線３３、及び複数の表面ＶＤＤ配線３４を備えている。これらの配線は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属で構成される。表面ＶＳＳ配線３３及び表面ＶＤＤ配線３４は、ＭＯＳＦＥＴ群３０に電源を供給するための電源配線であり、表面ＶＳＳ配線３３には接地電圧ＶＳＳ、表面ＶＤＤ配線３４には電源電圧ＶＤＤが供給される。電源電圧ＶＤＤは例えば１．５Ｖ、接地電圧ＶＳＳは例えば０Ｖである。信号線３２は、複数のＭＯＳＦＥＴ３０を接続して周辺回路を形成する。画素領域１１の信号線３２は、受光素子２３とＭＯＳＦＥＴ３０とを接続し、受光素子２３が発生した信号を周辺回路に転送する。

周辺回路領域１２の半導体基板２０内には、半導体基板２０を貫通する複数の貫通電極４０が設けられている。貫通電極４０は、表面配線層２１と裏面配線層２２とを電気的に接続するために設けられている。貫通電極４０は、ポリシリコン等の半導体に高濃度の不純物が導入された導電性半導体、あるいはアルミニウム（Ａｌ）や銅（Ｃｕ）などの金属で構成される。

表面ＶＳＳ配線３３は、ビアプラグ３５を介して貫通電極４０の一端に電気的に接続されている。また、表面ＶＳＳ配線３３は、ビアプラグ３６を介してＭＯＳＦＥＴ３０に電気的に接続されている。同様に、表面ＶＤＤ配線３４は、ビアプラグ３５を介して貫通電極４０の一端に電気的に接続されている。また、表面ＶＤＤ配線３４は、ビアプラグ３６を介してＭＯＳＦＥＴ３０に電気的に接続されている。

周辺回路領域１２の半導体基板２０の裏面には、層間絶縁層（平坦化層）４１と、層間絶縁層４１内に形成された複数レベルの配線層とを含む裏面配線層２２が設けられている。裏面配線層２２は、第１レベル配線層で形成された裏面ＶＳＳ配線４２と、第２レベル配線層で形成された裏面ＶＤＤ配線４３とを備えている。すなわち、裏面ＶＳＳ配線４２は、半導体基板２０側から数えて第１層目の配線層で形成され、裏面ＶＤＤ配線４３は、半導体基板２０側から数えて第２層目の配線層で形成される。なお、裏面ＶＤＤ配線４３を第１レベル配線層で形成し、裏面ＶＳＳ配線４２を第２レベル配線層で形成するようにしてもよい。裏面ＶＳＳ配線４２及び裏面ＶＤＤ配線４３は、遮光性を有する金属が用いられ、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）などの金属で構成される。

図２に示すように、裏面ＶＳＳ配線４２は、周辺回路領域１２を覆うようにプレーン状に形成されている。換言すると、裏面ＶＳＳ配線４２は、画素領域１１を囲むように、例えばリング状に形成されている。裏面ＶＳＳ配線４２は、裏面ＶＤＤ配線４３用のビアプラグ４６が通過する開口部４９を有している。裏面ＶＳＳ配線４２は、ＭＯＳＦＥＴ群３０に電源を供給するための電源配線であり、裏面ＶＳＳ配線４２には接地電圧ＶＳＳが供給される。

裏面ＶＳＳ配線４２は、貫通電極４０の他端に電気的に接続され、この貫通電極４０を介して表面ＶＳＳ配線３３に電気的に接続されている。また、裏面ＶＳＳ配線４２は、ビアプラグ４４を介して、裏面配線層２２の下に設けられたＶＳＳパッド４５Ａに電気的に接続されている。裏面ＶＳＳ配線４２に接続される複数の貫通電極４０は、裏面ＶＳＳ配線４２のプレーンに均等に配置されることが望ましい。図２に示すように、裏面ＶＳＳ配線４２は、周辺回路領域１２のＹ方向両端で複数の貫通電極４０に接続されると共に、周辺回路領域１２の中央部でも複数の貫通電極４０に接続される。

なお、画素領域１１内かつ受光素子２３間には、遮光膜４８が設けられている。遮光膜４８は、裏面ＶＳＳ配線４２と同じ第１レベル配線で形成され、裏面ＶＳＳ配線４２と同じ材料で構成される。遮光膜４８は、隣接する受光素子２３を光学的に分離する。また、遮光膜４８は、受光素子２３に不要な光が入射されるのを防ぐと共に、入射光の位相差を制御するために設けられている。

図３に示すように、裏面ＶＤＤ配線４３は、周辺回路領域１２及び画素領域の一部（ＯＢ領域１１Ｂ）を覆うようにプレーン状に形成されている。換言すると、裏面ＶＤＤ配線４３は、画素領域１１に含まれる受光領域１１Ａを囲むように、例えばリング状に形成されている。このように、裏面ＶＤＤ配線４３は、ＯＢ領域１１Ｂを覆うように形成され、裏面ＶＤＤ配線４３の一部は、ＯＢ領域１１Ｂ用の遮光膜として使用される。裏面ＶＤＤ配線４３は、ＭＯＳＦＥＴ群３０に電源を供給するための電源配線であり、裏面ＶＤＤ配線４３には電源電圧ＶＤＤが供給される。半導体基板２０から見て裏面ＶＳＳ配線４２（第１レベル配線層）より上層の裏面ＶＤＤ配線４３（第２レベル配線層）は、膜厚が裏面ＶＳＳ配線４２より厚くなっている。

裏面ＶＤＤ配線４３は、ビアプラグ４６を介して、貫通電極４０の他端に電気的に接続され、このビアプラグ４６及び貫通電極４０を介して表面ＶＤＤ配線３４に電気的に接続されている。裏面ＶＤＤ配線４３は、ビアプラグ４７を介して、裏面配線層２２の下に設けられたＶＤＤパッド４５Ｂに電気的に接続されている。裏面ＶＤＤ配線４３に接続される複数の貫通電極４０は、裏面ＶＤＤ配線４３のプレーンに均等に配置されることが望ましい。図３に示すように、裏面ＶＤＤ配線４３は、周辺回路領域１２のＹ方向両端で複数の貫通電極４０に接続されると共に、周辺回路領域１２の中央部でも複数の貫通電極４０に接続される。

表面配線層２１に含まれる信号線３２は、貫通電極４０を介して、裏面配線層２２の下に設けられた信号パッド４５Ｃに電気的に接続されている。信号パッド４５Ｃは、外部装置との間で電気信号を送信及び受信するために設けられ、ＶＳＳパッド４５Ａ及びＶＤＤパッド４５Ｂは、外部装置から電源を受けるために設けられている。電極パッド（ＶＳＳパッド４５Ａ、ＶＤＤパッド４５Ｂ、及び信号パッド４５Ｃ）は、周辺回路領域１２に配置され、例えば、半導体基板２０の４辺のうちＸ方向両側の２辺に配置されている。

（効果）
以上詳述したように第１の実施形態では、半導体基板２０の裏面側の配線層（裏面配線層）２２は、第１レベル配線層及び第２レベル配線層を含む２層の配線層を含み、裏面ＶＳＳ配線４２を第１レベル配線層で形成し、裏面ＶＤＤ配線４３を第２レベル配線層で形成するようにしている。また、裏面ＶＳＳ配線４２及び裏面ＶＤＤ配線４３の各々は、周辺回路領域１２を覆うようにプレーン状に形成される。

従って第１の実施形態によれば、電源配線（ＶＤＤ配線及びＶＳＳ配線）の配線抵抗を低減することができる。これにより、固体撮像装置１０の電源を安定化させることが可能となる。また、ＶＤＤ配線及びＶＳＳ配線間の容量を大きくすることができるため、動的な電圧降下を低減できる。

また、裏面ＶＳＳ配線４２及び裏面ＶＤＤ配線４３は遮光性の金属で構成され、裏面ＶＳＳ配線４２及び裏面ＶＤＤ配線４３の２層で周辺回路領域１２全体を覆っている。これにより、周辺回路領域１２のＭＯＳＦＥＴを遮光することができる。ＭＯＳＦＥＴに光が照射されると、光電変換に起因するリーク電流が発生する。しかしながら、本実施形態では、周辺回路領域１２のＭＯＳＦＥＴが遮光されるため、ＭＯＳＦＥＴのリーク電流を低減でき、ひいては固体撮像装置１０の消費電力を大幅に削減できる。

また、裏面ＶＳＳ配線４２は、遮光膜４８と同じ材料で構成され、この遮光膜４８と同じ製造工程で形成される。裏面ＶＤＤ配線４３は、オプティカルブラック領域１１Ｂの遮光膜と同じ材料で構成され、この遮光膜と同じ製造工程で形成される。これにより、半導体基板２０の裏面側に裏面ＶＳＳ配線４２及び裏面ＶＤＤ配線４３を形成した場合でも、製造コストを抑制することができる。

［第２の実施形態］
第２の実施形態は、裏面側の第１及び第２レベル配線層の各々に、ＶＳＳ配線及びＶＤＤ配線を配置する。そして、裏面側の第１レベル配線層と第２レベル配線層との膜厚が異なる場合でも、ＶＳＳ配線とＶＤＤ配線との配線抵抗の差を低減するようにしている。

図６は、第２の実施形態に係る固体撮像装置１０の表面のレイアウト図である。図７及び図８は、固体撮像装置１０の裏面のレイアウト図である。具体的には、図７は、固体撮像装置１０の裏面側の一層目の配線層を主として示した図であり、図８は、固体撮像装置１０の裏面側の２層目の配線層を主として示した図である。図９は、図６乃至図８のＡ−Ａ´線に沿った固体撮像装置１０の断面図である。図１０は、図６乃至図８のＢ−Ｂ´線に沿った固体撮像装置１０の断面図である。

裏面配線層２２は、第１レベル配線層で形成された複数の裏面ＶＳＳ配線４２Ａ及び複数の裏面ＶＤＤ配線４３Ａと、第２レベル配線層で形成された裏面ＶＳＳ配線４２Ｂ及び裏面ＶＤＤ配線４３Ｂとを備えている。裏面ＶＳＳ配線４２（４２Ａ、４２Ｂ）、及び裏面ＶＤＤ配線４３（４３Ａ、４３Ｂ）は、遮光性を有する金属が用いられ、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）などの金属で構成される。

図７に示すように、第１レベル配線層で形成された複数の裏面ＶＳＳ配線４２Ａ及び複数の裏面ＶＤＤ配線４３Ａは、Ｙ方向に延在するライン状に形成されている。画素領域１１のＸ方向に隣接する周辺回路領域１２において、裏面ＶＳＳ配線４２Ａは、Ｙ方向における固体撮像装置１０の両端間を延在するライン状に形成され、その両端及び中央部には貫通電極４０が接続され、この貫通電極４０を介して表面ＶＳＳ配線３３に電気的に接続されている。同様に、画素領域１１のＸ方向に隣接する周辺回路領域１２において、裏面ＶＤＤ配線４３Ａは、Ｙ方向における固体撮像装置１０の両端間を延在するライン状に形成され、その両端及び中央部には貫通電極４０が接続され、この貫通電極４０を介して表面ＶＤＤ配線３４に電気的に接続されている。

また、画素領域１１のＹ方向に隣接する周辺回路領域１２において、裏面ＶＳＳ配線４２Ａは、固体撮像装置１０のＹ方向に一端から裏面ＶＳＳ配線４２Ｂの下方まで延在するライン状に形成され、その両端には貫通電極４０が接続されている。同様に、画素領域１１のＹ方向に隣接する周辺回路領域１２において、裏面ＶＤＤ配線４３Ａは、固体撮像装置１０のＹ方向に一端から裏面ＶＤＤ配線４３Ｂの下方まで延在するライン状に形成され、その両端には貫通電極４０が接続されている。

図８に示すように、裏面ＶＤＤ配線４３Ｂは、ＯＢ領域１１Ｂと周辺回路領域１２の一部とを覆いかつ受光領域１１Ａを囲むように、例えばリング状に形成されている。このように、裏面ＶＤＤ配線４３Ｂは、ＯＢ領域１１Ｂを覆うように形成され、裏面ＶＤＤ配線４３Ｂの一部は、ＯＢ領域１１Ｂ用の遮光膜として使用される。裏面ＶＤＤ配線４３Ｂは、ビアプラグ４６を介して裏面ＶＤＤ配線４３Ａに接続されると共に、ビアプラグ４７を介して、裏面配線層２２の下に設けられたＶＤＤパッド４５Ｂに電気的に接続されている。

裏面ＶＳＳ配線４２Ｂは、周辺回路領域１２の一部を覆いかつ裏面ＶＤＤ配線４３Ｂを囲むように、例えば凹状に形成されている。裏面ＶＳＳ配線４２Ｂは、ビアプラグ４４Ａを介して裏面ＶＳＳ配線４２Ａに接続されると共に、ビアプラグ４４Ｂを介して、裏面配線層２２の下に設けられたＶＳＳパッド４５Ａに電気的に接続されている。

次に、貫通電極４０と裏面電源配線との接続部分の他の構成例について説明する。図１１に示すように、周辺回路領域１２の一部の領域において、貫通電極４０は、ビアプラグ４４Ａを介して裏面ＶＳＳ配線４２Ｂに接続するようにしてもよい。貫通電極４０がビアプラグ４４Ａを介して裏面ＶＳＳ配線４２Ｂに接続される領域では、例えば、製造工程に起因して、裏面ＶＳＳ配線４２Ｂが半導体基板２０側に窪んでいる。裏面ＶＤＤ配線４３Ｂについても裏面ＶＳＳ配線４２Ｂと同様に構成してもよい。

（効果）
以上詳述したように第２の実施形態によれば、第１の実施形態の効果に加えて、裏面側の第１レベル配線と第２レベル配線層との膜厚が異なる場合でも、ＶＳＳ配線とＶＤＤ配線との抵抗値の差を低減できる。これにより、固体撮像装置１０の電源を安定化させることが可能となる。

［第３の実施形態］
第２の実施形態において、裏面側の第１レベル配線層で形成された裏面ＶＳＳ配線４２Ａ及び裏面ＶＤＤ配線４３Ａの間には、スリットが形成される。また、裏面側の第２レベル配線層で形成された裏面ＶＳＳ配線４２Ｂ及び裏面ＶＤＤ配線４３Ｂの間にも、スリットが形成される。このスリットから周辺回路領域１２に光が入射した場合、周辺回路領域１２に形成されたＭＯＳＦＥＴからリーク電流が発生してしまう。そこで、第３の実施形態は、裏面側の第１レベル配線層に形成されるスリットと、裏面側の第２レベル配線に形成されるスリットとの位置をずらすことで、遮光性をより向上するようにしている。

図１２は、第３の実施形態に係る固体撮像装置１０の裏面のレイアウト図である。なお、図１２は、固体撮像装置１０の裏面側の２層目の配線層を主として示した図である。

裏面側の第１レベル配線層で形成された裏面ＶＳＳ配線４２Ａと裏面ＶＤＤ配線４３Ａとの間には、Ｙ方向に延在するスリット５０が形成されている。また、裏面側の第２レベル配線層で形成された裏面ＶＳＳ配線４２Ｂと裏面ＶＤＤ配線４３Ｂとの間には、Ｙ方向に延在するスリット５１が形成されている。第２レベル配線層のスリット５１は、第１レベル配線層のスリット５０と平面視で重ならないように、スリット５０からずらして配置される。

このように、第１レベル配線層のスリット５０と第２レベル配線層のスリット５１との位置を調整することで、例えば、スリット５１から入射した光は、第１レベル配線層（裏面ＶＳＳ配線４２Ａ及び裏面ＶＤＤ配線４３Ａ）によって遮光される。これにより、第２の実施形態と比べて、周辺回路領域１２に入射する光をより低減できるため、周辺回路領域１２に形成されたＭＯＳＦＥＴからリーク電流をより低減できる。

［第４の実施形態］
第４の実施形態は、ＶＳＳ配線を裏面側の第１レベル配線層で構成し、さらに、信号配線を裏面側の第２レベル配線層で構成するようにしている。これにより、信号配線を伝送する信号を安定化させ、基板表面の半導体素子（能動素子）から発生するノイズの影響を低減する。

図１３は、第４の実施形態に係る固体撮像装置１０の表面のレイアウト図である。図１４は、固体撮像装置１０の裏面のレイアウト図である。図１５は、図１３及び図１４のＡ−Ａ´線に沿った固体撮像装置１０の断面図である。図１６は、図１３及び図１４のＢ−Ｂ´線に沿った固体撮像装置１０の断面図である。

周辺回路領域１２の半導体基板２０の裏面には、層間絶縁層（平坦化層）４１と、層間絶縁層４１内に形成された複数レベルの配線層とを含む裏面配線層２２が設けられている。裏面配線層２２は、第１レベル配線層で形成された裏面ＶＳＳ配線４２及び遮光膜２７と、第２レベル配線で形成された複数の信号配線６３とを備えている。すなわち、裏面ＶＳＳ配線４２は、半導体基板２０側から数えて第１層目の配線層で形成され、信号配線６３は、半導体基板２０側から数えて第２層目の配線層で形成される。裏面ＶＳＳ配線４２及び信号配線６３は、遮光性を有する金属が用いられ、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）などの金属で構成される。

オプティカルブラック領域１１Ｂの半導体基板２０の裏面には遮光膜２７が形成されており、この遮光膜２７は、基板裏面方向からの光を遮光する。遮光膜２７は、裏面ＶＳＳ配線４２と同じ第１レベル配線層で形成され、裏面ＶＳＳ配線４２と同じ材料で構成される。

図１４に示すように、裏面ＶＳＳ配線４２は、周辺回路領域１２を覆うように形成されている。換言すると、裏面ＶＳＳ配線４２は、画素領域１１を囲むように、例えばリング状に形成されている。裏面ＶＳＳ配線４２は、信号配線６３用の貫通電極６０Ａ、６０Ｂが通過する開口部６４Ａ、６４Ｂを有している。裏面ＶＳＳ配線４２は、ＭＯＳＦＥＴ群３０に電源を供給するための電源配線であり、裏面ＶＳＳ配線４２には接地電圧ＶＳＳが供給される。

裏面ＶＳＳ配線４２は、複数の貫通電極４０の他端に電気的に接続され、これら貫通電極４０を介して表面ＶＳＳ配線３３に電気的に接続されている。裏面ＶＳＳ配線４２に接続される複数の貫通電極４０は、裏面ＶＳＳ配線４２のプレーンに均等に配置されることが望ましい。図１４に示すように、裏面ＶＳＳ配線４２は、周辺回路領域１２のＹ方向両端で複数の貫通電極４０に接続されると共に、周辺回路領域１２の中央部でも複数の貫通電極４０に接続される。また、裏面ＶＳＳ配線４２は、ビアプラグ４４を介して、裏面配線層２２の下に設けられたＶＳＳパッド４５Ａに電気的に接続されている。

周辺回路領域１２には、例えばＹ方向に延在する複数の信号配線６３が設けられている。各信号配線６３の一端は、半導体基板２０を貫通する貫通電極６０Ａに接続され、他端は、同じく半導体基板２０を貫通する貫通電極６０Ｂに接続されている。貫通電極６０Ａは、接続部６２Ａを介してドライバＭＯＳＦＥＴ６１Ａの電流経路の一端に接続されている。ドライバＭＯＳＦＥＴ６１Ａの電流経路の他端は、例えば表面ＶＳＳ配線３３に接続されている。貫通電極６０Ｂは、接続部６２Ｂを介してレシーバＭＯＳＦＥＴ６１Ｂの電流経路の一端に接続されている。レシーバＭＯＳＦＥＴ６１Ｂの電流経路の他端は、例えば表面ＶＳＳ配線３３に接続されている。

ドライバＭＯＳＦＥＴ６１Ａ及びレシーバＭＯＳＦＥＴ６１Ｂは、周辺回路領域１２に配置される。ドライバＭＯＳＦＥＴ６１Ａは、信号配線６３を駆動し、レシーバＭＯＳＦＥＴ６１Ｂは、信号配線６３から信号を受信する。信号配線６３用の貫通電極６０Ａ、６０Ｂはそれぞれ、ドライバＭＯＳＦＥＴ６１Ａ、レシーバＭＯＳＦＥＴ６１Ｂの至近に配置される。ＶＳＳ用の貫通電極４０とドライバＭＯＳＦＥＴ６１Ａとは最短で配線されることが望ましく、ＶＳＳ用の貫通電極４０とレシーバＭＯＳＦＥＴ６１Ｂとは最短で配線されることが望ましい。

（効果）
以上詳述したように第４の実施形態によれば、ノイズによる誤動作が発生する危険性が特に高い信号は、ノイズ発生源である基板表面のＭＯＳＦＥＴ群から離れた基板裏面側で配線される。さらに、裏面信号配線６３とＭＯＳＦＥＴ群との間には裏面ＶＳＳ配線４２が配置され、ＭＯＳＦＥＴ群からのノイズを遮蔽している。これにより、ノイズによる誤動作が発生する危険性が特に高い信号へのＭＯＳＦＥＴ群から発生するノイズの影響を大幅に低減できる。

また、信号配線６３用の貫通電極６０Ａ、６０Ｂは、ＶＳＳ用の貫通電極４０の至近に配置されている。このため、ドライバＭＯＳＦＥＴ６１ＡからレシーバＭＯＳＦＥＴ６１Ｂまでの信号配線に沿ってＶＳＳ配線が形成され、信号配線の帰還電流はこのＶＳＳ配線を流れる。これにより、信号伝送が安定し、装置外部からのノイズの影響も低減できる。

また、裏面ＶＳＳ配線４２は周辺回路領域１２全体を被覆しており、基板裏面側から周辺回路領域１２への入射光を遮光している。これにより、光による励起電流の発生を抑え、回路動作が安定し、リーク電流を低減できる。

［第５の実施形態］
第５の実施形態は、裏面ＶＳＳ配線の形状が第４の実施形態と異なり、ドライバＭＯＳＦＥＴ及びレシーバＭＯＳＦＥＴに電源を供給するＶＳＳ配線と、それ以外の半導体素子に電源を供給するＶＳＳ配線とを分離するようにしている。

図１７は、第５の実施形態に係る固体撮像装置１０の裏面のレイアウト図である。図１８は、図１７のＢ−Ｂ´線に沿った固体撮像装置１０の断面図である。

裏面配線層２２に含まれる第１レベル配線層（裏面ＶＳＳ配線）は、周辺回路全体に電源を供給する裏面ＶＳＳ配線４２Ａと、信号配線６３用のドライバＭＯＳＦＥＴ６１Ａ及びレシーバＭＯＳＦＥＴ６１Ｂに電源を供給する裏面ＶＳＳ配線４２Ｂとを備えている。すなわち、第５の実施形態では、第４の実施形態の裏面ＶＳＳ配線４２が、裏面ＶＳＳ配線４２Ａと裏面ＶＳＳ配線４２Ｂとに分離される。

裏面ＶＳＳ配線４２Ｂは、信号配線６３に沿って形成され、また、信号配線６３と半導体基板２０との間に形成される。信号配線６３が複数ある場合、それぞれの信号配線６３に沿ったＶＳＳ配線の間にはスリット６５が設けられる。裏面ＶＳＳ配線４２Ｂは、ビアプラグ４４を介して専用のＶＳＳパッド４５Ａに接続されている。

ドライバＭＯＳＦＥＴ６１Ａの電流経路の一端は、接続部６６Ａ及び貫通電極４０を介して裏面ＶＳＳ配線４２Ｂに接続されている。レシーバＭＯＳＦＥＴ６１Ｂの電流経路の一端は、接続部６６Ｂ及び貫通電極４０を介して裏面ＶＳＳ配線４２Ｂに接続されている。

第５の実施形態によれば、第４の実施形態の効果に加えて、裏面ＶＳＳ配線４２Ａが発生するノイズの信号配線６３への影響を大幅に低減することができる。また、複数の信号配線６３に沿ったＶＳＳ配線４２Ｂの間にスリット６５を設けることにより、信号配線６３同士のクロストークを低減できる。この結果、信号配線がさらにノイズの影響を受けにくくなり、ノイズに起因する回路動作の不具合を防止できる。

［第６の実施形態］
第６の実施形態は、第５の実施形態の構成と比べて、信号配線６３の形状を一部変更すると共に、裏面ＶＳＳ配線のスリットを遮光するために遮光膜を追加するようにしている。

図１９は、第６の実施形態に係る固体撮像装置１０の裏面のレイアウト図である。図２０は、図１９のＢ−Ｂ´線に沿った固体撮像装置１０の断面図である。

信号配線６３は、貫通電極６０Ａ、６０Ｂがそれぞれ通る開口部６４Ａ、６４Ｂを覆うように、貫通電極６０Ａ、６０Ｂに接続する部分で面積が大きくなっている。さらに、裏面ＶＳＳ配線４２Ａ、４２Ｂのスリットを覆うために、このスリットの上方には遮光膜６７が設けられている。遮光膜６７は、裏面の第２レベル配線層で形成され、信号配線６３と同じ遮光性の金属で構成される。遮光膜６７は、他の配線に接続されていなくても良いし、ＶＳＳ配線と電気的に接続しても良い。

第６の実施形態によれば、信号配線用の貫通電極６０Ａ、６０Ｂと裏面ＶＳＳ配線４２Ｂと隙間、及び裏面ＶＳＳ配線４２Ａ、４２Ｂ同士の隙間を遮光膜６７で遮光することができる。これにより、第５の実施形態の効果に加えて、周辺回路領域１２をより確実に遮光できるようになり、回路動作が安定し、リーク電流を低減できる。

［第７の実施形態］
第７の実施形態は、第５の実施形態の構成と比べて、信号配線６３用の貫通電極６０Ａ、６０Ｂの至近のＶＳＳ用の貫通電極の形状を変更すると共に、裏面の第２レベル配線層で形成したシールド配線で信号配線６３をシールドするようにしている。

図２１は、第７の実施形態に係る固体撮像装置１０の表面のレイアウト図である。図２２は、固体撮像装置１０の裏面のレイアウト図である。図２３は、図２１及び図２２のＢ−Ｂ´線に沿った固体撮像装置１０の断面図である。図２４は、図２２のＣ−Ｃ´線に沿った固体撮像装置１０の断面図である。

信号配線６３用の貫通電極６０Ａの至近には、半導体基板２０を貫通する貫通電極６８Ａが設けられている。貫通電極６８Ａは、貫通電極６０Ａを囲むように形成されている。貫通電極６８Ａの一端は、接続部６６Ａを介してドライバＭＯＳＦＥＴ６１Ａの電流経路の一端に接続され、他端は、裏面ＶＳＳ配線４２Ｂに接続されている。

同様に、信号配線６３用の貫通電極６０Ｂの至近には、半導体基板２０を貫通する貫通電極６８Ｂが設けられている。貫通電極６８Ｂは、貫通電極６０Ｂを囲むように形成されている。貫通電極６８Ｂの一端は、接続部６６Ｂを介してレシーバＭＯＳＦＥＴ６１Ｂの電流経路の一端に接続され、他端は、裏面ＶＳＳ配線４２Ｂに接続されている。

信号配線６３の周囲には、信号配線６３と同じ裏面の第２レベル配線層で形成されたシールド配線６９が設けられている。シールド配線６９は、裏面ＶＳＳ配線４２Ｂに電気的に接続されている。シールド配線６９は、信号配線６３と同じ材料で構成される。

第７の実施形態によれば、第５の実施形態の効果に加えて、信号配線６３及び貫通電極６０Ａ、６０Ｂは、接地電圧ＶＳＳが印加されたシールド配線（シールド配線６９、貫通電極６８Ａ、６８Ｂ）でシールドされる。これにより、信号配線６３へ印加されるノイズをより低減できる。この結果、信号配線がさらにノイズの影響を受けにくくなり、ノイズに起因する回路動作の不具合を抑制できる。

なお、第４乃至第７の実施形態では、２個のＭＯＳＦＥＴ同士を接続する信号配線を例に挙げて説明しているが、例えば図２５に示すように、外部入出力端子（信号パッド４５Ｃ）とＭＯＳＦＥＴとを接続する信号配線に裏面信号配線を適用しても良い。この変形例の場合は、信号配線６３の一端は、ビアプラグを介して信号パッド４５Ｃに接続される。

また、第４乃至第７の実施形態では、分岐の無いライン状の信号配線を例に挙げて説明しているが、例えば図２６に示すように、信号配線６３が複数分岐していても良い。この変形例の場合は、信号配線６３の各分岐部分は、開口部６４を通る貫通電極６０を介して基板表面側の半導体素子に接続される。

上記各実施形態では、裏面配線を２層で構成しているが、これに限定されず、裏面配線を３層以上で構成してもよい。

上記各実施形態では、電極パッド（ＶＳＳパッド、ＶＤＤパッド、及び信号パッド）は、四角形の半導体基板の対向する２辺に設けられているが、これに限定されず、四角形の半導体基板の４辺すべてに電極パッドを設けるように構成してもよい。

上記各実施形態の電源線及び／又は信号線は、固体撮像装置以外の半導体装置（半導体集積回路）に適用することも可能である。

［適用例］
上記各実施形態で説明した固体撮像装置１０は、デジタルカメラやカメラ付携帯電話など様々なカメラ付電子機器に適用することができる。図２７は、本実施形態の固体撮像装置１０を用いたデジタルカメラ１００のブロック図である。

デジタルカメラ１００は、レンズユニット１０１、固体撮像装置（イメージセンサ）１０、信号処理部１０２、記憶部１０３、表示部１０４、及び制御部１０５を備えている。

レンズユニット１０１は、複数の撮像レンズを含み、入射した光に対して機械的又は電気的に光学特性（例えば、焦点距離）を制御する。レンズユニット１０１を通過した光は、イメージセンサ１０上に結像される。イメージセンサ１０から出力された電気信号は、信号処理部１０２で信号処理される。信号処理部１０２は、ＤＳＰ（Digital Signal Processor）などから構成される。信号処理部１０２からの出力信号Ｓは、表示部１０４に出力、又は記憶部１０３を経由して表示部１０４に出力される。これにより、撮影中の画像、又は撮影した画像が表示部１０４に表示される。制御部１０５は、デジタルカメラ１００全体の動作を制御するとともに、レンズユニット１０１、イメージセンサ１０及び信号処理部１０２の動作タイミングを制御する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…固体撮像装置、１１…画素領域、１１Ａ…受光領域、１１Ｂ…オプティカルブラック領域、１２…周辺回路領域、２０…半導体基板、２１…表面配線層、２２…裏面配線層、２３…受光素子、２４…カラーフィルタ、２５…マイクロレンズ、２７，４８，６７…遮光膜、３０…ＭＯＳＦＥＴ、３１，４１…層間絶縁層、３２…信号線、３３…表面ＶＳＳ配線、３４…表面ＶＤＤ配線、３５，３６，４４，４６，４７…ビアプラグ、４０，６０，６８…貫通電極、４２…裏面ＶＳＳ配線、４３…裏面ＶＤＤ配線、４５…電極パッド、４９，６４…開口部、５０，５１，６５…スリット、６１Ａ…ドライバＭＯＳＦＥＴ、６１Ｂ…レシーバＭＯＳＦＥＴ、６２，６６…接続部、６３…信号配線、６９…シールド配線、１００…デジタルカメラ、１０１…レンズユニット、１０２…信号処理部、１０３…記憶部、１０４…表示部、１０５…制御部。

Claims (5)

1. 画素領域及び周辺回路領域を有し、かつ第１及び第２の主面を有する半導体基板と、
   前記半導体基板の第１の主面に設けられ、前記周辺回路領域に電気的に接続された複数の第１の配線層を有する配線構造と、
   前記周辺回路領域かつ前記半導体基板の第２の主面に設けられた第２の配線層と、
   前記第２の配線層の上方に絶縁層を介して設けられた第３の配線層と、
   前記第２及び第３の配線層と前記配線構造とを電気的に接続し、前記半導体基板を貫通する複数の貫通電極と、
   を具備することを特徴とする固体撮像装置。
2. 前記第２及び第３の配線層の各々は、前記周辺回路領域にプレーン状に形成されていることを特徴とする請求項１に記載の固体撮像装置。
3. 前記第２の配線層は、スリットによって分離された複数の第１の配線部分からなり、
   前記第３の配線層は、スリットによって分離された複数の第２の配線部分からなることを特徴とする請求項１に記載の固体撮像装置。
4. 前記画素領域の一部かつ前記半導体基板の第２の主面に設けられた遮光膜をさらに具備し、
   前記第２及び第３の配線層は、前記遮光膜と同じ材料で構成されることを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。
5. 前記第２及び第３の配線層は、電源線又は信号線であることを特徴とする請求項１乃至４のいずれかに記載の固体撮像装置。

Images