KR20140090063A - 고체 촬상 장치 - Google Patents

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Abstract

본 발명의 과제는 실시 형태의 고체 촬상 장치는 화소 영역 및 주변 회로 영역을 갖고, 또한 제1 및 제2 주면을 갖는 반도체 기판과, 상기 반도체 기판의 제1 주면에 설치되고, 상기 주변 회로 영역에 전기적으로 접속된 복수의 제1 배선층을 갖는 배선 구조와, 상기 주변 회로 영역이면서 또한 상기 반도체 기판의 제2 주면에 설치된 제2 배선층과, 상기 제2 배선층의 상방에 절연층을 개재하여 설치된 제3 배선층과, 상기 제2 및 제3 배선층과 상기 배선 구조를 전기적으로 접속하고, 상기 반도체 기판을 관통하는 복수의 관통 전극을 구비하는 것이다.

Description

고체 촬상 장치{SOLID-STATE IMAGING DEVICE}
본 발명의 실시 형태는 고체 촬상 장치에 관한 것이다.
CCD 이미지 센서나 CMOS 이미지 센서 등의 고체 촬상 장치는 디지털 카메라, 비디오 카메라, 혹은 감시 카메라 등, 다양한 용도로 사용되고 있다. 고체 촬상 장치에서는 화소 크기의 축소화에 수반하여, 포토 다이오드로의 입사광량을 확보하는데 우위의 이면 조사형 구조가 일부에서 이용되고 있다. 이면 조사형 고체 촬상 장치는 수광 영역과 마이크로 렌즈 사이에 금속 배선 등의 광학적인 장해물이 없어지기 때문에, 감도나 화질을 향상시킬 수 있다.
이면 조사형 고체 촬상 장치는 수광 소자를 포함하는 화소 영역과, 예를 들어 화소 영역 주위에 링 형상으로 형성되고 또한 로직 회로 및 아날로그 회로를 포함하는 주변 회로를 구비하고 있다. 장치의 소형화를 목적으로 주변 회로 영역의 폭을 가늘게 한 경우, 주변 회로 영역의 형상이 길고 가늘어져, 주변 회로 내의 배선, 특히 전원 배선을 충분히 설치하는 것이 곤란해진다. 이에 의해, 전원 배선의 저항이 커져서, 전원의 전압 강하가 커진다. 그 결과, 장치의 전원이 불안정해진다.
본 발명이 해결하고자 하는 과제는 배선 저항을 저감함으로써, 전원을 안정화시키는 것이 가능한 고체 촬상 장치를 제공하는 것이다.
실시 형태의 고체 촬상 장치는 화소 영역 및 주변 회로 영역을 갖고, 또한 제1 및 제2 주면을 갖는 반도체 기판과, 상기 반도체 기판의 제1 주면에 설치되고, 상기 주변 회로 영역에 전기적으로 접속된 복수의 제1 배선층을 갖는 배선 구조와, 상기 주변 회로 영역이면서 또한 상기 반도체 기판의 제2 주면에 설치된 제2 배선층과, 상기 제2 배선층의 상방에 절연층을 개재하여 설치된 제3 배선층과, 상기 제2 및 제3 배선층과 상기 배선 구조를 전기적으로 접속하고, 상기 반도체 기판을 관통하는 복수의 관통 전극을 구비한다.
상기 구성의 고체 촬상 장치에 의하면, 배선 저항을 저감함으로써, 전원을 안정화시키는 것이 가능하다.
도 1은 제1 실시 형태에 따른 고체 촬상 장치의 표면의 레이아웃도.
도 2는 제1 실시 형태에 따른 고체 촬상 장치의 이면(제1 층)의 레이아웃도.
도 3은 제1 실시 형태에 따른 고체 촬상 장치의 이면(제2 층)의 레이아웃도.
도 4는 도 1 내지 도 3의 A-A´ 선을 따른 고체 촬상 장치의 단면도.
도 5는 도 1 내지 도 3의 B-B´ 선을 따른 고체 촬상 장치의 단면도.
도 6은 제2 실시 형태에 따른 고체 촬상 장치의 표면의 레이아웃도.
도 7은 제2 실시 형태에 따른 고체 촬상 장치의 이면(제1 층)의 레이아웃도.
도 8은 제2 실시 형태에 따른 고체 촬상 장치의 이면(제2 층)의 레이아웃도.
도 9는 도 6 내지 도 8의 A-A´ 선을 따른 고체 촬상 장치의 단면도.
도 10은 도 6 내지 도 8의 B-B´ 선을 따른 고체 촬상 장치의 단면도.
도 11은 변형예에 따른 고체 촬상 장치의 단면도.
도 12는 제3 실시 형태에 따른 고체 촬상 장치의 이면의 레이아웃도.
도 13은 제4 실시 형태에 따른 고체 촬상 장치의 표면의 레이아웃도.
도 14는 제4 실시 형태에 따른 고체 촬상 장치의 이면의 레이아웃도.
도 15는 도 13 및 도 14의 A-A´ 선을 따른 고체 촬상 장치의 단면도.
도 16은 도 13 및 도 14의 B-B´ 선을 따른 고체 촬상 장치의 단면도.
도 17은 제5 실시 형태에 따른 고체 촬상 장치의 이면의 레이아웃도.
도 18은 도 17의 B-B´ 선을 따른 고체 촬상 장치의 단면도.
도 19는 제6 실시 형태에 따른 고체 촬상 장치의 이면의 레이아웃도.
도 20은 도 19의 B-B´ 선을 따른 고체 촬상 장치의 단면도.
도 21은 제7 실시 형태에 따른 고체 촬상 장치의 표면의 레이아웃도.
도 22는 제7 실시 형태에 따른 고체 촬상 장치의 이면의 레이아웃도.
도 23은 도 21 및 도 22의 B-B´ 선을 따른 고체 촬상 장치의 단면도.
도 24는 도 22의 C-C´ 선을 따른 고체 촬상 장치의 단면도.
도 25는 제1 변형예에 따른 고체 촬상 장치의 이면의 레이아웃도.
도 26은 제2 변형예에 따른 고체 촬상 장치의 이면의 레이아웃도.
도 27은 본 실시 형태의 고체 촬상 장치를 사용한 디지털 카메라의 블록도.
이하, 실시 형태에 대해서 도면을 참조하여 설명한다. 단, 도면은 모식적 또는 개념적인 것이며, 각 도면의 치수 및 비율 등은 반드시 실제의 것과 동일하다고는 할 수 없다. 이하에 개시하는 몇 가지 실시 형태는 본 발명의 기술 사상을 구체화하기 위한 장치 및 방법을 예시한 것으로, 구성 부품의 형상, 구조, 배치 등에 의해, 본 발명의 기술 사상이 특정되는 것은 아니다. 또한, 이하의 설명에서, 동일한 기능 및 구성을 갖는 요소에 대해서는, 동일 부호를 붙이고, 중복 설명은 필요한 경우에만 행한다.
[제1 실시 형태]
본 실시 형태에서는, 고체 촬상 장치로서 이면 조사(BSI: backside illumination) 구조를 갖는 CMOS 이미지 센서를 예로 들어 설명한다.
도 1은 제1 실시 형태에 따른 고체 촬상 장치(10)의 표면의 레이아웃도이다. 도 2 및 도 3은 고체 촬상 장치(10)의 이면의 레이아웃도이다. 구체적으로는, 도 2는 고체 촬상 장치(10)의 이면측의 제1 층의 배선층을 주로 도시한 도면이며, 도 3은 고체 촬상 장치(10)의 이면측의 제2 층의 배선층을 주로 도시한 도면이다. 도 4는 도 1 내지 도 3의 A-A´ 선을 따른 고체 촬상 장치(10)의 단면도이다. 도 5는 도 1 내지 도 3의 B-B´ 선을 따른 고체 촬상 장치(10)의 단면도이다. 고체 촬상 장치(10)의 표면이란, 반도체 기판을 기준으로 해서 반도체 기판의 대향하는 제1 및 제2 주면 중 반도체 소자가 형성되는 면에 대응한다. 고체 촬상 장치(10)의 이면이란, 반도체 기판의 대향하는 제1 및 제2 주면 중 반도체 소자가 형성되는 면과 반대면에 대응하고, 본 실시 형태의 고체 촬상 장치(10)에서는 이 이면으로부터 광이 입사된다.
고체 촬상 장치(10)는 화소부(화소 어레이)가 배치되는 화소 영역(11)과, 화소부를 구동 및 제어하는 주변 회로가 배치되는 주변 회로 영역(12)을 구비하고 있다. 화소 영역(11)은 수광 영역(11A) 및 옵티컬 블랙 영역(OB 영역)(11B)을 포함하여 이루어진다. 주변 회로 영역(12)은 아날로그 회로 및 로직 회로를 구비하고 있으며, 예를 들어 화소 영역(11)의 주위를 둘러싸도록 형성되어 있다.
고체 촬상 장치(10)는 제1 주면(표면: front side)과, 표면과 대향하는 제2 주면(이면: backside)을 갖는 반도체 기판(20)을 구비하고 있다. 반도체 기판(20)은, 예를 들어 실리콘(Si) 기판으로 구성된다. 또한, 반도체 기판(20)은 실리콘(Si)을 포함하는 에피택셜층(반도체층)으로 구성해도 좋다. 반도체 기판(20)의 표면에는 표면 배선층(배선 구조)(21)이 설치되고, 반도체 기판(20)의 이면에는 이면 배선층(22)이 설치된다. 표면 배선층(21)은 복수 층의 배선층 및 층간 절연층을 포함한다. 이면 배선층(22)은 복수 층의 배선층, 차광막 및 층간 절연층(평탄화층)을 포함한다. 표면 배선층(21) 및 이면 배선층(22)의 구체적인 구성에 대해서는 후술한다.
반도체 기판(20)의 화소 영역(11)에는 복수의 수광 소자(23)가 설치되어 있다. 각 수광 소자(23)는 주로 포토 다이오드를 포함하는 광전 변환 소자이며, 수광한 광을 전기 신호로 변환한다. 반도체 기판(20)의 이면에는 평탄화층(층간 절연층)(41)이 설치되어 있다. 평탄화층(41) 아래에는 복수의 컬러 필터(24) 및 복수의 마이크로 렌즈(25)가 설치되어 있다. 수광 소자(23), 컬러 필터(24) 및 마이크로 렌즈(25) 각 1개로 1개의 수광 셀(화소)을 구성하고 있으며, 화소 영역(11)(수광 영역(11A) 및 옵티컬 블랙 영역(11B))에는 다수의 수광 셀이 어레이 형상으로 배치되어 있다.
옵티컬 블랙 영역(11B)의 반도체 기판(20)의 이면에는 차광막(43)이 더 형성되어 있으며, 이 차광막(43)은 기판 이면 방향으로부터의 광을 차광한다. 옵티컬 블랙 영역(11B)은 수광 소자의 암전류를 측정하기 위해서 사용된다. 본 실시 형태에서는, 옵티컬 블랙 영역(11B)용 차광막(43)은 이면 배선층(22)에 포함되는 배선층으로 구성된다.
주변 회로 영역(12)의 반도체 기판(20)의 표면에는 복수의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 포함하는 MOSFET군(30)이 설치되어 있다. MOSFET군(30)은 표면 신호선과 조합해서 로직 회로 및 아날로그 회로를 포함하는 주변 회로를 형성한다.
반도체 기판(20)의 표면에는 층간 절연층(31)과, 층간 절연층(31) 내에 형성된 복수 층의 배선층을 포함하는 표면 배선층(21)이 설치되어 있다. 표면 배선층(21)은 복수의 신호선(32), 복수의 표면 VSS 배선(33) 및 복수의 표면 VDD 배선(34)을 구비하고 있다. 이들의 배선은, 예를 들어 알루미늄(Al), 구리(Cu) 등의 금속으로 구성된다. 표면 VSS 배선(33) 및 표면 VDD 배선(34)은 MOSFET군(30)에 전원을 공급하기 위한 전원 배선이며, 표면 VSS 배선(33)에는 접지 전압 VSS, 표면 VDD 배선(34)에는 전원 전압 VDD가 공급된다. 전원 전압 VDD는 예를 들어 1.5V, 접지 전압 VSS는 예를 들어 0V이다. 신호선(32)은 복수의 MOSFET(30)을 접속해서 주변 회로를 형성한다. 화소 영역(11)의 신호선(32)은 수광 소자(23)와 MOSFET(30)을 접속하고, 수광 소자(23)가 발생한 신호를 주변 회로에 전송한다.
주변 회로 영역(12)의 반도체 기판(20) 내에는 반도체 기판(20)을 관통하는 복수의 관통 전극(40)이 설치되어 있다. 관통 전극(40)은 표면 배선층(21)과 이면 배선층(22)을 전기적으로 접속하기 위해서 설치되어 있다. 관통 전극(40)은 폴리실리콘 등의 반도체에 고농도의 불순물이 도입된 도전성 반도체, 혹은 알루미늄(Al)이나 구리(Cu) 등의 금속으로 구성된다.
표면 VSS 배선(33)은 비아 플러그(35)를 통해서 관통 전극(40)의 일단부에 전기적으로 접속되어 있다. 또한, 표면 VSS 배선(33)은 비아 플러그(36)를 통해서 MOSFET(30)에 전기적으로 접속되어 있다. 마찬가지로, 표면 VDD 배선(34)은 비아 플러그(35)를 통해서 관통 전극(40)의 일단부에 전기적으로 접속되어 있다. 또한, 표면 VDD 배선(34)은 비아 플러그(36)를 통해서 MOSFET(30)에 전기적으로 접속되어 있다.
주변 회로 영역(12)의 반도체 기판(20)의 이면에는 층간 절연층(평탄화층)(41)과, 층간 절연층(41) 내에 형성된 복수 층의 배선층을 포함하는 이면 배선층(22)이 설치되어 있다. 이면 배선층(22)은 제1 층의 배선층으로 형성된 이면 VSS 배선(42)과, 제2 층의 배선층으로 형성된 이면 VDD 배선(43)을 구비하고 있다. 즉, 이면 VSS 배선(42)은 반도체 기판(20)측으로부터 세어서 제1 층의 배선층으로 형성되고, 이면 VDD 배선(43)은 반도체 기판(20)측으로부터 세어서 제2 층의 배선층으로 형성된다. 또한, 이면 VDD 배선(43)을 제1 층의 배선층으로 형성하고, 이면 VSS 배선(42)을 제2 층의 배선층으로 형성하도록 해도 좋다. 이면 VSS 배선(42) 및 이면 VDD 배선(43)은 차광성을 갖는 금속이 사용되고, 예를 들어 알루미늄(Al)이나 구리(Cu) 등의 금속으로 구성된다.
도 2에 도시하는 바와 같이, 이면 VSS 배선(42)은 주변 회로 영역(12)을 덮도록 평면(plane) 형상으로 형성되어 있다. 다시 말하면, 이면 VSS 배선(42)은 화소 영역(11)을 둘러싸도록, 예를 들어 링 형상으로 형성되어 있다. 이면 VSS 배선(42)은 이면 VDD 배선(43)용 비아 플러그(46)가 통과하는 개구부(49)를 갖고 있다. 이면 VSS 배선(42)은 MOSFET군(30)에 전원을 공급하기 위한 전원 배선이며, 이면 VSS 배선(42)에는 접지 전압 VSS가 공급된다.
이면 VSS 배선(42)은 관통 전극(40)의 타단부에 전기적으로 접속되고, 이 관통 전극(40)을 통해서 표면 VSS 배선(33)에 전기적으로 접속되어 있다. 또한, 이면 VSS 배선(42)은 비아 플러그(44)를 통해서, 이면 배선층(22)의 아래에 설치된 VSS 패드(45A)에 전기적으로 접속되어 있다. 이면 VSS 배선(42)에 접속되는 복수의 관통 전극(40)은 이면 VSS 배선(42) 평면에 균등하게 배치되는 것이 바람직하다. 도 2에 도시하는 바와 같이, 이면 VSS 배선(42)은 주변 회로 영역(12)의 Y 방향 양단부에서 복수의 관통 전극(40)에 접속됨과 함께, 주변 회로 영역(12)의 중앙부에서도 복수의 관통 전극(40)에 접속된다.
또한, 화소 영역(11) 내이면서 또한 수광 소자(23) 사이에는 차광막(48)이 설치되어 있다. 차광막(48)은 이면 VSS 배선(42)과 동일한 제1 층의 배선으로 형성되고, 이면 VSS 배선(42)과 동일한 재료로 구성된다. 차광막(48)은 인접하는 수광 소자(23)를 광학적으로 분리한다. 또한, 차광막(48)은 수광 소자(23)에 불필요한 광이 입사되는 것을 방지함과 함께, 입사광의 위상차를 제어하기 위해서 설치되어 있다.
도 3에 도시하는 바와 같이, 이면 VDD 배선(43)은 주변 회로 영역(12) 및 화소 영역의 일부(OB 영역(11B))를 덮도록 평면 형상으로 형성되어 있다. 다시 말하면, 이면 VDD 배선(43)은 화소 영역(11)에 포함되는 수광 영역(11A)을 둘러싸도록, 예를 들어 링 형상으로 형성되어 있다. 이와 같이, 이면 VDD 배선(43)은 OB 영역(11B)을 덮도록 형성되고, 이면 VDD 배선(43)의 일부는 OB 영역(11B)용 차광막으로서 사용된다. 이면 VDD 배선(43)은 MOSFET군(30)에 전원을 공급하기 위한 전원 배선이며, 이면 VDD 배선(43)에는 전원 전압 VDD가 공급된다. 반도체 기판(20)으로부터 보아 이면 VSS 배선(42)(제1 층의 배선층)보다 상층에 있는 이면 VDD 배선(43)(제2 층의 배선층)은, 막 두께가 이면 VSS 배선(42)보다 두껍다.
이면 VDD 배선(43)은 비아 플러그(46)를 통해서 관통 전극(40)의 타단부에 전기적으로 접속되고, 이 비아 플러그(46) 및 관통 전극(40)을 통해서 표면 VDD 배선(34)에 전기적으로 접속되어 있다. 이면 VDD 배선(43)은 비아 플러그(47)를 통해서 이면 배선층(22)의 아래에 설치된 VDD 패드(45B)에 전기적으로 접속되어 있다. 이면 VDD 배선(43)에 접속되는 복수의 관통 전극(40)은 이면 VDD 배선(43) 평면에 균등하게 배치되는 것이 바람직하다. 도 3에 도시하는 바와 같이, 이면 VDD 배선(43)은 주변 회로 영역(12)의 Y 방향 양단부에서 복수의 관통 전극(40)에 접속됨과 함께, 주변 회로 영역(12)의 중앙부에서도 복수의 관통 전극(40)에 접속된다.
표면 배선층(21)에 포함되는 신호선(32)은 관통 전극(40)을 통해서 이면 배선층(22)의 아래에 설치된 신호 패드(45C)에 전기적으로 접속되어 있다. 신호 패드(45C)는 외부 장치와의 사이에서 전기 신호를 송신 및 수신하기 위해서 설치되고, VSS 패드(45A) 및 VDD 패드(45B)는 외부 장치로부터 전원을 공급받기 위해서 설치되어 있다. 전극 패드(VSS 패드(45A), VDD 패드(45B) 및 신호 패드(45C))는 주변 회로 영역(12)에 배치되고, 예를 들어 반도체 기판(20)의 4변 중 X 방향 양측의 2변에 배치되어 있다.
(효과)
이상에서 상세하게 설명한 바와 같이, 제1 실시 형태에서는 반도체 기판(20)의 이면측의 배선층(이면 배선층)(22)은 제1 층의 배선층 및 제2 층의 배선층을 포함하는 2층의 배선층을 포함하고, 이면 VSS 배선(42)을 제1 층의 배선층으로 형성하고, 이면 VDD 배선(43)을 제2 층의 배선층으로 형성하도록 하고 있다. 또한, 이면 VSS 배선(42) 및 이면 VDD 배선(43)의 각각은 주변 회로 영역(12)을 덮도록 평면 형상으로 형성된다.
따라서 제1 실시 형태에 의하면, 전원 배선(VDD 배선 및 VSS 배선)의 배선 저항을 저감할 수 있다. 이에 의해, 고체 촬상 장치(10)의 전원을 안정화시키는 것이 가능해진다. 또한, VDD 배선 및 VSS 배선간의 용량을 크게 할 수 있기 때문에, 동적인 전압 강하를 저감할 수 있다.
또한, 이면 VSS 배선(42) 및 이면 VDD 배선(43)은 차광성의 금속으로 구성되며, 이면 VSS 배선(42) 및 이면 VDD 배선(43)의 2층으로 주변 회로 영역(12) 전체를 덮고 있다. 이에 의해, 주변 회로 영역(12)의 MOSFET를 차광할 수 있다. MOSFET에 광이 조사되면, 광전 변환에 기인하는 누설 전류가 발생한다. 그러나, 본 실시 형태에서는 주변 회로 영역(12)의 MOSFET가 차광되기 때문에, MOSFET의 누설 전류를 저감할 수 있고, 나아가서는 고체 촬상 장치(10)의 소비 전력을 대폭 삭감할 수 있다.
또한, 이면 VSS 배선(42)은 차광막(48)과 동일한 재료로 구성되고, 이 차광막(48)과 동일한 제조 공정으로 형성된다. 이면 VDD 배선(43)은 옵티컬 블랙 영역(11B)의 차광막과 동일한 재료로 구성되고, 이 차광막과 동일한 제조 공정으로 형성된다. 이에 의해, 반도체 기판(20)의 이면측에 이면 VSS 배선(42) 및 이면 VDD 배선(43)을 형성한 경우에도, 제조 비용을 억제할 수 있다.
[제2 실시 형태]
제2 실시 형태는 이면측의 제1 및 제2 층의 배선층의 각각에 VSS 배선 및 VDD 배선을 배치한다. 그리고, 이면측의 제1 층의 배선층과 제2 층의 배선층의 막 두께가 상이한 경우에도, VSS 배선과 VDD 배선의 배선 저항의 차를 저감하도록 하고 있다.
도 6은 제2 실시 형태에 따른 고체 촬상 장치(10)의 표면의 레이아웃도이다. 도 7 및 도 8은 고체 촬상 장치(10)의 이면의 레이아웃도이다. 구체적으로는, 도 7은 고체 촬상 장치(10)의 이면측의 제1 층의 배선층을 주로 도시한 도면이며, 도 8은 고체 촬상 장치(10)의 이면측의 제2 층의 배선층을 주로 도시한 도면이다. 도 9는 도 6 내지 도 8의 A-A´ 선을 따른 고체 촬상 장치(10)의 단면도이다. 도 10은 도 6 내지 도 8의 B-B´ 선을 따른 고체 촬상 장치(10)의 단면도이다.
이면 배선층(22)은 제1 층의 배선층으로 형성된 복수의 이면 VSS 배선(42A) 및 복수의 이면 VDD 배선(43A)과 제2 층의 배선층으로 형성된 이면 VSS 배선(42B) 및 이면 VDD 배선(43B)을 구비하고 있다. 이면 VSS 배선(42)(42A, 42B) 및 이면 VDD 배선(43)(43A, 43B)은 차광성을 갖는 금속이 사용되며, 예를 들어 알루미늄(Al)이나 구리(Cu) 등의 금속으로 구성된다.
도 7에 도시하는 바와 같이, 제1 층의 배선층으로 형성된 복수의 이면 VSS 배선(42A) 및 복수의 이면 VDD 배선(43A)은 Y 방향으로 연장되는 라인 형상으로 형성되어 있다. 화소 영역(11)의 X 방향에 인접하는 주변 회로 영역(12)에서, 이면 VSS 배선(42A)은 Y 방향에서의 고체 촬상 장치(10)의 양단부 사이를 연장하는 라인 형상으로 형성되고, 그 양단부 및 중앙부에는 관통 전극(40)이 접속되고, 이 관통 전극(40)을 통해서 표면 VSS 배선(33)에 전기적으로 접속되어 있다. 마찬가지로, 화소 영역(11)의 X 방향에 인접하는 주변 회로 영역(12)에서, 이면 VDD 배선(43A)은 Y 방향에서의 고체 촬상 장치(10)의 양단부 사이를 연장하는 라인 형상으로 형성되고, 그 양단부 및 중앙부에는 관통 전극(40)이 접속되고, 이 관통 전극(40)을 통해서 표면 VDD 배선(34)에 전기적으로 접속되어 있다.
또한, 화소 영역(11)의 Y 방향에 인접하는 주변 회로 영역(12)에서, 이면 VSS 배선(42A)은 고체 촬상 장치(10)의 Y 방향의 일단부로부터 이면 VSS 배선(42B)의 하방까지 연장하는 라인 형상으로 형성되고, 그 양단부에는 관통 전극(40)이 접속되어 있다. 마찬가지로, 화소 영역(11)의 Y 방향에 인접하는 주변 회로 영역(12)에서, 이면 VDD 배선(43A)은 고체 촬상 장치(10)의 Y 방향의 일단부로부터 이면 VDD 배선(43B)의 하방까지 연장하는 라인 형상으로 형성되고, 그 양단부에는 관통 전극(40)이 접속되어 있다.
도 8에 도시하는 바와 같이, 이면 VDD 배선(43B)은 OB 영역(11B)과 주변 회로 영역(12)의 일부를 덮으면서 또한 수광 영역(11A)을 둘러싸도록, 예를 들어 링 형상으로 형성되어 있다. 이와 같이, 이면 VDD 배선(43B)은 OB 영역(11B)을 덮도록 형성되고, 이면 VDD 배선(43B)의 일부는 OB 영역(11B)용 차광막으로서 사용된다. 이면 VDD 배선(43B)은 비아 플러그(46)를 통해서 이면 VDD 배선(43A)에 접속됨과 함께, 비아 플러그(47)를 통해서 이면 배선층(22)의 아래에 설치된 VDD 패드(45B)에 전기적으로 접속되어 있다.
이면 VSS 배선(42B)은 주변 회로 영역(12)의 일부를 덮으면서 또한 이면 VDD 배선(43B)을 둘러싸도록, 예를 들어 오목 형상으로 형성되어 있다. 이면 VSS 배선(42B)은 비아 플러그(44A)를 통해서 이면 VSS 배선(42A)에 접속됨과 함께, 비아 플러그(44B)를 통해서 이면 배선층(22)의 아래에 설치된 VSS 패드(45A)에 전기적으로 접속되어 있다.
이어서, 관통 전극(40)과 이면 전원 배선의 접속 부분의 다른 구성예에 대해서 설명한다. 도 11에 도시하는 바와 같이, 주변 회로 영역(12)의 일부의 영역에서, 관통 전극(40)은 비아 플러그(44A)를 통해서 이면 VSS 배선(42B)에 접속하도록 해도 좋다. 관통 전극(40)이 비아 플러그(44A)를 통해서 이면 VSS 배선(42B)에 접속되는 영역에서는, 예를 들어 제조 공정에 기인하여, 이면 VSS 배선(42B)이 반도체 기판(20)측으로 오목해져 있다. 이면 VDD 배선(43B)에 대해서도 이면 VSS 배선(42B)과 마찬가지로 구성해도 좋다.
(효과)
이상에서 상세하게 설명한 바와 같이, 제2 실시 형태에 의하면, 제1 실시 형태의 효과 외에, 이면측의 제1 층의 배선과 제2 층의 배선층의 막 두께가 상이한 경우에도, VSS 배선과 VDD 배선의 저항값의 차를 저감할 수 있다. 이에 의해, 고체 촬상 장치(10)의 전원을 안정화시키는 것이 가능해진다.
[제3 실시 형태]
제2 실시 형태에서, 이면측의 제1 층의 배선층으로 형성된 이면 VSS 배선(42A) 및 이면 VDD 배선(43A) 사이에는 슬릿이 형성된다. 또한, 이면측의 제2 층의 배선층으로 형성된 이면 VSS 배선(42B) 및 이면 VDD 배선(43B) 사이에도 슬릿이 형성된다. 이 슬릿으로부터 주변 회로 영역(12)에 광이 입사한 경우, 주변 회로 영역(12)에 형성된 MOSFET로부터 누설 전류가 발생해 버린다. 따라서, 제3 실시 형태는 이면측의 제1 층의 배선층에 형성되는 슬릿과, 이면측의 제2 층의 배선에 형성되는 슬릿의 위치를 어긋나게 함으로써, 차광성을 보다 향상시키고 있다.
도 12는 제3 실시 형태에 따른 고체 촬상 장치(10)의 이면의 레이아웃도이다. 또한, 도 12는 고체 촬상 장치(10)의 이면측의 제2 층의 배선층을 주로 도시한 도면이다.
이면측의 제1 층의 배선층으로 형성된 이면 VSS 배선(42A)과 이면 VDD 배선(43A) 사이에는 Y 방향으로 연장되는 슬릿(50)이 형성되어 있다. 또한, 이면측의 제2 층의 배선층으로 형성된 이면 VSS 배선(42B)과 이면 VDD 배선(43B) 사이에는 Y 방향으로 연장되는 슬릿(51)이 형성되어 있다. 제2 층의 배선층의 슬릿(51)은 제1 층의 배선층의 슬릿(50)과 평면에서 보아 겹치지 않도록, 슬릿(50)으로부터 어긋나게 해서 배치된다.
이와 같이, 제1 층의 배선층의 슬릿(50)과 제2 층의 배선층의 슬릿(51)의 위치를 조정함으로써, 예를 들어 슬릿(51)으로부터 입사한 광은 제1 층의 배선층(이면 VSS 배선(42A) 및 이면 VDD 배선(43A))에 의해 차광된다. 이에 의해, 제2 실시 형태와 비교하여, 주변 회로 영역(12)에 입사하는 광을 보다 저감할 수 있기 때문에, 주변 회로 영역(12)에 형성된 MOSFET로부터 누설 전류를 보다 저감할 수 있다.
[제4 실시 형태]
제4 실시 형태는 VSS 배선을 이면측의 제1 층의 배선층으로 구성하고, 또한 신호 배선을 이면측의 제2 층의 배선층으로 구성하도록 하고 있다. 이에 의해, 신호 배선을 전송하는 신호를 안정화시켜서, 기판 표면의 반도체 소자(능동 소자)로부터 발생하는 노이즈의 영향을 저감한다.
도 13은 제4 실시 형태에 따른 고체 촬상 장치(10)의 표면의 레이아웃도이다. 도 14는 고체 촬상 장치(10)의 이면의 레이아웃도이다. 도 15는 도 13 및 도 14의 A-A´ 선을 따른 고체 촬상 장치(10)의 단면도이다. 도 16은 도 13 및 도 14의 B-B´ 선을 따른 고체 촬상 장치(10)의 단면도이다.
주변 회로 영역(12)의 반도체 기판(20)의 이면에는 층간 절연층(평탄화층)(41)과, 층간 절연층(41) 내에 형성된 복수 층의 배선층을 포함하는 이면 배선층(22)이 설치되어 있다. 이면 배선층(22)은 제1 층의 배선층으로 형성된 이면 VSS 배선(42) 및 차광막(27)과, 제2 층의 배선으로 형성된 복수의 신호 배선(63)을 구비하고 있다. 즉, 이면 VSS 배선(42)은 반도체 기판(20)측으로부터 세어서 제1 층의 배선층으로 형성되고, 신호 배선(63)은 반도체 기판(20)측으로부터 세어서 제2 층의 배선층으로 형성된다. 이면 VSS 배선(42) 및 신호 배선(63)은 차광성을 갖는 금속이 사용되며, 예를 들어 알루미늄(Al)이나 구리(Cu) 등의 금속으로 구성된다.
옵티컬 블랙 영역(11B)의 반도체 기판(20)의 이면에는 차광막(27)이 형성되어 있으며, 이 차광막(27)은 기판 이면 방향으로부터의 광을 차광한다. 차광막(27)은 이면 VSS 배선(42)과 동일한 제1 층의 배선층으로 형성되고, 이면 VSS 배선(42)과 동일한 재료로 구성된다.
도 14에 도시하는 바와 같이, 이면 VSS 배선(42)은 주변 회로 영역(12)을 덮도록 형성되어 있다. 다시 말하면, 이면 VSS 배선(42)은 화소 영역(11)을 둘러싸도록, 예를 들어 링 형상으로 형성되어 있다. 이면 VSS 배선(42)은 신호 배선(63)용 관통 전극(60A, 60B)이 통과하는 개구부(64A, 64B)를 갖고 있다. 이면 VSS 배선(42)은 MOSFET군(30)에 전원을 공급하기 위한 전원 배선이며, 이면 VSS 배선(42)에는 접지 전압 VSS가 공급된다.
이면 VSS 배선(42)은 복수의 관통 전극(40)의 타단부에 전기적으로 접속되고, 이들 관통 전극(40)을 통해서 표면 VSS 배선(33)에 전기적으로 접속되어 있다. 이면 VSS 배선(42)에 접속되는 복수의 관통 전극(40)은 이면 VSS 배선(42) 평면에 균등하게 배치되는 것이 바람직하다. 도 14에 도시하는 바와 같이, 이면 VSS 배선(42)은 주변 회로 영역(12)의 Y 방향 양단부에서 복수의 관통 전극(40)에 접속됨과 함께, 주변 회로 영역(12)의 중앙부에서도 복수의 관통 전극(40)에 접속된다. 또한, 이면 VSS 배선(42)은 비아 플러그(44)를 통해서 이면 배선층(22)의 아래에 설치된 VSS 패드(45A)에 전기적으로 접속되어 있다.
주변 회로 영역(12)에는, 예를 들어 Y 방향으로 연장되는 복수의 신호 배선(63)이 설치되어 있다. 각 신호 배선(63)의 일단부는 반도체 기판(20)을 관통하는 관통 전극(60A)에 접속되고, 타단부는 동일하게 반도체 기판(20)을 관통하는 관통 전극(60B)에 접속되어 있다. 관통 전극(60A)은 접속부(62A)를 통해서 드라이버 MOSFET(61A)의 전류 경로의 일단부에 접속되어 있다. 드라이버 MOSFET(61A)의 전류 경로의 타단부는, 예를 들어 표면 VSS 배선(33)에 접속되어 있다. 관통 전극(60B)은 접속부(62B)를 통해서 리시버 MOSFET(61B)의 전류 경로의 일단부에 접속되어 있다. 리시버 MOSFET(61B)의 전류 경로의 타단부는, 예를 들어 표면 VSS 배선(33)에 접속되어 있다.
드라이버 MOSFET(61A) 및 리시버 MOSFET(61B)는 주변 회로 영역(12)에 배치된다. 드라이버 MOSFET(61A)는 신호 배선(63)을 구동하고, 리시버 MOSFET(61B)는 신호 배선(63)으로부터 신호를 수신한다. 신호 배선(63)용 관통 전극(60A, 60B)은 각각 드라이버 MOSFET(61A), 리시버 MOSFET(61B)의 지극히 가까이에 배치된다. VSS용 관통 전극(40)과 드라이버 MOSFET(61A)는 최단으로 배선되는 것이 바람직하고, VSS용 관통 전극(40)과 리시버 MOSFET(61B)는 최단으로 배선되는 것이 바람직하다.
(효과)
이상에서 상세하게 설명한 바와 같이 제4 실시 형태에 의하면, 노이즈에 의한 오동작이 발생할 위험성이 특히 높은 신호는, 노이즈 발생원인 기판 표면의 MOSFET군으로부터 이격된 기판 이면측에서 배선된다. 또한, 이면 신호 배선(63)과 MOSFET군 사이에는 이면 VSS 배선(42)이 배치되고, MOSFET군으로부터의 노이즈를 차폐하고 있다. 이에 의해, 노이즈에 의한 오동작이 발생할 위험성이 특히 높은 신호에 대한 MOSFET군으로부터 발생하는 노이즈의 영향을 대폭 저감할 수 있다.
또한, 신호 배선(63)용 관통 전극(60A, 60B)은 VSS용 관통 전극(40)의 지극히 가까이에 배치되어 있다. 이로 인해, 드라이버 MOSFET(61A)로부터 리시버 MOSFET(61B)까지의 신호 배선을 따라서 VSS 배선이 형성되고, 신호 배선의 귀환 전류는 이 VSS 배선을 통해 흐른다. 이에 의해, 신호 전송이 안정되어, 장치 외부로부터의 노이즈의 영향도 저감할 수 있다.
또한, 이면 VSS 배선(42)은 주변 회로 영역(12) 전체를 피복하고 있어, 기판 이면측으로부터 주변 회로 영역(12)으로의 입사광을 차광하고 있다. 이에 의해, 광에 의한 여기 전류의 발생을 억제하여, 회로 동작이 안정되고, 누설 전류를 저감할 수 있다.
[제5 실시 형태]
제5 실시 형태는 이면 VSS 배선의 형상이 제4 실시 형태와 상이하여, 드라이버 MOSFET 및 리시버 MOSFET에 전원을 공급하는 VSS 배선과, 그 이외의 반도체 소자에 전원을 공급하는 VSS 배선을 분리하도록 하고 있다.
도 17은 제5 실시 형태에 따른 고체 촬상 장치(10)의 이면의 레이아웃도이다. 도 18은 도 17의 B-B´ 선을 따른 고체 촬상 장치(10)의 단면도이다.
이면 배선층(22)에 포함되는 제1 층의 배선층(이면 VSS 배선)은 주변 회로 전체에 전원을 공급하는 이면 VSS 배선(42A)과, 신호 배선(63)용 드라이버 MOSFET(61A) 및 리시버 MOSFET(61B)에 전원을 공급하는 이면 VSS 배선(42B)을 구비하고 있다. 즉, 제5 실시 형태에서는 제4 실시 형태의 이면 VSS 배선(42)이 이면 VSS 배선(42A)과 이면 VSS 배선(42B)으로 분리된다.
이면 VSS 배선(42B)은 신호 배선(63)을 따라서 형성되고, 또한 신호 배선(63)과 반도체 기판(20) 사이에 형성된다. 신호 배선(63)이 복수개 있는 경우, 각각의 신호 배선(63)을 따른 VSS 배선 사이에는 슬릿(65)이 형성된다. 이면 VSS 배선(42B)은 비아 플러그(44)를 통해서 전용의 VSS 패드(45A)에 접속되어 있다.
드라이버 MOSFET(61A)의 전류 경로의 일단부는 접속부(66A) 및 관통 전극(40)을 통해서 이면 VSS 배선(42B)에 접속되어 있다. 리시버 MOSFET(61B)의 전류 경로의 일단부는 접속부(66B) 및 관통 전극(40)을 통해서 이면 VSS 배선(42B)에 접속되어 있다.
제5 실시 형태에 의하면, 제4 실시 형태의 효과 외에, 이면 VSS 배선(42A)이 발생하는 노이즈의 신호 배선(63)에 대한 영향을 대폭 저감할 수 있다. 또한, 복수의 신호 배선(63)을 따른 VSS 배선(42B) 사이에 슬릿(65)을 형성함으로써, 신호 배선(63)끼리의 크로스 토크를 저감할 수 있다. 그 결과, 신호 배선이 노이즈의 영향을 더 받기 어려워져, 노이즈에 기인하는 회로 동작의 문제를 방지할 수 있다.
[제6 실시 형태]
제6 실시 형태는 제5 실시 형태의 구성과 비교하여, 신호 배선(63)의 형상을 일부 변경함과 함께, 이면 VSS 배선의 슬릿을 차광하기 위해서 차광막을 추가하도록 하고 있다.
도 19는 제6 실시 형태에 따른 고체 촬상 장치(10)의 이면의 레이아웃도이다. 도 20은 도 19의 B-B´ 선을 따른 고체 촬상 장치(10)의 단면도이다.
신호 배선(63)은 관통 전극(60A, 60B)이 각각 지나는 개구부(64A, 64B)를 덮도록, 관통 전극(60A, 60B)에 접속하는 부분에서 면적이 커져 있다. 또한, 이면 VSS 배선(42A, 42B)의 슬릿을 덮기 위해서, 이 슬릿의 상방에는 차광막(67)이 설치되어 있다. 차광막(67)은 이면의 제2 층의 배선층으로 형성되고, 신호 배선(63)과 동일한 차광성의 금속으로 구성된다. 차광막(67)은 다른 배선에 접속되어 있지 않아도 좋고, VSS 배선과 전기적으로 접속해도 좋다.
제6 실시 형태에 따르면, 신호 배선용 관통 전극(60A, 60B)과 이면 VSS 배선(42B)과 간극 및 이면 VSS 배선(42A, 42B)끼리의 간극을 차광막(67)으로 차광할 수 있다. 이에 의해, 제5 실시 형태의 효과 외에, 주변 회로 영역(12)을 보다 확실하게 차광할 수 있게 되어, 회로 동작이 안정되고, 누설 전류를 저감할 수 있다.
[제7 실시 형태]
제7 실시 형태는 제5 실시 형태의 구성과 비교하여, 신호 배선(63)용 관통 전극(60A, 60B)의 지극히 가까운 VSS용 관통 전극의 형상을 변경함과 함께, 이면의 제2 층의 배선층으로 형성한 실드 배선으로 신호 배선(63)을 실드하도록 하고 있다.
도 21은 제7 실시 형태에 따른 고체 촬상 장치(10)의 표면의 레이아웃도이다. 도 22는 고체 촬상 장치(10)의 이면의 레이아웃도이다. 도 23은 도 21 및 도 22의 B-B´ 선을 따른 고체 촬상 장치(10)의 단면도이다. 도 24는 도 22의 C-C´ 선을 따른 고체 촬상 장치(10)의 단면도이다.
신호 배선(63)용 관통 전극(60A)의 지극히 가까이에는 반도체 기판(20)을 관통하는 관통 전극(68A)이 설치되어 있다. 관통 전극(68A)은 관통 전극(60A)을 둘러싸도록 형성되어 있다. 관통 전극(68A)의 일단부는 접속부(66A)를 통해서 드라이버 MOSFET(61A)의 전류 경로의 일단부에 접속되고, 타단부는 이면 VSS 배선(42B)에 접속되어 있다.
마찬가지로, 신호 배선(63)용 관통 전극(60B)의 지극히 가까이에는 반도체 기판(20)을 관통하는 관통 전극(68B)이 설치되어 있다. 관통 전극(68B)은 관통 전극(60B)을 둘러싸도록 형성되어 있다. 관통 전극(68B)의 일단부는 접속부(66B)를 통해서 리시버 MOSFET(61B)의 전류 경로의 일단부에 접속되고, 타단부는 이면 VSS 배선(42B)에 접속되어 있다.
신호 배선(63)의 주위에는 신호 배선(63)과 동일한 이면의 제2 층의 배선층으로 형성된 실드 배선(69)이 설치되어 있다. 실드 배선(69)은 이면 VSS 배선(42B)에 전기적으로 접속되어 있다. 실드 배선(69)은 신호 배선(63)과 동일한 재료로 구성된다.
제7 실시 형태에 의하면, 제5 실시 형태의 효과 외에, 신호 배선(63) 및 관통 전극(60A, 60B)은 접지 전압 VSS가 인가된 실드 배선(실드 배선(69), 관통 전극(68A, 68B))으로 실드된다. 이에 의해, 신호 배선(63)에 인가되는 노이즈를 보다 저감할 수 있다. 그 결과, 신호 배선이 노이즈의 영향을 더 받기 어려워져, 노이즈에 기인하는 회로 동작의 문제를 억제할 수 있다.
또한, 제4 내지 제7 실시 형태에서는 2개의 MOSFET끼리를 접속하는 신호 배선을 예로 들어 설명하고 있지만, 예를 들어 도 25에 도시하는 바와 같이, 외부 입출력 단자(신호 패드(45C))와 MOSFET를 접속하는 신호 배선에 이면 신호 배선을 적용해도 좋다. 이 변형예의 경우는, 신호 배선(63)의 일단부는 비아 플러그를 통해서 신호 패드(45C)에 접속된다.
또한, 제4 내지 제7 실시 형태에서는, 분기(分岐, branch)가 없는 라인 형상의 신호 배선을 예로 들어 설명하고 있지만, 예를 들어 도 26에 도시하는 바와 같이, 신호 배선(63)이 복수 분기되어도 된다. 이 변형예의 경우에는, 신호 배선(63)의 각 분기 부분은 개구부(64)를 지나는 관통 전극(60)을 통해서 기판 표면측의 반도체 소자에 접속된다.
상기 각 실시 형태에서는, 이면 배선을 2층으로 구성하고 있지만, 이에 한정되지 않고, 이면 배선을 3층 이상으로 구성할 수 있다.
상기 각 실시 형태에서는, 전극 패드(VSS 패드, VDD 패드 및 신호 패드)는 사각형의 반도체 기판의 대향하는 2변에 설치되어 있지만, 이에 한정되지 않고, 사각형의 반도체 기판의 4변 모두에 전극 패드를 설치하도록 구성해도 좋다.
상기 각 실시 형태의 전원선 및／또는 신호선은 고체 촬상 장치 이외의 반도체 장치(반도체 집적 회로)에 적용하는 것도 가능하다.
[적용예]
상기 각 실시 형태에서 설명한 고체 촬상 장치(10)는 디지털 카메라나 카메라가 부착된 휴대 전화 등 다양한 카메라가 부착된 전자 기기에 적용할 수 있다. 도 27은 본 실시 형태의 고체 촬상 장치(10)를 사용한 디지털 카메라(100)의 블록도이다.
디지털 카메라(100)는 렌즈 유닛(101), 고체 촬상 장치(이미지 센서)(10), 신호 처리부(102), 기억부(103), 표시부(104) 및 제어부(105)를 구비하고 있다.
렌즈 유닛(101)은 복수의 촬상 렌즈를 포함하고, 입사한 광에 대하여 기계적 또는 전기적으로 광학 특성(예를 들어, 초점 거리)을 제어한다. 렌즈 유닛(101)을 통과한 광은 이미지 센서(10) 상에 결상된다. 이미지 센서(10)로부터 출력된 전기 신호는 신호 처리부(102)에서 신호 처리된다. 신호 처리부(102)는 DSP(Digital Signal Processor) 등으로 구성된다. 신호 처리부(102)로부터의 출력 신호 S는 표시부(104)에 출력, 또는 기억부(103)를 경유해서 표시부(104)에 출력된다. 이에 의해, 촬영 중의 화상 또는 촬영한 화상이 표시부(104)에 표시된다. 제어부(105)는 디지털 카메라(100) 전체의 동작을 제어함과 함께, 렌즈 유닛(101), 이미지 센서(10) 및 신호 처리부(102)의 동작 타이밍을 제어한다.

Claims (15)

  1. 고체 촬상 장치로서,
    화소 영역 및 주변 회로 영역을 갖고, 또한 제1 및 제2 주면을 갖는 반도체 기판과,
    상기 반도체 기판의 제1 주면에 설치되고, 상기 주변 회로 영역에 전기적으로 접속된 복수의 제1 배선층을 갖는 배선 구조와,
    상기 주변 회로 영역이면서 또한 상기 반도체 기판의 제2 주면에 설치된 제2 배선층과,
    상기 제2 배선층의 상방에 절연층을 개재하여 설치된 제3 배선층과,
    상기 제2 및 제3 배선층과 상기 배선 구조를 전기적으로 접속하고, 상기 반도체 기판을 관통하는 복수의 관통 전극을 구비하는, 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 복수의 관통 전극은,
    상기 제2 배선층과 상기 배선 구조를 전기적으로 접속하고, 상기 반도체 기판을 관통하는 제1 관통 전극과,
    상기 제3 배선층과 상기 배선 구조를 전기적으로 접속하고, 상기 반도체 기판을 관통하는 제2 관통 전극을 포함하는, 고체 촬상 장치.
  3. 제1항에 있어서, 상기 제2 및 제3 배선층의 각각은 상기 주변 회로 영역에 평면(plane) 형상으로 형성되는, 고체 촬상 장치.
  4. 제1항에 있어서, 상기 제2 배선층과 상기 제3 배선층을 전기적으로 접속하는 비아 플러그를 더 구비하는, 고체 촬상 장치.
  5. 제1항에 있어서,
    상기 제2 배선층은 슬릿에 의해 분리된 복수의 제1 배선 부분을 포함하고,
    상기 제3 배선층은 슬릿에 의해 분리된 복수의 제2 배선 부분을 포함하는, 고체 촬상 장치.
  6. 제5항에 있어서, 상기 제3 배선층의 슬릿은 평면에서 보아 상기 제2 배선층의 슬릿과 상이한 위치에 있는, 고체 촬상 장치.
  7. 제5항에 있어서, 상기 제2 및 제3 배선층은 상기 주변 회로 영역을 덮도록 형성되는, 고체 촬상 장치.
  8. 제1항에 있어서, 상기 제2 및 제3 배선층은 차광 재료로 구성되는, 고체 촬상 장치.
  9. 제1항에 있어서,
    상기 화소 영역의 일부이면서 또한 상기 반도체 기판의 제2 주면에 설치된 차광막을 더 구비하고,
    상기 제2 및 제3 배선층은 상기 차광막과 동일한 재료로 구성되는, 고체 촬상 장치.
  10. 제1항에 있어서, 상기 제2 및 제3 배선층은 전원선 또는 신호선인, 고체 촬상 장치.
  11. 제2항에 있어서,
    상기 제2 배선층은 전원선이며, 또한 상기 주변 회로 영역에 평면 형상으로 형성되고,
    상기 제3 배선층은 신호선인, 고체 촬상 장치.
  12. 제11항에 있어서, 상기 제1 관통 전극은 상기 제2 관통 전극 가까이 배치되는, 고체 촬상 장치.
  13. 제12항에 있어서, 상기 제1 관통 전극은 상기 제2 관통 전극의 주위를 둘러싸도록 형성되는, 고체 촬상 장치.
  14. 제11항에 있어서,
    상기 제3 배선층의 주위를 둘러싸도록 형성된 실드 배선을 더 구비하고,
    상기 실드 배선은 상기 제2 배선층과 전기적으로 접속되는, 고체 촬상 장치.
  15. 제1항에 있어서, 상기 화소 영역이면서 또한 상기 반도체 기판의 제2 주면에 설치된 복수의 수광 소자를 더 구비하는, 고체 촬상 장치.
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