JP2004153678A - 固体撮像装置 - Google Patents
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Abstract
【課題】固体撮像装置特有の固定パターンノイズを低減すると共に、その形状が後段の補正システムに負荷を与えない固体撮像装置を提供する。
【解決手段】２０１は固体撮像装置のチップ、２０２は画素が２次元状に配列された有効画素領域、２０３は画素が２次元状に配列された無効画素領域、２０４はＳＶＤＤ電源電圧を外部から与えるためのパッド、２０５は固体撮像装置のＳＶＤＤ電源、２０６は２０５からパッド２０４までの配線、２０７はパッド２０４から有効画素領域中心点Ａ１までのＳＶＤＤの引き回し配線である。有効画素領域の中心点Ａ１は、パッド２０４から引き回し配線２０７によって電源電圧ＳＶＤＤが導かれ、ＳＶＤＤが画素毎のＳＶＤＤ端子へと分岐していくポイントである。各画素から見たＳＶＤＤ電源電圧２０５までのインピーダンスは有効画素領域の中心から同心円状の勾配を持つように分布している。
【選択図】 図２
【解決手段】２０１は固体撮像装置のチップ、２０２は画素が２次元状に配列された有効画素領域、２０３は画素が２次元状に配列された無効画素領域、２０４はＳＶＤＤ電源電圧を外部から与えるためのパッド、２０５は固体撮像装置のＳＶＤＤ電源、２０６は２０５からパッド２０４までの配線、２０７はパッド２０４から有効画素領域中心点Ａ１までのＳＶＤＤの引き回し配線である。有効画素領域の中心点Ａ１は、パッド２０４から引き回し配線２０７によって電源電圧ＳＶＤＤが導かれ、ＳＶＤＤが画素毎のＳＶＤＤ端子へと分岐していくポイントである。各画素から見たＳＶＤＤ電源電圧２０５までのインピーダンスは有効画素領域の中心から同心円状の勾配を持つように分布している。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、一眼レフタイプのデジタルカメラに用いて好適な、特に大判の固体撮像装置に関する。
【０００２】
【従来の技術】
従来の技術を図１，９を用いて説明する。図１は、２次元状に配列された一画素内の構成を示す電気的等価回路である。１０１は画素、１０２はフォトダイオード、１０３は一画素毎に与えられる電源電圧ＳＶＤＤの端子である。１０４は１０２からの光信号の転送を制御するＭＯＳトランジスタ、１０５は１０２から転送された信号を読み出した後にＳＶＤＤ電源１０３でリセットするための制御ＭＯＳトランジスタ、１０６は１０２からの光信号を読み出すための画素ソースフォロワであり、その電源電圧はＳＶＤＤ電源１０３である。１０７は画素１０１の信号を１０８へ読み出し制御するＭＯＳトランジスタ、１０８は２次元状に配列された画素のうち一列分の画素信号を読み出すための共通垂直出力線である。１０９は画素毎に与えられるグランド電位ＳＧＮＤである。
【０００３】
次に、図９は従来の固体撮像装置の構成を示す模式図であって、９０１は固体撮像装置のチップ、９０２は１０１が２次元状に配列された有効画素領域、９０３は１０１が２次元状に配列された無効画素領域である。９０４はＳＶＤＤ電源電圧を外部から与えるためのパッド、９０５は固体撮像装置のＳＶＤＤ電源、９０６は９０５からパッド９０４までの配線、９０７はパッド９０４から画素領域のＳＶＤＤの引き回し配線である。
【０００４】
ここで、有効画素領域はアスペクト比（例えば、２：３あるいは３：４）をもっている。画素毎のＳＶＤＤ電源１０３は、図９に示すように無効画素領域９０３と有効画素領域９０２を含む画素領域の四辺で複数箇所から与えられている。
【０００５】
この構成での有効画素領域内の各画素から見たＳＶＤＤ電源電圧９０５までのインピーダンスを等高線的に表すと図１０のようなシェーディングをもつ分布になり、固体撮像装置の各画素からの信号出力も図１０と同様な図１１のようなシェーディングが発生していた。このシェーディングは、ＭＯＳ１０５により、電源電圧ＳＶＤＤにより画素部がリセットされ、そのリセットレベルが撮像素子の基準出力として暗時出力とされるが、ＳＶＤＤに勾配がある場合、信号出力にＳＶＤＤの勾配がシェーディングとして現れる。
【０００６】
この暗時出力のシェーディングが画質に及ぼす影響を図１２に示す。出力シェーディングは、デジタルカメラの重要なパラメータであるホワイトバランスに影響を与えていた。ホワイトバランスは、色比、例えばグリーンＧ出力とブルーＢ出力の比によって決められるパラメータである。図１２では、出力オフセットにより特に低輝度時に色比、例えばブルー出力とグリーン出力の比（Ｂ／Ｇ）が一定でなくなり影響が大きく目立っており、高輝度時には、出力オフセットによる影響は目立っていない。この出力オフセットが半導体固体撮像装置の画面内でシェーディングをもっていると、出力画面全体でホワイトバランスの調整が取れなくなる。特に近年は、デジタルカメラの多画素化に伴い、固体撮像装置の面積が大きくなっており、配線抵抗の問題により面内で均一に電源電圧や固定電位を与えることが難しくなってきている。
【０００７】
図１３は、出力シェーディング・オフセットが無い理想的な固体撮像装置の出力・色比を示しており、照度・出力レベルに依存せず、色比は一定である。
【０００８】
図１１のような出力にシェーディングをもつ固体撮像装置をデジタルカメラに用いる場合、シェーディングの２次元の画像補正が必要となり、後段の画像処理システムに負荷が掛かっていた。
【０００９】
図１４は、固体撮像装置を用いたデジタルカメラの撮像システムを示す。一般に撮像レンズによって結像される画像は、口径食（光軸に対して大きな傾角で入射した光線が、前端レンズ枠の下端（上端）と後端レンズ枠の上端（下端）でその一部が遮られて有効断面積が減少する現象）やコサイン４乗則（入射光線がレンズの光軸に対して傾いていると、傾き角のコサインの４乗に比例して像面が暗くなる現象）によって結像面周辺部の光量が低下する。このため撮像対象に均一に光が照射され、かつ均一に反射していても、撮像レンズを通して固体撮像装置に結像される光量分布は一定ではなく、その様子を図１５に示す。これを一般に、撮像レンズの周辺光量落ちと呼んでいる。
【００１０】
【発明が解決しようとする課題】
しかしながら、先に述べたように、近年のデジタルカメラは画質向上のため、さまざまな画像補正技術を取り入れている。そのため、画像補正システムの拡大によりシステムに負荷が掛かることとなっている。
【００１１】
そこで本発明は、画像補正の対象となる固体撮像装置特有の固定パターンノイズを低減し、かつ固定パターンノイズの形状が後段の補正システムに負荷を与えない固体撮像装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上述の課題を解決するため、本発明は、固体撮像装置において、出力シェーディング量を低減すると共にそのシェーディングの形状を、図１４に示すような撮像システムすなわちカメラの撮像光学系で発生する同心円状のシェーディング（図１５）である周辺光量落ちの形状と撮像装置の低出力部のシェーディング形状と合わせることにより、後段の補正システムの画像補正演算に負荷の掛からない出力シェーディングの特性をもつことを特徴とする。
【００１３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００１４】
（実施形態１）
第１の実施形態の構成を、図１，２を用いて説明する。図１は、２次元状に配列された一画素内の構成を示す電気的等価回路である。１０１は画素、１０２はフォトダイオード、１０３は一画素毎に与えられる電源電圧ＳＶＤＤの端子である。１０４は１０２からの光信号の転送を制御するＭＯＳトランジスタ、１０５は１０２から転送された信号を１０３のＳＶＤＤ電源でリセットするための制御ＭＯＳトランジスタ、１０６は１０２からの光信号を読み出すための画素ソースフォロワであり、その電源電圧はＳＶＤＤ電源１０３から与えられる。１０７は画素１０１の信号を１０８へ読み出し制御するＭＯＳトランジスタ、１０８は２次元状に配列された画素のうち一列分の画素信号を読み出すための共通垂直出力線である。１０９は画素毎に与えられるグランド電位ＳＧＮＤである。
【００１５】
次に、図２は本実施形態の固体撮像装置の構成を示す模式図であって、２０１は固体撮像装置のチップ、２０２は１０１が２次元状に配列された有効画素領域、２０３は１０１が２次元状に配列された無効画素領域である。２０４はＳＶＤＤ電源電圧を外部から与えるためのパッド、２０５は固体撮像装置のＳＶＤＤ電源、２０６は２０５からパッド２０４までの配線、２０７はパッド２０４から有効画素領域中心点Ａ１までのＳＶＤＤの引き回し配線である。
【００１６】
ここでの有効画素領域はアスペクト比（例えば、２：３あるいは３：４）をもっており、有効画素中心は、デジタルカメラやビデオカメラの撮像システムにて画像処理された結果得られる画像の中心であり、撮像レンズの光学中心と有効画素中心が一致するものとする。
【００１７】
本実施形態では、図２で示すような有効画素領域の中心からＳＶＤＤ端子１０３へ電源電圧を与える方法をとった。図２の点Ａ１は、パッド２０４から引き回し配線２０７によって電源電圧ＳＶＤＤが導かれ、その後、ＳＶＤＤが画素毎の１０３へと分岐していくポイントである。そのＡ１の構成を図３の模式図に示す。３０１は厚い酸化膜領域、３０２はＭＯＳトランジスタのポリ・ゲート、３０３は画素毎のＭＯＳトランジスタのドレイン領域で、図１のＭＯＳトランジスタ１０５のドレインを示す。３０４は画素毎の１０３をつなぐ配線層、３０５は配線層間をつなぐコンタクトまたはスルーホールである。３０６は２０７の引き回し配線層である。
【００１８】
そこで本実施形態では、図２，図３のように画素毎の能動素子のバイアス電圧（ＳＶＤＤ）を与えた。図４に有効画素領域内の各画素から見たＳＶＤＤ電源電圧２０５までのインピーダンスを等高線的に表したものを示す。各画素から見たＳＶＤＤ電源電圧２０５までのインピーダンスは有効画素領域の中心から同心円状の勾配を持つように分布している。各画素からの出力も図４と同様な、同心円状の出力勾配のシェーディングとなり、図１５に示す光学系の撮像レンズの周辺光量落ちの形状と類似しているので、画像処理システムで負荷の大きい２次元の画像補正処理を行わずに、有効画素周辺部のレベルを暗時出力レベルとして処理することのみで暗時シェーディングによる低輝度時画像内のホワイトバランス（色比）への影響を抑えることができ、後段の補正システムの負荷を低減する固体撮像装置を提供することができた。
【００１９】
（実施形態２）
第２の実施形態の構成を、図５を用いて説明する。本実施形態で用いる画素の構成は実施形態１と同じなので、説明は省略する。
【００２０】
図５を用いて外部電源ＳＶＤＤから画素毎の１０３にバイアス電圧を与える構成について説明する。図５は本実施形態の固体撮像装置の構成を示す模式図であって、５０１は固体撮像装置のチップ、５０２は１０１が２次元状に配列された有効画素領域、５０３は１０１が２次元状に配列された無効画素領域である。５０４ａ，５０４ｂはＳＶＤＤ電源電圧を外部から与えるためのパッド、５０５は固体撮像装置のＳＶＤＤ電源、５０６は５０５からパッド５０４ａから５０４ｂまでの配線、５０７ａ，５０７ｂはパッド５０４ａ，５０４ｂから点Ｂ１〜Ｂ４までＳＶＤＤ電源電圧を引き回す配線である。
【００２１】
ここでの有効画素領域はアスペクト比をもっており、また有効画素中心は、デジタルカメラの撮像システムにより画像処理された結果得られる画像の中心と同一である。また、撮像レンズの光学中心と有効画素中心が一致するものとする。本実施形態では、直線（Ｂ１−Ｂ４）と直線（Ｂ２−Ｂ３）の交点Ｂ０が有効画素中心となるように構成している。
【００２２】
図５で示すような画素領域のＢ１〜Ｂ４の四隅からＳＶＤＤ電源電圧１０３を与える方法をとった。図５の点Ｂ１〜Ｂ４は、パッド５０４ａ，５０４ｂから５０７ａ，５０７ｂによりＳＶＤＤ電源電圧が導かれ、その後、ＳＶＤＤ電源電圧が画素毎の１０３へと分岐していくポイントである。そのＢ１〜Ｂ４の構成を図３の模式図を用いて説明する。３０１は厚い酸化膜領域、３０２はＭＯＳトランジスタのポリ・ゲート、３０３は画素毎のＭＯＳトランジスタのドレイン領域で、図１のＭＯＳトランジスタ１０５のドレインを示す。３０４は画素毎の１０３をつなぐ配線層、３０５は配線層間をつなぐコンタクトまたはスルーホールである。３０６は５０７ａ，５０７ｂの引き回し配線層である。
【００２３】
ここで本実施形態では、図５，図３のように画素毎の能動素子のバイアス電圧（ＳＶＤＤ）を与えた。図６に有効画素領域の各画素から見たＳＶＤＤ電源電圧５０５までのインピーダンスを等高線的に表したものを示す。各画素から見たＳＶＤＤ電源電圧５０５までのインピーダンスは有効画素領域の中心から同心楕円状の勾配で分布している。各画素からの出力も図６と同じような、同心楕円状の出力勾配のシェーディングとなり、図１５に示す光学系の撮像レンズの周辺光量落ちの形状と類似しているので、画像処理システムで負荷の大きい２次元の画像補正処理を行わずに、有効画素周辺部の低出力部のレベルを暗時出力レベルとして処理することのみで暗時シェーディングによる低輝度時画像内のホワイトバランス（色比）への影響を抑えることができ、後段の補正システムの負荷を低減する固体撮像装置を提供することができた。
【００２４】
なお、本実施形態では実施形態１とは違い、有効画素周辺部の出力が低下しているため、有効画素周辺部を暗時出力レベルとして設定すると、有効画素周辺部の出力を低下させるように処理してしまうが、ホワイトバランスの調整では、光学系の周辺光量落ちの特性も影響して中心部の出力は周辺部よりも高出力であるので、相対的に色比に影響を与えない。
【００２５】
また、出力シェーディングの勾配が同心の楕円状であり、周辺光量落ちの形状との整合性が若干悪いが、ＳＶＤＤを点Ｂ１〜Ｂ４の四箇所から与えるため、実施形態１の半導体固体撮像装置に比べ各ＳＶＤＤ給電箇所からのインピーダンス勾配が約１／４となり、出力シェーディングの量も約１／４となるので有効な構成である。
【００２６】
（実施形態３）
第３の実施形態の構成を、図７を用いて説明する。本実施形態で用いる画素の構成は実施形態１と同じなので、説明は省略する。
【００２７】
図７を用いて外部電源ＳＶＤＤから画素毎の１０３にバイアス電圧を与える構成について説明する。図７は本実施形態の固体撮像装置の構成を示す模式図であって、７０１は固体撮像装置のチップ、７０２は１０１が２次元状に配列された有効画素領域、７０３は１０１が２次元状に配列された無効画素領域である。７０４ａ，７０４ｂはＳＶＤＤ電源電圧を外部から与えるためのパッド、７０５は固体撮像装置のＳＶＤＤ電源、７０６は７０５からパッド７０４ａ，７０４ｂまでの配線、７０７ａ，７０７ｂはパッド７０４ａ，７０４ｂから点Ｃ１〜Ｃ４までのＳＶＤＤ電源電圧の引き回し配線である。
【００２８】
ここでの有効画素領域はアスペクト比をもっており、また有効画素中心は、デジタルカメラの撮像システムにより画像処理された結果得られる画像の中心である。また、撮像レンズの光学中心と有効画素中心が一致するものとする。本実施形態では、正方形Ｃの中心点Ｃ０が有効画素中心と一致するように構成している。
【００２９】
図７で示すような画素領域のＣ１〜Ｃ４の四隅からＳＶＤＤ電源電圧１０３を与える方法をとった。図７の点Ｃ１〜Ｃ４は、パッド７０４ａ，７０４ｂから７０７ａ，７０７ｂによりＳＶＤＤ電源電圧が導かれ、その後、ＳＶＤＤ電源電圧が画素毎の１０３へと分岐していくポイントであり、直線（Ｃ１−Ｃ４）と直線（Ｃ２−Ｃ３）の交差点がＣ０と一致している。そのＣ１〜Ｃ４の構成を図３の模式図を参照して説明する。３０１は厚い酸化膜領域、３０２はＭＯＳトランジスタのポリ・ゲート、３０３は画素毎のＭＯＳトランジスタのドレイン領域で、図１のＭＯＳトランジスタ１０５のドレインを示す。３０４は画素毎の１０３をつなぐ配線層、３０５は配線層間をつなぐコンタクトまたはスルーホールである。３０６は７０７ａおよび７０７ｂの引き回し配線層である。
【００３０】
ここで本実施形態では、図７，図３のように画素毎の能動素子のバイアス電圧（ＳＶＤＤ）を与えた。図８に有効画素領域の各画素から見たＳＶＤＤ電源電圧７０５までのインピーダンスを等高線的に表したものを示す。各画素から見たＳＶＤＤ電源電圧７０５までのインピーダンスは有効画素領域の中心から同心円状の勾配を持つように分布している。各画素からの出力も図８と同じような、同心円状の出力勾配のシェーディングとなり、図１５に示す光学系の撮像レンズの周辺光量落ちの形状と類似しているので、画像処理システムで負荷の大きい２次元の画像補正処理を行わずに、有効画素周辺部の低出力部のレベルを暗時出力レベルとして処理することのみで暗時シェーディングによる低輝度時画像内のホワイトバランス（色比）影響を抑えることができ、後段の補正システムの負荷を低減する半導体固体撮像装置を提供することができた。
【００３１】
なお、本実施形態では実施形態１とは違い、有効画素周辺部の出力が低下しているため、有効画素周辺部を暗時出力レベルとして設定すると、有効画素周辺部の出力を低下させるように処理してしまうが、ホワイトバランスの調整では、光学系の周辺光量落ちの特性も影響して中心部の出力は周辺部よりも高出力であるので、相対的に色比に影響を与えない。
【００３２】
また、ＳＶＤＤを点Ｃ１〜Ｃ４の四箇所から与えるため、実施形態１の固体撮像装置に比べ各ＳＶＤＤ給電箇所からのインピーダンス勾配が約１／４となり、出力シェーディングの量も約１／４となり、さらに出力シェーディングの形状も同心円状なので、本発明の実施形態のなかで最も有効な構成である。
【００３３】
以上、本発明の実施形態について説明したが、本発明の好適な実施態様を以下の通り列挙する。
【００３４】
〔実施態様１〕
入射光量に応じた光電変換により電荷を発生する画素が、複数二次元状に配列された固体撮像装置において、
前記画素毎に設けられた能動素子に与える電圧の分布勾配が、有効画素領域中心から実質的に同心円状となることを特徴とする固体撮像装置。
【００３５】
〔実施態様２〕
前記能動素子に電圧を供給する経路を有し、前記経路が前記有効画素領域中心から見て線対称である箇所を経由して前記画素毎へと分岐していることを特徴とする実施態様１に記載の固体撮像装置。
【００３６】
〔実施態様３〕
前記能動素子に電圧を供給する経路を有し、前記経路が前記有効画素領域中心から見て点対称である箇所を経由して前記画素毎へと分岐していることを特徴とする実施態様１に記載の固体撮像装置。
【００３７】
〔実施態様４〕
前記能動素子に電圧を供給する経路を有し、前記経路が前記有効画素領域中心を交点とする対角線と前記画素領域端面の４辺との４つの交点を経由して画素毎へと分岐していることを特徴とする実施態様１に記載の固体撮像装置。
【００３８】
〔実施態様５〕
前記能動素子に電圧を供給する経路を有し、前記経路が二次元状に配列された画素領域の四隅から画素毎へと分岐していることを特徴とする実施態様１に記載の固体撮像装置。
【００３９】
〔実施態様６〕
前記能動素子により増幅器が構成されることを特徴とする実施態様１〜５のいずれかに記載の固体撮像装置。
【００４０】
〔実施態様７〕
前記画素領域が、所定のアスペクト比を持つことを特徴とする実施態様１〜６のいずれかに記載の固体撮像装置。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、各画素からの出力が有効画素領域の中心から実質的に同心円状の出力勾配のシェーディングとなり、光学系の撮像レンズの周辺光量落ちの形状と類似しているので、後段の画像処理システムで負荷の大きい２次元の画像補正処理を行わずに、有効画素周辺部のレベルを暗時出力レベルとして処理することのみで暗時シェーディングによる低輝度時画像内のホワイトバランス（色比）への影響を抑えることができ、後段の画像処理システムの負荷を低減した固体撮像装置を提供することができる。
【図面の簡単な説明】
【図１】従来の技術と実施形態１〜３の画素の構成を示す電気的等価回路図。
【図２】実施形態１の固体撮像装置の構成を示す模式図。
【図３】実施形態１〜３の固体撮像装置のＳＶＤＤが導かれるポイントの構成を示す模式図。
【図４】実施形態１にて各画素からＳＶＤＤ電源電圧点までのインピーダンスを表した等高線図。
【図５】実施形態２の固体撮像装置の構成を示す模式図。
【図６】実施形態２にて各画素からＳＶＤＤ電源電圧点までのインピーダンスを表した等高線図。
【図７】実施形態３の固体撮像装置の構成を示す模式図。
【図８】実施形態３にて各画素からＳＶＤＤ電源電圧点までのインピーダンスを表した等高線図。
【図９】従来の固体撮像装置の構成を示す模式図。
【図１０】従来の各画素からＳＶＤＤ電源電圧点までのインピーダンスを表した等高線図。
【図１１】従来の各画素からの信号出力に発生するシェーディングを表す図。
【図１２】固体撮像装置の出力・色比特性を示す実測図。
【図１３】理想的な固体撮像装置の出力・色比特性を示す図。
【図１４】固体撮像装置を用いた撮像システムを示す模式図。
【図１５】光学系による結像面の光量分布を示す模式図。
【符号の説明】
１０１ 画素
１０２ フォトダイオード
１０３ （電源電圧）ＳＶＤＤ端子
１０４ ＭＯＳトランジスタ
１０５ 制御ＭＯＳトランジスタ
１０６ 画素ソースフォロワ
１０７ ＭＯＳトランジスタ
１０８ 共通垂直出力線
１０９ ＳＧＮＤ（グランド電位）
２０１ チップ
２０２ 有効画素領域
２０３ 無効画素領域
２０４ パッド
２０５ ＳＶＤＤ電源
２０６ 配線
２０７ 引き回し配線
３０１ 酸化膜領域
３０２ ポリ・ゲート
３０３ ドレイン領域
３０４ 配線層
３０５ コンタクトまたはスルーホール
３０６ 引き回し配線層
【発明の属する技術分野】
本発明は、一眼レフタイプのデジタルカメラに用いて好適な、特に大判の固体撮像装置に関する。
【０００２】
【従来の技術】
従来の技術を図１，９を用いて説明する。図１は、２次元状に配列された一画素内の構成を示す電気的等価回路である。１０１は画素、１０２はフォトダイオード、１０３は一画素毎に与えられる電源電圧ＳＶＤＤの端子である。１０４は１０２からの光信号の転送を制御するＭＯＳトランジスタ、１０５は１０２から転送された信号を読み出した後にＳＶＤＤ電源１０３でリセットするための制御ＭＯＳトランジスタ、１０６は１０２からの光信号を読み出すための画素ソースフォロワであり、その電源電圧はＳＶＤＤ電源１０３である。１０７は画素１０１の信号を１０８へ読み出し制御するＭＯＳトランジスタ、１０８は２次元状に配列された画素のうち一列分の画素信号を読み出すための共通垂直出力線である。１０９は画素毎に与えられるグランド電位ＳＧＮＤである。
【０００３】
次に、図９は従来の固体撮像装置の構成を示す模式図であって、９０１は固体撮像装置のチップ、９０２は１０１が２次元状に配列された有効画素領域、９０３は１０１が２次元状に配列された無効画素領域である。９０４はＳＶＤＤ電源電圧を外部から与えるためのパッド、９０５は固体撮像装置のＳＶＤＤ電源、９０６は９０５からパッド９０４までの配線、９０７はパッド９０４から画素領域のＳＶＤＤの引き回し配線である。
【０００４】
ここで、有効画素領域はアスペクト比（例えば、２：３あるいは３：４）をもっている。画素毎のＳＶＤＤ電源１０３は、図９に示すように無効画素領域９０３と有効画素領域９０２を含む画素領域の四辺で複数箇所から与えられている。
【０００５】
この構成での有効画素領域内の各画素から見たＳＶＤＤ電源電圧９０５までのインピーダンスを等高線的に表すと図１０のようなシェーディングをもつ分布になり、固体撮像装置の各画素からの信号出力も図１０と同様な図１１のようなシェーディングが発生していた。このシェーディングは、ＭＯＳ１０５により、電源電圧ＳＶＤＤにより画素部がリセットされ、そのリセットレベルが撮像素子の基準出力として暗時出力とされるが、ＳＶＤＤに勾配がある場合、信号出力にＳＶＤＤの勾配がシェーディングとして現れる。
【０００６】
この暗時出力のシェーディングが画質に及ぼす影響を図１２に示す。出力シェーディングは、デジタルカメラの重要なパラメータであるホワイトバランスに影響を与えていた。ホワイトバランスは、色比、例えばグリーンＧ出力とブルーＢ出力の比によって決められるパラメータである。図１２では、出力オフセットにより特に低輝度時に色比、例えばブルー出力とグリーン出力の比（Ｂ／Ｇ）が一定でなくなり影響が大きく目立っており、高輝度時には、出力オフセットによる影響は目立っていない。この出力オフセットが半導体固体撮像装置の画面内でシェーディングをもっていると、出力画面全体でホワイトバランスの調整が取れなくなる。特に近年は、デジタルカメラの多画素化に伴い、固体撮像装置の面積が大きくなっており、配線抵抗の問題により面内で均一に電源電圧や固定電位を与えることが難しくなってきている。
【０００７】
図１３は、出力シェーディング・オフセットが無い理想的な固体撮像装置の出力・色比を示しており、照度・出力レベルに依存せず、色比は一定である。
【０００８】
図１１のような出力にシェーディングをもつ固体撮像装置をデジタルカメラに用いる場合、シェーディングの２次元の画像補正が必要となり、後段の画像処理システムに負荷が掛かっていた。
【０００９】
図１４は、固体撮像装置を用いたデジタルカメラの撮像システムを示す。一般に撮像レンズによって結像される画像は、口径食（光軸に対して大きな傾角で入射した光線が、前端レンズ枠の下端（上端）と後端レンズ枠の上端（下端）でその一部が遮られて有効断面積が減少する現象）やコサイン４乗則（入射光線がレンズの光軸に対して傾いていると、傾き角のコサインの４乗に比例して像面が暗くなる現象）によって結像面周辺部の光量が低下する。このため撮像対象に均一に光が照射され、かつ均一に反射していても、撮像レンズを通して固体撮像装置に結像される光量分布は一定ではなく、その様子を図１５に示す。これを一般に、撮像レンズの周辺光量落ちと呼んでいる。
【００１０】
【発明が解決しようとする課題】
しかしながら、先に述べたように、近年のデジタルカメラは画質向上のため、さまざまな画像補正技術を取り入れている。そのため、画像補正システムの拡大によりシステムに負荷が掛かることとなっている。
【００１１】
そこで本発明は、画像補正の対象となる固体撮像装置特有の固定パターンノイズを低減し、かつ固定パターンノイズの形状が後段の補正システムに負荷を与えない固体撮像装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上述の課題を解決するため、本発明は、固体撮像装置において、出力シェーディング量を低減すると共にそのシェーディングの形状を、図１４に示すような撮像システムすなわちカメラの撮像光学系で発生する同心円状のシェーディング（図１５）である周辺光量落ちの形状と撮像装置の低出力部のシェーディング形状と合わせることにより、後段の補正システムの画像補正演算に負荷の掛からない出力シェーディングの特性をもつことを特徴とする。
【００１３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００１４】
（実施形態１）
第１の実施形態の構成を、図１，２を用いて説明する。図１は、２次元状に配列された一画素内の構成を示す電気的等価回路である。１０１は画素、１０２はフォトダイオード、１０３は一画素毎に与えられる電源電圧ＳＶＤＤの端子である。１０４は１０２からの光信号の転送を制御するＭＯＳトランジスタ、１０５は１０２から転送された信号を１０３のＳＶＤＤ電源でリセットするための制御ＭＯＳトランジスタ、１０６は１０２からの光信号を読み出すための画素ソースフォロワであり、その電源電圧はＳＶＤＤ電源１０３から与えられる。１０７は画素１０１の信号を１０８へ読み出し制御するＭＯＳトランジスタ、１０８は２次元状に配列された画素のうち一列分の画素信号を読み出すための共通垂直出力線である。１０９は画素毎に与えられるグランド電位ＳＧＮＤである。
【００１５】
次に、図２は本実施形態の固体撮像装置の構成を示す模式図であって、２０１は固体撮像装置のチップ、２０２は１０１が２次元状に配列された有効画素領域、２０３は１０１が２次元状に配列された無効画素領域である。２０４はＳＶＤＤ電源電圧を外部から与えるためのパッド、２０５は固体撮像装置のＳＶＤＤ電源、２０６は２０５からパッド２０４までの配線、２０７はパッド２０４から有効画素領域中心点Ａ１までのＳＶＤＤの引き回し配線である。
【００１６】
ここでの有効画素領域はアスペクト比（例えば、２：３あるいは３：４）をもっており、有効画素中心は、デジタルカメラやビデオカメラの撮像システムにて画像処理された結果得られる画像の中心であり、撮像レンズの光学中心と有効画素中心が一致するものとする。
【００１７】
本実施形態では、図２で示すような有効画素領域の中心からＳＶＤＤ端子１０３へ電源電圧を与える方法をとった。図２の点Ａ１は、パッド２０４から引き回し配線２０７によって電源電圧ＳＶＤＤが導かれ、その後、ＳＶＤＤが画素毎の１０３へと分岐していくポイントである。そのＡ１の構成を図３の模式図に示す。３０１は厚い酸化膜領域、３０２はＭＯＳトランジスタのポリ・ゲート、３０３は画素毎のＭＯＳトランジスタのドレイン領域で、図１のＭＯＳトランジスタ１０５のドレインを示す。３０４は画素毎の１０３をつなぐ配線層、３０５は配線層間をつなぐコンタクトまたはスルーホールである。３０６は２０７の引き回し配線層である。
【００１８】
そこで本実施形態では、図２，図３のように画素毎の能動素子のバイアス電圧（ＳＶＤＤ）を与えた。図４に有効画素領域内の各画素から見たＳＶＤＤ電源電圧２０５までのインピーダンスを等高線的に表したものを示す。各画素から見たＳＶＤＤ電源電圧２０５までのインピーダンスは有効画素領域の中心から同心円状の勾配を持つように分布している。各画素からの出力も図４と同様な、同心円状の出力勾配のシェーディングとなり、図１５に示す光学系の撮像レンズの周辺光量落ちの形状と類似しているので、画像処理システムで負荷の大きい２次元の画像補正処理を行わずに、有効画素周辺部のレベルを暗時出力レベルとして処理することのみで暗時シェーディングによる低輝度時画像内のホワイトバランス（色比）への影響を抑えることができ、後段の補正システムの負荷を低減する固体撮像装置を提供することができた。
【００１９】
（実施形態２）
第２の実施形態の構成を、図５を用いて説明する。本実施形態で用いる画素の構成は実施形態１と同じなので、説明は省略する。
【００２０】
図５を用いて外部電源ＳＶＤＤから画素毎の１０３にバイアス電圧を与える構成について説明する。図５は本実施形態の固体撮像装置の構成を示す模式図であって、５０１は固体撮像装置のチップ、５０２は１０１が２次元状に配列された有効画素領域、５０３は１０１が２次元状に配列された無効画素領域である。５０４ａ，５０４ｂはＳＶＤＤ電源電圧を外部から与えるためのパッド、５０５は固体撮像装置のＳＶＤＤ電源、５０６は５０５からパッド５０４ａから５０４ｂまでの配線、５０７ａ，５０７ｂはパッド５０４ａ，５０４ｂから点Ｂ１〜Ｂ４までＳＶＤＤ電源電圧を引き回す配線である。
【００２１】
ここでの有効画素領域はアスペクト比をもっており、また有効画素中心は、デジタルカメラの撮像システムにより画像処理された結果得られる画像の中心と同一である。また、撮像レンズの光学中心と有効画素中心が一致するものとする。本実施形態では、直線（Ｂ１−Ｂ４）と直線（Ｂ２−Ｂ３）の交点Ｂ０が有効画素中心となるように構成している。
【００２２】
図５で示すような画素領域のＢ１〜Ｂ４の四隅からＳＶＤＤ電源電圧１０３を与える方法をとった。図５の点Ｂ１〜Ｂ４は、パッド５０４ａ，５０４ｂから５０７ａ，５０７ｂによりＳＶＤＤ電源電圧が導かれ、その後、ＳＶＤＤ電源電圧が画素毎の１０３へと分岐していくポイントである。そのＢ１〜Ｂ４の構成を図３の模式図を用いて説明する。３０１は厚い酸化膜領域、３０２はＭＯＳトランジスタのポリ・ゲート、３０３は画素毎のＭＯＳトランジスタのドレイン領域で、図１のＭＯＳトランジスタ１０５のドレインを示す。３０４は画素毎の１０３をつなぐ配線層、３０５は配線層間をつなぐコンタクトまたはスルーホールである。３０６は５０７ａ，５０７ｂの引き回し配線層である。
【００２３】
ここで本実施形態では、図５，図３のように画素毎の能動素子のバイアス電圧（ＳＶＤＤ）を与えた。図６に有効画素領域の各画素から見たＳＶＤＤ電源電圧５０５までのインピーダンスを等高線的に表したものを示す。各画素から見たＳＶＤＤ電源電圧５０５までのインピーダンスは有効画素領域の中心から同心楕円状の勾配で分布している。各画素からの出力も図６と同じような、同心楕円状の出力勾配のシェーディングとなり、図１５に示す光学系の撮像レンズの周辺光量落ちの形状と類似しているので、画像処理システムで負荷の大きい２次元の画像補正処理を行わずに、有効画素周辺部の低出力部のレベルを暗時出力レベルとして処理することのみで暗時シェーディングによる低輝度時画像内のホワイトバランス（色比）への影響を抑えることができ、後段の補正システムの負荷を低減する固体撮像装置を提供することができた。
【００２４】
なお、本実施形態では実施形態１とは違い、有効画素周辺部の出力が低下しているため、有効画素周辺部を暗時出力レベルとして設定すると、有効画素周辺部の出力を低下させるように処理してしまうが、ホワイトバランスの調整では、光学系の周辺光量落ちの特性も影響して中心部の出力は周辺部よりも高出力であるので、相対的に色比に影響を与えない。
【００２５】
また、出力シェーディングの勾配が同心の楕円状であり、周辺光量落ちの形状との整合性が若干悪いが、ＳＶＤＤを点Ｂ１〜Ｂ４の四箇所から与えるため、実施形態１の半導体固体撮像装置に比べ各ＳＶＤＤ給電箇所からのインピーダンス勾配が約１／４となり、出力シェーディングの量も約１／４となるので有効な構成である。
【００２６】
（実施形態３）
第３の実施形態の構成を、図７を用いて説明する。本実施形態で用いる画素の構成は実施形態１と同じなので、説明は省略する。
【００２７】
図７を用いて外部電源ＳＶＤＤから画素毎の１０３にバイアス電圧を与える構成について説明する。図７は本実施形態の固体撮像装置の構成を示す模式図であって、７０１は固体撮像装置のチップ、７０２は１０１が２次元状に配列された有効画素領域、７０３は１０１が２次元状に配列された無効画素領域である。７０４ａ，７０４ｂはＳＶＤＤ電源電圧を外部から与えるためのパッド、７０５は固体撮像装置のＳＶＤＤ電源、７０６は７０５からパッド７０４ａ，７０４ｂまでの配線、７０７ａ，７０７ｂはパッド７０４ａ，７０４ｂから点Ｃ１〜Ｃ４までのＳＶＤＤ電源電圧の引き回し配線である。
【００２８】
ここでの有効画素領域はアスペクト比をもっており、また有効画素中心は、デジタルカメラの撮像システムにより画像処理された結果得られる画像の中心である。また、撮像レンズの光学中心と有効画素中心が一致するものとする。本実施形態では、正方形Ｃの中心点Ｃ０が有効画素中心と一致するように構成している。
【００２９】
図７で示すような画素領域のＣ１〜Ｃ４の四隅からＳＶＤＤ電源電圧１０３を与える方法をとった。図７の点Ｃ１〜Ｃ４は、パッド７０４ａ，７０４ｂから７０７ａ，７０７ｂによりＳＶＤＤ電源電圧が導かれ、その後、ＳＶＤＤ電源電圧が画素毎の１０３へと分岐していくポイントであり、直線（Ｃ１−Ｃ４）と直線（Ｃ２−Ｃ３）の交差点がＣ０と一致している。そのＣ１〜Ｃ４の構成を図３の模式図を参照して説明する。３０１は厚い酸化膜領域、３０２はＭＯＳトランジスタのポリ・ゲート、３０３は画素毎のＭＯＳトランジスタのドレイン領域で、図１のＭＯＳトランジスタ１０５のドレインを示す。３０４は画素毎の１０３をつなぐ配線層、３０５は配線層間をつなぐコンタクトまたはスルーホールである。３０６は７０７ａおよび７０７ｂの引き回し配線層である。
【００３０】
ここで本実施形態では、図７，図３のように画素毎の能動素子のバイアス電圧（ＳＶＤＤ）を与えた。図８に有効画素領域の各画素から見たＳＶＤＤ電源電圧７０５までのインピーダンスを等高線的に表したものを示す。各画素から見たＳＶＤＤ電源電圧７０５までのインピーダンスは有効画素領域の中心から同心円状の勾配を持つように分布している。各画素からの出力も図８と同じような、同心円状の出力勾配のシェーディングとなり、図１５に示す光学系の撮像レンズの周辺光量落ちの形状と類似しているので、画像処理システムで負荷の大きい２次元の画像補正処理を行わずに、有効画素周辺部の低出力部のレベルを暗時出力レベルとして処理することのみで暗時シェーディングによる低輝度時画像内のホワイトバランス（色比）影響を抑えることができ、後段の補正システムの負荷を低減する半導体固体撮像装置を提供することができた。
【００３１】
なお、本実施形態では実施形態１とは違い、有効画素周辺部の出力が低下しているため、有効画素周辺部を暗時出力レベルとして設定すると、有効画素周辺部の出力を低下させるように処理してしまうが、ホワイトバランスの調整では、光学系の周辺光量落ちの特性も影響して中心部の出力は周辺部よりも高出力であるので、相対的に色比に影響を与えない。
【００３２】
また、ＳＶＤＤを点Ｃ１〜Ｃ４の四箇所から与えるため、実施形態１の固体撮像装置に比べ各ＳＶＤＤ給電箇所からのインピーダンス勾配が約１／４となり、出力シェーディングの量も約１／４となり、さらに出力シェーディングの形状も同心円状なので、本発明の実施形態のなかで最も有効な構成である。
【００３３】
以上、本発明の実施形態について説明したが、本発明の好適な実施態様を以下の通り列挙する。
【００３４】
〔実施態様１〕
入射光量に応じた光電変換により電荷を発生する画素が、複数二次元状に配列された固体撮像装置において、
前記画素毎に設けられた能動素子に与える電圧の分布勾配が、有効画素領域中心から実質的に同心円状となることを特徴とする固体撮像装置。
【００３５】
〔実施態様２〕
前記能動素子に電圧を供給する経路を有し、前記経路が前記有効画素領域中心から見て線対称である箇所を経由して前記画素毎へと分岐していることを特徴とする実施態様１に記載の固体撮像装置。
【００３６】
〔実施態様３〕
前記能動素子に電圧を供給する経路を有し、前記経路が前記有効画素領域中心から見て点対称である箇所を経由して前記画素毎へと分岐していることを特徴とする実施態様１に記載の固体撮像装置。
【００３７】
〔実施態様４〕
前記能動素子に電圧を供給する経路を有し、前記経路が前記有効画素領域中心を交点とする対角線と前記画素領域端面の４辺との４つの交点を経由して画素毎へと分岐していることを特徴とする実施態様１に記載の固体撮像装置。
【００３８】
〔実施態様５〕
前記能動素子に電圧を供給する経路を有し、前記経路が二次元状に配列された画素領域の四隅から画素毎へと分岐していることを特徴とする実施態様１に記載の固体撮像装置。
【００３９】
〔実施態様６〕
前記能動素子により増幅器が構成されることを特徴とする実施態様１〜５のいずれかに記載の固体撮像装置。
【００４０】
〔実施態様７〕
前記画素領域が、所定のアスペクト比を持つことを特徴とする実施態様１〜６のいずれかに記載の固体撮像装置。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、各画素からの出力が有効画素領域の中心から実質的に同心円状の出力勾配のシェーディングとなり、光学系の撮像レンズの周辺光量落ちの形状と類似しているので、後段の画像処理システムで負荷の大きい２次元の画像補正処理を行わずに、有効画素周辺部のレベルを暗時出力レベルとして処理することのみで暗時シェーディングによる低輝度時画像内のホワイトバランス（色比）への影響を抑えることができ、後段の画像処理システムの負荷を低減した固体撮像装置を提供することができる。
【図面の簡単な説明】
【図１】従来の技術と実施形態１〜３の画素の構成を示す電気的等価回路図。
【図２】実施形態１の固体撮像装置の構成を示す模式図。
【図３】実施形態１〜３の固体撮像装置のＳＶＤＤが導かれるポイントの構成を示す模式図。
【図４】実施形態１にて各画素からＳＶＤＤ電源電圧点までのインピーダンスを表した等高線図。
【図５】実施形態２の固体撮像装置の構成を示す模式図。
【図６】実施形態２にて各画素からＳＶＤＤ電源電圧点までのインピーダンスを表した等高線図。
【図７】実施形態３の固体撮像装置の構成を示す模式図。
【図８】実施形態３にて各画素からＳＶＤＤ電源電圧点までのインピーダンスを表した等高線図。
【図９】従来の固体撮像装置の構成を示す模式図。
【図１０】従来の各画素からＳＶＤＤ電源電圧点までのインピーダンスを表した等高線図。
【図１１】従来の各画素からの信号出力に発生するシェーディングを表す図。
【図１２】固体撮像装置の出力・色比特性を示す実測図。
【図１３】理想的な固体撮像装置の出力・色比特性を示す図。
【図１４】固体撮像装置を用いた撮像システムを示す模式図。
【図１５】光学系による結像面の光量分布を示す模式図。
【符号の説明】
１０１ 画素
１０２ フォトダイオード
１０３ （電源電圧）ＳＶＤＤ端子
１０４ ＭＯＳトランジスタ
１０５ 制御ＭＯＳトランジスタ
１０６ 画素ソースフォロワ
１０７ ＭＯＳトランジスタ
１０８ 共通垂直出力線
１０９ ＳＧＮＤ（グランド電位）
２０１ チップ
２０２ 有効画素領域
２０３ 無効画素領域
２０４ パッド
２０５ ＳＶＤＤ電源
２０６ 配線
２０７ 引き回し配線
３０１ 酸化膜領域
３０２ ポリ・ゲート
３０３ ドレイン領域
３０４ 配線層
３０５ コンタクトまたはスルーホール
３０６ 引き回し配線層
Claims (1)
- 入射光量に応じた光電変換により電荷を発生する画素が、複数二次元状に配列された固体撮像装置において、
前記画素毎に設けられた能動素子に与える電圧の分布勾配が、有効画素領域中心から実質的に同心円状となることを特徴とする固体撮像装置。
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| JP2002318408A JP2004153678A (ja) | 2002-10-31 | 2002-10-31 | 固体撮像装置 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2002318408A JP2004153678A (ja) | 2002-10-31 | 2002-10-31 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049361A (ja) * | 2004-07-30 | 2006-02-16 | Sony Corp | 半導体モジュール及びｍｏｓ型固体撮像装置 |
| JP2015050706A (ja) * | 2013-09-03 | 2015-03-16 | キヤノン株式会社 | 撮像装置及びカメラ |
-
2002
- 2002-10-31 JP JP2002318408A patent/JP2004153678A/ja active Pending
Cited By (3)
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