JP2001230400A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 増幅型固体撮像装置において、画素領域のウ
エル電位の分布によるシェーディングを低減する。 【解決手段】 増幅型固体撮像装置の画素領域のウエル
電位を与えるためのウエルコンタクトおよびウエル配線
を画素領域内に設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各画素内で光電変
換により発生した信号を、各画素内で増幅する増幅型の
固体撮像装置に関するものである。

【０００２】

【従来の技術】ＭＯＳトランジスタを用いた増幅型の固
体撮像装置は、図２２に示すような回路構成になってい
る。ここでは、一画素ＰＸＬが、フォトダイオード（光
電変換素子）１０１、転送スイッチ１０２、リセットス
イッチ（リセット用トランジスタ）１０３、選択スイッ
チ（選択用トランジスタ）１０４、増幅用トランジスタ
１０５を有している。そして、各画素ＰＸＬは垂直出力
線１０６に接続されている。

【０００３】このような画素ＰＸＬが同一平面に２次元
状に配列されて、画素配列エリアＰＸＡを構成してい
る。ＭＯＳトランジスタ１０５をソースフォロワ動作さ
せるために、定電流源１０７は、各列の垂直出力線１０
６に接続されている。

【０００４】また、各列の垂直出力線１０６には読み出
し回路が接続されている。読み出し回路は、後述するよ
うに、そこで発生するノイズを含むノイズ信号（以後Ｎ
信号）読み出し系と、光信号とＮ信号が加算された信号
（以後（Ｓ＋Ｎ）信号）の読み出し系との２系統に分か
れている。それぞれの読み出し系は、Ｎ信号転送スイッ
チ１１０とＮ信号蓄積容量１１２、あるいは、（Ｓ＋
Ｎ）信号転送スイッチ１１１と（Ｓ＋Ｎ）信号蓄積容量
１１３のいずれかを有している。

【０００５】更に、２つの読み出し系は、それぞれ、水
平走査用のスイッチ１１４を介して、差動増幅器１１５
の入力線１１６、１１７へと接続されている。

【０００６】次に、図２３に示す駆動タイミングチャー
トを参照して、この装置の動作の概略について説明す
る。ある選択された１水平ライン上の画素のリセットス
イッチ１０３をオンするハイレベルのリセット制御パル
スφｒｓｔを与える。次いで、リセットスイッチ１０３
をオフにし、選択スイッチ１０４をオンするハイレベル
の選択制御パルスφｓｅｌを与える。こうして、垂直出
力線１０６に出力されたＮ信号をＮ信号蓄積容量１１２
に蓄積するために、Ｎ信号転送スイッチ１１０をオンす
るハイレベルのＮ信号転送パルスφｔｎを与える。

【０００７】ここでは、選択された行の画素の転送スイ
ッチ１０２をオンするためのハイレベルの転送制御パル
スφｔｘを与えることで、フォトダイオード１０１に蓄
積された光信号を増幅用トランジスタ１０５のゲートに
入力すると、増幅用トランジスタのソースから、光信号
に応じた出力信号が得られるようになる。こうなると、
転送制御パルスφｔｘをローレベルにして転送スイッチ
１０２をオフにしても、増幅用トランジスタのゲート電
位は光信号に基づいた値に保持される。

【０００８】この状態で、垂直出力線１０６に出力され
た（Ｓ＋Ｎ）信号を（Ｓ＋Ｎ）信号蓄積容量１１３に蓄
積するために、（Ｓ＋Ｎ）信号転送スイッチ１１１をオ
ンするハイレベルの（Ｓ＋Ｎ）信号転送パルスφｔｓを
与える。そして、選択スイッチ１０４をオフして、選択
された行の各画素からの信号の読み出しが終了する。

【０００９】Ｎ信号蓄積容量１１２に保持されるＮ信号
には、リセット時のｋＴＣノイズ、ＭＯＳトランジスタ
の閾値バラツキによる固定パターンノイズが含まれてい
る。また、（Ｓ＋Ｎ）信号蓄積容量に保持される（Ｓ＋
Ｎ）信号には、前述のノイズを含んだリセット信号に光
電荷による信号が加算されている。

【００１０】このように、図２３のタイミングにより、
各スイッチが制御され、１水平ライン上の画素の信号
が、それぞれの列の、前記２つの蓄積容量に保持された
のち、水平走査回路により、スイッチ１１４をオンする
ことで、Ｎ信号および（Ｓ＋Ｎ）信号を差動増幅器１１
５のそれぞれの入力線に読み出す。この時、差動増幅器
１１５からは、それぞれの信号に含まれる前記ノイズが
除去され、光電荷による信号のみに応じた信号が、セン
サ出力として出力される。

【００１１】要するに、水平走査回路により、それぞれ
の列のスイッチ１１４を順次オン、オフすることによ
り、１水平ライン上の画素の信号を差動増幅器より出力
して行くのである。これを各水平ライン毎に行うため
に、垂直走査回路により画素行が選択される都度、図２
３のタイミングにより、各スイッチを制御し、水平走査
回路をにより順次走査する、という手続きを繰り返す。
こうして、全画素からの信号を差動増幅器１１５より出
力することができる。

【００１２】

【発明が解決しようとする課題】従来の固体撮像装置で
は、画素数が多くなるに従い、出力信号に大きなシェー
ディングが現われるようになる。

【００１３】

【課題を解決するための手段】本発明の目的は、シェー
ディングを抑制できる固体撮像装置を提供することにあ
る。この目的を達成するための本発明の骨子は、光電変
換素子と増幅用トランジスタとを含む画素が２次元状に
複数、配列された増幅型の固体撮像装置において、第一
導電型の半導体基板内に形成された第二導電型の半導体
からなる共通ウエル内に、各光電変換素子となる第一導
電型の半導体受光領域が設けられ、前記共通ウエル内
に、各増幅用トランジスタのソース・ドレインとなる第
一導電型の半導体領域が設けられ、前記共通ウエルに基
準電圧を供給するためのコンタクトが、前記共通ウエル
の画素配列エリアの内側に複数、設けられていることを
特徴とする。

【００１４】本発明の別の目的は、シェーディングが抑
制できるとともに、洗練されたレイアウトの固体撮像装
置を提供することにある。このための本発明の骨子は、
光電変換素子と増幅用トランジスタとを含む画素が２次
元状に複数、配列された増幅型の固体撮像装置におい
て、第一導電型の半導体基板内の第二導電型の共通ウエ
ル内に、各光電変換素子となる第一導電型の半導体受光
領域が設けられ、前記共通ウエルに基準電圧を供給する
ためのコンタクトが、前記共通ウエルの画素配列エリア
の周辺および各画素に設けられており、前記共通ウエル
内に、各増幅用トランジスタのソース又はドレインとな
る第一導電型の半導体領域が設けられ、前記半導体領域
に、前記増幅用トランジスタを駆動するための電源電圧
を供給するための電源用コンタクトが、各画素毎に設け
られていることを特徴とする。

【００１５】本発明者は、画素数が増加した場合に、シ
ェーディングが増大する原因について、誠意検討した。
例えば、図２２におけるＭＯＳトランジスタ１０５がｎ
型基板内のｐウエル内に形成されたＮＭＯＳである場
合、その断面構造を、図２４に示す構成にすることがで
きる。この場合、ソースとドレインはｎ+ 領域で形成さ
れ、ドレインは選択スイッチ側へ、ソースは垂直出力線
に接続され、ｐ型ウエルの電位は画素配列エリア外で与
えられている。

【００１６】図２３のタイミングにおいて、選択スイッ
チ１０４をオンし、Ｎ信号を垂直出力線に出力する際に
は、図２４におけるＭＯＳトランジスタ１０５の、ソー
スのｎ＋領域の電位が変動する。すると、それに伴い、
ソースのｎ＋領域とｐウエルとの接合容量によって、ソ
ースのｎ＋拡散領域近傍でのｐウエルの電位も変動して
しまう。また、各画素のｐウエル電位は、各画素のＭＯ
Ｓトランジスタのバックゲート電位になっているので、
ウエル電位の変動は、ＭＯＳトランジスタの出力に影響
を及ぼしてしまう。

【００１７】図２５の（ａ）は画素数２００万個の画素
領域内の３点、Ａ，Ｂ，Ｃの位置（図２５の（ｂ）を参
照）での、上記変動を受ける前後のウエル電位を求めた
ものである。ここで、縦軸はウエル電位、横軸は時間で
あり、選択スイッチ１０４をオンした時に、ウエル電位
が立ち上がり、ピークを持ったのち、収束して行く様子
を示している。

【００１８】ウエル電位の変動量は、画素領域内の中心
に向かうほど（Ｃ→Ａ）大きくなる。ウエル電位の過渡
特性に関しても、画素領域内の中心に向かうほど（Ｃ→
Ａ）、時定数が大きくなり、Ａで１５μｓ程である。つ
まり、選択スイッチ１０４をオンしたのち、ウエルの電
位が戻らないうちに、Ｎ信号転送スイッチ１１０をオン
してしまうと、どの画素もＭＯＳトランジスタのゲート
電圧は、同じリセット電圧であるにも関わらず、画素の
位置によって、それぞれのＮ信号蓄積容量１１２には、
異なるレベルの信号が保持されてしまう。

【００１９】また、その後のタイミングで、（Ｓ＋Ｎ）
信号転送スイッチ１１１をオンした際にも、画素によっ
て、その位置のウエル電位に応じた信号が（Ｓ＋Ｎ）信
号蓄積容量１１３に保持されてしまう。さらに、Ｎ信号
転送スイッチをオンしてから（Ｓ＋Ｎ）信号転送スイッ
チ１１１をオンするまでの時間に依存して、同じ画素で
も、ウエル電位が変わってくるため、撮像動作におい
て、シェーディングの原因になっている。

【００２０】図２６には、画素配列エリア内の中心を通
る１水平ライン上の画素からのダーク時のセンサ出力が
示されている。横軸は画素の水平方向の位置に、縦軸は
出力レベルに対応している。これは、選択スイッチをオ
ンした後、（Ｓ＋Ｎ）信号転送スイッチをオフするまで
に、１０μｓの時間をとった場合であるが、７６ｍＶも
の、シェーディングが発生している。

【００２１】図２７は、時定数の画素配列エリア面積依
存性を示している。１画素の面積を一定とし、画素配列
エリアのサイズに対応する水平方向の画素数を横軸に、
画素配列エリアの中心位置でのウエル電位の時定数を縦
軸に示してある。１水平ラインの画素から信号を読み出
す際、選択スイッチをオンした後、（Ｓ＋Ｎ）信号転送
スイッチをオフするまでの時間は、固体撮像装置の画像
の撮像時間の関係上、無制限に長くすることはできな
い。

【００２２】そこで、この時間を１０μｓ以下とした場
合、水平方向の画素数なら８００程度まで、時定数なら
２μｓまでの範囲ならば、シェーディングは問題となら
ない。しかし、画素数が、例えば、２０００にもなる大
面積の固体撮像装置では、前述のように、７８ｍＶのシ
ェーディングを引き起こしてしまうのである。

【００２３】本発明者は、ウエルの電位を強化するため
に、単純にウエル濃度を濃くしただけでは、たとえ、ウ
エルのシート抵抗を５分の１にしたとしても、シェーデ
ィングが起こらないのは、水平方向の画素数が２０００
程度までであり、本質的な課題解決にはならないばかり
か、ＭＯＳトランジスタなど各素子の正常動作を行えな
いことを既に見出している。

【００２４】そこで、本発明では、ウエルの電位の変動
や、ウエル電位の画素毎の不均一性を抑制するために、
新たに、ウエルの電位を与えるためのウエルコンタクト
を、共通ウエルの外縁より内側であって、且つ画素配列
エリアの内側に、複数備えることにより、各画素内での
ＭＯＳトランジスタのソース電位の変動に伴うウエル電
位の変動量を抑制する。そして、変動後もウエル電位は
短い時間で収束し、過渡特性が向上するので、画素領域
内のウエル電位の分布を抑制することが可能となり、ひ
いては、シェーディングを低減できる。

【００２５】

【発明の実施の形態】（第１の実施の形態）図１は、本
発明に係わる第１の実施の形態による固体撮像装置を模
式的に示す平面図である。ここでは、画素配列エリアＰ
ＸＡ内では、その中に配列された３つの画素ＰＸＬのみ
図示しているが、実際には、これらの画素ＰＸＬが１０
０万〜１０００万程行列状に配される。また、図２は、
図１のＡＡ’による断面を示している。図２では、ウエ
ル配線の下方にある各種配線層や各トランジスタ等は省
略されている。

【００２６】ここで、１は光電変換素子としてのフォト
ダイオードであり、詳しくはフォトダイオードを構成す
るＮ型の半導体受光領域である。２はＰ型のウエルと同
導電型でウエルよりも高不純物濃度のドープ領域（Ｐ＋
領域）である。３はウエルコンタクトであり、ドープ領
域２に直接或いは間接的に接触する導電体からなる。

【００２７】全ての画素ＰＸＬは単一の共通ウエル４の
外縁より内側の区画、即ち画素配列エリアＰＸＡの内側
に２次元的に配列されている。また、５は遮光膜を兼ね
たウエル配線であり、フォトダイオード１に光を照射す
るための受光窓ＯＰが形成された導電体からなる。この
ウエル配線５は、ウエルコンタクト３に接続されてお
り、基準電圧源Ｖｗから所定の基準電圧（例えば０Ｖ）
が与えられる。

【００２８】図２では、絶縁層１０と絶縁層１１との間
に配された配線層と、配線層の上部にあるスルーホール
内の導電性プラグと、配線層の下にあるコンタクトホー
ル内の導電性プラグとによりコンタクトが構成されてい
るが、本発明は、この構造に限定されるわけではない。

【００２９】ここでは、全ての画素について、各画素に
対して１対１で、ウエルコンタクト３を設け、遮光膜を
兼ねた、最も上の導電層をウエル配線５とした構成を特
徴としている。そして、画素配列エリアＰＸＡの周辺Ｐ
Ｐにもドープ領域２’と、コンタクト３’が設けられて
いる。即ち、画素配列エリアＰＸＡの外縁の外側にある
共通ウエル４内にドープ領域２’を設け、その上にコン
タクト３’を設けて、ウエル配線５に接続して、所定の
基準電圧が与えられるよいうになっている。図１、２で
は、ウエル配線５の下方にある各種配線層や各トランジ
スタなどは省略してある。

【００３０】図３、図４に、本発明に用いられる１画素
の回路図と、その断面構造を示す。ここで、１画素ＰＸ
Ｌは、フォトダイオード１０１と、転送スイッチ１０２
と、増幅用トランジスタ１０５と、選択用トランジスタ
１０４と、リセット用トランジスタ１０３とを有してい
る。また、１２は絶縁体（誘電体）からなる素子分離領
域であり、１画素の周辺を囲むとともに、素子分離領域
は、フォトダイオード１０１と転送スイッチ１０２とリ
セット用トランジスタ１０３とを含む区域と、選択用ト
ランジスタ１０４と増幅用トランジスタ１０５を含む区
域の間や、ドープ領域２の周辺にも、形成されている。

【００３１】フォトダイオード１０１のカソード、およ
び、各トランジスタ（半導体素子）のソース・ドレイン
となるＮ型の半導体領域１、１３〜１７は、Ｎ型基板の
表面に形成されたＰ型の共通ウエル４内に形成されてい
る。Ｐ型の共通ウエル４には、Ｐ＋のドープ層２とコン
タクト３が設けられており、基準電圧源Ｖｗからフォト
ダイオードのアノード電圧と各トランジスタのバックゲ
ート電圧（チャネル電圧）が与えられる。

【００３２】そして、転送ゲートを制御する転送ゲート
制御線に転送制御信号φｔｘを印加して、ゲートを開く
と、フォトダイオード１０１の半導体受光領域１に蓄積
されたキャリア（電子）は、浮遊状態にある半導体領域
１３に転送され、増幅用トランジスタ１０５のゲートの
電位を変える。また、選択スイッチ線に選択制御信号φ
ｓｅｌを印加して、選択用トランジスタ１０４をオンす
る。そうすると、増幅用トランジスタ１０５のゲート電
圧に応じた、電流が、増幅用トランジスタ１０５と選択
用トランジスタ１０４に流れて、出力信号が出力線Ｖｏ
ｕｔから取り出せる。

【００３３】更に、リセット制御線にリセット制御信号
φｒｓｔを印加して、リセット用トランジスタ１０３を
オンして、半導体領域１３の電位をリセット電圧Ｖｒｓ
ｔを用いて、所定の値にリセットする。このような一連
の動作期間中、共通ウエル４には、コンタクト３、ドー
プ領域２を通して、基準電圧が与えられる。この構成に
より、ウエル電位（各トランジスタのバックゲート電
位）の画素毎のバラツキが低減され、シェーディングを
０．５ｍＶ以下にすることができる。

【００３４】以上説明した本実施の形態では、共通ウエ
ルの導電型がP型であったが、各半導体領域の導電型
を、図示したものとは逆に（ＰをＮに、ＮをＰに）する
こともできる。その場合には、電位の高低関係も逆にな
る。例えば、Ｎ型ウエルを用いる場合には、ウエルに与
える基準電圧は＋５．０Ｖや＋３．３Ｖとなる。

【００３５】また、画素の回路構造は、図３に示したも
のである必要はなく、転送スイッチ１０２などは、省く
こもと可能である。更に、リセット電圧Ｖｒｓｔと電源
電圧ＶＤＤとを同じ電圧にしてもよい。

【００３６】（第２の実施の形態）図５は本発明におけ
る第２の実施の形態を模式的に示す平面図である。ここ
で、図６はそのＢＢ'線による断面を示している。本実
施形態が図１、２の実施形態と異なる点は、ウエル配線
６の形状である。

【００３７】ここでは、遮光膜の下方の導電層を用いて
ウエル配線６を構成している。同じレベルの導電層を用
いて増幅用トランジスタ１０５から信号を出力するため
の垂直出力線７が、ウエル配線６と平行に、それぞれが
交互に配列されている。

【００３８】そして、画素配列エリアＰＸＡの周辺ＰＰ
にもウエル配線６とウエルコンタクト３’とドープ領域
２’が形成されており、ウエル配線６を通して基準電圧
源Ｖｗから所定の基準電圧が与えられるように構成され
ている。

【００３９】この実施の形態においても、シェーディン
グを０．５ｍＶ以下にすることができる。また、隣接列
の垂直出力線７の間には、電位が固定されたウエル配線
６が配置されているので、隣接垂直線間の容量結合によ
る干渉が抑制される。

【００４０】（第３の実施の形態）図７は本発明におけ
る第３の実施の形態を模式的に示す平面図である。本実
施形態が図５、６の実施形態と異なる点は、ウエル配線
６のレイアウトである。

【００４１】ここでは、遮光膜の下方の導電層を用いて
行方向（図中、横方向）にウエル配線６が延びるように
構成されている。同じレベルの導電層を用いて、画素の
半導体素子を制御するための制御線８が、ウエル配線６
と平行に、しかも、それぞれが交互に配列されている。
制御線８としては、転送スイッチ用の転送制御線、リセ
ットトランジスタ用のリセット制御線、選択用トランジ
スタの選択制御線などが挙げられる。

【００４２】そして、画素配列エリアＰＸＡの周辺ＰＰ
にもドープ領域２’ウエルコンタクト３’が形成されて
おり、ウエル配線６を通して基準電圧源から所定の基準
電圧が与えられるように構成されている。

【００４３】この実施の形態では、画素配列エリアの周
辺および全画素について、それぞれ、ウエルコンタクト
を設け、画素配列の全行に、ウエル配線を設けている。
これにより、ウエル電位の分布のバラツキを低減し、シ
ェーディングを０．５ｍＶ以下にできる。

【００４４】（第４の実施の形態）図８は本発明におけ
る第４の実施の形態を模式的に示す平面図である。図９
は、図８のＣＣ’線による断面を示している。ここで、
符号１はフォトダイオード、２はドープ領域、３はウエ
ルコンタクト、４は画素が２次元的に配列された単一の
共通ウエル、６はウエル配線である。

【００４５】この実施の形態では、画素ＰＸＬを周期的
パターンで、例えば、２００列ごとのブロックＢＫに分
割し、ブロック間にウエルコンタクトのためのスペース
を空け、各スペースに、複数のウエルコンタクトおよび
ウエル配線を設けたことを特徴としている。これによ
り、画素サイズの縮小に伴って各画素内にウエルコンタ
クトを設けるスペースが無い場合でも、ウエル電位の分
布を低減することができる。また、画素配列エリアＰＸ
Ａの周辺のウエルコンタクト２’は、ウエル配線６の上
下延長線上に設けたり、左右の画素配列エリアの周辺に
ウエル配線６と同様に設けることができる。

【００４６】本実施形態によれば、シェーディングを
０．５ｍＶ以下にできる。また、２００列毎のスペース
の幅は、画素サイズの４分の１以下であったので、画像
への影響は、目視する限り、確認できない程度であり、
全体としても、良好な画像が保持できる。

【００４７】（第５の実施の形態）図１０は本発明にお
ける第５の実施の形態を模式的に示す平面図である。こ
こで、符号１はフォトダイオード、２はドープ領域、３
はウエルコンタクト、４は画素が２次元的に配列された
単一の共通ウエル、６はウエル配線である。

【００４８】この実施の形態では、周期的パターンで、
配列される画素のうち、例えば、その２０１列目、４０
２列目…に配置されるべき画素列にウエルコンタクトお
よびウエル配線を設けたことを特徴としている。つま
り、これらの画素列の画素には、フォトダイオードや半
導体素子などを形成せずに、ドープ領域とウエルコンタ
クトのみ形成する。あるいは、フォトダイオードや半導
体素子の大きさを、他の画素のそれより小さくして、空
いたスペースにドープ領域を設けてもよい。

【００４９】これにより、画素サイズの縮小に伴って各
画素内にウエルコンタクトを設けるスペースが無い場合
でも、画素のピッチを画素領域内で乱すこと無く、ウエ
ル電位の分布のバラツキを低減することができる。こう
して、シェーディングを０．５ｍＶ以下にできる。

【００５０】また、ウエルコンタクトが設けられたとこ
ろでは、１列全行の画素信号が得られないので、２００
列毎に１本の線状キズができるが、これは、設計時に予
め位置が解っているので、センサ信号を取り込み後、コ
ンピューターで、ソフト的に処理し、両脇の画素の、平
均の出力で補間するといった処置で、良好な画像が得ら
れる。なお、この補間方法は、上記に限られるものでは
なく、回路的に平均化しても良いし、平均化以外の処理
を行って、解決しても良い。

【００５１】（第６の実施の形態）図１１は本発明にお
ける第６の実施の形態を模式的に示す平面図である。こ
こで、符号１はフォトダイオード、２はドープ領域、３
はウエルコンタクト、４は画素が２次元的に配列された
単一ウエル内の画素配列エリア、６はウエル配線であ
る。

【００５２】この実施の形態では、画素配列を周期的パ
ターンで、例えば、その２００行毎にウエル配線６を設
け、その行の２００列ごとにウエルコンタクト３を設け
ている。ウエルコンタクト３を設けた画素は、ウエルコ
ンタクトのためのスペースを必要とするので、当該画素
内のフォトダイオード１の面積をウエルコンタクトの無
い画素のフォトダイオードの面積より小さくしている。

【００５３】これにより、画素サイズの縮小に伴って各
画素内にウエルコンタクトを設けるスペースを空け難い
場合でも、画素のピッチを画素領域内で乱すこと無く、
ウエル電位の分布を抑制できる。こうして、シェーディ
ングを０．５ｍＶ以下にできる。

【００５４】また、フォトダイオードの面積を縮小した
画素については、感度が若干低下したが、設計時に予め
その画素の位置が解っているので、センサ信号の取り込
み後、コンピューターでソフト的に処理し、その画素に
ついてはゲインをかけて補正する処置により、良好な画
像が得られる。

【００５５】（第７の実施の形態）図１２は本発明にお
ける第７の実施の形態を模式的に示す平面図である。こ
こで、符号１はフォトダイオード、２はドープ領域、３
はウエルコンタクト、４は画素が２次元的に配列された
単一の共通ウエル、６はウエル配線である。

【００５６】この実施の形態では、画素配列を周期的パ
ターンで、例えば、その２００列毎にウエル配線６を設
け、その列の２００行ごとにウエルコンタクト３を設
け、ウエルコンタクトを設けた画素およびその近傍の、
９画素の画素内の素子を、ウエルコンタクトから離れる
方向に放射状にずらして配置することにより、ウエルコ
ンタクトのためのスペースを空けている。これにより、
ウエルコンタクトを設けた画素のフォトダイオードの面
積を縮小せずにすむので、当該画素の感度の低下などを
引き起こすことも無く、ウエル電位の分布のバラツキを
抑制できる。こうして、シェーディングを０．５ｍＶ以
下にできる。

【００５７】（第８の実施の形態）図１３は本発明にお
ける第８の実施の形態を模式的に示す平面図である。こ
こで、符号１はフォトダイオード、２はドープ領域、３
はウエルコンタクト、４は画素が２次元的に配列された
単一の共通ウエル、６はウエル配線、８，９は画素内の
半導体素子を制御するための制御線である。

【００５８】この実施の形態では、全画素にウエルコン
タクト、全行にウエル配線６を設け、ウエル配線６は制
御線８と９との間に配置している。これにより、ウエル
電位の分布のバラツキを抑制し、シェーディングを０．
５ｍＶ以下にできる。また、近接する２つの制御線８、
９間にウエル配線６を配置した効果として、例えば、転
送スイッチの制御線にクロックノイズが乗ることで、転
送スイッチが開いてしまうなどの制御線同士のクロック
ノイズによる影響がなくなる。

【００５９】なお、制御線８、９としては、転送スイッ
チ用の転送制御線、リセットトランジスタ用のリセット
制御線、選択用トランジスタの選択制御線から選択され
た２種を用いることができる。また、この実施の形態を
変更して、全画素ではなく、あいだに複数の画素をおい
た所定の周期で２次元に配されている特定画素にのみ、
ウエルコンタクトを設け、ウエル配線６に接続してもよ
い。

【００６０】（第９の実施の形態）図１４は本発明にお
ける第９の実施の形態を模式的に示す平面図である。こ
こで、符号１はフォトダイオード、２はドープ領域、３
はウエルコンタクト、４は画素が２次元的に配列された
単一の共通ウエル、６はウエル配線、８、９は画素内の
素子を制御するための制御線である。

【００６１】この実施の形態では、全画素にウエルコン
タクト、全行にウエル配線を設け、ウエル配線６はフォ
トダイオード１と制御線８間に配置されている。これに
より、ウエル電位の分布のバラツキを抑制でき、シェー
ディングを０．５ｍＶ以下にできる。

【００６２】また、この実施の形態での更なる効果を２
つ示す。図１５の（ａ）および（ｂ）は、それぞれ本実
施形態の固体撮像装置の部分的な断面を示している。こ
こでは、基板がｐ型、ウエルがｎ型、フォトダイオード
がホール蓄積型の固体撮像装置の場合において、制御線
がフォトダイオードに隣接した構造を例示している。制
御線８、９としては、転送スイッチ用の転送制御線、リ
セットトランジスタ用のリセット制御線、選択用トラン
ジスタの選択制御線から選択された２種を用いることが
できる。

【００６３】この図１５の（ａ）は、制御線が５Ｖのと
きの図であり、フォトダイオード内の制御線近傍のポテ
ンシャルが低くなることにより、ホールが集まってくる
様子を示している。逆に、図１５の（ｂ）は、制御線が
０Ｖのときの図であり、フォトダイオード内の制御線近
傍のポテンシャルが高くなることによって、ホールが逃
げて行く様子を示している。つまり、制御線にクロック
が入るたびに、フォトダイオード内のホールが振られて
しまうため、転送スイッチによる転送のタイミングと制
御線のクロックのタイミングによっては、転送残りなど
が起きて、ノイズを発生してしまう。

【００６４】しかし、この実施の形態では、フォトダイ
オードに隣接する配線をウエル配線にし、ウエル電位に
固定したことにより、フォトダイオード内の蓄積電荷の
振られによって生じる上記ノイズを抑制できる。また、
フォトダイオードに隣接する配線が０Ｖのときは、フォ
トダイオードとＬＯＣＯＳの側壁に沿って空乏層が広が
り、ＬＯＣＯＳと空乏層の接触面積が大きくなる。この
ため、ＬＯＣＯＳ側壁の欠陥により、暗電流が増大して
いたが、フォトダイオードに隣接する配線をウエル配線
にし、ウエル電位にしたことで、前記空乏層の広がりを
抑えることで、暗電流を減少させられる。なお、この実
施の形態では、全画素、或いは、あいだに複数の画素を
おいた所定の周期で２次元に配されている特定画素にの
み、ウエルコンタクトを設け、ウエル配線６に接続す
る。

【００６５】（第１０の実施の形態）図１６は本発明に
おける第１０の実施の形態を模式的に示す平面図であ
る。ここで、符号１はフォトダイオード、２はドープ領
域、３はウエルコンタクトであり、４×４画素分を図示
している。ドープ領域２は、共通ウエル内に形成されて
いる。ウエル配線や素子を制御するための制御線は省略
されている。ＡＭＰは増幅用トランジスタを含む半導体
素子を示している。ここでは、ドープ領域２とウエルコ
ンタクト３が設けられた第１型の画素ＰＸＬ１からなる
列と、ドープ領域２とウエルコンタクト３が設けられて
いない第２型の画素ＰＸＬ２からなる列と、が交互に配
列されており、それぞれの出力線７が、図中、上方の信
号読み出し回路または下方の信号読み出し回路に接続さ
れている。

【００６６】第２型の画素ＰＸＬ２は、ドープ領域２と
ウエルコンタクト３が存在しない分、共通ウエルと協働
してフォトダイオードとなる半導体受光領域１の面積
（受光面積）が、第１型の画素ＰＸＬ１のそれより、大
面積になっている。フォトダイオードの大きさが異なる
ために、入射光に対する感度が異なる。そこで、各読み
出し回路におけるゲインを調整して、同じ光量の光が入
射したときの２つの出力端子における出力レベルを一致
させるとよい。この実施例では、一列間隔でウエルコン
タクトを設けたが、３列或いは４列以上の間隔でウエル
コンタクトを設けても良い。また、信号読み出し回路も
３つ或いは４つ以上設けても良い。更に、画素配列エリ
アの周辺にもウエルコンタクトを設けるとよい。

【００６７】（第１１の実施の形態）図１７は本発明に
おける第１１の実施の形態による固体撮像装置の回路構
成図である。一画素ＰＸＬは、フォトダイオード１０
１、転送スイッチ１０２、リセット用トランジスタ１０
３、選択用トランジスタ１０４、増幅用トランジスタ１
０５とを含む。

【００６８】各画素ＰＸＬには、横方向のウエル配線６
に接続されたウエルコンタクト３が設けられている。
又、増幅用トランジスタ１０５に電源電圧を供給する電
源コンタクト２８も各画素ＰＸＬに設けられている。画
素配列エリアＰＸＡの内側に上記画素ＰＸＬが多数２次
元行列状に配されている。画素配列エリアＰＸＡの周辺
ＰＰにはドープ領域２’が、画素配列エリアを囲むよう
に設けられており、その上にはウエルコンタクトを介し
て形成されたウエル配線６が配置されている。

【００６９】この固体撮像装置の駆動方法は、図２２、
２３に示した装置の駆動方法と同じである。そして、こ
の固体撮像装置の回路配置（レイアウト）の概要を図１
８に示す。また、図１８のＤＤ’線における断面に対応
する構成を図１９に、図１８のＥＥ’線における断面に
対応する構成を図２０に示す。

【００７０】図１８を参照するに、一画素ＰＸＬは、平
面的にみると、主として、フォトダイオード１と転送ス
イッチ１０２、リセット用トランジスタ１０３が配置さ
れた部分（１，１３，１４，２６，２７）と、選択用ト
ランジスタ１０４と増幅用トランジスタ１０５とが配置
された部分（１５，１７，１８，１９）とからなり、そ
れらの部分の間にドープ領域２が配置されている。そし
て、選択用トランジスタ１０４と増幅用トランジスタ１
０５とが配置された部分は、隣接下行の、２画素のフォ
トダイオードの間に配置されている。出力信号線７とリ
セット電圧Ｖｒｓｔを与えるリセット電圧線２３が列方
向に延びる配線として形成されており、転送制御線８、
ウエル配線６、リセット制御線９、選択制御線２０が行
方向に延びる配線として形成されている。

【００７１】図１９、２０を参照して、画素の構造につ
いてより詳しく説明する。図２０に示すように、素子分
離領域１２で囲まれた領域内には、共通ウエル４と協働
してフォトダイオードとなる半導体受光領域１と浮遊状
態にある半導体領域１３とリセット電圧が与えられる半
導体領域１４とが、所定の間隔をおいて形成されてい
る。転送ゲート２６は、第１の絶縁層１０に形成された
ホール内プラグを介して、また、第１の絶縁層１０と第
２の絶縁層１１間の第１金属層、および、第２の絶縁層
１１に各々、形成されたホール内のプラグを介して、第
２の絶縁層１１上にある、第２金属層からなる転送制御
線８に接続されている。

【００７２】リセットゲート２７も同様に、第１の絶縁
層１０に形成されたホール内プラグ、第１の絶縁層１０
と第２の絶縁層１１間の第１金属層、第２の絶縁層１１
に形成されたホール内のプラグを介して、第２の絶縁層
１１上にある第２金属層からなるリセット制御線９に接
続されている。半導体領域１４は、第１の絶縁層１０に
形成されたコンタクトホール内プラグを介して、第１の
絶縁層１１上にある第１金属層からなるリセット電圧線
２３に接続されている。第２金属層の上には第３の絶縁
層２２が形成されており、その上には受光窓ＯＰを有す
る第３金属層からなる遮光膜５が形成されている。

【００７３】図１９に示すように、素子分離領域１２で
囲まれた領域内にはドープ領域２、増幅用トランジスタ
及び選択用トランジスタのソース・ドレインとなる半導
体領域１５、１６、１７が形成されている。この形態で
は、ドープ領域２と半導体領域１５との間にも素子分離
領域１２が形成されている。ドープ領域２は、第１の絶
縁層１０に形成されたホール内プラグ、第１の絶縁層１
０と第２の絶縁層１１間の第１金属層、第２の絶縁層１
１に形成されたホール内のプラグからなるウエルコンタ
クト３に接続されており、このウエルコンタクトが、第
２の絶縁層１１上にある第２金属層からなるウエル配線
６に接続されている。半導体領域１５は、第１の絶縁層
１０に形成されたホール内プラグを介して、第１の金属
層からなる出力線７に接続されている。

【００７４】増幅用トランジスタのゲート電極１８は、
第１の絶縁層１０に形成されたホール内プラグ、第１金
属層からなる配線２１を介して、浮遊状態の半導体領域
１３に接続されている。選択用トランジスタのゲート電
極１９は、第１の絶縁層１０に形成されたホール内プラ
グ、第１の絶縁層１０と第２の絶縁層１１間の第１金属
層、第２の絶縁層１１に形成されたホール内のプラグを
介して、選択制御線２０に接続されている。

【００７５】選択用トランジスタの半導体領域１７は、
第１の絶縁層１０に形成されたホール内プラグ、絶縁層
１０、１１間の第１金属層、第２の絶縁層１１に形成さ
れたホール内のプラグ、絶縁層１１上の第２金属層、第
３の絶縁層２２に形成されたホール内プラグからなる電
源コンタクト２８に接続されており、この電源コンタク
ト２８が、第３の絶縁層２２上にある第３金属層からな
る遮光層５に接続されている。そして、この遮光膜５は
電源電圧源ＶＤＤに接続されることで、電源電圧が半導
体領域１７に与えられる。

【００７６】ここでは、基板２４及び各領域１、１３−
１７を構成する半導体はＮ型又はＰ型であり、共通ウエ
ル４及びドープ領域２を構成する半導体はこれらとは逆
導電型である。各領域１３〜１７を、不純物濃度の低い
領域を含むＬＤＤ構造にすることも好ましいものであ
る。また、各ゲート電極１８、１９、２６、２７の表面
や各領域２、１３−１７の表面には、コバルトシリサイ
ドなどの金属シリサイドを形成してもよい。

【００７７】ウエルコンタクト３や電源コンタクト２８
を構成するホール内プラグは、タングステン、アルミニ
ウム、アルミニウム銅、銅などの金属（合金）から形成
され、更にはプラグの上下の面或いは側面には窒化チタ
ンなどのバリアメタルが形成されたものでもよい。各制
御線、電圧線、ウエル配線、遮光層となる第１ないし３
金属層もまた、アルミニウム、アルミニウム銅、銅など
の金属（合金）から形成され、更にはそれらの層の、上
下の面或いは側面には窒化チタンなどのバリアメタルが
形成されたものでもよい。

【００７８】（第１２の実施の形態）図２１は本発明に
おける第１２の実施の形態による固体撮像装置の上面図
である。ここでは、２×２画素分を取り上げて図示して
いるが、現実にはこれらの４画素が繰り返し２次元状に
配列されている。本実施形態の特徴は、原色カラーフィ
ルタを有する固体撮像装置や補色カラーフィルタを有す
る固体撮像装置のように、複数の色信号を得ることがで
きるカラー固体撮像装置において、画素数が最も多い色
画素にのみウエルコンタクトを設けた点にある。

【００７９】３１はカラーフィルタの緑（Ｇ）の着色層
が配されたＧ画素、３２はカラーフィルタの青（Ｂ）の
着色層が配されたＢ画素、３３はカラーフィルタの赤
（Ｒ）の着色層が配されたＲ画素である。着色層は、遮
光膜の受光窓上に、直接或いは透明な層を介して設けら
れる。ここでは、２×２画素配列の対角線にあるＧ画素
３１にのみ、ドープ領域２とウエルコンタクト３とが配
置されている。Ｂ画素３２とＲ画素３３には、ドープ領
域とウエルコンタクトは設けられておらず、フォトダイ
オードの半導体受光領域１の受光面積を、Ｇ画素に比べ
て大きくして、感度を向上させている。一画素あたりの
受光面積はＧ画素が他の色の画素に比べて小さいが、Ｇ
画素の数は他の色の、画素の約２倍になるように配列さ
れる。同色の画素においては、一画素あたりの受光部面
積は全て同じなので、画像処理において、各色信号レベ
ルを調整すれば、ホワイトバランス等の制御は容易であ
る。各色信号の出力信号は、図１６のように列毎に交互
に上下に振り分けて、出力してもよいし、図１７のよう
に上方（又は下方）のみに出力してもよい。

【００８０】（第１３の実施の形態）本実施形態は、図
１７、１８、１９、２０に示したような構成の固体撮像
装置の遮光膜上に、図２１に示したような着色層の配置
パターンを有するカラーフィルタを載せて構成したもの
である。ウエルコンタクト２は、図１８に示すように全
ての画素に形成されている。各画素の受光面積は全画素
同一であっても、色毎に異なっていても、あるいは、図
２１のようになっていても、いずれでも構わない。それ
ぞれの特徴を考慮して選択すればよい。受光面積は遮光
膜の受光窓の面積で決めることができる。

【００８１】また、画素配列エリアの周辺ＰＰに近い位
置にある画素では、遮光膜に受光窓を設けずに、いわゆ
る、遮光画素（オプティカルブラック）として働かせる
こともできる。この場合も、色画素同様にウエルコンタ
クトを設けることにより、暗時の基準レベルを色画素と
遮光画素の間でそろえることができる。

【００８２】（第１４の実施の形態）カラー固体撮像装
置において、Ｒ画素又はＢ画素にのみウエルコンタクト
を設けても良い。

【００８３】

【発明の効果】以上説明したように、本発明によれば、
画素配列エリアの内部にウエルコンタクトを複数設ける
ことにより、ウエル電位の分布を抑制でき、シェーディ
ングを低減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による固体撮像装置
の模式的平面図である。

【図２】図１のＡＡ’線による模式的断面図である。

【図３】本発明に用いられる固体撮像装置の一画素の回
路構成図である。

【図４】本発明に用いられる固体撮像装置の一画素の模
式的断面図である。

【図５】本発明の第２の実施の形態による固体撮像装置
の模式的平面図である。

【図６】図５のＢＢ’線による模式的断面図である。

【図７】本発明の第３の実施の形態による固体撮像装置
の模式的平面図である。

【図８】本発明の第４の実施の形態による固体撮像装置
の模式的平面図である。

【図９】図８のＣＣ’線による模式的断面図である。

【図１０】本発明の第５の実施の形態による固体撮像装
置の模式的平面図である。

【図１１】本発明の第６の実施の形態による固体撮像装
置の模式的平面図である。

【図１２】本発明の第７の実施の形態による固体撮像装
置の模式的平面図である。

【図１３】本発明の第８の実施の形態による固体撮像装
置の模式的平面図である。

【図１４】本発明の第９の実施の形態による固体撮像装
置の模式的平面図である。

【図１５】第９の実施の形態による固体撮像装置の動作
を説明するための模式的断面図である。

【図１６】本発明の第１０の実施の形態による固体撮像
装置の模式的平面図である。

【図１７】本発明の第１１の実施の形態による固体撮像
装置の回路構成図である。

【図１８】第１１の実施の形態による固体撮像装置の回
路配置図である。

【図１９】図１７のＤＤ’線による模式的断面図であ
る。

【図２０】図１７のＥＥ’線による模式的断面図であ
る。

【図２１】本発明の第１２の実施の形態による固体撮像
装置の模式的上面図である。

【図２２】従来の固体撮像装置の回路構成図である。

【図２３】従来の同じく、要部を示す模式的断面図であ
る。

【図２４】従来の固体撮像装置の動作を説明するための
タイミングチャートである。

【図２５】固体撮像装置のウエル電位の変化を示すグラ
フである。

【図２６】シェーディングを説明するためのグラフであ
る。

【図２７】時定数の変化を説明するためのグラフであ
る。

【符号の説明】

１ フォトダイオード（半導体領域） ２、２’ ドープ領域 ３、３’ ウエルコンタクト ４ 共通ウエル ５、６ ウエル配線 ５’ 遮光膜 ７ 垂直出力線 ８、９ 制御線 １０ 絶縁層 １１ 絶縁層 １２ 素子分離領域 １３〜１７ 半導体領域 １８、１９ ゲート電極 ２０ 選択制御線 ２１ 配線 ２２ 絶縁層 ２３ リセット電圧線 ２４ 基板 ２６ 転送ゲート（ゲート電極） ２７ リセットゲート（ゲート電極） ２８ 電源コンタクト ３１ Ｇ画素 ３２ Ｂ画素 ３３ Ｒ画素 １０１ フォトダイオード １０２ 転送スイッチ １０３ リセット用トランジスタ １０４ 選択用トランジスタ １０５ 増幅用トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 光地 哲伸 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 須川 成利 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (20)

【特許請求の範囲】
1. 【請求項１】 光電変換素子と増幅用トランジスタとを
   含む画素が２次元状に複数、配列された増幅型の固体撮
   像装置において、 第一導電型の半導体基板内に形成された第二導電型の半
   導体からなる共通ウエル内に、各光電変換素子となる第
   一導電型の半導体受光領域が設けられ、 前記共通ウエル内に、各増幅用トランジスタのソース・
   ドレインとなる第一導電型の半導体領域が設けられ、 前記共通ウエルに基準電圧を供給するためのコンタクト
   が、前記共通ウエルの画素配列エリアの内側に複数、設
   けられていることを特徴とする固体撮像装置。
2. 【請求項２】 前記コンタクトは、所要の周期で前記画
   素配列エリアの内側に複数、設けられていることを特徴
   とする、請求項１に記載の固体撮像装置。
3. 【請求項３】 前記コンタクトが各画素毎に設けられて
   いることを特徴とする、請求項２に記載の固体撮像装
   置。
4. 【請求項４】 前記コンタクトに接続された配線が、前
   記画素配列エリアの行方向または列方向に所定の周期で
   配置されていることを特徴とする、請求項２に記載の固
   体撮像装置。
5. 【請求項５】 前記コンタクトが前記画素配列エリアの
   ｎ行（ｎ≧１）ごとに、前記コンタクトに接続された配
   線が前記画素配列エリアのｍ列（ｍ≧２）ごとに、それ
   ぞれ配置されていることを特徴とする、請求項２に記載
   の固体撮像装置。
6. 【請求項６】 前記コンタクトに接続された配線が画素
   配列エリアのｍ行（ｍ≧２）ごとに、前記コンタクトが
   前記画素配列エリアのｎ列（ｎ≧１）ごとに、それぞれ
   配置されていることを特徴とする、請求項２に記載の固
   体撮像装置。
7. 【請求項７】 前記画素配列エリアは、画素が所要の周
   期で配列された画素群を、複数、備えており、前記複数
   の画素群のうち隣接する画素群の間に、前記コンタクト
   が設けられていることを特徴とする、請求項２に記載の
   固体撮像装置。
8. 【請求項８】 前記コンタクトに接続された配線が、画
   素内の半導体素子を制御する２つの制御線間に配置され
   ていることを特徴とする、請求項１に記載の固体撮像装
   置。
9. 【請求項９】 前記コンタクトに接続された配線が、画
   素内の半導体素子を制御する制御線と前記半導体受光領
   域との間に配置されていることを特徴とする、請求項１
   に記載の固体撮像装置。
10. 【請求項１０】 前記コンタクトは、更に、前記共通ウ
    エルの画素配列エリアの周辺にも複数設けられているこ
    とを特徴とする、請求項１に記載の固体撮像装置。
11. 【請求項１１】 光電変換素子と増幅用トランジスタと
    を含む画素が２次元状に複数、配列された増幅型の固体
    撮像装置において、 第一導電型の半導体基板内に形成された第二導電型の半
    導体からなる共通ウエル内に、各光電変換素子となる第
    一導電型の半導体受光領域が設けられ、 前記共通ウエルに基準電圧を供給するためのコンタクト
    が、前記共通ウエルの画素配列エリアの周辺および各画
    素に設けられており、 前記共通ウエル内に、各増幅用トランジスタのソース又
    はドレインとなる第一導電型の半導体領域が設けられ、 前記半導体領域に、前記増幅用トランジスタを駆動する
    ための電源電圧を供給するための電源用コンタクトが、
    各画素毎に設けられていることを特徴とする固体撮像装
    置。
12. 【請求項１２】 前記コンタクトまたは前記電源用コン
    タクトの一方は、前記画素配列エリアの内側に所要の周
    期で配列された配線に接続されており、前記コンタクト
    または前記電源用コンタクトの他方は、前記配線より上
    方に形成された受光窓を有する遮光膜に接続されている
    ことを特徴とする、請求項１１に記載の固体撮像装置。
13. 【請求項１３】 前記配線が、画素内の半導体素子を制
    御する２つの制御線間に配置されていることを特徴とす
    る、請求項１２に記載の固体撮像装置。
14. 【請求項１４】 前記コンタクトが前記画素配列エリア
    の内側に所要の周期で配列された基準電圧用配線に接続
    されており、また、前記電源用コンタクトが前記基準電
    圧用配線より上方に形成された受光窓を有する遮光膜に
    接続されていることを特徴とする、請求項１１に記載の
    固体撮像装置。
15. 【請求項１５】 前記基準電圧用配線が、画素内の半導
    体素子を制御する２つの制御線間に配置されていること
    を特徴とする、請求項１４に記載の固体撮像装置。
16. 【請求項１６】 前記画素は、転送ゲートと、リセット
    用トランジスタと、選択用トランジスタとを含み、 前記２つの制御線は、前記転送ゲートの制御線、前記リ
    セット用トランジスタの制御線、前記選択用トランジス
    タの制御線の、いずれか２つであることを特徴とする、
    請求項１３に記載の固体撮像装置。
17. 【請求項１７】 前記画素は、リセット用トランジスタ
    を含み、 前記リセット用トランジスタにリセット用基準電圧を供
    給するリセット用コンタクトが各画素毎に設けられてお
    り、 前記コンタクト、前記リセット用コンタクトまたは前記
    電源用コンタクトの内の２つは、前記画素配列エリア内
    に配列された交差配線に接続されており、 前記コンタクト、前記リセット用コンタクト又は前記電
    源用コンタクトの内の、残りの一つが前記配線より上方
    に形成された受光窓を有する遮光膜に接続されているこ
    とを特徴とする、請求項１１に記載の固体撮像装置。
18. 【請求項１８】 前記電源用コンタクトは、選択用トラ
    ンジスタのソースまたはドレインに接続されており、該
    選択用トランジスタを介して、前記半導体領域に前記電
    源電圧を供給することを特徴とする、請求項１１に記載
    の固体撮像装置。
19. 【請求項１９】 前記複数の画素は、カラーフィルタの
    着色層が付設された色画素を含んでおり、複数色の色画
    素の内、同色の色画素についてのみ、前記ウエルコンタ
    クトが設けられていることを特徴とする、請求項１ある
    いは１１に記載の固体撮像装置。
20. 【請求項２０】 前記複数の画素は、カラーフィルタの
    着色層が付設された色画素を含んでおり、複数色の色画
    素の内、同色の色画素に付いてのみ、前記ウエルコンタ
    クトが設けられており、 前記ウエルコンタクトが設けられた色画素の受光面積よ
    りも、前記ウエルコンタクトが設けられていない色画素
    の受光面積の方が大きいことを特徴とする、請求項１あ
    るいは１１に記載の固体撮像装置。