JP2015076532A - 撮像装置およびその製造方法 - Google Patents

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Abstract

【課題】 良好な画像が得られる撮像装置を提供する。【解決手段】 画素回路が行列状に配された画素回路領域と、画素回路領域の周辺に位置し周辺回路が配された周辺回路領域と、を備える撮像装置であって、画素回路領域と周辺回路領域との間に位置して、画素回路領域および周辺回路領域と境界を成す中間領域をさらに備え、画素回路領域には複数の導光部が設けられており、中間領域には複数のダミーの導光部と各々が画素回路の基準電位を供給するための複数のコンタクトとが設けられている。【選択図】 図４

Description

本発明は撮像装置に関する。
ＣＭＯＳイメージセンサなどの撮像装置は、画素回路が配された画素回路領域と、周辺回路が配された周辺回路領域とを備える。画素回路領域において、は光電変換部の上に光導波路となる導光部を設けることで、感度を向上することができる。
この導光部は次のようにして形成することできる。まず、画素回路領域に設けられた絶縁体膜の、光電変換部の上に位置する部分に孔を形成する。次いで、この孔に誘電体材料を埋め込む。さらに、孔の外に位置する余分な誘電体材料の表面に平坦化処理を施すことで、これを除去する。孔の中に残った誘電体材料からなる部材（誘電体部材）が導光部となる。
誘電体材料を埋め込むと、孔が形成されていない周辺回路領域では誘電体材料が埋め込まれずに絶縁体膜の上に位置しているため、周辺回路領域と画素回路領域とでは誘電体材料の表面に高低差が生じる。さらに誘電体材料に平坦化処理を施すと、画素回路領域の中央部と周辺部に高低差を生じるという問題がある。画素回路領域の中央部と周辺部の誘電体部材の表面の高低差は、画素回路領域の中央部と周辺部で信号出力に差を生じさせ、画質の低下の一因になる。
特許文献１には、有効画素領域の周辺領域の絶縁層にダミー開口部を設けることが記載されている。有効画素領域の周辺領域としては、オプティカルブラック領域や周辺回路部が挙げられている。
特開２００９−１６４２４７号公報
オプティカルブラック領域にダミー開口部を設けるだけでは、有効画素回路領域とその周辺回路領域との境界領域に発生する膜厚の段差の低減が不十分である。また、周辺回路部にはトランジスタや配線が密に配されているため、ダミー開口部を形成できる領域が限定される。
そこで本発明は、良好な画像が得られる撮像装置を提供することを目的とする。
上記課題を解決するための手段の第１の観点は、画素回路が行列状に配された画素回路領域と、前記画素回路領域の周辺に位置し周辺回路が配された周辺回路領域と、を備える撮像装置であって、前記画素回路領域と前記周辺回路領域との間に位置して、前記画素回路領域および前記周辺回路領域と境界を成す中間領域をさらに備え、前記画素回路領域には複数の導光部が設けられており、前記中間領域には複数のダミーの導光部と各々が前記画素回路の基準電位を供給するための複数のコンタクトとが設けられていることを特徴とする。
上記課題を解決するための手段の第２の観点は、画素回路が行列状に配された画素回路領域と、前記画素回路領域の周辺に位置し周辺回路が配された周辺回路領域と、を備える撮像装置であって、前記画素回路領域と前記周辺回路領域との間に位置して、前記画素回路領域および前記周辺回路領域と境界を成す中間領域をさらに備え、前記画素回路領域、前記周辺回路領域および前記中間領域には、それぞれ半導体層と、前記半導体層の上に位置する絶縁体層が設けられており、前記中間領域には、各々が前記画素回路の基準電位を供給するための複数のコンタクトが設けられており、前記画素回路領域および前記中間領域のそれぞれには、各々が前記絶縁体層を貫通する複数の誘電体部材が設けられていることを特徴とする。
上記課題を解決するための手段の第３の観点は、撮像装置の製造方法であって、前記撮像装置は、画素回路が行列状に配された画素回路領域と、前記画素回路領域の周辺に位置し周辺回路が配された周辺回路領域と、前記画素回路領域と前記周辺回路領域との間に位置して、前記画素回路領域および前記周辺回路領域と境界を成す中間領域を備え、前記画素回路領域、前記周辺回路領域および前記中間領域には、それぞれ半導体層と、前記半導体層の上に位置する絶縁体層が設けられており、前記中間領域には、各々が前記画素回路の基準電位を供給するための複数のコンタクトが設けられており、前記画素回路領域および前記中間領域のそれぞれにおいて前記絶縁体層を貫通する孔を形成する工程と、前記孔に誘電体材料を埋め込む工程とを有することを特徴とする。
本発明によれば、良好な画像が得られる撮像装置を提供することができる。
撮像装置の一例の平面ブロック図。 占有率と一致率を説明する模式図。 撮像装置の一例の断面模式図。 撮像装置の一例の平面模式図。 撮像装置の一例の断面模式図。 撮像装置の一例の平面模式図。 撮像装置の一例の断面模式図。 撮像装置の一例の平面模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面を相互に参照する場合がある。複数の図面に渡って共通の構成については共通の符号を付しており、共通の符号を付した構成については適宜説明を省略する。
図１は撮像装置１０００の平面ブロック図である。撮像装置１０００は、画素回路が配された画素回路領域１と、周辺回路が配された周辺回路領域２と、を備える。周辺回路領域２は画素回路領域１の周辺に設けられている。本実施形態では、周辺回路領域２は画素回路領域１から離れており、画素回路領域１と周辺回路領域２との間には、中間領域３が位置している。図１において、画素回路領域１は一点鎖線で囲まれた領域、周辺回路領域２は二点鎖線と実線の間の領域、中間領域３は一点鎖線と二点鎖線との間の領域である。中間領域３は、画素回路領域１の縁よりも周辺回路領域２側に位置し、その一端が画素回路領域１の縁と境界（図１の一点鎖線に対応）を成す。また、中間領域３は、周辺回路領域２の縁（内縁）よりも画素回路領域１側に位置し、その他端が周辺回路領域２と境界（図１の二点鎖線に対応）を成す。これら境界を示す一点鎖線と二点鎖線はほかの図にも記載している。画素回路領域１の縁は、画素回路領域１の画素回路を構成する半導体素子の活性領域の縁を含み、周辺回路領域２の縁は、周辺回路領域２の周辺回路を構成する半導体素子の活性領域の縁を含む。中間領域３の一端は、画素回路領域１の画素回路を構成する半導体素子の活性領域に隣接する、素子分離領域の縁を含む。中間領域３の他端は、周辺回路領域２の周辺回路を構成する半導体素子の活性領域に隣接する、素子分離領域の縁を含む。中間領域３の範囲については、後で詳細に説明する。
画素回路領域１に配された画素回路は、光電変換部と、電気信号を生成する信号生成部を有する。光電変換部は画素毎に設けられている。画素回路の信号生成部は、転送ゲートやフローティングノード、増幅トランジスタ、リセットトランジスタなどを含む。信号生成部は複数の画素で共有されていてもよい。画素回路領域１には複数の画素回路が行列状に配列されている。また、画素回路領域１には、複数の画素回路の信号生成部を、列毎あるいは行毎に接続する配線（グローバル配線）が設けられている。図１には、グローバル配線として、行方向に延びる行配線と列方向に延びる列配線とを示している。行方向とは、同じ行に属する画素が並ぶ方向であり、複数の列が並ぶ方向である。列方向とは、同じ列に属する画素が並ぶ方向であり、複数の行が並ぶ方向である。図１では行方向を横方向として、列方向を縦方向としている。
画素回路領域１は受光画素領域１０１を少なくとも含む。受光画素領域１０１には受光画素１０１０が配列される。受光画素１０１０は、受光可能な光電変換部と、当該光電変換部の電荷に基づく信号を生成する信号生成部とを有する。受光画素１０１０の信号生成部で生成された信号は画像を形成する。画素回路領域１は受光画素領域１０１に加えて、第１基準画素領域１０２および第２基準画素領域１０３の少なくとも一方を含みうる。第１基準画素領域１０２には第１基準画素１０２０が配列される。第１基準画素１０２０は、遮光された光電変換部と、当該光電変換部の電荷に基づく信号生成する信号生成部とを有する。第２基準画素領域１０３には第２基準画素１０３０が配列される。第２基準画素１０３０は、光電変換部を有さず、信号生成部を有する。第１基準画素１０２０あるいは第２基準画素１０３０の信号生成部で生成された信号は、受光画素１０１０で得られた信号のノイズ除去などのための参照信号として用いられる。受光画素１０１０は直接的に画像を形成する画素であるのに対し、基準画素１０２０、１０３０から出力された信号は間接的に画像を形成する画素である。受光画素領域１０１を有効画素領域と称し、受光画素１０１０を有効画素と称することができる。第１基準画素領域１０２および第２基準画素領域１０３を非有効画素領域と総称し、第１基準画素１０２０および第２基準画素１０３０を非有効画素と総称することができる。
周辺回路領域２に配された周辺回路は、画素回路からの信号を処理するための信号処理回路２０１や、画素回路を駆動するための駆動回路（垂直駆動回路）２０２、信号処理回路を駆動するための駆動回路（水平駆動回路）２０３、出力回路２０４を含む。信号処理回路２０１は、定電流源などを含む読み出し回路や、ＣＤＳ回路、ＡＤＣ回路、増幅回路などを含みうる。周辺回路として、ＡＤＣ回路により生成されたデジタル信号を処理するデジタル信号処理回路を設けることもできる。
中間領域３には、例えば、画素回路と周辺回路を接続する配線が設けられる。また、中間領域３には、例えば、画素回路および周辺回路のいずれの構成要素でもないダミー部材が設けられる。また、中間領域３には、例えば画素回路に基準電位を付与するための導電体部材（コンタクトプラグ）が設けられる。
上述したように、第１基準画素１０２０や第２基準画素１０３０は画素回路領域１に含まれるのであって、中間領域３には、受光画素１０１０、第１基準画素１０２０および第２基準画素１０３０は存在しない。後述するように、中間領域３には、画素回路領域１に配された画素である有効画素または非有効画素と類似の構造物を設けることが好ましい。しかしその類似の構造物は画素を成すものではなく、直接的または間接的に画像を形成するための信号を出力しない。また、その類似の構造物が実際に能動素子として動作可能であったとしても、その能動素子は、直接的または間接的に画像を形成するための信号を出力しない。言い換えれば、中間領域３には、直接的または間接的に画像を形成するための信号を出力する能動素子は設けられていない。
図１において、中間領域３は、第１基準画素領域１０２と垂直駆動回路２０２との間の左部領域３０１と、第１基準画素領域１０２と信号処理回路２０１との間の下部領域３０２とを含む。また中間領域３は、第２基準画素領域１０３と垂直駆動回路２０２との間の上部領域と、受光画素領域１０１に対して垂直駆動回路２０１とは反対側の右部領域とを含む。このように、中間領域３は、左部領域３０１と下部領域３０２と上部領域と右部領域とで画素回路領域１の四方を囲んだ形状を有している。
撮像装置１０００は、半導体層や絶縁体層、導電体層などを含む複数の層により形成された積層体である。これらの層は、画素回路領域１、周辺回路領域２および中間領域３に設けられている。本実施形態は、これらの層の内の或る層（以下、特定層ともいう）やこれらの層のいずれかの層を貫通する部材（以下、特定部材ともいう）に着目して、その特定層や特定部材のレイアウトを検討したものである。撮像装置１０００を構成する層や特定層、特定部材の具体例については、後述する。
中間領域３は、画素回路領域１と周辺回路領域２との比較における、特定層や特定部材の粗密（密度）の違いを調整するための領域に用いることができる。具体的には、画素回路領域１に配置された特定層を、中間領域３にも配置することで、中間領域３における特定層の密度を画素回路領域１に配置された特定層の密度に近づける。以下、画素回路領域１、周辺回路領域２および中間領域３の内の或る領域を特定領域と呼ぶ。以下、特定部材について説明するが、特定層についても同様である。
ここで、特定部材の粗密、すなわち密度は、特定部材の「占有率」で定義することができる。特定領域における特定部材の占有率は、特定領域における特定部材の占有面積を、上記特定領域の総面積で割った値の百分率である。つまり、ここでいう占有率は面積占有率である。特定領域の総面積は、光電変換部の受光面を構成する半導体層の表面に平行であり、特定部材と同じ高さに位置する仮想平面内で、特定領域が占める面積である。特定部材の占有面積は、上記特定領域内で、特定部材が存在する面積である。特定部材の占有面積は、半導体層への特定部材の正射影の面積に対応する。上記特定領域の面積は、特定部材の占有面積と、特定部材と同じ高さに位置するそれ以外の層（非特定部材）の占有面積との和である。特定部材は、特定部材と同じ高さに位置するそれ以外の層（非特定部材）を貫通する。なお、非特定部材は１層とは限らず複数種類の層であってもよい。
特定部材の占有面積を求めるには、例えば次のような手法を採用することができる。
まず、特定部材が位置する仮想平面に正方格子座標を適用し、各座標に対応する区画における特定部材の有無を二値化して割り当てる。正方格子座標のピッチは、例えば特定部材のパターンの最小幅の半分程度とすればよい。二値化の手法としては、閾値法を用いて、例えば区画の面積の半分以上の範囲に特定部材が位置していれば、特定部材が存在し、そうでなければ特定部材が存在しない、と判断すればよい。二値化の手法としては、誤差拡散法やオーダードディザ法などを用いることもできる。
図２（ａ）に示した例は、画素回路領域１において、特定部材が位置する仮想平面を１０×１０の１００個の区画に分けて、各区画における特定部材の有無を二値化した結果である。図２（ａ）の例の特定部材は、各々が蛇行した３本の連続線からなるパターンであり、黒塗りのマスで示されている。白抜きのマスは非特定部材が存在していることを意味している。同様に図２（ｂ１）、（ｂ２）に示した例は、それぞれが中間領域３において、特定部材が位置する仮想平面を１０×１０の１００個の区画に分けて、各区画における特定部材の有無を二値化した結果である。特定領域の全体をこのような区画に分けて二値化することで特定領域における特定部材の占有率を算出することができる。なお、図２（ｂ１）は例えば中間領域３の下部領域３０２の一部での特定部材のパターンであり、図２（ｂ２）は中間領域３の別の部分、例えば中間領域３の上部領域の一部での特定部材のパターンである。
画素回路領域１における特定部材の占有率は図２（ａ）から理解されるように５３％であり、中間領域３における特定部材の占有率は図２（ｂ１）、（ｂ２）で示されるパターンから理解されるように５２％である。従って、中間領域３における特定部材の占有率は、画素回路領域１における特定部材の占有率の０．９８倍である。
中間領域３における特定部材の占有率は、画素回路領域１における特定部材の占有率の０．５倍以上１．５倍以下であることが好ましい。この時、中間領域３における特定部材の密度は、画素回路領域１における特定部材の密度に類似しているということができる。また、中間領域３における特定部材の占有率は、画素回路領域１における特定部材の占有率の０．７倍以上１．３倍以下であることが好ましい。この時、中間領域３における特定部材の密度は、画素回路領域１における特定部材の密度に近似しているということができる。また、中間領域３における特定部材の占有率は、画素回路領域１における特定部材の占有率の０．９倍以上１．１倍以下であることが好ましい。この時、中間領域３における特定部材の密度は、画素回路領域１における特定部材の密度に酷似しているということができる。中間領域３における特定部材の占有率が、画素回路領域１における特定部材の占有率の１．０倍であると、中間領域３における特定部材の密度は、画素回路領域１における特定部材の密度に一致しているということができる。
上述したように、中間領域３における特定部材の占有率を画素回路領域１における特定部材の占有率の０．５倍以上１．５倍以下とする上では、特定部材の平面レイアウトは任意の形状（パターン）を採用することができる。しかしながら、特定部材は、それぞれ画素回路領域１と中間領域３とで類似の平面レイアウトを有することが好ましい。これにより特定部材の上層あるいは特定部材と同じ高さに位置する非特定部材の、画素回路領域１における平坦性を向上することができる。各特定部材の平面レイアウトの類似度は、パターンの「一致率」により定義することができる。一致率の算出の仕方を以下に説明する。
まず一致率を算出する対象である２つの特定領域において、それぞれ特定部材と同じ高さの仮想平面内の適当な区域に、正方格子座標を適用して、複数の区画に区分する。各特定領域に適用される区域は輪郭が合同である必要がある。そして、各座標に対応する区画における特定部材の有無を、特定部材の面積の値を二値化して割り当てる。この手法は、上述した占有率の算出と同様であるので説明を省略する。
次に、画素回路領域１における特定部材のパターンと中間領域３における特定部材のパターンとを重ね、区域内での相対的位置が等価な区画（座標）ごとに、パターンが重なるか否かを判定する。全区画のうち、画素回路領域１において特定部材が存在し、かつ中間領域３において特定部材が存在する区画の数（ＮＯ）をカウントする。また、画素回路領域１において特定部材が存在せず、かつ中間領域３において特定部材が存在しない区画の数（ＮＸ）もカウントする。一致率は、これらの和（ＮＯ＋ＮＸ）を、全区画（ＮＴ）の数で割った値の百分率であり、（１００×（ＮＯ＋ＮＸ）／ＮＴ）％で示される。なお、画素回路領域１および中間領域３の一方の区画において特定部材が存在し、他方の区画において特定部材が存在しない区画の数はＮＴ−ＮＯ−ＮＸである。
特定部材のパターンの一致率を算出するために比較される２つの区域は、比較される２つの区域で特定部材のパターンの一致率が最大化されるように選択される。例えば、以下のように選択を行う。まず、比較される２つの特定領域の一方の領域の区域（第１の区域）を選択する。次いで、比較される２つの特定領域の他方の領域から、上記第１の区域における特定部材パターンとの一致率が最も高い区域（第２の区域）を選択する。典型的には、第１の区域に対して一致率が最大となる第２の区域は、第１の区域を行方向または列方向に平行移動した位置かその近傍に存在する。
図２（ｃ１）は、図２（ａ）のパターンと図２（ｂ１）のパターンの組み合わせの類似度を、図２（ｃ２）は図２（ａ）のパターンと図２（ｂ２）のパターンの組み合わせの類似度を、それぞれ視覚的に示している。画素回路領域１において特定部材が存在し、かつ中間領域３において特定部材が存在する区画には「Ｏ」を示している。画素回路領域１において特定部材が存在せず、かつ中間領域３において特定部材が存在しない区画には「Ｘ」を示している。画素回路領域１において特定部材が存在し、かつ中間領域３において特定部材が存在しない区画には「Ａ」を示している。画素回路領域１において特定部材が存在せず、かつ中間領域３において特定部材が存在する区画には「Ｂ」を示している。上述したように、「Ｏ」と「Ｘ」が多いほど、一致率が高く、類似度が高いと理解することができる。図２（ｃ１）では、Ｏが２７区画、Ｘが２２区画、Ａが２８区画、Ｂが２３区画であり、一致率は４９％である。一方、図２（ｃ２）では、Ｏが４３区画、Ｘが２８区画、Ａが１２区画、Ｂが７区画であり、一致率は９１％である。
特定部材に関して、画素回路領域１におけるパターンと、中間領域３におけるパターンとの一致率は高ければ高い方がよい。一致率が５０％以上であれば、パターンは類似していると云うことができ、一致率が７０％以上であれば、パターンは近似していると云うことができる。さらに、一致率が９０％以上であればパターンは酷似していると云うことができ、一致率が１００％であればパターンが一致していると云うことができる。画素回路領域１と中間領域３とで、特定部材のパターンの一致率が類似していることは、特定部材の占有率が近似している可能性が高いことを意味する。一方、図２（ａ）に対する図２（ｂ１）と図２（ｂ２）の比較から理解されるように、画素回路領域１と中間領域３とで、特定部材の占有率が類似していることは、必ずしも特定部材のパターンが類似することを意味しない。また、画素回路領域１におけるパターンと中間領域３におけるパターンとが、幾何学的な相似の関係にあることは、占有率や一致率の高さに直結しない。
なお、上記した占有率や一致率の算出手法は一例である。現実的には、撮像装置の製造時に用いられるフォトマスクの設計のためのＣＡＤシステムにより、容易に占有率や一致率を算出することができる。また、画像解析等の手法により占有率や一致率を算出することもできる。
中間領域３の幅、すなわち列方向あるいは行方向における画素回路領域１と周辺回路領域２の距離は、１μｍ以上１０００μｍ以下である。距離が極端に小さいと中間領域３に特定部材を設ける効果が小さくなり、距離が極端に大きいと撮像装置１０００の不要な大型化を招く。中間領域３の幅の好ましい範囲は１０μｍ以上１００μｍ以下である。列方向における中間領域３の幅は、少なくとも画素回路領域１における画素の配列の２行のピッチ分を確保すること、つまり画素の２行分以上とすることが望ましい。典型的な画素の配列ピッチは０．５μｍ以上５μｍ以下である。行方向における中間領域３の幅としては、少なくとも画素回路領域１における画素の配列の複数列のピッチ分を確保すること、つまり中間領域３の幅は画素の２列分の幅以上とすることが望ましい。例えば、中間領域３の幅は画素の１０列分の幅以上１００列分の幅以下とすることができる。
上述した、一致率の算出の対象となる特定領域内の区域は、画素回路領域１において、１つの画素回路を包含するような範囲にするべきである。より好ましくは、繰り返しパターンの最小単位以上とするべきである。この最小単位は例えば１つの画素分のレイアウトとなるが、画素共有構造を採用する場合には複数画素にわたるレイアウトとなる。ここで、比較対象となる各領域の区域の輪郭は合同である必要がある。一方の領域の区域の輪郭を四角形にして、他方の領域の区域の輪郭を円形にしては、正確な一致率が算出できない。また、一致率の算出の対象となる画素回路領域１内の区域の幅は、中間領域３の幅を超えない。例えば、中間領域３の幅を基準にして、中間領域３の幅を四辺とする正方形の区域より小さい範囲とする。つまり、中間領域３の幅をＷとして、縦Ｗ×横Ｗの区域と同じかそれより小さい区域を、適当な数の区画に分けて、区画毎に一致の当否を判定すればよい。例えば、中間領域３の幅が６０μｍであり、特定部材のパターンの幅が１００ｎｍとする。その場合、１区画を５０ｎｍ四方として、縦１０００×横１０００の計１００万区画に分けた５０μｍ四方の区域を、画素回路領域１および中間領域３に適用して、一致率を算出すればよい。画素回路領域１と類似したパターンを有する区域、すなわち５０％以上の一致率を示す区域は、中間領域３に極力多いことが望ましい。例えば、特定部材は、中間領域３の全面積の５０％以上において、画素回路領域１に類似したパターンを有することが好ましい。中間領域３が画素回路領域１を取り囲み、行方向と列方向のそれぞれにおいて、画素回路領域１から中間領域３にかけて、画素回路領域１のパターンが繰り返されていることが好ましい。
次に、撮像装置１０００の構造を、断面図および平面図を参照して詳細に説明する。
撮像装置１０００の第１実施形態にかかる断面構造を詳細に説明する。図３（ａ）は、撮像装置１０００の第１実施形態に関する、図１のＡ−Ｂ線における断面図であり、中間領域３と、その近傍の画素回路領域１の一部および周辺回路領域２の一部を示している。画素回路領域１の一部には第１基準画素領域１０２が含まれている。図３（ｂ）は、撮像装置１０００の第１実施形態に関する、図１のＣ−Ｄ線における断面図であり、中間領域３と、その近傍の画素回路領域１の一部および周辺回路領域２の一部を示している。画素回路領域１の一部には第２基準画素領域１０３が含まれている。図３（ａ）と図３（ｂ）の断面図は構造の大部分が共通しているため、以下、両者を区別することなく説明する。
撮像装置１０００は、画素回路領域１から周辺回路領域２に渡って複数の層が積層された積層体である。撮像装置１００は、素子部１０と配線部３０と透光部５０を含む。また撮像装置１００は、素子部１０と透光部５０との間に、誘電体部材４０で構成された導光部４１を有する。
素子部１０は、半導体層１１、素子分離層１２、電極層１３、絶縁体膜１４、導電体部材１５を含む。絶縁体膜１４は半導体層１１を覆うように設けられ、半導体層１１に接続された導電体部材１５が絶縁体膜１４を貫通して設けられている。典型的な導電体部材１５はコンタクトプラグである。コンタクトプラグの主たる材料は例えばタングステンであり、チタンや窒化チタンなどのバリアメタルを含むことができる。絶縁体膜１４は光電変換部１１１上に設けられた反射防止層１４１や、導電体部材１５を形成する際のエッチングストッパ層（不図示）を含む多層膜でありうる。
受光画素１０１０は光電変換部１１１と上述した転送ゲートのゲート電極である転送ゲート電極１３１と、上述したフローティングノードを構成するフローティングディフューション１１３（浮遊拡散領域）を有する。典型的な光電変換部１１１は、半導体層１１内に形成されたフォトダイオードである。
同様に第１基準画素１０２０も光電変換部１１１と転送ゲート電極１３１を有する。ここでは転送ゲート電極１３１のみを示しているが、半導体層１１の上には信号生成部の他のトランジスタのゲート電極も設けられる。
ゲート電極は、ゲート絶縁膜を介して半導体層１１の上に設けられる。そのため、ゲート電極の上面は半導体層１１の表面に対して突出しており、ゲート電極の有無により凹凸が生じる。電極層１３は、これらのゲート電極を構成する導電体層（例えばポリシリコン層）である。電極層１３は半導体層１１と絶縁体膜１４との間に位置する。電極層１３は、ゲート電極と同じ材料（ポリシリコン）で構成された、ゲート電極以外の部材を含みうる。この部材は配線部材、抵抗部材、あるいは密度調整用のダミー部材などとして用いることができる。半導体層１１の表面の受光面に沿って、ＬＯＣＯＳやＳＴＩ、ＥＤＩなど、絶縁体からなる既知の素子分離層１２が設けられている。半導体層１１と電極層１３との間には、ゲート絶縁膜または素子分離層１２が位置する。素子分離層１２は、ゲート絶縁膜よりも厚い絶縁体で構成される。複数の導電体部材１５の一部は、電極層１３に接続されうる。
図１と図３の一点鎖線は画素回路領域１の縁を示し、画素回路領域１と中間領域３の境界を示す。画素回路領域１の縁は、複数の画素回路の内で、画素回路領域１の端に位置する画素回路を全て包含する。ｍ行ｎ列の画素回路を有する画素回路領域１において、端に位置する画素回路とは、画素回路領域１の一端の行（第１行）を成す画素回路群と、他端の行（第ｍ行）を成す画素回路群と、一端の列（第１列）を成す画素回路群と、他端の列（第ｎ列）である。画素回路領域１の縁は、画素回路領域１の端に位置する４つの画素回路群の各々の画素回路を構成する半導体素子の活性領域の縁に外接する、４本の仮想的な直線で規定することができる。この時、画素回路領域１は第１の四角形を成す。
周辺回路領域２の縁は、周辺回路の内で、画素回路領域１側の端に位置する複数の半導体素子の各々の活性領域の縁に外接する、仮想的な直線で規定することができる。この仮想的な直線は、画素回路領域１の縁を画定する直線に平行な４本の直線でありうる。この時、周辺回路領域２の内縁は第２の四角形を成す。
画素回路や周辺回路の半導体素子の活性領域は、素子分離層１２によって形成された素子分離領域と接する。従って、中間領域３の両端には、素子分離層１２の縁が位置する。そして、中間領域３の内縁と仮定された第１の四角形と中間領域３の外縁として仮定された第２の四角形とで挟まれた領域が中間領域３であると仮定される。ただし、第１の四角形と第２の四角形との間に画素回路や周辺回路が存在する場合には、その部分は中間領域３ではなく、画素回路領域１または周辺回路領域２である。従って、中間領域３として仮定された領域から、画素回路領域１または周辺回路領域２に該当する部分を除いた部分が、中間領域３として確定される。
画素回路領域１の行方向または列方向における縁において、中間領域３を介さずに、画素回路領域１が周辺回路領域２と近接している部分があってもよい。中間領域３として有効な幅は１μｍ以上であり、画素回路領域１と周辺回路領域２との間の距離が１μｍ未満である部分は、画素回路領域１と周辺回路領域２とが接しているとみなしてよい。中間領域３の形状は四角形（ロの字型）であるが、中間領域３がＵ字型（コの字型）やＬ字型の領域、あるいは複数か単数のＩ字型の領域であってもよい。中間領域３が複数に分割されている場合には、占有率を求めるための総面積は、分割された中間領域３の各々の面積の合計とすればよい。
配線部３０は、素子部１０の上に位置する。配線部３０は、素子部の上の第１配線層３１、第２配線層３２、第３配線層３３を含む。第１配線層３１、第２配線層３２および第３配線層３３のそれぞれが導電体層である。配線部３０は、第１絶縁体層２１、第２絶縁体層２２、第３絶縁体層２３、第４絶縁体層２４および第５絶縁体層２５を有する層間絶縁膜２０を含む。また、配線部３０はパッシベーション膜２６を含む。
また、配線部３０は、第１配線層３１と第２配線層３２を接続するビアプラグ３４と、第２配線層３２と第３配線層３３を接続するビアプラグ３５を含む。受光画素領域１０１においては、第３配線層３３を格子状に配置することで、受光画素１０１０における光路を画定するための遮光体として用いることができる。また、第１基準画素領域１０２においては、第３配線層３３が光電変換部を遮光する遮光体として機能する。第１配線層３１、第２配線層３２および第３配線層３３は例えばアルミニウム層や銅層である。配線層３１、３２、３３はバリアメタルを含むことができる。ビアプラグ３４、３５はタングステンや銅からなり、第２配線層３２、第３配線層３３と同じ材料で一体的に形成されていてもよいし、第２配線層３２、第３配線層３３と別の材料で別体として形成されてもよい。
第１絶縁体層２１は第１配線層３１と同じ高さに位置する。第２絶縁体層２２は、第１配線層３１と第２配線層３２との間に位置する。第４絶縁体層２４は、第２配線層３２と第３配線層３３との間に位置する。層間絶縁膜２０はこれら第１〜４絶縁体層の他に、銅などの配線材料の拡散を防止する拡散防止層を含むことができる。
パッシベーション膜２６は、例えば窒化シリコン層を含み、必要に応じて、酸窒化シリコン層などで構成された反射防止層をさらに含む。パッシベーション膜２６は、表面をレンズ形状に加工することで、層内レンズとしてのレンズ機能を有するように構成することもできる。パッシベーション膜２６の下面は、中間領域３において第３配線層２６を覆うため、第３配線層２６の高さの分だけ、画素回路領域１よりも高くなる。一方で、パッシベーション膜２６の上面は、層内レンズとして機能する凸部を有する。そのため、この凸部によって、パッシベーション膜２６の上面の平均的な高低差の、画素回路領域１と中間領域２とでの違いを、低減することができる。
画素回路領域１には複数の導光部４１が、光電変換部１１１に対応して配列されている。複数の導光部４１の各々は層間絶縁膜２０の絶縁体層２１〜２４の少なくとも１層を貫通すればよい。本例は第１絶縁体層２１、第２絶縁体層２２、第３絶縁体層２３および第４絶縁体層２４を貫通している。各導光部４１が、透光部５０から光電変換部１１１への導光路を成す。導光部４１は、誘電体部材４０で構成される。導光部４１としての誘電体部材４０は、少なくともその一部が層間絶縁膜２０の絶縁体層で囲まれた、誘電体からなる部材である。導光部４１に入射した光は、導光部４１と層間絶縁膜２０の界面における反射によって光電変換部１１１に導かれる。これは、導光部４１を構成する誘電体部材４０として、絶縁体層とは異なる屈折率および誘電率を有する誘電体を用いることで実現できる。特に、絶縁体層よりも高い屈折率を有する誘電体を用いて導光部４１を構成することは、絶縁体層と導光部４１との間に全反射を生じさせることができるので好適である。例えば、誘電体部材４０を構成する誘電体としては、ポリイミドやアクリル、シロキサンなどの樹脂や窒化シリコンや酸窒化シリコン、酸化シリコンなどのシリコン化合物を用いることができる。あるいは、導光部４１に入射した光は、導光部４１と層間絶縁膜２０の間に設けられた領域と導光部４１との界面における反射によって光電変換部１１１に導かれる。上記領域を構成する物質としては、気体やポーラス材料など、導光部４１を構成する誘電体より低い屈折率を有する材料や金属光沢を有する金属材料が挙げられる。金属光沢による金属反射を用いる場合には、誘電体部材４０の屈折率は、誘電体部材４０を囲む絶縁体層の屈折率と異ならなくてもよい。誘電体部材４０の誘電率が層間絶縁膜２０の少なくとも一部の絶縁体層（例えば絶縁体層２１、２２、２３、２４、２５）の誘電率よりも高くてもよい。
層間絶縁膜２０の上には、複数の導光部４１を連結する連結部４２が設けられている。導光部４１と連結部４２は同じ材料で構成された誘電体であり、導光部４１と連結部４２が一体となった誘電体部材４０が複数の画素に渡って連続的に配置されている。連結部４２を無くして、各々が導光部４１をなす複数の誘電体部材４０を画素毎に孤立して配置することもできる。
画素回路領域１においては、受光画素領域１０１に加えて、第１基準画素領域１０２におよび第２基準画素領域１０３にも導光部４１と同じ誘電体で構成されたダミー導光部４１１が配されている。第１基準画素領域１０２と第２基準画素領域１０３のダミー導光部４１１は導光部４１と同じ深さまで設けられている。そのため、ダミー導光部４１１は、受光画素領域１０１の導光部４１が貫通する絶縁体層をすべて貫通している。本来、導光する必要のない第１基準画素領域１０２や第２基準画素領域１０３にダミー導光部４１１を設けることで、信号処理に用いる参照信号のノイズレベルをより受光画素領域１０１のノイズレベルに近似することができる。
本実施形態においては、画素回路領域１に加えて、中間領域３にも導光部４１と同じ誘電体で構成されたダミー導光部４１３が設けられている。中間領域３のダミー導光部４１３は導光部４１と同じ深さまで設けられている。そのため、ダミー導光部４１３は、画素回路領域１の導光部４１が貫通する絶縁体層をすべて貫通している。このように、画素回路領域１および中間領域３には、任意の絶縁体層を貫通する誘電体部材４０が位置している。
導光部４１およびダミー導光部４１１、４１３はそれぞれ、次のような工程を経て形成される。まず、層間絶縁膜２０にその複数の絶縁体層を貫通する孔を複数形成する。誘電体部材４０は、その孔に誘電体材料を埋め込むことで形成される。孔に埋め込まれた誘電体部材４０の上面には、必要に応じて平坦化処理が施される。
誘電体部材４０の上には、第５絶縁体層２５が設けられている。第５絶縁体層２５はパッシベーション膜２６と誘電体部材４０の間に位置する。第５絶縁体層２５はパッシベーション膜２６よりも低い屈折率を有しており、パッシベーション膜２６から第５絶縁体層２５へ入射した光は、スネルの法則に従って集光されて誘電体部材４０に入射する。
透光部５０は、第１平坦化層５１、カラーフィルタ層５２、第２平坦化層５３、トップレンズ層５４を含む。カラーフィルタ層５２は複数色のカラーフィルタがベイヤー方式などで配列されたマルチカラーフィルタ層であるが、モノクロフィルタ層であってもよい。第１平坦化層５１および第２平坦化層５３は、例えば樹脂層で構成される。
次に、撮像装置１０００の平面構造を、詳細に説明する。
図４（ａ）は、撮像装置１０００の第１実施形態に関する、図１（ａ）において点線Ｅで囲んだ区域の、素子分離層１２および電極層１３の平面レイアウトの一例である。
図４（ａ）において、素子分離層１２の開口から露出した半導体層１１（活性領域）を斜線のハッチングで示している。また、電極層１３を半導体層１１のハッチングとは異なる向きの斜線のハッチングで示している。電極層１３と半導体層１１とが重なる部分は、互いに異なる向きの斜線が交差するようなハッチングで示している。電極層１３と半導体層１１とが重なる部分は、トランジスタのチャネルが形成される部分でありうる。
図４（ａ）には、半導体層１１、電極層１３および第１配線層３１のいずれか２つを相互に接続するコンタクトの位置を示している。コンタクトの位置は、図３（ａ）に示した導電体部材１５の位置に対応して設けられている。コンタクトは、基準コンタクト１５０と、基準コンタクト１５０以外の非基準コンタクト１５１に区別できる。基準コンタクト１５０は、半導体層１１に接続され、基準電位を半導体層１１に供給するコンタクトである。非基準コンタクト１５１は、トランジスタのソース・ドレインに接続された第１種コンタクトと、トランジスタのゲートに接続された第２種コンタクトを含む。また、非基準コンタクト１５１は、半導体層１１と電極層１３とを、第１配線層３１を経由せずに直接的に接続する第３種コンタクトを含む。この第３種コンタクトは、いわゆるシェアードコンタクトである。
画素回路領域１において半導体層１１に基準電位を付与するための基準コンタクト１５０は、少なくとも中間領域３に設けることができる。基準電位は、ウェル電位やボディ電位とも呼ばれ、典型的には接地電位であるが正電位または負電位であってもよい。図４（ａ）に示すように、画素回路領域１を囲む中間領域３に基準コンタクト１５０を多数設けることで、画素回路領域１の周囲に基準コンタクト１５０を多数設けることができる。そのため、画素回路領域１の中央部と周辺部とでの基準電位に違いが生じることを抑制して、シェーディングを低減することができる。
ここで、基準コンタクト１５０は、図３（ａ）、（ｂ）に示すように、中間領域３の絶縁膜を貫通して設けられたコンタクトプラグがなどの導電体部材１５が、半導体層１１と接続することによって形成される。そのような導電体部材１５に基準電位を供給する配線を接続することで基準コンタクト１５０を設けることができる。ここでは、図３（ａ）、（ｂ）に示すように、遮光体として広範囲に渡って広がる第３配線層３３を配線として用い、第２配線層３２および第１配線層３１を介して、基準電位を導電体部材１５に付与している。
なお、画素回路領域１にも基準コンタクト１５０を設けることができる。しかしながら、基準コンタクト１５０はノイズ源となりうるため、画素回路領域１の基準コンタクト１５０の数は少ない方がよい。例えば３個以上の画素に１個の割合で基準コンタクト１５０を設けるとよい。このことは、赤色、緑色、青色などの３原色の光をそれぞれ受光する３種類の画素に対して、少なくともいずれか２種類の画素の近傍には対応する基準コンタクト１５０が設けられないことを意味しうる。例えば、第１の波長の光を受光する画素Ｂから、当該画素Ｂに最近接する基準コンタクト１５０までの距離をＬＢとする。第２の波長の光を受光する画素Ｇから、当該画素Ｇに最近接する基準コンタクト１５０までの距離をＬＧとする。第３の波長の光を受光する画素Ｒから、当該画素Ｒに最近接する基準コンタクト１５０までの距離をＬＲとする。ここで、画素Ｒと画素Ｇと画素Ｂは互いに隣り合うものとする。互いに隣り合う３個以上の画素に１個の割合で基準コンタクト１５０を設けると、ＬＢ＜ＬＲおよびＬＢ＜ＬＧを満たし得る。ＬＢ＝０であってもよい。
また、４個以上の画素に１個の割合で基準コンタクト１５０を設けることがより好ましい。例えば、第２の波長の光を受光する画素Ｇ１に最近接する基準コンタクト１５０までの距離をＬＧ１、第２の波長の光を受光する画素Ｇ２に最近接する基準コンタクト１５０までの距離をＬＧ２とする。画素Ｒと画素Ｇ１と画素Ｇ２と画素Ｂは互いに隣り合うものとする。互いに隣り合う４個以上の画素に１個の割合で基準コンタクト１５０を設けると、ＬＢ＜ＬＧ１、ＬＢ＜ＬＧ２およびＬＢ＜ＬＲを満たし得る。これは、ベイヤー配列を成す２×２の画素配列の範囲内には、対応する基準コンタクト１５０が１個しか設けられないことを意味しうる。
さらに、５個以上の画素に１個の割合で基準コンタクト１５０を設けることがより好ましく、８個以上の画素に１個の割合で基準コンタクト１５０を設けることがより好ましい。さらには、１０〜１０００画素に一つの割合で基準コンタクト１５０を配置するとよい。Ｍ個の画素に１個の割合で基準コンタクト１５０を設けることは、画素回路領域１における基準コンタクト１５０の数をＭＲＣ、画素回路領域１に設けられた画素の数をＭＰとして、ＭＲＣ／ＭＰが１／Ｍと一致するか、１／Ｍに近似できることを意味する。つまり、画素回路領域１における基準コンタクト１５０の数は画素回路領域１に設けられた画素の数の１／Ｍ以下である。Ｍは３以上であることが好ましく、５以上、４以上、８以上、１０以上、１０００以下で有り得る。つまり、画素回路領域１における基準コンタクト１５０の数は画素回路領域１に設けられた画素の数の１／３以下ありうる。もちろん、Ｍ＝１、２であってもよい。
一方、中間領域３では画素回路領域１における基準コンタクト１５０の密度よりも高い密度で基準コンタクト１５０を配置することが好ましい。
中間領域３と画素回路領域１での基準コンタクト１５０の密度の違いは、電極層１３で構成された部材の数ＮＥＬに対する基準コンタクト１５０の数ＮＲＣの比ＮＲＣ／ＮＥＬで比較することができる。さらに、中間領域３におけるダミー電極の数ＮＥＬ３に対する基準コンタクト１５０の数ＮＲＣ３の比をＮＲＣ３／ＮＥＬ３とし、画素回路領域１における電極の数ＮＥＬ１に対する基準コンタクト１５０の数ＮＲＣ１の比をＮＲＣ１／ＮＥＬ１とする。ＮＲＣ３／ＮＥＬ３がＮＲＣ１／ＮＥＬ１よりも大きくなるようにすることができる。電極層１３の占有率が中間領域３と画素回路領域１とで類似している場合にＮＲＣ３／ＮＥＬ３＞ＮＲＣ１／ＮＥＬ１を満たすことは、基準コンタクト１５０の密度を画素回路領域１よりも中間領域３で高くすることを意味しうる。電極層１３の占有率が中間領域３と画素回路領域１とで類似している場合とは、上述したように、中間領域３における電極層１３の占有率が画素回路領域１における電極層１３の占有率の０．５倍以上１．５倍以下の場合である。第１実施形態では、４画素に１つの割合で基準コンタクト１５０が設けられているから、画素回路領域１の４画素分の区域において、ゲート電極の数ＮＥＬ１＝１２であり、ＮＲＣ１＝１、ＮＲＣ１／ＮＥＬ１＝１／１２である。一方、中間領域３の同じ面積の区域において、ダミー電極の数ＮＥＬ３＝１２であり、ＮＲＣ３＝４６、ＮＲＣ１／ＮＥＬ１＝４６／１２である。したがって、ＮＲＣ３／ＮＥＬ３＞ＮＲＣ１／ＮＥＬ１を満たす。
このように、中間領域３の基準コンタクト１５０を画素回路領域１の基準コンタクト１５０よりも高密度で配する一方で、中間領域３の導電体部材１５を画素回路領域１の導電体部材１５と同程度の密度で配することが好ましい。画素回路領域１には基準コンタクト１５０以外に非基準コンタクト１５１が設けられる。例えば、１つの光電変換部に対応する信号生成部では、基準コンタクト１５０以外に５つの非基準コンタクト１５１が用いられる。トランジスタを設ける必要のない中間領域３では、非基準コンタクト１５１の占有面積を中間領域３では信号生成部における５つ分のコンタクトの占有面積の少なくとも一部を、基準コンタクト１５０に置き換えることが可能となる。
画素回路領域１においては、画素の各々に対応して導光部４１が設けられる。そのため、少なくとも受光画素領域１０１においては、受光画素１０１０の数と導光部４１の数は一致し得る。第１基準画素領域１０２および第２基準画素領域１０３の全てにダミー導光部４１１を設けるならば、画素回路領域１に設けられた導光部４１、４１１の数ＭＬはＭＰに一致する。つまり、画素回路領域１における基準コンタクト１５０の数は画素回路領域１における導光部の数よりも小さい。一方、中間領域３における基準コンタクト１５０の数は中間領域３におけるダミー導光部４１３の数よりも大きくできる。なぜなら、信号源となる画素が設けられていない中間領域３では、ノイズ源となり得る基準コンタクト１５０を多数設けても、画素回路からの出力信号への影響が小さいからである。
図４（ｂ）は、撮像装置１０００の第１実施形態に関する、図１（ａ）において点線Ｅで囲んだ区域の、第１配線層３１および第２配線層３２の平面レイアウトの一例である。
図４（ｂ）において、第１配線層３１を斜線のハッチングで示している。また、第２配線層３２を第１配線層３１のハッチングとは異なる向きの斜線のハッチングで示している。第１配線層３１と第２配線層３２とが重なる部分は、互いに異なる向きの斜線が交差するようなハッチングで示している。このように第１配線層３１と第２配線層３２とが重なる部分は、第１配線層３１と第２配線層３２とが接続される部分でありうる。
図４（ｂ）には、第１配線層３１と第２配線層３２とを接続するビアの位置を示している。ビアの位置は、第１配線層３１と第２配線層３２とを接続するビアプラグの位置に対応する。図４（ｂ）には、半導体層１１または電極層１３と第１配線層３１とを接続するコンタクトの位置も示している。
図４（ａ）におけるコンタクトと、図４（ｂ）におけるコンタクトの位置はそれぞれ対応しており、このコンタクトの対応関係から配線層３１、３２と素子分離層１２および電極層１３との位置関係を理解することが可能である。
ここで導光部４１やダミー導光部４１１、４１３を構成する、絶縁体層を貫通する誘電体部材４０の画素回路領域１における占有率をＤＬＧ１とし、誘電体部材４０の中間領域３における占有率をＤＬＧ３とする。この場合、特定部材は誘電体部材４０であり、非特定層は導光部４１が貫通している絶縁体層に該当する。
上記ＤＬＧ１、ＤＬＧ３に関して、
０．５０≦ＤＬＧ３／ＤＬＧ１≦１．５０・・・（６ａ）
の関係を満足することが好ましい。さらに、
０．９０≦ＤＬＧ３／ＤＬＧ１≦１．１０・・・（６ｂ）
の関係を満足することがより好ましい。
また、導光部４１やダミー導光部４１１、４１３を構成する誘電体部材４０の画素回路領域１における平面レイアウトと、中間領域３における平面レイアウトとの一致率は、５０％以上であることが好ましい。これらの一致率は７５％以上であることがより好ましく、一致率が９０％以上であるとさらに好ましく、一致率が１００％であることが最も好ましい。
撮像装置１０００の参考形態にかかる断面、平面構造について説明する。図７（ａ）は、撮像装置１０００の参考形態に関する図１のＡ−Ｂ線における断面図であり、図３（ａ）に対応している。図７（ｂ）は、撮像装置１０００の参考形態に関する図１のＣ−Ｄ線における断面図であり、図３（ｂ）に対応している。図８（ａ）は、撮像装置１０００の参考形態に関する図１（ａ）において点線Ｅで囲んだ区域の、素子分離層１２および電極層１３の平面レイアウトの一例である。図８（ｂ）は、撮像装置１０００の参考形態に関する、図１（ａ）において点線Ｅで囲んだ区域の、第１配線層３１および第２配線層３２の平面レイアウトの一例である。第１実施形態と共通の部材には共通の符合をつけており、詳細な説明を省略する。
図７（ａ）、（ｂ）および図８（ａ）、（ｂ）に示した参考形態では、周辺回路領域２および中間領域３には、誘電体部材４０が設けられておらず、ＤＬＧ２＝０％、ＤＬＧ３＝０％であり、当然、画素回路領域１における占有率と類似の関係にもない。これは、誘電体部材４０を構成する誘電体材料を層間絶縁膜２０に形成された孔に埋め込む際に、画素回路領域１と周辺回路領域２とで誘電体材料の上面に大きな高低差が生じることを意味する。誘電体材料の上面に生じた高低差は、リフロー法やエッチバック法、ＣＭＰ法などの平坦化処理を施しても、完全に解消することが難しい。
したがって、結果として、図７（ａ）、（ｂ）に示すように、誘電体部材４０の上面には傾斜が生じる。このような傾斜が生じると、様々な要因により、画素回路領域１の中央部に位置する画素回路と周辺部に位置する画素回路とで、出力信号に差が生じる。主な要因としては例えば、絶縁体膜１４と半導体層１１との界面での反射光と、誘電体部材４０と第５絶縁体層２５との界面での反射光の干渉が、画素回路領域１の中央部と周辺部とで異なることが一因として挙げられる。あるいは、導光部４１の長さが画素回路領域１の中央部と周辺部とで異なることが一因として挙げられる。一般的な半導体製造プロセスによって生じる、画素回路領域１の中央部と周辺部とでの高低差は１００ｎｍである。しかし、可視光の干渉条件は、波長や媒質の屈折率にもよるが、４００〜６００ｎｍの波長域で１．５〜２．０の屈折率の範囲では５０〜１５０ｎｍ程度の高低差により、干渉の強弱が逆転する。そのため、画素回路領域１に設けられる層の上面の高低差は５０ｎｍ以下にすることが望ましい。さらなる高画質化のためには、画素回路領域１に設けられる層の上面の高低差は２５ｎｍ以下とすることが望まれる。
第１実施形態では、ダミー導光部４１１、４１３が設けられていることで、孔が配列された領域と孔が配列されていない領域とで、誘電体部材４０の上面に生じる段差を、受光画素領域１０１から遠ざけることができる。特に、中間領域３にダミー導光部４１３を設けることで、受光画素領域１０１と周辺回路領域２との間での、誘電体部材４０の上面の勾配を小さくすることができる。その結果、平坦性が向上する。また、第１基準画素領域１０２および第２基準画素領域１０３の平坦性も向上することで、遮光体として機能する第３配線層３３の平坦性も向上し、第３配線層３３で生じる反射光が受光画素領域１０１での迷光になることを抑制できる。
なお、周辺回路領域２にダミー導光部を設けることでも、同様の効果を得ることが可能である。しかし、周辺回路領域２には、周辺回路を動作させるための配線が密集しており、画素回路領域１と同程度の深さまでダミー導光部を設けることが困難である。仮に画素回路領域１と同様のダミー導光部を設けようとすれば、周辺回路のレイアウトの自由度を大きく損なうことになる。さらに、誘電体部材４０の誘電率が層間絶縁膜２０の誘電率よりも高い場合、誘電体部材４０を周辺回路領域３に設けると、誘電体部材４０の誘電率により、周辺回路の容量が増大し、回路の動作速度が低下する可能性もある。画素回路に比べて周辺回路は高速に動作することが求められるため、誘電率の高い誘電体部材４０を周辺回路領域２に設けることは撮像装置１０００の性能を低下させる要因となるのである。
第１実施形態では、画素回路領域１と周辺回路領域２との間に中間領域３を設けて、ここにダミー導光部４１３を設けたことにより、周辺回路のレイアウトの制約を受けずに、より平坦化に有効なダミー導光部を設けることができる。従って、第１実施形態においては、周辺回路領域２には、絶縁体層を貫通するダミー導光部を設けなくても、誘電体部材４０の十分な平坦化を達成することが可能となる。また、中間領域３には、トランジスタのような能動素子ではなく、一定の基準電位を供給し続ける基準コンタクト１５０を設けている。このようにすることで、高い誘電率を有する誘電体部材４０を設けても、撮像装置１０００の動作に大きな影響を及ぼさないようにすることができる。
特に、上述したように、画素回路領域１に設けられた特定部材としての誘電体部材４０に近い占有率で、誘電体部材４０を中間領域３にも配することで、その上層の平坦性を向上することができ、高画質な撮像を実現することができる。
なお、第１実施形態では、画素回路領域１における導光部４１のレイアウトとは異なるレイアウトで、中間領域３にダミー導光部４１３を設けている。これは、基準コンタクト１５０を形成するための導電体部材１５が誘電体部材４０に干渉することを避けるためである。これにより、シェーディングの抑制により有利となるように基準コンタクト１５０の数を増やすことができる。また、シェーディングの抑制により有利となるように基準コンタクト１５０を配置することができる。
次に、図５、図６を用いて、第２実施形態にかかる撮像装置１０００を説明する。第１実施形態と共通する点については説明を省略する。
図５は、撮像装置１０００の参考形態に関する図１のＣ−Ｄ線における断面図であり、図３（ｂ）に対応している。図６（ａ）は、撮像装置１０００の第４実施形態における、図１（ａ）において点線Ｅで囲んだ区域の、ダミー導光部４１１（または導光部４１）およびダミー導光部４１３を成す誘電体部材４０の平面レイアウトの一例である。図６（ｂ）には、第１配線層３１、第２配線層３２のレイアウトと合わせて記載している。ダミー導光部４１１、４１３を構成する誘電体部材４０の画素回路領域１における平面レイアウトと、中間領域３における平面レイアウトとのは一致している。ダミー導光部４１１（および導光部４１）とダミー導光部４１３の寸法や形状は一致しており、また、複数のダミー導光部４１１の配列ピッチと複数のダミー導光部４１３の配列ピッチは一致している。このような形態は、第１配線層３１や第２配線層３２のパターンを、画素回路領域１と中間領域３とで類似、近似、酷似あるいは一致させることで可能となる。これにより、中間領域３においてダミー導光部４１３が第１配線層３１や第２配線層３２に干渉することがない。したがって、ダミー導光部４１３の配置を、導光部４１１やダミー導光部４１３に類似、近似、酷似あるいは一致させることが可能となる。
図６（ａ）を用いて、図５にて説明した素子分離層１２、電極層１３、導電体部材１５の構成を説明する。
画素回路領域１に設けられた素子分離層１２は、半導体層１１を露出させるパターンを有している。素子分離層１２のパターンは、光電変換部１１１が設けられた活性領域を、半導体層１１に画定するための、第１種開口１２１を含む。また、素子分離層１２のパターンは、画素回路のトランジスタのソース、ドレイン、チャネルが設けられた活性領域を、半導体層１１に画定するための、第２種開口１２２を含む。第１種開口１２１は、第２種開口１２２よりも面積が大きい。なお、本例では、転送トランジスタは第１種開口１２１と第２種開口１２２で画定された活性領域にまたがって形成されている。リセットトランジスタは第２種開口１２２で確定された活性領域に形成されている。一方、増幅トランジスタは、別の画素のリセットトランジスタの活性領域を画定する第２種開口１２２で画定された活性領域に形成されている。ここでは、各画素において、第１種開口１２１と第２種開口１２２が連続して１つの開口を形成する形態を挙げた。しかし、各画素において、第１種開口と第２種開口が分離した複数の開口を含む形態でもよい。また、１つの連続した開口が複数の画素に渡って設けられていてもよい。
中間領域３に設けられた素子分離層１２は、半導体層１１を露出させるパターンを有している。素子分離層１２のパターンは、半導体層１１に第１種領域を画定する、第１種開口１２１３を含む。また、素子分離層１２のパターンは、半導体層１１に第１種領域より面積の小さい第２種領域を画定する第２種開口１２２３を有する。第２種領域より面積の小さい第３種領域を半導体層１１に画定する、第３種開口１２３３をさらに含むこともできる。
また、中間領域３における第１種開口１２１３と第２種開口１２２３の相互の位置関係は、画素回路領域１における第１種開口１２１と第２種開口１２２との相互の位置関係と類似している。本例ではこれらの位置関係は一致している。また、中間領域３には第１種開口１２１３と第２種開口１２２３からなる開口群が複数設けられている。これら開口群と画素回路領域１における開口群の相互の位置関係（配列周期）は類似している。本例ではこれらの位置関係（配列周期）は画素回路領域１と中間領域３とで一致している。
周辺回路領域２に設けられた素子分離層１２は、周辺回路を構成するトランジスタの活性領域を画定する開口１２４、１２５、１２６を含むパターンを有する。周辺回路領域２における素子分離層１２のパターンは、画素回路領域１における素子分離層１２や中間領域３における素子分離層１２のパターンとは類似しない。
画素回路領域１に設けられた電極層１３は、ゲート電極群を有し、ゲート電極群は、転送ゲート電極１３１、増幅ゲート電極１３２およびリセットゲート電極１３３を含む。増幅ゲート電極１３２は増幅トランジスタのゲート電極、リセットゲート電極１３３はリセットトランジスタのゲート電極である。ゲート電極群が画素回路領域１に複数設けられている。これらのゲート電極群が、画素回路領域１において光電変換部毎に信号生成部を構成している。
中間領域３に設けられた電極層１３は、第１種ダミー電極１３１３、第２種ダミー電極１３２３、第３種ダミー電極１３３３を構成している。第１種ダミー電極１３１３は画素回路領域１の転送ゲート電極１３１と類似した形状を有している。なお、第１種ダミー電極１３１３は図３（ａ）にも示している。図６（ａ）に示すように、本例、第１種ダミー電極１３１３の形状と転送ゲート電極１３１の形状は一致する（合同である）。第２種ダミー電極１３２３は画素回路領域１の増幅ゲート電極１３２と類似した形状を有している。本例では、第２種ダミー電極１３２３の形状と増幅ゲート電極１３２の形状は一致する（合同である）。本例では、第３種ダミー電極１３３３の形状とリセットゲート電極１３３の形状は一致する（合同である）。また、中間領域３における第１〜３種ダミー電極１３１３、１３２３、１３３３の相互の位置関係は、画素回路領域１におけるゲート電極１３１、１３２、１３３との相互の位置関係と類似している。本例ではこれらの位置関係は一致している。また、中間領域３には第１〜３種ダミー電極１３１３、１３２３、１３３３からなるダミー電極群が複数設けられている。これら複数のダミー電極群と複数のゲート電極群の相互の位置関係は類似している。本例ではこれらの位置関係は一致している。
周辺回路領域２に設けられた電極層１３は、周辺回路を構成するトランジスタのゲート電極１３４を構成している。ゲート電極１３４は例えばＣＭＯＳ回路のゲートを構成する。ゲート電極１３４は、ＮＭＯＳトランジスタのゲート電極とＰＭＯＳトランジスタのゲート電極と、これらを接続する配線と、を兼ねた一体的な部材として形成することもできる。また周辺回路領域２にける電極層１３は画素回路領域１や中間領域３と、異なった構造を有していてもよい。例えば、周辺回路領域２にける電極層１３は、下部がポリシリコンで、上部がシリサイドで構成されたポリサイド構造を有していてもよい。
次に、図６（ｂ）を用いて、図５にて説明した配線層３１、３２の構成を説明する。
まずは、画素回路領域１における導電体層の構成を説明する。第１配線層３１および第２配線層３２は、画素回路領域１を横断するグローバル配線を構成する。画素回路領域１のグローバル配線としては、各々が行方向に延長する転送線３１１およびリセット線３１２が挙げられる。また、各々が列方向に延長する基準線３２１、奇数列出力線３２２、電源線３２３および偶数列出力線３２４が挙げられる。電源線と基準線を除く、転送線３１１、リセット線３１２、奇数列出力線３２２および偶数列出力線３２４を信号線と総称する。
転送線３１１は画素回路領域１において転送ゲートのＯＮとＯＦＦを制御する転送信号（ＴＸ）を伝達する。リセット線３１２は画素回路領域１においてリセットトランジスタのＯＮとＯＦＦを制御するためのリセット信号（ＲＳ）を伝達する。基準線３２１は画素回路領域１において半導体層１１に付与される基準電位（ＧＮＤ）を伝達する。奇数列出力線３２２３は奇数列の画素信号生成部からの信号（ＰＸ１）を伝達する。電源線３２２は半導体層１１に付与される電源電位（ＶＤＤ）を伝達する。偶数列出力線３２４は偶数列の画素の信号生成部からの信号（ＰＸ２）を伝達する。
画素回路領域１において、グローバル配線である転送線３１１およびリセット線３１２は主に第１配線層３１で構成されている。また、画素回路領域１において、グローバル配線である基準線３２１、奇数列出力線３２２、電源線３２３および偶数列出力線３２４は主に第２配線層３２で構成されている。画素回路領域１には第２配線層３１で構成されたグローバル配線を半導体層１１と接続するためのローカル配線が第１配線層３１で構成されている。
第１配線層３１で構成されたグローバル配線（行配線）は、転送線３１１およびリセット線３１２が蛇行形状であり、両者は画素に対して略対称形を有している。また、第１配線層３１で構成されたグローバル配線は、転送線３１１とリセット線３１２がこの順で繰り返し配列された位置関係になっている。
第２配線層３２で構成されたグローバル配線は、基準線３２１、奇数列出力線３２２および偶数列出力線３２４が略直線状であり、電源線３２３が蛇行形状である。基準線３２１と奇数列出力線３２２と電源線３２３と偶数列出力線３２４とがこの順で繰り返し配列された位置関係になっている。
次に、周辺回路領域２における配線層の構成を説明する。周辺回路領域２では、転送線３１１およびリセット線３１２は、画素回路領域１と同様に第１配線層３１で構成されている。垂直駆動回路において行毎に設けられた回路のローカル配線３１３には第１配線層３１が用いられている。これら行毎に設けられた回路を接続するグローバル配線３２６、３２７には第２配線層３２が用いられている。
周辺回路領域２では、基準線３２１に接続する基準線３１６、奇数列出力線３２２に接続する奇数列出力線３１７、電源線３２３に接続する電源線３１８、および、偶数列出力線３２４に接続する偶数列出力線３１９が設けられている。基準線３１６、奇数列出力線３１７、電源線３１８および偶数列出力線３１９は、画素回路領域１とは異なり、第１配線層３１で構成されている。また、信号処理回路において列毎に設けられた回路のローカル配線３１４には第１配線層３１が用いられている。これら列毎に設けられた回路を接続するグローバル配線３２８には第２配線層３２が用いられている。
次に、中間領域３における、第１配線層３１や第２配線層３２などの導電体層の構成を説明する。ここで、中間領域３を、画素回路領域１と水平駆動回路との間の部分である左部領域３０１と、は、画素回路領域１と垂直駆動回路との間の部分である下部領域３０２とに分けて説明する。
左部領域３０１には、垂直駆動回路からの信号（ＴＸ、ＲＳ）を伝送するために、転送線３１１、リセット線３１２が延在している。中間領域３では、画素回路領域１と同様に、転送線３１１やリセット線３１２は第１配線層３１で構成されている。なお、第１実施形態においては、左部領域３０１の転送線３１１およびリセット線３１２は、画素回路領域１のような蛇行形状ではなく、直線形状になっている点が第２実施形態と異なる。
また、左部領域３０１には、各々が列方向に延長して中間領域３を横断するグローバル配線として、第１種基準線３２１３、第２種基準線３２２３、第３種基準線３２３３および第４種基準線３２４３の４種類の基準線が設けられている。第１種基準線３２１３と第２種基準線３２２３と第３種基準線３２３３と第４種基準線３２４３は、それぞれ、図３（ａ）、（ｂ）の断面図で示した第２配線層３２で構成されている。
第１種基準線３２１３は画素回路領域１の基準線３２１と類似の形状および等価な位置関係で設けられている。第２種基準線３２２３は画素回路領域１の奇数列出力線３２２と類似の形状および等価な位置関係で設けられている。第３種基準線３２３３は画素回路領域１の電源線３２３と類似の形状および等価な位置関係で設けられている。第４種基準線３２４３は画素回路領域１の偶数列出力線３２４と類似の形状および等価な位置関係で設けられている。具体的には、第１種基準線３２１３と第２種基準線３２２３と第４種基準線３２４３は直線形状で、第３種基準線３２３３は蛇行形状である。そして、第１種基準線３２１３と第２種基準線３２２３と第３種基準線３２３３と第４種基準線３２４３がこの順で配列された位置関係になっている。そのため、画素回路領域１と中間領域３では、第２配線層３２の密度は類似しており、第２配線層３２の平面レイアウトも類似している。
中間領域３において、第２配線層３２で構成された第１種基準線３２１３と第２種基準線３２２３は、それぞれ、周辺回路領域２において、第１配線層３１で構成された第１種基準線３２６２と第２種基準線３２７２に接続されている。中間領域３において、第２配線層３２で構成された第３種基準線３２３３と第４種基準線３２４３は、それぞれ、周辺回路領域２において、第１配線層３１で構成された第３種基準線３２８２と第４種基準線３２９２に接続されている。
第１種基準線３２１３、第２種基準線３２２３、第３種基準線３２３３および第４種基準線３２４３は、いずれも中間領域３の左部領域３０１において半導体層１１に基準電位を付与するための基準信号（ＧＮＤ）を伝達する。
下部領域３０２には、水平駆動回路からの信号（ＧＮＤ、ＶＤＤ、ＰＸ１、ＰＸ２）を伝送するために、基準線３２１、奇数列出力線３２２、電源線３２３および偶数列出力線３２４が延在している。中間領域３では、画素回路領域１と同様に、基準線３２１、奇数列出力線３２２、電源線３２３および偶数列出力線３２４第２配線層３２で構成されている。第２実施形態においては、下部領域３０２の電源線３２３は、画素回路領域１と同様に蛇行形状になっている。
下部領域３０２において第２配線層３２で構成された基準線３２１と奇数列出力線３２２は、それぞれ、周辺回路領域２において第１配線層３１で構成された基準線３１６と奇数列出力線３１７に接続されている。下部領域３０２において第２配線層３２で構成された電源線３２３と偶数列出力線３２４は、それぞれ、周辺回路領域２において電源線３１８と偶数列出力線３１９に接続されている。
また、下部領域３０２には、各々が行方向に延長して中間領域３を縦断するグローバル配線として、第５種基準線３１１３および第６種基準線３１２３の２種類の基準線が設けられている。第５種基準線３１１３は、画素回路領域１の転送線３１１の間隔と等価な間隔で設けられており、第６種基準線３１２３は、画素回路領域１のリセット線３１２の間隔と等価な間隔で設けられている。画素回路領域１において転送線３１１およびリセット線３１２が蛇行形状であるのに対し、第５種基準線３１１３および第６種基準線３１２３は直線形状である。
第５種基準線３１１３および第６種基準線３１２３は、いずれも中間領域３の下部領域３０２において半導体層１１を基準電位にするための基準信号（ＧＮＤ）を伝達する。
次に、その他の構成について説明を行う。図５、図６に示すように、画素回路領域１および中間領域３には、絶縁体からなる素子分離層１２が位置している。中間領域３における素子分離層１２はダミー部材として用いることができる。ここで素子分離層１２の画素回路領域１における占有率をＤＦＬ１とし、素子分離層１２の中間領域３における占有率をＤＦＬ３とする。特定層は素子分離層１２であり、非特定層は半導体層１１に該当する。例えばＤＦＬ１は２０％である。本例では、上記ＤＦＬ１、ＤＦＬ３に関して、０．９≦ＤＦＬ３／ＤＦＬ１≦１．１の関係を満足している。
また、画素回路領域１および中間領域３には、電極層１３が位置している。中間領域３における電極層１３はダミー部材として用いることができる。ここで電極層１３の画素回路領域１における占有率をＤＥＬ１とし、電極層１３の中間領域３における占有率をＤＥＬ３とする。この場合、特定層は電極層１３であり、非特定層は絶縁体膜１４に該当する。例えばＤＥＬ１は２５％である。本例ではＤＥＬ１、ＤＥＬ３に関して０．９≦ＤＥＬ３／ＤＥＬ１≦１．１の関係を満足している。
また、画素回路領域１および中間領域３には、複数の導電体部材１５が位置している。ここで導電体部材１５の画素回路領域１における占有率をＤＣＰ１とし、導電体部材１５の中間領域３における占有率をＤＣＰ３とする。この場合、特定部材は導電体部材１５であり、非特定層は絶縁体膜１４に該当する。本例では、上記ＤＣＰ１、ＤＣＰ３に関して、０．８≦ＤＣＰ３／ＤＣＰ１≦１．２の関係を満足している。
また、画素回路領域１および中間領域３には、第１配線層３１が位置している。中間領域３における第１配線層３１は画素回路と周辺回路とを接続する配線として用いることができる。ここで第１配線層３１の画素回路領域１における占有率をＤＭ１１とし、第１配線層３１の中間領域３における占有率をＤＭ１３とする。この場合、特定層は第１配線層３１であり、非特定層は第２絶縁体層２２に該当する。例えばＤＭ１１は２５％である。本例では、上記ＤＭ１１、ＤＭ１３に関して、０．８≦ＤＣＰ３／ＤＣＰ１≦１．２の関係を満足している。
また、画素回路領域１および中間領域３には、第２配線層３２が位置している。中間領域３における第２配線層３２は画素回路と周辺回路とを接続する配線として用いることができる。ここで第２配線層３２の画素回路領域１における占有率をＤＭ２１とし、第２配線層３２の中間領域３における占有率をＤＭ２３とする。この場合、特定層は第２配線層３２であり、非特定層は第３絶縁体層２３に該当する。例えばＤＭ２１は２０％である。本例では、上記ＤＭ２１、ＤＭ２３に関して、０．８≦ＤＭ２３／ＤＭ２１≦１．２の関係を満足している。
このように、素子分離層１２、電極層１３、第１配線層３１および第２配線層３２は、画素回路領域１と中間領域３との密度差を小さくする対象である特定層でありうる。また、導電体部材１５も同様に画素回路領域１と中間領域３との密度差を小さくすることが好ましい。そのためには、上述したように特定層としての各層の占有率が、画素回路領域１と中間領域３とで、類似、近似、酷似あるいは一致していることが好ましい。さらに、特定層としての各層の画素回路領域１におけるパターンと中間領域３におけるパターンの一致率が、類似、近似、酷似あるいは一致していることが好ましい。
素子分離層１２、電極層１３、第１配線層３１および第２配線層３２を特定層とすることとで、これら特定層と同じ高さに位置する非特定層、あるいは、特定層の上層の平坦性を向上することが可能となる。これに対して、以下の参考形態で説明するように、特定層の占有率が画素回路領域１と中間領域３とで、大きく異なる場合には、特定層と同じ高さに位置する非特定層、あるいは、非特定層の上層の平坦性が低下する。
図７（ａ）、（ｂ）および図８（ａ）、（ｂ）に示した参考形態では、中間領域３には、素子分離層１２が設けられておらず、ＤＦＬ３≒０であり、画素領域１における占有率と類似の関係にない。また、中間領域３には、電極層１３が設けられておらず、ＤＥＬ３≒０であり、画素領域１における占有率と類似の関係にない。また、中間領域３には、導電体部材１５が画素領域１よりも高密度に設けられており、例えば、ＤＣＰ３／ＤＣＰ１＞１．５となり、画素領域１における占有率と類似の関係にない。
このように、画素領域１に比べて中間領域３で素子分離層１２および／または電極層１３が低密度であると、それらと同レベルあるいは上層に形成される絶縁体膜１４の上面が中間領域３よりも画素領域１において高くなり、傾斜が生じうる。これは、素子分離層１２や電極層１３の上面が半導体層１１の表面よりも高いためである。このような絶縁体膜１４の傾斜は、絶縁体膜１４にリフロー法やエッチバック法、ＣＭＰ法などの平坦化処理を施しても、完全に解消することが難しい。また、画素領域１に比べて中間領域３で導電体部材１５が高密度であると、それらと同レベルあるいは上層に形成される絶縁体膜１４の上面が中間領域３よりも画素領域１において高くなりがちである。これは、絶縁体膜１４に形成されたコンタクトホールに埋め込む、タングステンなどの導電体部材１５の材料をＣＭＰ法で除去する際に、コンタクトホールの密度の高いところで、エロージョンが生じやすいためである。当然、このように上面が傾斜した絶縁体膜１４の上方に成膜される絶縁体層も、その傾斜に応じて傾斜した上面を有してしまう。
また、中間領域３には、第１配線層３１が画素領域１よりも高密度に設けられている。具体的には、下部領域３０２に設けられた第１配線層３１、および、下部領域３０２の第１配線層３１と同様に、中間領域３の上部領域に設けられた第１配線層３１が、中間領域３における第１配線層３１の占有率を高くする要因となっている。例えばＤＭ１３＝４０％であり、ＤＭ１３／ＤＭ１１＝１．６となるため画素領域１における占有率と類似の関係にない。また、中間領域３には、第２配線層３２が画素領域１よりも高密度に設けられており、例えばＤＭ２３＝８０％であり、ＤＭ２３／ＤＭ２１＝４．０となるため画素領域１における占有率と類似の関係にない。
ここで、第１配線層３１および／または第２配線層３１がアルミニウム層である場合について説明する。アルミニウム層が画素領域１に比べて中間領域３で高密度であると、そのアルミニウム層を覆って、アルミニウム層と同レベルあるいは上層に形成される絶縁体層の上面が画素領域１よりも中間領域３において高くなり、傾斜が生じうる。これは、エッチング法によってパターニングされるアルミニウム層の上面が、下層の絶縁体層の表面よりも高いためである。このようなアルミニウム層を覆う絶縁体層の傾斜は、その絶縁体層にリフロー法やエッチバック法、ＣＭＰ法などの平坦化処理を施しても、完全に解消することが難しい。
また、第１配線層３１および／または第２配線層３１が銅層である場合について説明する。銅層が画素領域１に比べて中間領域３で高密度であると、その銅層を覆って、銅層と同レベルあるいは上層に形成される絶縁体層の上面が画素領域１よりも中間領域３において低くなり、傾斜が生じ得る。これは、ダマシン法によってパターニングされる銅層の上面が、配線密度の高いところで、エロージョンが生じやすいためである。このような銅層を覆う絶縁体層の傾斜は、その絶縁体層にリフロー法やエッチバック法、ＣＭＰ法などの平坦化処理を施しても、完全に解消することが難しい。
したがって、結果として、図８（ａ）、（ｂ）に示すように、絶縁体膜１４や層間絶縁膜２０の各絶縁体層の上面には傾斜が生じる。このような傾斜が生じると、様々な要因により、画素領域１の中央部と周辺部とで、出力信号に差が生じる。主な要因としては例えば、絶縁体膜１４と半導体層１１との界面での反射光と、層間絶縁膜２０とパッシベーション膜２６との界面での反射光の干渉が、画素領域１の中央部と周辺部とで異なることが一因として挙げられる。一般的な半導体製造プロセスによって生じる、画素領域１の中央部と周辺部とでの高低差は１００ｎｍである。しかし、可視光の干渉条件は、波長や媒質の屈折率にもよるが、４００〜６００ｎｍの波長域で１．５〜２．０の屈折率の範囲では５０〜１５０ｎｍ程度の高低差により、干渉の強弱が逆転する。そのため、画素領域１に設けられる層の上面の高低差は５０ｎｍ以下にすることが望ましい。さらなる高画質化のためには、画素領域１に設けられる層の上面の高低差は２５ｎｍ以下とすることが望まれる。
このような構成に対して、上述したように、画素領域１に設けられた特定層に近い占有率で、特定層を中間領域３にも配することで、その上層の平坦性を向上することができ、高画質な撮像を実現することができる。
１１ 半導体層
１２ 素子分離層
１３ 電極層
１４ 絶縁体膜
１５ 導電体部材
１５０ 基準コンタクト
１５１ 非基準コンタクト
３１ 第１配線層
３２ 第２配線層
４０ 誘電体部材４０
１０００ 撮像装置

Claims (20)

  1. 画素回路が行列状に配された画素回路領域と、
    前記画素回路領域の周辺に位置し周辺回路が配された周辺回路領域と、を備える撮像装置であって、
    前記画素回路領域と前記周辺回路領域との間に位置して、前記画素回路領域および前記周辺回路領域と境界を成す中間領域をさらに備え、
    前記画素回路領域には複数の導光部が設けられており、前記中間領域には複数のダミーの導光部と各々が前記画素回路の基準電位を供給するための複数のコンタクトとが設けられていることを特徴とする撮像装置。
  2. 前記画素回路領域、前記周辺回路領域および前記中間領域には、それぞれ半導体層と、前記半導体層の上に位置する絶縁体層が設けられており、
    前記複数の導光部および前記複数のダミーの導光部の各々は、前記絶縁体層を貫通する誘電体部材である、請求項１に記載の撮像装置。
  3. 画素回路が行列状に配された画素回路領域と、
    前記画素回路領域の周辺に位置し周辺回路が配された周辺回路領域と、を備える撮像装置であって、
    前記画素回路領域と前記周辺回路領域との間に位置して、前記画素回路領域および前記周辺回路領域と境界を成す中間領域をさらに備え、
    前記画素回路領域、前記周辺回路領域および前記中間領域には、それぞれ半導体層と、前記半導体層の上に位置する絶縁体層が設けられており、
    前記中間領域には、各々が前記画素回路の基準電位を供給するための複数のコンタクトが設けられており、
    前記画素回路領域および前記中間領域のそれぞれには、各々が前記絶縁体層を貫通する複数の誘電体部材が設けられていることを特徴とする撮像装置。
  4. 前記半導体層の受光面に沿った平面内において、前記中間領域に位置する前記誘電体部材の、前記中間領域の総面積に対する面積占有率は、前記画素回路領域における前記誘電体部材の前記画素回路領域の総面積に対する面積占有率の０．５倍以上１．５倍以下である、請求項２または３に記載の撮像装置。
  5. 前記半導体層の受光面に沿った平面内において、前記複数の画素回路の少なくとも１つの画素回路を包含する前記画素回路領域の区域を第１の区域とし、前記第１の区域の輪郭と合同な輪郭を有する前記中間領域の区域を第２の区域として、
    前記第１の区域および前記第２の区域には前記誘電体部材が位置し、前記第２の区域における前記誘電体部材のパターンと前記第１の区域における前記誘電体部材のパターンとの一致率は５０％以上である、請求項２乃至４のいずれか１項に記載の撮像装置。
  6. 前記誘電体部材の誘電率は前記絶縁体層の誘電率よりも高い、請求項２乃至５のいずれか１項に記載の撮像装置。
  7. 前記画素回路領域、前記周辺回路領域および前記中間領域には、前記半導体層に接続された導電体部材と、前記絶縁体層と前記半導体層との間に位置し、前記導電体部材が貫通した絶縁体膜が設けられており、
    前記中間領域に位置する前記導電体部材の、前記中間領域の総面積に対する面積占有率は、前記画素回路領域に位置する前記導電体部材の、前記画素回路領域の総面積に対する面積占有率の０．５倍以上１．５倍以下である、請求項２乃至６のいずれか１項に記載の撮像装置。
  8. 前記画素回路領域、前記周辺回路領域および前記中間領域には、半導体層の上に位置する１つの導電体層が設けられ、前記導電体層は、前記中間領域において前記画素回路と前記周辺回路とを接続する配線を含み、
    前記中間領域に位置する前記導電体層の、前記中間領域の総面積に対する面積占有率は、前記画素回路領域における前記導電体層の前記画素回路領域の総面積に対する面積占有率の０．５倍以上１．５倍以下である、請求項２乃至６のいずれか１項に記載の撮像装置。
  9. 前記半導体層の受光面に沿った平面内において、前記複数の画素回路の少なくとも１つの画素回路を包含する前記画素回路領域の区域を第１の区域とし、前記第１の区域の輪郭と合同な輪郭を有する前記中間領域の区域を第２の区域として、
    前記第１の区域および前記第２の区域には導電体層が位置し、前記第２の区域における前記導電体層のパターンと前記第１の区域における前記導電体層のパターンとの一致率は５０％以上である、請求項２乃至８のいずれか１項に記載の撮像装置。
  10. 前記導電体層は、前記中間領域から前記画素回路領域に渡って延在し、前記基準電位を供給する配線を含む、請求項８または９に記載の撮像装置。
  11. 前記画素回路領域、前記周辺回路領域および前記中間領域には、前記導電体層よりも前記半導体層の近くに位置する配線層が設けられ、前記配線層は、前記中間領域において前記画素回路と前記周辺回路とを接続する配線を含む、請求項８乃至１０のいずれか１項に記載の撮像装置。
  12. 前記絶縁体層は、前記導電体層と前記配線層との間に位置する、請求項１１に記載の撮像装置。
  13. 前記中間領域に設けられた前記複数のコンタクトの数は、前記中間領域に設けられた前記複数のダミーの導光部の数よりも大きい、請求項１に記載の撮像装置。
  14. 前記中間領域に設けられた前記複数のコンタクトの数は、前記中間領域に設けられた前記複数の誘電体部材の数よりも大きい、請求項２乃至１３のいずれか１項に記載の撮像装置、
  15. 前記画素回路領域に設けられた前記画素回路の基準電位を供給するためのコンタクトの数は前記画素回路領域に設けられた前記画素回路の数の１／３以下である、請求項１乃至１４のいずれか１項に記載の撮像装置。
  16. 前記画素回路領域は、受光可能な光電変換部および前記受光可能な光電変換部の電荷に基づく信号を生成する信号生成部を有する画素回路と、遮光された光電変換部および前記遮光された光電変換部の電荷に基づく信号を生成する信号生成部とを有する画素と、光電変換部を有さずに基準信号を生成する信号生成部を有する画素と、を含み、前記中間領域には画像を形成するための信号を出力する能動素子が設けられていない、請求項１乃至１５のいずれか１項に記載の撮像装置。
  17. 撮像装置の製造方法であって、
    前記撮像装置は、画素回路が行列状に配された画素回路領域と、前記画素回路領域の周辺に位置し周辺回路が配された周辺回路領域と、前記画素回路領域と前記周辺回路領域との間に位置して、前記画素回路領域および前記周辺回路領域と境界を成す中間領域を備え、
    前記画素回路領域、前記周辺回路領域および前記中間領域には、それぞれ半導体層と、前記半導体層の上に位置する絶縁体層が設けられており、前記中間領域には、各々が前記画素回路の基準電位を供給するための複数のコンタクトが設けられており、前記画素回路領域および前記中間領域のそれぞれにおいて前記絶縁体層を貫通する孔を形成する工程と、前記孔に誘電体材料を埋め込む工程とを有することを特徴とする撮像装置の製造方法。
  18. 前記半導体層の受光面に沿った平面内において、前記中間領域に位置する前記の、前記中間領域の総面積に対する面積占有率は、前記画素回路領域における前記孔の前記画素回路領域の総面積に対する面積占有率の０．５倍以上１．５倍以下である、請求項１７に記載の撮像装置の製造方法。
  19. 前記半導体層の受光面に沿った平面内において、前記複数の画素回路の少なくとも１つの画素回路を包含する前記画素回路領域の区域を第１の区域とし、前記第１の区域の輪郭と合同な輪郭を有する前記中間領域の区域を第２の区域として、
    前記第１の区域および前記第２の区域には前記孔が位置し、前記第２の区域における前記孔のパターンと前記第１の区域における前記孔のパターンとの一致率は５０％以上である、請求項１７または１８に記載の撮像装置の製造方法。
  20. 前記半導体層の受光面に沿った平面内において、前記複数の画素回路の少なくとも１つの画素回路を包含する前記画素回路領域の区域を第１の区域とし、前記第１の区域の輪郭と合同な輪郭を有する前記中間領域の区域を第２の区域として、
    前記第１の区域および前記第２の区域には導電体層が位置し、前記第２の区域における前記導電体層のパターンと前記第１の区域における前記導電体層のパターンとの一致率は５０％以上である、請求項１６乃至１９のいずれか１項に記載の撮像装置の製造方法。
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