JP2005142251A - 固体撮像装置 - Google Patents

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Abstract

【課題】画素ごとにウェルコンタクトを取るための領域と光電変換素子を別々の活性化領域に形成すると、光電変換素子の活性化領域の面積が小さくなるため、その分だけ画素特性が低下する。
【解決手段】画素ごとにウェルコンタクトを取る構成の固体撮像装置において、画素２０の光電変換素子２１やトランジスタ２２〜２５が形成されるウェルを一定電位に固定するウェルコンタクト領域５５を、光電変換素子２１と同じ活性化領域４２に作り込むことにより、従来素子分離領域に要していた部分を光電変換素子２１の活性化領域４２に割り当てて、ウェルコンタクト領域５５を設けることによって生じる画素特性の低下を最小限に抑えるようにする。
【選択図】図３

Description

本発明は、固体撮像装置に関し、特に画素ごとに増幅素子を含むＣＭＯＳイメージセンサ等の固体撮像装置関する。
固体撮像装置に求められる性能の一つとして、画素が２次元アレイ状に配置されてなる画素アレイ部の画素数の多さが挙げられる。これまで、例えばＣＭＯＳイメージセンサでは、一つのウェルの中に画素内の各素子が形成され、ウェルについては画素アレイ部の周辺で電気的に固定されていた。
図１１に、単位画素１００の構成の一例を示す。図１１から明らかなように、本例に係る単位画素１００は、光電変換素子１０１、転送トランジスタ１０２、増幅トランジスタ１０３、リセットトランジスタ１０４および選択トランジスタ１０５を有する構成となっている。光電変換素子１０１は、アノードがグランドに接続されており、入射した光をその光量に応じた電子（または、正孔）の電荷に光電変換して蓄積する。転送トランジスタ１０２は、ソースが光電変換素子１０１のカソードに、ゲートが転送信号配線１０６に、ドレインが増幅トランジスタ１０３のゲート入力部１０７にそれぞれ接続されており、転送信号配線１０６の電位が電源配線１０８の電位（以下、“Ｈ”レベルと記す）になると、光電変換素子１０１内に蓄積された電荷を増幅トランジスタ１０３の入力部１０７に転送する。
増幅トランジスタ１０３は、ゲートがゲート入力部１０７に、ドレインが電源配線１０８に、ソースが選択トランジスタ１０５のドレインにそれぞれ接続されており、転送トランジスタ１０２によって光電変換素子１０１からゲート入力部１０７に転送された電荷に応じた電圧をソース側に出力する。リセットトランジスタ１０４は、ソースが増幅トランジスタ１０３のゲート入力部１０７に、ドレインが電源配線１０８に、ゲートがリセット信号配線１０９にそれぞれ接続されており、リセット信号配線１０９の電位が“Ｈ”レベルになると、ゲート入力部１０７の電位を電源配線１０８の電位（電源電圧）にリセットする。
選択トランジスタ１０５は、ドレインが増幅トランジスタ１０３のソースに、ゲートが選択信号配線１１０に、ソースが画素出力線１１１にそれぞれ接続されており、選択信号配線１１０の電位が“Ｈ”レベルの状態になると、オン状態になって増幅トランジスタ１０３のソースと画素出力線１１１を導通させる。画素出力線１１１には，行数分の画素が並列に接続されている。画素出力線１１１の端部に接続されたトランジスタ１１２は、ゲートをバイアス電源１１３によって定電圧でバイアスされ、定電流源として動作する。ある画素の選択トランジスタ１０５がオン状態になると、増幅トランジスタ１０３と定電流トランジスタ１０２がソースフォロアを構成する。これにより、増幅トランジスタ１０３のゲート入力部１０７の電位とある一定の電位差を持つ電圧が画素出力線１１１に出力される。
図１２に、単位画素１００の画素構造を示す。図１２において、ゲート電極２０１は、光電変換素子１０１の光電変換領域（活性化領域）２０２と活性化領域２０３の間に配されて転送トランジスタ１０２を構成している。活性化領域２０３は、転送トランジスタ１０２のドレイン領域であるとともに、リセットトランジスタ１０４のソース領域および増幅トランジスタ１０３のゲート入力部１０７となる。ゲート電極２０４は、活性化領域２０３と活性化領域２０５の間に配されてリセットトランジスタ１０４を構成している。活性化領域２０５は、リセットトランジスタ１０４のドレイン領域であるとともに、増幅トランジスタ１０３のドレイン領域となる。
ゲート電極２０６は、活性化領域２０５と活性化領域２０７の間に配されて増幅トランジスタ１０３を構成している。活性化領域２０７は、増幅トランジスタ１０３のソース領域であるとともに、選択トランジスタ１０５のドレイン領域となる。ゲート電極２０８は、活性化領域２０７と活性化領域２０９の間に配されて選択トランジスタ１０５を構成している。活性化領域２０９は、選択トランジスタ１０５のソース領域であり、コンタクト部２１０にて金属配線である画素出力線１１１に電気的に接続されている。
ゲート電極２０１，２０４，２０６，２０８は例えばポリシリコン電極である。活性化領域２０３とゲート電極２０６は、コンタクト部２１１，２１２にて金属配線２１３を介して電気的に接続される。活性化領域２０５は、コンタクト部２１４にて金属線（図示せず）を介して電源に接続される。図１２では、行方向（図では、横方向）に延びる配線、即ち転送信号配線１０６、リセット信号配線１０９および選択信号配線１１０については図示を省略しているが、ゲート電極２０１，２０４，２０８はこれら配線に対して電気的に接続される。
上記構成の単位画素１００の画素構造において、図１２には示していないが、トランジスタ１０２，１０３，１０４，１０５の各ベースはＰ型ウェルに接続されている。また、光電変換素子１０１は、Ｎ型不純物拡散領域を、その上部に形成されたＰ型不純物領域とＰ型ウェルで覆った構成となっている。これらのＰ型領域は同電位で、グランドレベルになっている。Ｐ型ウェルをグランドレベルへ固定しているウェルコンタクト領域とグランド配線は、従来、画素アレイ部の外周に設けられていた。何故ならば、各トランジスタの近隣にウェルコンタクト領域を設けるのが通常であるが、画素を微細化するためにあえて画素アレイ部の内側にはウェルコンタクト領域を設けないようにしていた。
しかし、このように画素アレイ部の外周部にのみウェルコンタクト領域を持つ構成の場合、多画素化が進んで画素アレイ部のＰ型ウェルの面積が増大すると、その中央部分までグランド電位に固定することが困難になってくる。そのため、以下のような問題が発生する。
・画素アレイ部の中央と周辺でトランジスタの閾値が異なる。
・Ｐ型不純物領域でＮ型不純物領域を覆って形成するタイプの光電変換素子では、画素アレイ部の中央と周辺でP型不純物領域の電位レベルが異なるために、その飽和レベルにも差が現れる。
・各画素を駆動する際に、駆動される画素内の画素出力線等が接続されている拡散層の電位が変動すると、拡散層-ウェル間の結合容量によりウェルの電位自体も変動を起こすため、一度に全画素を駆動するときや画素数自体が多い場合に、画素アレイ部の中央付近のウェル電位の押さえが電気的に弱いところでは、結合容量によるウェル電位の変動が無視できなくなってくる。
そこで、これまでよりもウェル電位を電気的に堅固に固定し、上記の問題を解決するために、画素ごとにウェルコンタクトを取るようにした固体撮像装置が提案されている（例えば、特許文献１参照）。このように、画素ごとにウェルコンタクト領域を持つ画素構造を図１３に示す。図１３中、図１２と同等部分には同一符号を付して示している。
図１３から明らかなように、単位画素１００内の光電変換領域２０２を削ることにより、ウェルコンタクトを取るための活性化領域２２１を確保している。このウェルコンタクト領域である活性化領域２２１は、グランド電位を供給する垂直方向（図では、縦方向）に延びる金属配線２２２に対してコンタクト部２２３にて電気的に接続されている。その他の部位については、図１２と同様である。
図１４は、図１３のＡ−Ａ′線矢視断面図であり、図中、図１３と同等部分には同一符号を付して示している。図１４の例では、Ｎ型基板３０１内にＰウェル３０２を形成し，当該Ｐウェル３０２内に画素の光電変換素子１０１やトランジスタ１０２〜１０５を形成した構成となっている。Ｎ領域３０３は、増幅トランジスタ１０３のゲート電極２０６に対してコンタクト部２１１にて金属配線２１３を介して接続されている活性化領域（図１３の活性化領域２０３）である。
光電変換領域２０２は、Ｎ型不純物領域３０４、表面付近のＰ＋領域３０５および周辺のＰウェル３０２で形成されている。Ｐ＋領域３０６は、拡散層からコンタクト部２２３を経て金属配線２２２へと繋がっており、当該金属配線２２２を通じてＰウェル３０２の電位をグランド電位に固定する。素子分離領域３０７は、光電変換素子やトランジスタ、ウェルコンタクト領域（活性化領域）２２１間に形成されることによって素子間を電気的に分離する。
特開２００１−３３２７１４号公報
しかしながら、上述したように、画素のサイズを変えずに、画素ごとにウェルコンタクトを取るための活性化領域２２１と素子分離領域３０７を新たに設けるには、光電変換素子やトランジスタ等に使用していた活性化領域の面積を縮小せざるを得ないため、当該活性化領域の面積が小さくなる分だけ画素の特性、具体的には飽和レベルや感度等が低下するという課題がある。逆に、活性化領域の面積を変えずに、活性化領域２２１と素子分離領域３０７を設けるものとすると、その分だけ画素のサイズが大きくなってしまうという課題がある。
なお、上述した従来技術では、Ｎ型基板３０１内にＰウェル３０２を作り，その中に各素子を形成した構成の固体撮像装置を例に挙げて説明したが、不純物の導電型が反対の固体撮像装置においても同様な問題は当然起こる。
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、１画素当たりの面積の増加を最小限に抑えつつ、ウェル電位の変動による出力信号のシェーディングを抑えることを可能にした固体撮像装置を提供することにある。
本発明による固体撮像装置は、光電変換素子と、前記光電変換素子で光電変換された信号を読み出す読み出し手段と、前記読み出し手段によって読み出された信号を増幅する増幅手段とを含む画素が、ウェル内に２次元アレイ状に配置されてなる画素アレイ部と、前記画素ごとに前記光電変換素子と同じ活性化領域に設けられ、前記ウェルを電気的に一定電位に固定するウェル電位固定手段とを備えた構成となっている。
上記構成の固体撮像装置において、ウェル電位固定手段を、画素ごとに光電変換素子と同じ活性化領域に形成することで、ウェル電位固定手段と光電変換素子を別々の活性化領域に形成する場合に比べて、光電変換素子の活性化領域（光電変換領域）の面積を広くすることができる。その結果、ウェル電位固定手段を設けることに伴う画素特性の低下を最小限に抑えることができる。
本発明による他の固体撮像装置は、光電変換素子と、前記光電変換素子で光電変換された信号を読み出す読み出し手段と、前記読み出し手段によって読み出された信号を増幅する増幅手段とを含む画素が、ウェル内に２次元アレイ状に配置されてなる画素アレイ部と、前記画素アレイ部内に複数の画素ごとに一つの割合で設けられ、前記ウェルを電気的に一定電位に固定するウェル電位固定手段とを備えた構成となっている。
上記構成の他の固体撮像装置において、ウェル電位固定手段を、画素アレイ部内に複数の画素ごとに一つの割合で設けることで、画素ごとにウェル電位固定手段を設ける場合に比べて、ウェル電位固定手段を設けることに伴う画素一つ当たりの面積の縮小分が少なくて済む。その結果、ウェル電位固定手段を設けることに伴う画素特性の低下を緩和することができる。
本発明によれば、画素アレイ部が形成されるウェルを一定電位に固定する手段を、画素ごとに光電変換素子と同じ活性化領域に設けることにより、画素のサイズを変えずに、画素の特性の低下を最小限に抑えることができるため、単位画素当たりの面積（画素のサイズ）の増加を最小限に抑えつつ、ウェル電位の変動による出力信号のシェーディングを抑えることができる。
また、ウェル電位を固定する手段を、画素アレイ部内に複数の画素ごとに一つの割合で設けることにより、画素ごとにウェル電位固定手段を設ける場合に比べて、ウェル電位固定手段を設けることに伴う画素一つ当たりの面積の縮小分が少なくて済むため、ウェル電位固定手段を設けることに伴う画素特性の低下を緩和することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの構成の概略を示すブロック図である。図１において、画素アレイ部１１、垂直駆動回路１２、シャッタ駆動回路１３、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路１４、水平駆動回路１５、ＡＧＣ(Automatic Gain Control;自動利得制御)回路１６、Ａ／Ｄ（アナログ／デジタル）変換回路１７およびタイミングジェネレータ１８等が基板（チップ）１９上に集積されている。以下、基板１９上に画素アレイ部１１およびその周辺の駆動回路（１２〜１８）を搭載してなる半導体チップをセンサチップ１０と呼ぶものとする。
画素アレイ部１１は、一つまたは複数の光電変換素子を含む画素が２次元アレイ状に配置され、これら画素の配列に対して各画素の信号を出力する画素出力線や、各画素を駆動する各種の制御線が配線された構成となっている。画素としては、入射光を光電変換して蓄積する光電変換素子、前記光電変換素子から浮遊拡散領域に信号電荷を読み出す読み出し手段、前記浮遊拡散領域をリセットするリセット手段および前記浮遊拡散領域に読み出された信号電荷を増幅する増幅手段を少なくとも構成要素として含むものが用いられる。この種の画素の具体的な回路例については後で述べる。
垂直駆動回路１２は、画素からの読み出し行を選択するための走査信号を画素アレイ部１１に供給する。シャッタ駆動回路１３は、垂直駆動回路１２と同様に画素を行選択するものである。このシャッタ駆動回路１３において、垂直駆動回路１２との駆動間隔を調節することにより，光電変換素子への露光時間（蓄積時間）を調節することができる。ＣＤＳ回路１４は、画素アレイ部１１の１画素列または複数画素列ごとに配置され、垂直駆動回路１２によって選択された行から読み出された信号をＣＤＳ処理する。具体的には、各画素からリセットレベルと信号レベルとを受け取り、両者の差を取ることにより、画素毎の固定パターンノイズを除去する。
水平駆動回路１５は、ＣＤＳ回路１４においてＣＤＳ処理された後、各列ごとに保存されている信号を順番に選択する。ＡＧＣ回路１６は、水平駆動回路１５によって選択された列の信号を適当なゲインで増幅する。Ａ／Ｄ変換回路１７は、ＡＧＣ回路１６で増幅されたアナログ信号をデジタル信号に変換してチップ１９外へ出力する。タイミングジェネレータ１８は、各種のタイミング信号を生成し、垂直駆動回路１２、シャッタ駆動回路１３、ＣＤＳ回路１４、水平駆動回路１５、ＡＧＣ回路１６、Ａ／Ｄ変換回路１７の各々を駆動する。
以上の構成は、ＣＭＯＳイメージセンサの一例であり、これに限られるものではない。すなわち、Ａ／Ｄ変換回路１７をセンサチップ１０内に持たない構成のもの、各画素列ごとに持つ構成のもの、ＣＤＳ回路１４を一つだけ持つ構成のもの、ＣＤＳ回路１４、ＡＧＣ回路１６等を含む出力系統を複数持つ構成のもの等であっても良い。
図２は、単位画素２０の構成の一例を示す回路図である。図２から明らかなように、本例に係る単位画素２０は、光電変換素子２１、転送トランジスタ２２、増幅トランジスタ２３、リセットトランジスタ２４および選択トランジスタ２５を有する４トランジスタの構成となっている。転送トランジスタ２２、増幅トランジスタ２３、リセットトランジスタ２４および選択トランジスタ２５は、例えばＮ型ＭＯＳトランジスタである。ただし、Ｎ型ＭＯＳトランジスタに限られるものではなく、Ｐ型ＭＯＳトランジスタを用いることも可能である。
光電変換素子２１は、アノードがグランドに接続されており、入射した光をその光量に応じた電子（または、正孔）の電荷に光電変換して蓄積する。転送トランジスタ２２は、ソースが光電変換素子２１のカソードに、ゲートが転送信号配線２６に、ドレインが増幅トランジスタ２３のゲート入力部２７にそれぞれ接続されており、転送信号配線２６の電位が電源配線２８の電位（以下、“Ｈ”レベルと記す）になると、光電変換素子２１内に蓄積された電荷を増幅トランジスタ２３の入力部２７に転送する。
増幅トランジスタ２３は、ゲートがゲート入力部２７に、ドレインが電源配線２８に、ソースが選択トランジスタ２５のドレインにそれぞれ接続されており、転送トランジスタ２２によって光電変換素子２１からゲート入力部２７に転送された電荷に応じた電圧をソース側に出力する。リセットトランジスタ２４は、ソースが増幅トランジスタ２３のゲート入力部２７に、ドレインが電源配線２８に、ゲートがリセット信号配線２９にそれぞれ接続されており、リセット信号配線２９の電位が“Ｈ”レベルになると、ゲート入力部２７の電位を電源配線２８の電位（電源電圧）にリセットする。
選択トランジスタ２５は、ドレインが増幅トランジスタ２３のソースに、ゲートが選択信号配線３０に、ソースが画素出力線３１にそれぞれ接続されており、選択信号配線３０の電位が“Ｈ”レベルの状態になると、オン状態になって増幅トランジスタ２３のソースと画素出力線３１を導通させる。画素出力線３１には，行数分の画素が並列に接続されている。この画素出力線３１の一方の端部は、ＣＤＳ回路１４に接続されている。また、画素出力線３１の他方の端部にはトランジスタ３２が接続されている。このトランジスタ３２は、ゲートをバイアス電源３３によって定電圧でバイアスされ、定電流源として動作する。
上記構成の単位画素２０において、ある画素の選択トランジスタ２５がオン状態になると、増幅トランジスタ２３と定電流トランジスタ３２がソースフォロアを構成する。これにより、増幅トランジスタ２３のゲート入力部２７の電位とある一定の電位差を持つ電圧が画素出力線３１に出力される。
［第１実施形態］
本発明の第１実施形態では、図１に示す構成のＣＭＯＳイメージセンサ等の固体撮像装置において、画素アレイ部１１の各画素ごとに、光電変換素子を形成した活性化領域と同じ領域でウェルコンタクトを取ることにより、単位画素当たりの面積（画素のサイズ）の増加を最小限に抑えつつ、ウェル電位の変動による出力信号のシェーディングを抑えるようにしたことを特徴としている。
図３は、第１実施形態に係る画素構造を示す平面パターン図であり、図中、図２と同等部分には同一符号を付して示している。
図３において、ゲート電極４１は、光電変換素子２１の光電変換領域（活性化領域）４２と活性化領域４３の間に配されて転送トランジスタ２２を構成している。活性化領域４３は、転送トランジスタ２２のドレイン領域であるとともに、リセットトランジスタ２７のソース領域および増幅トランジスタ２３のゲート入力部２４となる。ゲート電極４４は、活性化領域４３と活性化領域４５の間に配されてリセットトランジスタ２４を構成している。活性化領域４５は、リセットトランジスタ２４のドレイン領域であるとともに、増幅トランジスタ２３のドレイン領域となる。
ゲート電極４６は、活性化領域４５と活性化領域４７の間に配されて増幅トランジスタ２３を構成している。活性化領域４７は、増幅トランジスタ２３のソース領域であるとともに、選択トランジスタ２５のドレイン領域となる。ゲート電極４８は、活性化領域４７と活性化領域４９９の間に配されて選択トランジスタ２５を構成している。活性化領域４９は、選択トランジスタ２５のソース領域であり、コンタクト部５０にて金属配線である画素出力線３１に電気的に接続されている。
ゲート電極４１，４４，４６，４８は例えばポリシリコン電極である。活性化領域４３とゲート電極４６は、コンタクト部５１，５２にて金属配線５３を介して電気的に接続される。活性化領域４５は、コンタクト部５４にて金属線（図示せず）を介して電源に接続される。図３では、行方向（図では、横方向）に延びる配線、即ち転送信号配線２６、リセット信号配線２９および選択信号配線３０については図示を省略しているが、ゲート電極４０，４４，４８はこれら配線に対して電気的に接続される。
上記構成の画素構造において、本実施形態では、光電変換素子２１の活性化領域（光電変換領域）４２の矩形領域の一角を均等に削り取り、この削り取った領域部分をウェルコンタクト領域５５として用いることを特徴としている。換言すれば、同一の活性化領域４２内に光電変換素子２１の光電変換領域４２とウェルコンタクト領域５５を作り込んだことを特徴としている。ウェルコンタクト領域５５は、一定電位、例えばグランド電位を供給する垂直方向（図では、縦方向）に延びる金属配線５６に対してコンタクト部５７にて電気的に接続されてウェル電位固定手段を構成している。
図４は、図３のＡ−Ａ′矢視断面図であり、図中、図３と同等部分には同一符号を付して示している。図４の例では、Ｎ型基板６１内にＰウェル６２を形成し，当該Ｐウェル６２内に画素の光電変換素子２１やトランジスタ２２〜２４を形成した構成となっている。Ｎ領域６３は、増幅トランジスタ２３のゲート電極４６に対してコンタクト部５１にて金属配線５３を介して接続されている活性化領域（図３の活性化領域４３）である。
光電変換領域４２は、Ｎ型不純物領域６４、表面付近のＰ＋領域６５および周辺のＰウェル６２で形成されている。Ｐ＋領域６６は、拡散層からコンタクト部５７を経て金属配線５６へと繋がっている活性化領域（ウェルコンタクト領域５５の活性化領域）であり、当該金属配線５６を通じてＰウェル６２の電位をグランド電位に固定する。このＰ＋領域６６には、光電変換領域４２の表面付近のＰ＋領域６５よりも濃い濃度のＰ＋不純物が打ち込むことにより、光電変換領域４２がウェルコンタクト領域５５からの影響を受けないようにする。素子分離領域６７は、ＬＯＣＯＳ(Local Oxidization On Silicon)やＳＴＩ(Shallow Trench Isolation)等であり、光電変換素子２１やトランジスタ２２〜２４間に形成されることによって素子間を電気的に分離する。
上述したように、画素ごとにウェルコンタクトを取る構成の固体撮像装置において、ウェルコンタクト領域５５と光電変換素子２１の活性化領域４２の間に素子分離領域を設けず、ウェルコンタクト領域５５を光電変換素子２１と同じ活性化領域４２に作り込むことにより、従来技術で素子分離領域に要していた部分を光電変換素子２１の活性化領域４２に割り当てることができるため、ウェルコンタクト領域５５を設けることによって生じる他の素子への負担を軽減することができる。
具体的には、画素のサイズを変えずに、画素ごとにウェルコンタクトを取るためのウェルコンタクト領域５５を光電変換素子２１の活性化領域４２に作り込む際に、当該活性化領域４２を削り取る面積が従来技術に比べて少なくて済むため、画素の特性の低下、具体的には飽和レベルや感度等の低下を最小限に抑えることができる。結果として、Ｐウェル６２の電位を電気的に堅固に固定できるため、単位画素当たりの面積（画素のサイズ）の増加を最小限に抑えつつ、ウェル電位の変動による出力信号のシェーディングを抑えることができる。
なお、本実施形態では、Ｎ型基板６１内にＰウェル６２を作り，その中に各素子を形成した構成の固体撮像装置を例に挙げて説明したが、不純物の導電型が反対の固体撮像装置においても、同様の作用効果を得ることができる。
［第２実施形態］
本発明の第２実施形態では、図１に示す構成のＣＭＯＳイメージセンサ等の固体撮像装置において、画素ごとではなく、隣接する複数の画素に対して一つの割合でウェルコンタクトを取ることにより、画素の特性、具体的には飽和レベルや感度等の低下を抑えるようにしたことを特徴としている。以下に、具体的な実施例について説明する。
（実施例１）
図５は、第２実施形態の実施例１に係る画素アレイ部１１Ａの構成の概略を示す平面図である。ここでは、図面の簡略化のために、画素アレイ部１１Ａが５行６列の画素配列の場合を例に挙げて説明するものとする。
図５から明らかなように、本実施例に係る画素アレイ部１１Ａでは、互いに隣接する複数の画素、例えば４個の画素２０Ａ〜２０Ｄを単位セル７０Ａとし、当該単位セル７０Ａ内に画素サイズ自体を変えずに、４個の画素２０Ａ〜２０Ｄに対して一つの割合でウェルコンタクト領域７１を設けるようにする。具体的には、画素２０Ａ〜２０Ｄの矩形領域の互いに近接する一角を均等に削り取り、画素２０Ａ〜２０Ｄの中間部分にウェルコンタクト領域７１を形成する。また、ウェルコンタクト領域７１に対してウェル電位を供給するウェル電位固定配線７２については、一列おき（または、一行おき）に配線し、ウェルコンタクト領域７１の各々と電気的に接続する。
なお、ウェルコンタクト領域７１の構造としては、従来技術として挙げたように、画素ごとにウェルコンタクトを取る活性化領域を光電変換素子の活性化領域と別に設け、両活性化領域間を素子分離領域で分離する構造のものであっても良いし、第１実施形態として挙げたように、画素ごとにウェルコンタクトを取る活性化領域を光電変換素子の活性化領域に設ける構造のものであっても良い。
上述したように、互いに隣接する複数の画素を単位セル７０Ａとし、当該単位セル７０Ａ内に画素サイズ自体を変えずにウェルコンタクト領域７１を設けることにより、画素アレイ部１１Ａの周辺でのみウェルコンタクトを取っていた従来技術に比べて、ウェル電位の固定をより堅固にかつ均一に行うことができる。また、ウェルコンタクト領域７１を複数（本例では、４個）の画素領域を削り取って設けているため、画素ごとにウェルコンタクト領域を設ける場合に比べて、ウェルコンタクト領域７１を設けることによって削り取られる画素一つ当たりの面積が当然少なくて済むため、画素の特性の低下、具体的には飽和レベルや感度等の低下を最小限に抑えることができる。
ただし、ウェルコンタクト領域７１を設けることによって削り取られる画素２０Ａ〜２０Ｄの部位がそれぞれ異なるため画素形状が４パターンになり、またウェル電位固定のための配線７２も存在するため、光学的特性が配線７２の通る列(または、行)で異なるものとなる。その結果、画素アレイ部１１Ａ内に特性が異なる４種類の画素を持つことになるため、その形状の違いによって各行、列の画素ごとに後段の信号処理系で違う補正をかける必要がある。
続いて、上記補正を行う信号処理系について説明する。図６に示すように、画素アレイ部１１Ａやその周辺駆動回路等を搭載してなるセンサチップ１０（図１参照）に対して、上記補正を行う信号処理チップ８０が設けられる。この信号処理チップ８０は、センサチップ１０に対してクロックや制御信号を供給して画素アレイ部１１Ａの各画素を駆動する他、センサチップ１０から出力されてきた信号を使用して次のように画のデータを作り出す役割もする。
センサチップ１０からは一定間隔で、各画素で光電変換された電子数に相当するレベルの信号が出力されるのみである。この出力信号の並びに対して、信号処理チップ８０は、Ｒ（赤）Ｇ(緑)Ｂ（青）の色でコーディングしたり、各色によって異なる感度を、ゲインを掛けることにより揃えたりして画のデータを作り出す。また、センサチップ１０内で異常な出力値を示す画素に対して、信号処理チップ８０は、内蔵するメモリ（図示せず）に特殊な画素のアドレスを予め記録しておき、その画素から出力されてきた信号については読み捨てて、同色でフィルタリングされた周辺の画素信号を平均化、重心付けすることにより、その画素の出力信号を作って出力する。縦筋や横筋等に対しても、信号処理チップ８０は、対象となる行、列からの信号に他とは違うゲインを掛けることによって補正を行うなど、画作りの他にも補正、補間処理を行う。
実施例１に係る画素アレイ部１１Ａでは、４種類の画素２０Ａ〜２０Ｄが一定周期で配置されているが、それぞれの画素形状が異なるため、そのまま出力させた場合に、飽和レベルや感度等の画素特性の違いが画に表れる恐れがある。また、ウェル電位固定配線７２（図５参照）の有無によっても感度差が表れる。この飽和レベルや感度差は、各画素形状で固定であるため、その補正量を前もって把握し、後段の信号処理チップ８０で各画素信号にかけるゲインを補正量に応じて調整することによって無くすことができる。
単位セル７０Ａ内の各画素２０Ａ〜２０Ｄの光量に対する出力レベルを図７に示す。画素２０Ａ，２０Ｃは、画素２０Ｂ，２０Ｄに比べてウェル電位固定配線７２が存在する分だけ感度が低くなっている。また，面積的には同等であるので、飽和レベルについては各画素２０Ａ〜２０Ｄ間で同じである。画素２０Ａ，２０Ｃと画素２０Ｂ，２０Ｄの間の感度差は、画で見たときに列間のレベル差として表れる。この感度差を取り除くために、信号処理チップ８０は、画素２０Ａ，２０Ｃの信号に対してゲインをかけるとともに、画素２０Ｂ，２０Ｄの飽和レベルでクリップをかけ（図中破線）、感度および飽和レベルを揃える処理を行う。
（実施例２）
図８は、第２実施形態の実施例２に係る画素アレイ部１１Ｂの構成の概略を示す平面図であり、図中、図５と同等部分には同一符号を付して示している。ここでも、図面の簡略化のために、画素アレイ部１１Ｂが５行６列の画素配列の場合を例に挙げて説明するものとする。
本実施例に係る画素アレイ部１１Ｂにおいても、実施例１に係る画素アレイ部１１Ａと同様に、４個の画素２０Ａ〜２０Ｄを単位セル７０Ｂとし、これら４個の画素２０Ａ〜２０Ｄに対して一つの割合でウェルコンタクト領域７１を設けた構成を採っている。したがって、実施例１の場合と同様の作用効果を得ることができる。加えて、本実施例に係る画素アレイ部１１Ｂでは、ウェルコンタクト領域７１の配置スペースを確保するために、複数の画素から削り取る面積の割合を変えるようにしている。これにより、複数の画素から等しい面積を削り取ることによってウェルコンタクト領域７１の配置スペースを確保する構成を採ることによって複数の画素パターンが発生する、という実施例１の欠点を軽減できる。
ただし、本実施例に係る画素アレイ部１１Ｂでは、ウェルコンタクト領域７１の面積を一つの画素２０Ａに全て負担させた構成を採っている。そのため、その他の３つの画素２０Ｂ〜２０Ｄは従来のウェルコンタクト領域を持たない画素と同様の構造となっている。また、画素２０Ａは、ウェルコンタクト領域７１の面積を全て負担している分、他の形状の画素２０Ｂ〜２０Ｄに比べて感度、飽和レベル共に低くなっている。
なお、本実施例に係る画素アレイ部１１Ｂにおいては、ウェル電位固定配線７２を画素列間（画素行間でも良い）に配線する構成を採っているが、実施例１と同様に、画素上に配線する構成を採る場合には、ウェル電位固定配線７２が通る画素と通らない画素で感度や飽和レベルに差が生ずることになる。この感度や飽和レベルの差についても、実施例１と同様に、後段の信号処理チップ８０（図６参照）で揃える処理を行うことができる。
（実施例３）
図９は、第２実施形態の実施例３に係る画素アレイ部１１Ｃの構成の概略を示す平面図であり、図中、図５と同等部分には同一符号を付して示している。ここでも、図面の簡略化のために、画素アレイ部１１Ｃが５行６列の画素配列の場合を例に挙げて説明するものとする。
本実施例に係る画素アレイ部１１Ｃでは、実施例１，２の場合と同様に、４個の画素２０Ａ〜２０Ｄを単位セル７０Ｃとし、当該単位セル７０Ｃ内の一つの画素、例えば画素２０Ａの属する部分については、画素自体を配置せず、ウェルコンタクト領域７１を配置した構成を採っている。そして、画素２０Ａの属する部分の画素の信号については、後段の信号処理チップ８０（図６参照）において、画素２０Ａの属する部分の周りの画素からの信号を平均化して生成するようにする。ウェルコンタクト領域７１が属する部分以外の画素２０Ｂ〜２０Ｄについては従来と同じ画素面積が得られる。
なお、本実施例に係る画素アレイ部１１Ｃにおいても、ウェル電位固定配線７２を画素列間（画素行間でも良い）に配線する構成を採っているが、実施例１と同様に、画素上に配線する構成を採る場合には、ウェル電位固定配線７２が通る画素と通らない画素で感度や飽和レベルに差が生ずることになるため、これら感度、飽和レベルの差について、実施例１と同様に、後段の信号処理チップ８０（図６参照）で揃える処理を行うようにすれば良い。
図１０に、ウェルコンタクト領域７１が配置される画素についての信号の補間の様子を示す。図１０において、通常の画素部分については白抜きで示し、画素の代わりにウェルコンタクト領域７１を配置してある画素部分については斜線で示している。斜線で示した部分の情報については、例えばその周りの８画素の情報の平均値を算出して使用するようにする。例えば、図１０において、画素情報Ｂ１については、その周りの８つの画素情報Ａ１〜Ａ８の平均値、即ち（Ａ１＋Ａ２＋…＋Ａ８）／８とする。
本例では、ウェルコンタクト領域７１が配置される画素の情報については、当該画素の周りの８つの画素の情報を用いて補間するとしたが、これに限られるものではなく、ウェルコンタクト領域７１が配置される画素と同じ行または列に属する画素の情報、またはウェルコンタクト領域７１が配置される画素と同じ行および列に属する画素の情報を少なくとも用いるようにすれば良い。
なお、上記３つの実施例１〜３では、４個の画素２０Ａ〜２０Ｂに対して1つの割合でウェルコンタクト領域７１を設け、ウェルコンタクト領域７１の配置スペースを確保するために複数画素、または一つの画素の面積を削り取るとしたが、この考え方自体は上記の例にのみに適用されるものではなく、ウェルコンタクト領域７１の存在する割合、ウェルコンタクト領域７１のために負担をかける画素の割合等を変えた場合にも適用される。また、どれ位のウェル面積にウェルコンタクト領域７１を一つ設けるか、どの画素に負担をかけるかなどについては、画素形状の違いに対する後段の信号処理チップ８０での補正にかかる負担、1画素当たりの特性をどの程度下げるか、といった観点から適切な割合を決定することになる。
また、上記３つの実施例１〜３では、ウェルコンタクト領域７１が配置される画素の信号の補正を、信号処理チップ８０によってセンサチップ１０外で行うとしたが、これに限られるものではなく、センサチップ１０内のＡ／Ｄ変換回路１７の後段に信号処理チップ８０の機能を搭載し、補正処理をセンサチップ１０内で行う構成を採るようにすることも可能である。
本発明の第１，第２実施形態に係る固体撮像装置は、例えば、デジタルスチルカメラ、ビデオカメラなどのカメラモジュールの撮像デバイスとして、さらにはカメラ機能を搭載した携帯電話機に代表される携帯端末装置の撮像デバイスとして用いられる。
本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すブロック図である。 単位画素の構成の一例を示す回路図である 第１実施形態に係る画素構造を示す平面パターン図である。 図３のＡ−Ａ′矢視断面図である。 第２実施形態の実施例１に係る画素アレイ部の構成の概略を示す平面図である。 センサチップと信号処理チップの関係を示すブロック図である。 単位セル内の各画素の光量に対する出力レベルを示す図である。 第２実施形態の実施例２に係る画素アレイ部の構成の概略を示す平面図である。 第２実施形態の実施例１３に係る画素アレイ部の構成の概略を示す平面図である。 ウェルコンタクト領域が配置される画素についての信号の補間の様子を示す図である。 従来例に係る単位画素の構成の一例を示す回路図である。 従来例に係る単位画素の画素構造を示す平面パターン図である。 画素ごとにウェルコンタクト領域を持つ従来例に係る画素構造を示す平面パターン図である。 図１３のＡ−Ａ′線矢視断面図である。
符号の説明
１０…センサチップ、１１，１１Ａ，１１Ｂ，１１Ｃ…画素アレイ部、１２…垂直駆動回路、１３…シャッタ駆動回路、１４…ＣＤＳ回路、１５…水平駆動回路、１６…ＡＧＣ回路、１７…Ａ／Ｄ変換回路、１８…タイミングジェネレータ、２０，２０Ａ〜２０Ｄ…単位画素、２１…光電変換素子、２２…転送トランジスタ、２３…増幅トランジスタ、２４…リセットトランジスタ、２５…選択トランジスタ、３１…画素出力線、４１，４６，４８…ゲート電極、４２，４３，４５，４７，４９…活性化領域、５０，５１，５２，５４，５７…コンタクト部、５５…ウェルコンタクト領域、６１…Ｎ型基板、６２…Ｐウェル、７０Ａ，７０Ｂ，７０Ｃ…単位セル、７１…ウェルコンタクト領域、７２…ウェル電位固定配線、８０…信号処理チップ

Claims (7)

  1. 光電変換素子と、前記光電変換素子で光電変換された信号を読み出す読み出し手段と、前記読み出し手段によって読み出された信号を増幅する増幅手段とを含む画素が、ウェル内に２次元アレイ状に配置されてなる画素アレイ部と、
    前記画素ごとに前記光電変換素子と同じ活性化領域に設けられ、前記ウェルを電気的に一定電位に固定するウェル電位固定手段と
    を備えたことを特徴とする固体撮像装置。
  2. 前記光電変換素子は、第１導電型の第１の不純物領域と、当該第１の不純物領域の上に設けられた第２導電型の第２の不純物領域とを有し、
    前記ウェル電位固定手段は、前記第２の不純物領域よりも濃度の濃い第２導電型の不純物領域を有する
    ことを特徴とする請求項１記載の固体撮像装置。
  3. 光電変換素子と、前記光電変換素子で光電変換された信号を読み出す読み出し手段と、前記読み出し手段によって読み出された信号を増幅する増幅手段とを含む画素が、ウェル内に２次元アレイ状に配置されてなる画素アレイ部と、
    前記画素アレイ部内に複数の画素ごとに一つの割合で設けられ、前記ウェルを電気的に一定電位に固定するウェル電位固定手段と
    を備えたことを特徴とする固体撮像装置。
  4. 前記ウェル電位固定手段が設けられた画素の信号、または当該画素の属する画素列または画素行の信号に対して画素特性の補正を行う信号処理手段を備えた
    ことを特徴とする請求項３記載の固体撮像装置。
  5. 前記ウェル電位固定手段は、前記複数の画素内の一つの画素に代えて設けられている
    ことを特徴とする請求項３記載の固体撮像装置。
  6. 前記ウェル電位固定手段が設けられた前記一つの画素の情報を、当該画素の周りの画素の情報に基づいて生成する信号処理手段を備えた
    ことを特徴とする請求項５記載の固体撮像装置。
  7. 前記周りの画素は、前記一つの画素と同じ行に属する画素、前記一つの画素と同じ列に属する画素、または前記一つの画素と同じ行および列に属する画素である
    ことを特徴とする請求項６記載の固体撮像装置。
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