CN105794199B - 具有多个识别的相同模块的集成电路 - Google Patents

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Abstract

本发明涉及一种集成电路(10)，其包括多个以索引j为索引的N个相邻的相同模块，当前模块(Bj)与前一模块(Bj‑1)和后一模块(Bj+1)连接，每个模块包括识别电路(Ij)，所述识别电路包括：N个有序的以i为索引的输入(Ei(j))，其与具有相同索引的前一模块(Bj‑1)的N个输出连接；以及N个有序的以i为索引的输出(Si(j))，其与具有相同索引的后一模块(Bj+1)的N个输入连接；并且当前模块(Bj)的每个输入i(Ei(j))，i≠N，通过以i为索引的布线(Li)连接至当前模块的输出i+1(Si+1(j))。当前模块(Bj)的最后输入N(EN(j))不与所述当前模块的输出连接，以及当前模块(Bj)的第一输出1(S1(j))不与所述当前模块的输入连接，每个模块(B)还包括：至少一个连接垫(Pad0)以及以i为索引的N个逻辑门(Pi)，每个逻辑门(Pi)包括第一输入(Pin1(i))；第二输入(Pin2(i))和输出(Pout(i))；以及以i为索引的N个总线，每个总线包括穿过全部的N个模块的线，每个总线与单个逻辑门(Pi)的输出(Pout(i))连接。

Description

具有多个识别的相同模块的集成电路
技术领域
本发明涉及如下的集成电路领域：该集成电路通过图案重复多次并且提供重叠而产生，使得电线能够将一个图案与其它图案连接。将这些图案称为被缝合(stitched)。
本发明适用于任意类型的缝合电路，例如成像器、显示器或检测器、或者存储器电路。
背景技术
集成电路通常利用光刻工艺从单晶硅、多晶硅或者非晶硅晶片中制造。该工艺利用了掩膜，旨在对沉积在晶片上的光敏材料(光致抗蚀剂)的层曝光的光穿过该掩膜。接着该光刻步骤，然后刻蚀晶片以去除材料，在电路的表面上形成三维图案。执行曝光/刻蚀工艺多次，以产生组成各种电路层的图案。
某些电路在尺寸上比光刻装置(步进光刻机)的掩膜尺寸更大。具体地，在当今光刻工艺中使用的掩膜或标线的尺寸大约为几厘米×几厘米，而某些成像器电路具有大的面积，例如大于或等于100cm2。
当电路包括相同的元件(典型地，矩阵阵列结构，例如，成像器、显示器或传感器、或者存储器)时，一种方案是将电路划分成相同的模块，这些模块是单掩膜在一个或两个方向上移位多次产生的。该工艺被称作为“场缝合”或者仅为“缝合”。换言之，半导体晶片经由一个或多个掩膜的多次曝光形成了电路。每次曝光允许在图像传感器的矩阵阵列区域缝合的情况下产生电路中的多个元件，例如，几十、几百、或者甚至几千个像素。各种模块重叠，以保证模块之间的电连接重叠。
图1描述了一种示例性矩阵阵列“缝合电路”101，其包括模块A、L’和C’，每个模块对应重复多次的图案。在图1中，出于清楚起见示出模块是分开的，但是实际上，它们重叠以保证电连接。矩阵阵列电路101例如为显示器(例如，LCD屏幕)、检测器(例如，x射线检测器)或者存储器电路(例如，快闪CMOS存储器电路)。
模块A包括行、列和位于行与列交叉处的像素，它们形成实际的矩阵阵列。例如，模块A可以包括10×10至100×100个像素，完整的矩阵阵列可能包括几百个行和列。
模块L’和C’包括用于对行和列寻址的电路，该电路通常称作为“驱动器”。
这些模块位于矩阵阵列的外围、两个垂直侧面上。例如，模块L’包括行驱动器，模块C’包括列驱动器。一个模块L’或者C’可以包括多个驱动器，每个驱动器控制多个行或列。行驱动器被配置成在矩阵阵列电路101的寻址期间处理多个行的电子命令信号，根据矩阵阵列电路的类型，这些信号为注入至行的信号，或者源自行的信号，并且被收集以被处理，对于列驱动器也是如此。模块D物理上为矩形拐角，而没有特定的功能。
因而，图1中的矩阵阵列电路包括：3×3个模块A、3个模块L’(例如，对行寻址)以及3个模块C’(例如，对列寻址)。
模块A、L’和C’本质上彼此是相同的，因为他们从相同图案中产生，并且因此彼此不能够区分。对于某些应用，可能有利的是彼此识别各种模块。
第一种简单的方案包括利用额外的连接垫来使模块彼此区分。但是这种方案使得包括一些像素的矩阵阵列电路已经非常密集的互连复杂化。
关于像素识别的规模，专利US72928762描述了一种用于指定列的每个像素的识别电路，该电路包括加法器，其随着列中像素的排列增加而递增。该电路是基于有源元件的，并且由此具有需要供电的缺陷。
此外，列和行驱动器通过位于矩阵阵列的外围的连接垫来接收需要控制它们的某些信号，这些信号涉及功能。用于全部电路的通用功能例如为：芯片选择功能(电路的导通)、掉电功能(低功率模式)、重置功能(数字部分的重置)、以及缩放功能。这些垫能够将列和行驱动器连接至外部电路。
这些功能是通用的，并且被相同模块(L’或C’)的全部驱动器所利用。
掩膜技术(模块之间是相同的)需要针对每个模块重复连接垫。因而，为了在运行穿过全部的相同模块的专用总线(Bus)之上分配功能1F1，需要通过每个模块的一个连接垫pad1来注入该功能。根据现有技术，因此对于每个模块，一个功能一个垫，例如图2所示的，3个相同的模块L’和3个功能，即分别分配在连接垫pad1、pad2和pad3的功能1F1、功能2F2和功能3F3。其缺陷在于该方法需要若干个垫。
本发明的目的在于通过提供完全无源的模块识别电路来弥补上述缺陷，该电路利用较少数目的连接垫而在相关总线之上将上述功能进行布线。
附图说明
通过参照附图、阅读以下具体描述，本发明的其它特点、目的和优点将变得明显，所述附图通过非限制性示例给出，并且其中：
-上述图1描述了一种示例性矩阵阵列缝合电路；
-上述图2图示了根据现有技术的通用功能分配架构，每个功能利用一个连接垫；
-图3图示了根据本发明的集成电路10；
-图4图示了模块Bj的识别电路lj的一种操作模式；
-图5图示了根据本发明的集成电路，其包括与模块Bj的每个识别电路lj相关联的读取电路Rj；
-图6描述了如下的一个实施方式：识别电路与如图1中所述的相同的B型模块相关联，所述识别电路包括至少一个行驱动器；
-图7描述了如下的另一个实施方式：识别电路与如图1中所述的相同的C型模块相关联，所述识别电路包括至少一个列驱动器；
-图8图示了执行布线功能的根据本发明的集成电路的拓扑；
-图9图示了根据本发明的集成电路的操作的一个示例；
-图10示意性地示出根据本发明的功能分配架构；
-图11图示了根据本发明的集成电路的一种变体；
-图12图示了根据本发明的集成电路的另一种变体；
-图13示意性地示出图像传感器的四个3T像素；
-图14图示了根据本发明的图像传感器；以及
-图15图示了根据现有技术的图像传感器。
具体实施方式
图3图示了便于理解本发明的集成电路10。电路10包括多个N个相邻的以索引j来进行索引的相同模块B。当前模块Bj与前一模块Bj-1和后一模块Bj+1电连接。为了清楚地示意，在图3中这些模块被示意性地分开，但是在进行掩膜之后会重叠，以便允许线在集成电路之上的连续性。
每个模块包括识别电路Ij，其旨在根据本发明的第一方面将相同的模块B彼此区分开。识别电路Ij包括N个有序的以i为索引的输入Ei(j)，这些输入连接至相同索引的前一模块Bj-1的N个输出，这意味着输入Ei(j)通过模块的重叠而电连接至输出Si(j-1)。还包括N个有序的以i为索引的输出Si(j)，这些输出连接至相同索引的后一模块Bj+1的N个输入，这意味着输出Si(j)通过模块的重叠而电连接至输入Ei(j+1)。
在相同索引的模块Bj的输入与模块Bj-1的输出之间存在电连续性，并且在相同索引的模块Bj的输出与模块Bj+1的输入之间存在电连续性。
当前模块Bj的每个输入i，Ei(j)(i≠N)通过以i为索引的布线(ligne deroutage)Li连接至当前模块的输出i+1，Si+1(j)。当前模块Bj的最后一个输入N，EN(j)不与当前模块的任意输出连接，当前模块Bj的第一输出1，S1(j)不与当前模块的任意输入连接。
布线，其表示电导体。上述识别电路的拓扑对于全部的模块是相同的，并且在掩膜图案上绘制的布线因此在每个模块移位一个刻痕(cran)。
图3示意性地示出对于N＝4的识别电路的拓扑，但是该原理也能够概括为任意的N。对于N个模块，每个模块存在N个布线L1、…Li、…、LN，这些线从模块的输入起计数。
识别电路与其它的元件组合使用，以实现至少一个连接垫与总线之间的布线。
图8图示了根据本发明的集成电路的拓扑。集成电路80的每个模块B还包括至少一个连接垫Pad0、N个以i为索引的逻辑门Pi以及N个总线，每个逻辑门包括第一输入Pin1(i)、第二输入Pin2(i)和输出Pout(i)，每个总线包括延伸穿过全部的N个模块的线，每个总线连接至单个逻辑门Pi的输出Pout(i)。
总线为穿过全部模块B的导线，所述线旨在将电信号从模块B传送至其它的电路，例如列或行驱动器。根据本发明的该方面，连接垫Pad0采用以下方式，通过识别电路l和逻辑门Pi与总线连接：
-逻辑门Pi的全部第一输入Pin1(i)与连接垫Pad0连接；以及
-逻辑门Pi的每个第二输入Pin2(i)与识别电路I的单个布线Li连接。
根据本发明的集成电路的一个优点在于在不利用有源元件的情况下实现了识别；不需要编码或解码来区分模块。此外，无论模块的数目如何，识别都保持有效。
以下描述了本发明的其它优点。
图4图示了模块Bj的识别电路Ij(用于区分以j为索引的模块)的工作模式。从位于多个相邻模块的一个端部处的以1索引的模块B1起实现识别。因此，第一模块B1的识别电路I1由于其在模块链中是第一个链路，从而具有不与前一模块连接的输入。电路I1使得第一输入1E1(1)接收逻辑电平“1”，而输入i(Ei(1))，i＝2至N，接收逻辑电平“0”。因而，模块的链路被设定。
此外，每个模块的识别电路第一输出1S1(因此，针对每一个j)接收逻辑电平“0”，其输出如上所述不与模块的任意输入连接。
逻辑电平“0”意为指定的第一状态，例如对应于施加0V电压。逻辑电平“1”意为指定的第二状态，例如，施加非零电压。
由于布线的移位拓扑，所以具有电压“1”的单个线(设定成用于模块B1的线L1)在每个模块移位一个刻痕，直到其对应于模块N的线LN。例如，模块D将第一模块B1的线L1设定至逻辑电平“1”，并且每个模块B将该线L1设定至逻辑电平“0”。
该移位使得能够区分模块。由于其它的输入为“0”，所以足以从模块的N个布线L1…LN之中检测出哪个是单一布线，即具有电平“1”，以区分模块。换言之，模块Bj的每个识别电路Ij的输入的逻辑电平的有序序列Aj因而组成模块的唯一标识符，即该模块的地址。
图4图示了N＝3的原理。模块B1的地址为‘001’，模块B2的地址为‘010’，以及模块B3的地址为‘100’。
根据图5中所示的一个实施方式，根据本发明的集成电路包括与每个识别电路Ij相关联的读取电路Rj，所述读取电路Rj被配置成对每个输入Ei(j)的逻辑电平进行采样，即对识别电路Ij的每个布线Li的逻辑电平进行采样。
根据图6中所示的一个实施方式，识别电路与如图1中所述的L’型的相同模块相关联，所述识别电路包括至少一个行驱动器，其旨在与A型模块的矩阵阵列电路60相关联，行驱动器被配置成例如处理注入至多个行中的多个信号。根据本发明的L’型的3个模块(标记为模块L)因而利用包括3个布线的识别电路来区分。
根据图7中所示的另一个实施方式，识别电路与如图1中所述的C’型的相同模块相关联，所述识别电路包括至少一个列驱动器，其旨在与A型模块的矩阵阵列电路60相关联，列驱动器被配置成例如处理源自多个列的多个信号。根据本发明的C’型的3个模块(标记为模块C)因而利用包括3个布线的识别电路来区分。
当然，也可以将两个实施方式进行组合。
在图9中图示了根据本发明的电路80的工作的示例。
在该示例中，如在图4所述的之前工作示例，从位于多个相邻的模块Bj的一个端部处的模块1B1起设置布线。B1的识别电路I1具有接收逻辑电平“1”的第一输入E1(1)和接收逻辑电平“0”的输入i Ei(1)，i＝2至N。
针对每个模块Bj，识别电路Ij的不与模块的任意输入连接的第一输出1S1接收逻辑电平“0”。
此外，在该示例中，N个逻辑门为“或”门。
总线的索引j是任意的，按照约定选择以j来索引它们，并且简化解释。重要的是数目N。在根据本发明的集成电路中，存在N个相邻的模块，它们在本质上在拓扑上是相同的，每个模块包括识别电路和N个逻辑门P，识别电路包括N个布线L，N个逻辑门P与N个总线连接。
在布线上电压“1”从一个模块传送至另一个模块，从而允许模块的连接垫pad0通过与处于“1”的布线连接的“或”门，连接至N个总线中的单个总线，这依据相同模块的链路中的模块Bj的位置j。因而，以j为索引的模块Bj的识别电路Ij执行将连接垫pad0与以j为索引的单个总线Busj连接的布线功能。
在图9的示例中，其中N＝3，模块B1的pad0通过P1与Bus1连接，模块B2的pad0通过P2与Bus2连接，以及模块B3的pad0通过P3与Bus3连接。
从图10中可以看出本发明相对于现有技术的一个优点，图10示意性地示出当与图2相比时，根据本发明的功能分配架构。由于执行通过根据本发明的电路所操作的布线而对模块进行区分，所以单个连接垫pad0足以在相关联的总线之上分配3个功能F1、F2和F3。为此，足以将与总线相关联的功能注入与总线连接的垫。因此，借助于与“1”连接的布线，而将特定的功能分配给以j为索引的模块B的连接垫。总之，尽管有相同的掩膜图案，各种模块的区别也使得能够注入不同的功能。
因而，根据本发明的电路的一个优点是显著地降低连接垫的数目。在该示例中，其中N＝3，仅需要3个垫，而不是如现有技术中的9个。
如上所解释的，功能旨在被多个电路共享。
根据图11中所示的一个变体，根据本发明的集成电路111的N个相同的模块中的每个(根据本发明，标记为行模块L)包括至少一个行驱动器DL，其旨在与包括行102和列103的矩阵阵列电路110相关联，行驱动器DL被配置成处理注入至多个行中的多个信号或者源自多个行的多个信号。
根据另一个变体，根据本发明的集成电路的N个相同的模块中的每个(根据本发明，标记为列模块C)包括至少一个列驱动器DC，其旨在与包括行102和列103的矩阵阵列电路110相关联，列驱动器DC被配置成处理注入至多个列中的多个信号或者源自多个列的多个信号。
因而，对于以上两个变体，根据本发明的集成电路包括与N个以i为索引的通用功能Fi相关联的至少一个连接垫pad0，这些通用功能分配至N个相同的模块的全部的驱动器DL(或者DC)。
每个总线Busi能够将相关的通用功能Fi传送至模块的驱动器DL(或者DC)，并且通用功能Fi被注入在将连接垫与通用功能Fi相关联的总线Busi连接的模块的连接垫处。
每个行或列模块包括至少一个驱动器电路，并且当然可以包括多个驱动器电路。
该原理概括成每个模块有多个连接垫，每个垫与N个功能相关联。例如，如果3个模块需要6个功能，则根据本发明的每个模块B包括两个垫pad0和pad1，以产生6个功能。
在这种情况下，具有6个功能总线，每个总线分配1个功能。两个垫利用相同的标识符电路，并且每个垫与3个逻辑门相关联，由此使得能够获得2×3＝6个不同的功能。
还根据如图11所示的另一个方面，本发明涉及一种集成组件100，其包括：
-根据本发明的集成电路111，其包括N个行模块L；
-矩阵阵列电路110；以及
-集成电路112，其包括M个相同的模块C’，每个模块C’包括至少一个列驱动器DC’，但是不包括根据本发明的识别电路。
在图11中，N＝3并且M＝2。
可替选地，集成组件包括：
-根据本发明的集成电路，其包括N个列模块C；
-矩阵阵列电路110；以及
-集成电路，其包括M个相同的模块L’，每个模块L’包括至少一个行驱动器DL’，但是不包括根据本发明的识别电路。
矩阵阵列电路110可以从模块A重复N×M次中产生。
当然，可替选地，集成组件可以包括根据本发明的行模块和列模块二者。然后，其包括：
-根据本发明的集成电路，其包括N个行模块L；
-根据本发明的集成电路，其包括M个列模块C；以及
-矩阵阵列电路110。
根据如图12中所示的另一个变体，集成组件120包括与通用功能相关联的至少一个总线，其将通用功能分配给M个不包括根据本发明的识别电路的相同模块的驱动器(DC’,DL’)。
在图12的示例中，经由根据本发明的电路，通过Bus2分配给行驱动器的功能F2还通过Bus2分配给列驱动器DC’。因而，总线(示例中的Bus2)穿过包括行驱动器的全部模块和包括列驱动器的全部模块，并且因此沿着矩阵阵列电路110的两侧延伸。Bus2因而将功能2分配给全部的行(DL)和列(DL’)驱动器。
根据本发明的通用功能F1、F2和F3例如为如下的功能：“芯片选择”、“掉电”和“重置”。这些功能是常规的。
“芯片选择”功能对应于电路选择，“掉电”功能对应于将电路置于低消耗模式，并且“重置”功能对应于将电路归零。
例如，N＝3，并且三个分配的功能为“芯片选择”、“掉电”和“重置”。
我们现将描述根据本发明的集成组件的示例性实施方式。
根据本发明的集成组件例如组成辐射检测器，矩阵阵列电路包括在行和量的交叉处的像素(光敏位置)，这些像素旨在将它们经受的辐射转换成电信号。电信号可以采用电荷、电压或者电流的形式。源自各种像素的这些电信号在矩阵阵列的读取阶段被收集，然后被数字化，以能够被处理和存储，以形成图像。
例如，从光敏区和电子电路中形成像素，所述光敏区根据所述区接收的光子量来发送电荷的电流，所述电子电路用于处理该电流。光敏区通常包括光敏元件、或者光检测器(其可以为例如光电二极管、光电阻或者光电晶体管)。已知大尺寸的光敏矩阵阵列可以具有几百万个像素。
辐射检测器可以用于对离子化辐射进行成像，尤其是在医学领域或者工业领域中的非破坏性测试领域中的x射线或者γ射线，用于检测辐射的图像。光敏元件允许检测到在可见光内或靠近可见光的电磁辐射。这些元件对于入射在检测器上的辐射不敏感或者不很敏感。因而，频繁地利用被称作为闪烁器的辐射转换器，其将入射的辐射(例如，x射线)转换成存在于像素中的光敏元件所敏感的波长范围内的辐射。
图13示意性地示出CMOS图像传感器130的4个像素，所述像素为通常被称作为3T像素的像素。行以i为索引，且列以j为索引，在行i与列j的交叉处的像素为P(i,j)。
每个像素包括光敏区(这里由光电二极管D来表示)、以及由三个晶体管T1、T2和T3形成的电处理电路。在附图中，光电二极管D和三个晶体管的附图标记遵从两个坐标(i,j)，可能采用行的排列i和列的排列j。指定行的像素与传送信号Phi_ligne、Vdd、V_ran和Phi_ran的4个导体连接，信号Phi_ligne、Vdd、V_ran和Phi_ran使得像素的每个行被控制。Phi_ligne和phi_ran通过行驱动器DL’(也被称作为行寻址电路)来管理，Vdd和V_ran为偏置电压。这里不再详细地描述这种检测器的周知操作。
图14图示了在这种类型的检测器中本发明的示例性实施方式。根据本发明的行模块L允许三个功能“芯片选择”、“掉电”和“重置”通过单个连接垫pad0分配至行驱动器DL。掉电功能被模块C’的列驱动器DC’共享，其不包括在本发明内。
在该示例中，每个垫pad0控制3个“缓冲器”，它们的输出为高阻抗，除非其来自侧面的输入处于“1”。由于每个模块L仅一个线处于“1”，所以每个模块，垫pad0具有单个功能：“芯片选择”或者“掉电”或者“重置”。功能“重置”及其相关联的信号因而将全部的模块L的全部触发器归零。功能“掉电”及其相关联的信号因而将全部的模块L的全部放大器以及全部的模块C’的全部放大器置于低消耗模式。
图15图示了用于比较的根据现有技术的检测器，其每个模块包括三个连接垫。
根据另一个实施方式，根据本发明的集成组件组成存储器电路、矩阵阵列电路，所述矩阵阵列电路包括旨在存储信息的存储器位置。存储器电路为用于寻求实现最大尺寸的电路。它们包括相同的选择或者放大功能。因而，相同的技术允许电路的垫数目减少的同时保持相同的功能。

Claims (14)

1.一种集成电路(10,80)，其包括多个以索引j为索引的N个相邻的相同模块，当前模块(Bj)与前一模块(Bj-1)和后一模块(Bj+1)连接，每个模块包括识别电路(Ij)，所述识别电路包括：
-N个有序的以i为索引的输入(Ei(j))，这些输入与相同索引的前一模块(Bj-1)的N个输出连接；以及
-N个有序的以i为索引的输出(Si(j))，这些输出与相同索引的后一模块(Bj+1)的N个输入连接；
-当前模块(Bj)的每个输入i(Ei(j))，i≠N，通过以i为索引的布线(Li)连接至当前模块的输出i+1(Si+1(j))；
-当前模块(Bj)的最后一个输入N(EN(j))不与所述当前模块的任意输出连接；以及
-当前模块(Bj)的第一个输出1(S1(j))不与所述当前模块的任意输入连接；
每个模块(B)还包括：
-至少一个连接垫(Pad0)；以及
-以i为索引的N个逻辑门(Pi)，每个逻辑门(Pi)包括第一输入(Pin1(i))、第二输入(Pin2(i))和输出(Pout(i))，
-以i为索引的N个总线，每个总线包括穿过全部的N个模块的线，每个总线与单个逻辑门(Pi)的输出(Pout(i))连接，
连接垫通过识别电路和逻辑门与总线连接，使得：
-逻辑门(Pi)的全部第一输入(Pin1(i))与连接垫连接，
-逻辑门(Pi)的每个第二输入(Pin2(i))与识别电路(I)的单个布线(Li)连接。
2.根据权利要求1所述的集成电路，其中：
-位于多个相邻模块的一个端部处的第一模块(B1)的识别电路(I1)使得：
-第一输入1(E1(1))接收逻辑电平“1”；以及
-输入i(Ei(1))，i＝2至N，接收逻辑电平“0”；
-每个模块的识别电路中不与模块的任意输入连接的第一输出1 (S1)接收逻辑电平“0”，
使得模块(Bj)的每个识别电路(Ij)的输入的逻辑电平的有序序列(Aj)组成模块的唯一标识符。
3.根据权利要求2所述的集成电路，其中，模块(Bj)的识别电路(Ij)的输入的逻辑电平的有序序列(Aj)组成模块(Bj)的地址。
4.根据权利要求2和3中的任意一项所述的集成电路，还包括与每个识别电路(Ij)相关联的读取电路(Rj)，所述读取电路(Rj)被配置成对识别电路(Ij)的每个输入(Ei(j))的逻辑电平进行采样。
5.根据前述权利要求中的一项所述的集成电路，其中：
-位于多个相邻模块的一个端部处并且具有不与前一模块连接的第一输入(E1(1))的第一模块(B1)的识别电路(I1)使得：
-输入i(Ei(1))，i＝2至N，接收逻辑电平“0”；以及
-第一输入1(E1(j))接收逻辑电平“1”；
-每个模块(B)的识别电路(I)中不与模块的任意输入连接的第一输出1(S1)接收逻辑电平“0”；以及
-N个逻辑门为“或”门，使得以j为索引的模块(Bj)的识别电路(Ij)执行将连接垫(pad0)与以j为索引的单个总线(Busj)连接的布线功能。
6.根据权利要求5所述的集成电路，其中，被称作为行模块的N个相同模块中的每个模块还包括至少一个行驱动器(DL)，其旨在与包括行(102)和列(103)的矩阵阵列电路(110)相关联，行驱动器(DL)被配置成处理注入至多个行中的多个信号或者源自多个行的多个信号。
7.根据权利要求5所述的集成电路，其中，被称作为列模块的N个相同模块中的每个模块还包括至少一个列驱动器(DC)，其旨在与包括行(102)和列(103)的矩阵阵列电路(110)相关联，列驱动器(DC)被配置成处理注入至多个列中的多个信号或者源自多个列的多个信号。
8.根据权利要求6和7中的任意一项所述的集成电路，其中，一个连接垫(pad0)与以i为索引的N个通用功能(Fi)相关联，所述通用功能被分配至N个相同模块的全部控制电路，
-每个总线(Busi)能够将相关的通用功能(Fi)传送至模块的驱动器，
-通用功能(Fi)被注入在模块中将连接垫与总线(Busi)连接的连接垫处，总线(Busi)和通用功能(Fi)相关联。
9.根据权利要求8所述的集成电路，包括多个连接垫，每个连接垫与N个通用功能相关联。
10.根据权利要求8和9中的任意一项所述的集成电路，其中，通用功能(F1,F2,F3)选自功能“芯片选择”和/或“掉电”和/或“重置”。
11.一种集成组件(100)，其包括根据权利要求6至10中的一项所述的集成电路、矩阵阵列电路(110)和M个相同的模块(C’,L’)，所述模块包括至少一个驱动器(DC’,DL’)。
12.根据权利要求11所述的集成组件( 100 )，其中，与通用功能相关联的至少一个总线将所述通用功能分配至M个相同模块的驱动器(DC’,DL’)。
13.根据权利要求11和12中的任意一项所述的集成组件，其组成辐射检测器、包括像素的矩阵阵列电路，像素旨在将辐射转换成电信号。
14.根据权利要求11和12中的任意一项所述的集成组件，其组成存储器电路、包括存储器位置的矩阵阵列电路，存储器位置旨在存储信息。
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