JP2021103760A - 半導体素子 - Google Patents

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俊明 小野
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Abstract

【課題】並行して形成される複数の配線の検査が可能な半導体装置を提供する。【解決手段】本開示に係る半導体素子は、複数の配線を含む第1の配線群の、複数の配線それぞれの第1の位置に接続される第1の回路と、複数の配線それぞれの端である第2の位置に接続される第2の回路と、複数の配線のそれぞれの、第1の位置と第2の位置との間に、複数の配線それぞれと1対1に設けられる、複数の配線のそれぞれに対して第3の回路を接続するための複数の接続部と、を備える。【選択図】図6

Description

本開示は、半導体素子に関する。
それぞれ1以上の受光素子を含む複数の画素が半導体基板上に行列状の配列で配置された画素アレイが知られている。画素アレイは、それぞれ各受光素子に接続される画素行毎および画素列毎の配線を含む。また、この画素アレイが形成される第1半導体基板と、当該画素アレイに含まれる各画素から読み出された画素信号に対する信号処理などを実行する回路が形成された第2半導体基板と、を貼り合わせることで積層化して、1つの撮像素子を構成する技術が知られている。
特開平04−180374号公報
上述したような画素アレイにおいて、画素行毎および画素列毎の配線の欠陥の有無が歩留まりに影響する。そのため、画素アレイに含まれる配線の欠陥の有無の検査を、撮像素子を構成するために第1半導体基板と第2半導体基板とを貼り合わせて積層化する前に実行可能とすることが求められている。
本開示は、並行して形成される複数の配線の検査が可能な半導体装置を提供することを目的とする。
本開示に係る半導体素子は、複数の配線を含む第1の配線群の、複数の配線それぞれの第1の位置に接続される第1の回路と、複数の配線それぞれの端である第2の位置に接続される第2の回路と、複数の配線のそれぞれの、第1の位置と第2の位置との間に、複数の配線それぞれと1対1に設けられる、複数の配線のそれぞれに対して第3の回路を接続するための複数の接続部と、を備える。
各実施形態に適用可能な撮像素子の一例であるCMOSイメージセンサの基本的な構成の概略を示すブロック図である。 各実施形態に適用可能な画素の回路構成の一例を示す回路図である。 各実施形態に適用可能な列並列AD変換部の構成の一例を示すブロック図である。 各実施形態に適用可能な撮像素子の積層型のチップ構造の概略を示す分解斜視図である。 各実施形態に係る第1半導体基板の具体的な構成例を示す図である。 第1の実施形態に係る第1半導体基板の構成の例を示す図である。 第1の実施形態に係るオープン検出を説明するための図である。 第1半導体基板における電極およびその近傍を示す模式図である。 第1半導体基板と第2半導体基板とを貼り合わせて積層化した場合の第1の構造例を示す断面図である。 第1半導体基板と第2半導体基板とを貼り合わせて積層化した場合の第2の構造例を示す断面図である。 第1の実施形態の第1の変形例に係る第1半導体基板の構成の例を示す図である。 第1の実施形態の構成によるオープン検査で発生しうる誤検出について説明するための図である。 第1の実施形態の第1の変形例の構成によるオープン検査を説明するための図である。 第1の実施形態の第2の変形例に係る第1半導体基板の構成の例を示す図である。 第1の実施形態の第3の変形例に係る第1半導体基板の構成の例を示す図である。 第1の実施形態の第4の変形例に係る第1半導体基板の構成の例を示す図である。 第2の実施形態に係る第1半導体基板の構成の例を示す図である。 第2の実施形態に係るスイッチ回路の一例の回路図である。 第2の実施形態に係る転送回路の一例の回路図である。 第3の実施形態に係る第1半導体基板の構成の例を示す図である。 第3の実施形態に係る第1半導体基板の構成の他の例を示す図である。 第4の実施形態に係る第1半導体基板の構成の例を示す図である。 第4の実施形態に係るスイッチデコーダの一例の構成を示す回路図である。 第4の実施形態に係るバイアス部の一例の構成を概略的に示す回路図である。 第5の実施形態に係る第1半導体基板の構成の例を示す図である。 第5の実施形態に係るスイッチデコーダの一例の構成を示す回路図である。 第5の実施形態に係る第1半導体基板の構成の他の例を示す図である。 第5の実施形態に係る構成においてオープン検査を行う場合のスイッチデコーダADRの設定の例を示す図である。 オープン検査の際の垂直信号線の状態を模式的に示す図である。 第5の実施形態に係る構成において第1の例のショート検査を行う場合のスイッチデコーダADRの設定の例を示す図である。 第5の実施形態に係る構成において第2の例のショート検査を行う場合のスイッチデコーダADRの設定の例を示す図である。 既存技術による印加回路の例を示す回路図である。 既存技術による印加回路660の例を示す回路図である。 第6の実施形態に係る印加回路の例を示す回路図である。 第6の実施形態に係る第1半導体基板に形成される回路を概略的に示す回路図である。 第6の実施形態に係る第1半導体基板の一例の平面図を概略的に示す図である。 第6の実施形態の第1の変形例に係る印加回路の例を示す回路図である。 第6の実施形態の第1の変形例に係る第1半導体基板に形成される回路を概略的に示す回路図である。 第6の実施形態の第1の変形例に係る第1半導体基板の一例の平面図を概略的に示す図である。 第6の実施形態の第2の変形例に係る第1半導体基板の一例の平面図を概略的に示す図である。 第6の実施形態の第3の変形例に係る第1半導体基板の一例の平面図を概略的に示す図である。 既存技術を用いた場合の検査を説明するための画素回路および検出回路の例を示す図である。 第6の実施形態およびその各変形例による効果を説明するための図である。 第6の実施形態およびその各変形例による効果を説明するための図である。 本開示に適用可能な撮像素子ウェハの要部の断面図である。 本開示の技術に係る各実施形態および各変形例を使用する使用例を示す図である。 本開示に係る技術を適用可能な撮像装置の一例の構成を示すブロック図である。
以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
以下、本開示の実施形態について、下記の順序に従って説明する。
1.各実施形態に適用可能な構成
1−1.CMOSイメージセンサの構成例
1−2.画素の回路構成例
1−3.列並列AD変換部の構成例
1−4.チップ構造例
1−5.既存技術による検査の概略
2.各実施形態に係る構成の概略
3.第1の実施形態
3−0−1.第1の実施形態に係る第1半導体基板の構成例
3−0−2.第1の実施形態に係る検査方法の例
3−0−3.各実施形態に適用可能な針当て端子の構造例
3−1.第1の実施形態の第1の変形例
3−1−1.第1の実施形態の第1の変形例に係る第1半導体基板の構成例
3−1−2.第1の実施形態の第1の変形例に係る検査方法の例
3−2.第1の実施形態の第2の変形例
3−2−1.第1の実施形態の第2の変形例に係る第1半導体基板の構成例
3−2−2.第1の実施形態の第2の変形例に係る検査方法の例
3−3.第1の実施形態の第3の変形例
3−4.第1の実施形態の第4の変形例
4.第2の実施形態
4−0−1.第2の実施形態に係る第1半導体基板の構成例
4−0−2.第2の実施形態に係る検査方法の例
4−0−3.第2の実施形態に係るバイアス回路の詳細な説明
5.第3の実施形態
5−0−1.第3の実施形態に係る第1半導体基板の構成例
5−0−2.第3の実施形態に係る検査方法の例
5−1.第3の実施形態の他の例
6.第4の実施形態
6−0−1.第4の実施形態に係る第1半導体基板の構成例
6−0−2.第4の実施形態に係るスイッチデコーダの構成例
6−0−3.第4の実施形態に係る検査方法の例
7.第5の実施形態
7−0−1.第5の実施形態に係る第1半導体基板の構成例
7−0−2.第5の実施形態に係る検査方法の例
7−0−2−1.第5の実施形態に係るオープン検査の例
7−0−2−2.第5の実施形態に係るショート検査の例
8.第6の実施形態
8−1.既存技術について
8−2.第6の実施形態に係る構成
8−3.第6の実施形態の第1の変形例
8−4.第6の実施形態の第2の変形例
8−5.第6の実施形態の第3の変形例
8−6.第6の実施形態およびその各変形例による効果
9.他の実施形態
10.各実施形態に適用可能な構造
11.本開示の技術の適用例
[1.各実施形態に適用可能な構成]
先ず、本開示の技術が適用可能な撮像素子の基本的な構成について説明する。ここでは、撮像素子として、X−Yアドレス方式の撮像素子の一種であるCMOS(Complementary Metal Oxide Semiconductor)イメージセンサを例に挙げて説明する。CMOSイメージセンサは、CMOSプロセスを応用して、または、部分的に使用して作製されたイメージセンサである。
(1−1.CMOSイメージセンサの構成例)
図1は、各実施形態に適用可能な撮像素子の一例であるCMOSイメージセンサの基本的な構成の概略を示すブロック図である。
図1に示す撮像素子1は、光電変換部を含む画素(セル)2が行方向および列方向に、すなわち、行列状の配列で2次元配置されてなる画素アレイ部(セルアレイ)11と、当該画素アレイ部11の周辺回路部を有する構成となっている。ここで、行方向とは、画素行の画素2の配列方向(水平方向)をいい、列方向とは、画素列の画素2の配列方向(垂直方向)をいう。画素2は、光電変換を行うことにより、受光した光量に応じた電荷を生成し、蓄積する。
図1の例では、画素アレイ部11の周辺回路部は、例えば、行選択部12、定電流源部13、アナログ−デジタル変換部14、水平転送走査部15、信号処理部16およびタイミング制御部17を含む。
画素アレイ部11において、行列状の画素配列に対し、画素行毎に制御線321〜32nが行方向に沿って配線されている。また、画素列毎に垂直信号線311〜31mが列方向に沿って配線されている。なお、垂直信号線311〜31mを特に区別する必要が無い場合には、垂直信号線311〜31mを、適宜、垂直信号線31として説明を行う。同様に、制御線321〜32nを特に区別する必要が無い場合には、制御線321〜32nを、適宜、制御線32として説明を行う。
制御線32は、画素2から信号を読み出す際の駆動を行うための駆動信号を伝送する。図1では、制御線32について1本の配線として図示しているが、制御線32は、1本に限定されず、複数本の配線を含むことができる。制御線32の一端は、行選択部12の各行に対応した出力端に接続されている。
次に、画素アレイ部11の周辺回路部の各回路部分、すなわち、行選択部12、定電流源部13、アナログ−デジタル変換部14、水平転送走査部15、信号処理部16およびタイミング制御部17について説明する。
行選択部12は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部11に含まれる各画素2の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部12は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。
読出し走査系は、画素2から画素信号を読み出すために、画素アレイ部11の画素2を行単位で順に選択走査する。画素2から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の画素2の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系によを不要電荷を掃き出す(リセットする)ことにより、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する(電荷の蓄積を開始する)動作のことをいう。
定電流源部13は、画素列毎に垂直信号線311〜31mの各々に接続された、例えばMOS(Metal Oxide Semiconductor)トランジスタからなる複数の電流源Iを備えている。定電流源部13は、行選択部12によって選択走査された画素行の各画素2に対し、垂直信号線311〜31mの各々を通してバイアス電流を供給する。
アナログ−デジタル変換部14は、画素アレイ部11の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ−デジタル変換器を含む。アナログ−デジタル変換部14は、画素列毎に垂直信号線311〜31mの各々を通して出力されるアナログ方式の信号である画素信号を、Nビットのデジタル方式の信号に変換する列並列型のアナログ−デジタル変換部である。以下、アナログ−デジタル変換部14を、列並列アナログ−デジタル変換部14と呼ぶ。
列並列アナログ−デジタル変換部14が含むアナログ−デジタル変換器としては、例えば、参照信号比較型のアナログ−デジタル変換器の一例であるシングルスロープ型アナログ−デジタル変換器を用いることができる。これはこの例に限定されず、列並列アナログ−デジタル変換部14が含むアナログ−デジタル変換器としては、逐次比較型アナログ−デジタル変換器やデルタ−シグマ変調型(ΔΣ変調型)アナログ−デジタル変換器などを用いることができる。
水平転送走査部15は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部11の各画素2の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部15による制御の下に、列並列アナログ−デジタル変換部14でデジタル方式の信号に変換された画素信号が画素列単位で、2Nビット幅の水平転送線18に読み出される。
信号処理部16は、水平転送線18を通して供給されるデジタル方式の画素信号に対して所定の信号処理を行い、2次元の画像データを生成する。例えば、信号処理部16は、供給された画素信号に対して、縦線欠陥、点欠陥の補正、信号のクランプといった各信号処理を施すことができる。また、信号処理部16は、供給された画素信号に対して、パラレル−シリアル変換、圧縮、符号化、加算、平均、間欠動作など信号処理を施すことができる。信号処理部16は、生成した画像データを、撮像素子1の出力信号として後段の装置に出力する。
タイミング制御部17は、各種のタイミング信号、クロック信号および制御信号等を生成し、これら生成した信号を基に、行選択部12、定電流源部13、列並列アナログ−デジタル変換部14、水平転送走査部15および信号処理部16などの駆動制御を行う。
(1−2.画素の回路構成例)
図2は、各実施形態に適用可能な画素2の回路構成の一例を示す回路図である。画素2は、光電変換部として、例えば、フォトダイオード21を有している。画素2は、フォトダイオード21に加えて、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24および選択トランジスタ25を有する画素構成となっている。
図2の例では、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24および選択トランジスタ25の4つのトランジスタとしては、例えばNチャネルのMOS型電界効果トランジスタ(Field effect transistor:FET)を用いている。以下、NチャネルのMOS型電界効果トランジスタを、NMOSトランジスタと呼ぶ。画素2をNMOSトランジスタのみで構成することで、面積効率や工程削減視点の最適化を図ることができる。なお、図2に示した転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24および選択トランジスタ25の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
この画素2に対して、上述した制御線32として、複数の制御線が同一画素行の各画素2に対して共通に配線されている。これら複数の制御線は、行選択部12の各画素行に対応した出力端に画素行単位で接続されている。行選択部12は、複数の制御線に対して転送信号TRG、リセット信号RSTおよび選択信号SELを適宜出力する。
フォトダイオード21は、アノード電極が低電位側電源(例えば、接地電位)に接続されており、受光した光をその光量に応じた電荷量の電荷(ここでは、光電子)に光電変換してその電荷を蓄積する。フォトダイオード21のカソード電極は、転送トランジスタ22を介して増幅トランジスタ24のゲート電極と電気的に接続されている。ここで、増幅トランジスタ24のゲート電極が電気的に繋がった領域は、浮遊拡散領域FDである。浮遊拡散領域FDは、電荷を電圧に変換する電荷電圧変換部である。
転送トランジスタ22のゲート電極には、ハイ(High)レベル(例えば、VDDレベル)がアクティブとなる転送信号TRGが行選択部12から供給される。転送トランジスタ22は、転送信号TRGに応答して導通状態となることで、フォトダイオード21で光電変換され、当該フォトダイオード21に蓄積された電荷を浮遊拡散領域FDに転送する。
リセットトランジスタ23は、高電位側電源電圧を供給する電源VDDのノードと浮遊拡散領域FDとの間に接続されている。リセットトランジスタ23のゲート電極には、ハイレベルがアクティブとなるリセット信号RSTが行選択部12から供給される。リセットトランジスタ23は、リセット信号RSTに応答して導通状態となり、浮遊拡散領域FDの電荷を電源VDDのノードに捨てることによって浮遊拡散領域FDをリセットする。
増幅トランジスタ24は、ゲート電極が浮遊拡散領域FDに、ドレイン電極が電源VDDのノードにそれぞれ接続されている。増幅トランジスタ24は、フォトダイオード21での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ24は、ソース電極が選択トランジスタ25を介して垂直信号線31に接続される。そして、増幅トランジスタ24と、垂直信号線31の一端に接続される電流源Iとは、浮遊拡散領域FDの電圧を垂直信号線31の電圧に変換するソースフォロワを構成している。
選択トランジスタ25は、ドレイン電極が増幅トランジスタ24のソース電極に接続され、ソース電極が垂直信号線31に接続されている。選択トランジスタ25のゲート電極には、ハイレベルがアクティブとなる選択信号SELが行選択部12から供給される。選択トランジスタ25は、選択信号SELに応答して導通状態となることで、画素2を選択状態として増幅トランジスタ24から出力される信号を垂直信号線31に伝達する。
図2に示す画素2における読み出し処理について、概略的に説明する。初期状態では、選択信号SEL、リセット信号RSTおよび転送信号TRGがそれぞれロー状態とされる。また、フォトダイオード21が露光され、ロー状態転送信号TRGにより転送トランジスタ22がオフとなっているため、露光により生成された電荷がフォトダイオード21に蓄積される。
所定のタイミングで選択信号SELがハイ状態とされて、選択トランジスタ25がオンとされる。次にリセット信号RSTがハイ状態とされ、FDの電荷が電圧VDDの電源ラインに排出されることにより、FDの電位が所定電位にリセットされる。リセット信号RSTがロー状態に戻されて所定時間後で、転送信号TRGがハイ状態とされ、露光によりフォトダイオード21に蓄積された電荷がFDに供給され、蓄積される。FDに蓄積された電荷に応じた電圧が生成され、この電圧が増幅トランジスタ24により増幅され、選択トランジスタ25を介して画素信号として垂直信号線31に伝達される。
ここで、リセット信号RSTがハイ状態とされた所定時間後の、例えばFDの状態が安定するタイミングにおいて垂直信号線31に出力されたリセットレベル(黒レベル)の信号Aが、アナログ−デジタル変換部14に含まれる対応するアナログ−デジタル変換器によりデジタル値に変換され、例えばアナログ−デジタル変換器が持つレジスタなどに一時的に記憶される。この信号Aは、オフセット性のノイズである。この信号Aの読み出しを、P相(Pre-Charge)読み出しと呼び、P相読み出しを行う期間をP相期間と呼ぶ。
さらに、転送信号TRGがハイ状態とされたタイミングから処置時間後の、例えば例えばFDの状態が安定するにおいて垂直信号線31に出力された信号レベルの信号Bが、アナログ−デジタル変換器によりデジタル値に変換され、例えばアナログ−デジタル変換器が持つレジスタなどに一時的に記憶される。この信号Bは、オフセット性のノイズと画素信号とを含む信号である。この信号Bの読み出しを、D相(Data Phase)読み出しと呼び、D相読み出しを行う期間をD相期間と呼ぶ。
アナログ−デジタル変換器は、記憶した信号Aと信号Bとの差分を求める。これにより、オフセット性のノイズが除去された画素信号を得ることができる。
次に、図2の画素における、掃出し走査系による掃出し走査について、概略的に説明する。掃出し走査では、転送信号TRGおよびリセット信号RSTをハイレベルとし、選択信号SELをローレベルとして、フォトダイオード21のカソード電極を電源VDDに接続する。これにより、フォトダイオード21のカソード電極の電荷を電源VDDのノードに捨てる。この掃出し走査の後、転送信号TRGをローレベルとしてフォトダイオード21を電源VDDから切り離すことで、電子シャッタ動作が実行され、フォトダイオード21への光電変換による電荷の蓄積が開始可能となる。
なお、選択トランジスタ25については、電源VDDのノードと増幅トランジスタ24のドレイン電極との間に接続する回路構成を適用することもできる。また、図2の例では、画素2の画素回路として、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24および選択トランジスタ25からなる、すなわち4つのトランジスタ(Tr)からなる4Tr構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ25を省略し、増幅トランジスタ24に選択トランジスタ25の機能を持たせる3Tr構成とすることもできるし、必要に応じて、トランジスタの数を増やした5Tr以上の構成とすることもできる。
(1−3.列並列アナログ−デジタル変換部の構成例)
次に、列並列アナログ−デジタル変換部14の構成例について説明する。図3は、各実施形態に適用可能な列並列アナログ−デジタル変換部14の構成の一例を示すブロック図である。本開示の撮像素子1におけるアナログ−デジタル変換部14は、垂直信号線311〜31mの各々に対応して設けられた複数のシングルスロープ型アナログ−デジタル変換器の集合を含む。ここでは、n列目のシングルスロープ型アナログ−デジタル変換器140を例に挙げて説明する。
シングルスロープ型アナログ−デジタル変換器140は、比較器141、カウンタ回路142およびラッチ回路143を有する回路構成となっている。シングルスロープ型アナログ−デジタル変換器140では、時間が経過するに連れて電圧値が線形に変化する、いわゆるRAMP波形(スロープ波形)の参照信号が用いられる。ランプ波形の参照信号は、参照信号生成部19で生成される。参照信号生成部19については、例えば、デジタル−アナログ変換回路を用いて構成することができる。
比較器141は、画素2から読み出されるアナログの画素信号を比較入力とし、参照信号生成部19で生成されるランプ波形の参照信号を基準入力とし、両信号を比較する。そして、比較器141は、例えば、参照信号が画素信号よりも大きいときに出力が第1の状態(例えば、ハイレベル)になり、参照信号が画素信号以下のときに出力が第2の状態(例えば、ロー(Low)レベル)になる。これにより、比較器141は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
カウンタ回路142には、比較器141に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部17からクロック信号CLKが与えられる。そして、カウンタ回路142は、クロック信号CLKに同期してカウント動作を行うことによって、比較器141の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路142のカウント結果(カウント値)が、アナログの画素信号をデジタル化したデジタル値となる。
ラッチ回路143は、カウンタ回路142のカウント結果であるデジタル値を保持(ラッチ)する。また、ラッチ回路143は、信号レベルの画素信号に対応するD相のカウント値と、リセットレベルの画素信号に対応するP相のカウント値との差分をとることにより、ノイズ除去処理の一例である、CDS(Correlated Double Sampling;相関二重サンプリング)を行う。そして、ラッチ回路143は、水平転送走査部15による駆動の下に、ラッチしたデジタル値を水平転送線18に出力する。
上述したように、シングルスロープ型アナログ−デジタル変換器140の集合を含む列並列アナログ−デジタル変換部14では、参照信号生成部19で生成される、線形に変化するアナログ値の参照信号と、画素2から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。なお、上述の例では、画素列に対して1対1の関係でアナログ−デジタル変換器140が配置されるシングルスロープ型アナログ−デジタル変換部14を例示したが、複数の画素列を単位としてシングルスロープ型アナログ−デジタル変換器140が配置されるアナログ−デジタル変換部14とすることも可能である。
(1−4.チップ構造例)
次に、上述した構成の撮像素子1としてのCMOSイメージセンサのチップ構造例について説明する。上述した構成の撮像素子1のチップ(半導体集積回路)構造は、積層型のチップ構造(積層チップ)となっている。また、画素2の構造については、配線層が形成される側の基板面を表面(正面)とするとき、その反対側の裏面側から光が照射される裏面照射型の画素構造とすることもできるし、表面側から光が照射される表面照射型の画素構造とすることもできる。
図4は、各実施形態に適用可能な、撮像素子1の積層型のチップ構造の概略を示す分解斜視図である。図4に示すように、撮像素子1の積層型のチップ構造は、第1半導体基板41および第2半導体基板42の少なくとも2つの半導体基板が積層され貼り合わされた構造となっている。この積層構造において、1層目の第1半導体基板41には、画素アレイ部11の各画素2、制御線321〜32n、および、垂直信号線311〜31mが形成される。また、2層目の第2半導体基板42には、行選択部12、定電流源部13、アナログ−デジタル変換部14、水平転送走査部15、信号処理部16、タイミング制御部17、および、参照信号生成部19などを含む画素制御部が形成される。なお、図4においては、煩雑さを避けるため、信号処理部16と参照信号生成部19とが省略されている。画素制御部は、画素アレイ部11の周辺回路部である。そして、1層目の第1半導体基板41と2層目の第2半導体基板42とは、TCV(Through Chip Via)やCu−Cuハイブリッドボンディングなどの接続部43、44で電気的に接続される。
この積層構造の撮像素子1によれば、1層目の第1半導体基板41として画素アレイ部11を形成できるだけの大きさ(面積)のもので済むため、第1半導体基板41のサイズ(面積)、ひいては、チップ全体のサイズを小さくできる。更に、1層目の第1半導体基板41には、画素2の作製に適したプロセスを適用でき、2層目の第2半導体基板42には、画素制御部の作製に適したプロセスを適用できるため、撮像素子1を製造するに当たって、プロセスの最適化を図ることができるメリットもある。特に、画素制御部を作製するに当たっては、先端プロセスの適用が可能になる。
なお、ここでは、第1半導体基板41および第2半導体基板42が積層されて成る2層構造の積層構造を例示したが、積層構造としては、2層構造に限られるものではなく、3層以上の構造とすることもできる。そして、3層以上の積層構造の場合、行選択部12、定電流源部13、アナログ−デジタル変換部14、水平転送走査部15、信号処理部16、タイミング制御部17、および、参照信号生成部19などを含む画素制御部については、2層目以降の半導体基板に分散して形成することができる。
(1−5.既存技術による検査の概略)
ところで、撮像素子1の良品および不良品の選別では、制御線321〜32nや垂直信号線311〜31mなどの配線のオープン(断線)の有無や、隣接する配線間のショート(短絡)の有無の検査が行われる。図4を用いて説明した、画素アレイ部11が形成された第1半導体基板41と、画素制御部が形成された第2半導体基板42とを貼り合わせた3次元構造による積層型のチップ構造の場合は、第1半導体基板41および第2半導体基板42を貼り合わせた後の最終形状であるウェハ状態での検査にて、良品および不良品の選別を行うケースが一般的である。
積層チップの積層方式には、ウェハとウェハとを貼り合わせる方式(WOW:Wafer On Wafer)や、ウェハと良品チップとを貼り合わせる方式(COW:Chip On Wafer)などがある。COW方式の積層チップの場合は、WOW方式の積層チップの場合と異なり、良品と良品とを選択的に組み合わせることで歩留りを上げることができる。また、WOW方式においても、良品チップの位置において最適なウェハの組み合わせで貼り合わせを行うことが可能である。
図4に示した積層型のチップ構造の場合には、第1半導体基板41側は、面積効率や工程削減視点の最適化により、図2に示すようにNMOSトランジスタのみで画素回路が構成されている。そして、画素アレイ部11の周辺回路である画素制御部は、第2半導体基板42側に形成されている。すなわち、第1半導体基板41側には、画素制御部が搭載されていない。そのため、COW方式の積層チップの場合は、貼り合わせ前に、センサ基板(画素チップ)である第1半導体基板41側の良品および不良品の選別を行うことが困難であり、歩留り改善効果が抑制されている。
上述したように、第1半導体基板41と第2半導体基板42とは、TCVやCu−Cuハイブリッドボンディングなどによる接続部43、44で電気的に接続されており、その接続部43、44は、制御線321〜32nおよび垂直信号線311〜31mが接続される接続ノードで構成される。そして、接続部43、44の接続ノードの数は、画素アレイ部11の画素数に比例し、数万本の数となる。この接続ノードの全てに針当て端子を搭載することで、制御線321〜32nおよび垂直信号線311〜31mの配線のオープン/ショートの検査を行うことも可能である。一方で、端子ピッチおよび端子数に比べて針当て端子はサイズが数十倍も大きく、接続ノードの全てに針当て端子を搭載することは面積的にも現実的でない。また、サイズの大きな針当て端子を多数搭載することにより、不要な寄生容量を付加することにもなり、性能が低下するおそれがある。
[2.各実施形態に係る構成の概略]
次に、各実施形態に係る構成の概略について説明する。近年の積層構造の撮像素子は、多画素高速化のために画素単体の不良率よりも、制御線321〜32nや垂直信号線311〜31mの配線、および、接続部43、44の接続ノードの不良率が高い傾向にある。そこで、本開示の各実施形態では、画素アレイ部11が形成されるセンサ基板である第1半導体基板41において、配線層のみのチェックを主眼におき、最小限の回路を追加することにより、配線のオープン/ショートの有無の検査を、少数の針当て端子で実現できるようにする。
図5は、各実施形態に係る第1半導体基板41の具体的な構成例を示す図である。第1半導体基板41には、第1の画素行に対応して第1の配線が形成され、第2の画素行に対応して第2の配線が形成されている。以下、適宜、画素行に対応して形成される配線を行配線と呼ぶ。ここでは、画素行に対応して形成される第1の行配線は、1行目の画素行に対応して形成される制御線321を指し、画素行に対応して形成される第2の行配線は、n行目の画素行に対応して形成される制御線32nを指すものとする。第1の行配線と第2の行配線との間には、制御線322〜32n-1として示す複数の行配線が存在している。
また、第1半導体基板41には、第1の画素列に対応して第1の列配線が形成され、第2の画素列に対応して第2の列配線が形成されている。以下、適宜、画素列に対応して形成される配線を列配線と呼ぶ。画素列に対応して形成される第1の列配線は、1列目の画素列に対応して形成される垂直信号線311を指し、画素列に対応して形成される第2の列配線は、m列目の画素列に対応して形成される垂直信号線31mを指すものとする。そして、第1の列配線と第2の列配線との間には、垂直信号線312〜31m-1として示す複数の列配線が存在している。
図4でも説明したように、第1半導体基板41には、第1半導体基板41上に形成された配線(制御線321〜32nおよび垂直信号線311〜31m)と、第2の基板である第2半導体基板42上に形成された画素制御部とを接続する接続部43Aおよび43Bと、接続部44Aおよび44Bと、が設けられている。ここで、接続部43Aおよび43Bは、接続される画素制御部の回路が垂直方向の片側のみに存在する場合、何れか一方のみが設けられていればよい。例えば、垂直信号線311〜31mとアナログ−デジタル変換部14とが、接続部43Aを介して接続される。同様に、接続部44Aおよび44Bも、接続される画素制御部の回路が水平方向の片側のみに存在する場合、何れか一方のみが設けられていればよい。例えば、制御線321〜32nと行選択部12とが、接続部44Aを介して接続される。なお、以下では、接続部43Aおよび43Bを区別する必要の無い場合には、これら接続部43Aおよび43Bを纏めて接続部43と呼ぶ。
第1半導体基板41に対して、さらに、検出部45Aおよび検出部45Aに対応するバイアス部45Bと、検出部46Aおよび検出部46Aに対応するバイアス部46Bが設けられる。
第1半導体基板41には、さらにまた、これら検出部45Aおよびバイアス部45Bと、検出部46Aおよびバイアス部46Bと、に関連して、次の各端子および各電極が設けられる。すなわち、第1半導体基板41には、それぞれ検出部45Aに接続されて、端子47Aおよび47Cと、電極47Dと、制御端子49Aと、が設けられる。また、第1半導体基板41には、それぞれ検出部46Aに接続されて、端子48Aおよび48Cと、電極48Dと、制御端子50Aと、が設けられる。また、第1半導体基板41には、それぞれバイアス部45Bに接続されて、制御端子49Bおよび電極47Bが設けられる。さらに、第1半導体基板41には、それぞれバイアス部46Bに接続されて、制御端子50Bおよび電極48Bが設けられる。
これら第1半導体基板41に設けられる各端子、各電極および各制御端子は、ウェハ状態での検査に用いられる針当て端子である。
バイアス部45B(第1の回路)は、各垂直信号線311〜31mに電圧を印加するためのバイアス回路を含む。バイアス部45Bは、制御端子49Bに対して所定の電圧が印加されることで、制御端子49Bと垂直信号線311〜31mの一部または全部とを接続する。垂直信号線311〜31mのバイアス部45Bに対して遠端には、垂直信号線311〜31mに対する電圧の印加を検出するための検出部45Aが接続される。検出部45A(第2の回路)では、例えば端子47Aの電圧を端子47Cからモニタすることができる。また、検出部45Aでは、制御端子49Aに対して所定の電圧が印加されることで、電極49Dと垂直信号線311〜31mの一部または全部を接続する。
同様に、制御線321〜32nには、各制御線321〜32nに電圧を印加するためのバイアス部46Bと、各制御線321〜32nに対する電圧の印加を検出するための検出部46Aと、が接続されている。
なお、第1半導体基板41配置される検出部45Aおよび46A、バイアス部45Bおよび46Bは、第1半導体基板41と第2半導体基板42とを貼り合わせて積層化した後には、一般的には、使用されない。
本開示の各実施形態によれば、3次元積層構造の撮像素子1において、検出部45Aおよび46Aと、バイアス部45Bおよび46Bと、端子47A、47C、48Aおよび48Cと、電極47B、47D、48Bおよび48Dと、制御端子49A、49B、50Aおよび50Bによる、規模の小さい回路を追加することにより、配線のオープン/ショートの有無の検査を実現することができる。これにより、チップ面積の増大の抑制と歩留りの向上とを両立させることができる。
[3.第1の実施形態]
次に、本開示の第1の実施形態について説明する。第1の実施形態は、垂直信号線311〜31mのオープン(断線)の有無の検査を簡易に行うための撮像素子1の例である。
(3−0−1.第1の実施形態に係る第1半導体基板の構成例)
図6は、第1の実施形態に係る第1半導体基板41aの構成の例を示す図である。なお、図6において、第1半導体基板41aは、図5に示した第1半導体基板41と対応し、第2半導体基板42と積層されて撮像素子1が構成される。また、図6において、図5に示した、画素アレイ部11に含まれる各画素2と、各制御線321〜32nと、が省略されている。同様に、図6において、図5に示した構成のうち、画素行に関連する構成(各制御線321〜32nに関連する構成)は、適宜、省略されている。
図6において、接続部43Aは、画素アレイ部11の列数(m本)に対応した数の接続ノードN1a、N2a、N3a、N4a、…、N(m-2)a、N(m-1)a、Nmaを含む。同様に、接続部43Bは、画素アレイ部11の列数(m本)に対応した数の接続ノードN1b、N2b、N3b、N4b、…、N(m-2)b、N(m-1)b、Nmbを含む。
各接続ノードN1b〜Nmbに対して、1対1に、各垂直信号線311〜31mの一端が接続される。同様に、各接続ノードN1a〜Nmaに対して、1対1に、各垂直信号線311〜31mの他端が接続されている。
第1半導体基板41と第2半導体基板42とは、これら各接続ノードN1a〜Nma、または、各接続ノードN1b〜Nmbにより、電気的に接続される。
バイアス部45Baは、バイアス回路として、画素アレイ部11の列数(m本)に対応した数のスイッチ素子SW1、SW2、SW3、SW4、…、SW(m-2)、SW(m-1)、SWm、を含む。各スイッチ素子SW1〜SWmは、例えば画素2と同様にNMOSトランジスタにより構成される。各スイッチ素子SW1〜SWmは、一端(ドレイン)が電極47Bに共通に接続され、他端(ソース)が、それぞれ接続ノードN1b〜Nmbを介して各垂直信号線311〜31mの一端に1対1に接続されている。
各スイッチ素子SW1〜SWmの制御端(ゲート)に対して、制御端子49Bが共通に接続される。制御端子49Bに対してハイ(High)レベルの電圧(例えば3[V])が印加されることで、各スイッチ素子SW1b〜SWmbがオン(導通)状態となり、電極47Bと各垂直信号線311〜31mとが接続され、電極47Bに印加された電圧が各垂直信号線311〜31mに対して印加される。すなわち、各スイッチ素子SW1〜SWmは、各垂直信号線311〜31mに対して電圧を出力する出力回路であると考えることができる。ここで、各スイッチ素子SW1b〜SWmbの閾値で電圧ドロップが発生するが、耐圧が許す範囲で制御端子49Bに印加する電圧を高くすることで、電圧ドロップによる影響を抑制することができる。
検出部45Aaは、画素アレイ部11の列数(m本)に対応した数の転送素子TR1、TR1、TR1、TR1、…、TR(m-2)、TR(m-1)、TRm、を含む。各転送素子TR1〜TRmは、例えば画素2と同様にNMOSトランジスタにより構成される。各転送素子TR1〜TRmのゲートに対して、各接続ノードN1a〜Nmaを介して、各垂直信号線311〜31mが1対1に接続される。
すなわち、各転送素子TR1〜TRmは、各垂直信号線311〜31mに印加される電圧が入力される入力回路であると考えることができる。また、各転送素子TR1〜TRmは、ゲートに入力(印加)された電圧に応じて導通、非導通状態が制御されるスイッチとしての機能を有する。
また、各転送素子TR1〜TRmは、直列接続され、直列接続の一端に端子47Aが接続され、他端に端子47Cが接続される。
より具体的には、各転送素子TR1〜TRmのうち、図6において左端に配置される転送素子TR1の例えばドレインに端子47Aが接続され、ソースが当該転送素子TR1に隣接する転送素子TR2のドレインに接続される。転送素子TR2のソースが当該転送素子TR2に隣接する転送素子TR3のドレインに接続され、転送素子TR3のソースが当該転送素子TR3に隣接する転送素子TR4のドレインに接続される。このように、各転送素子TR1〜TR(m-1)は、ソースが、順次、隣接する転送素子のドレインに接続される。転送素子TR(m-1)のソースが図6において右端に配置される転送素子TRm-のドレインに接続され、当該転送素子TRmのソースが端子47Cに接続される。
このような構成とすることで、各転送素子TR1〜TRmのゲートに対して、電極47Bが接続されることになる。
なお、以下では、各スイッチ素子SW1〜SWmを区別する必要のない場合、適宜、これらをスイッチ素子SWで代表させて説明を行う。同様に、各転送素子TR1〜TRmを区別する必要のない場合、適宜、これらを転送素子TRで代表させて説明を行う。
以下、図6に示すように、各トランジスタ(転送素子TR1〜TRm)が、隣接するトランジスタとのドレインおよびソースの接続にて順次接続される形態を、直列接続と呼ぶ。直列接続では、各トランジスタのゲートへの電圧の印加に対し、各ゲートの状態の論理積により出力が決定される。すなわち、直列接続される各トランジスタのうち少なくとも1つがオフ(非導通)状態になっている場合、直列接続の両端が非導通状態となる。
また、具体例は後述するが、複数のトランジスタが、各トランジスタのドレインおよびソースがそれぞれ共通に接続され、各トランジスタのゲートがそれぞれ独立して接続される形態を、並列接続と呼ぶ。並列接続では、各トランジスタのゲートへの電圧の印加に対し、各ゲートの状態の論理和により出力が決定される。すなわち、並列接続される各トランジスタのうち少なくとも1つがオン(導通)状態になっている場合、並列接続の両端(それぞれ共通に接続されるソース−ドレイン間)が導通状態となる。
(3−0−2.第1の実施形態に係る検査方法の例)
この第1の実施形態に係る構成において、垂直信号線311〜31mのオープンの有無の検査(以下、適宜、オープン検査と呼ぶ)を行う方法について、より具体的に説明する。第1の実施形態の例の場合、検査時には、所定の検査装置に接続されるプローブ(検査針)を端子47Aおよび47Cと、電極47Bと、制御端子49Aとに当てる。検査装置により、電極47Bを所定のハイレベルの電圧(3[V]とする)に設定し、制御端子49Bも、所定のハイレベルの電圧(3[V]とする)に設定する。この場合、各垂直信号線311〜31mにオープン箇所が無ければ、各転送素子TR1〜TRmには、各スイッチ素子SW1〜SWmで閾値分が減衰した電圧(例えば2[V])が印加されることになる。
なお、各転送素子TR1〜TRmは、この閾値分が減衰した、例えば2[V]の電圧をハイレベルの電圧とし、このハイレベルの電圧がゲートに印加されることでオン(導通)状態となるものとする。また、各転送素子TR1〜TRmは、この電圧未満の所定電圧より低い電圧をローレベルとしてオフ(非導通)状態となるものとする。
この状態で、検査装置により、端子47Aに検査用の電圧として例えば1[V]の電圧VBを印加して、端子47Cの電圧VMをモニタ(測定)する。各垂直信号線311〜31mにオープン(断線)が無ければ、端子47Cでは1[V]の電圧VMが検出される。
一方、各垂直信号線311〜31mにおいて1箇所でもオープン(断線)箇所が存在する場合、端子47Aに印加された電圧VBは、端子47Aから端子47Cに対して導通されず、端子47Cの電圧VMが不定となる。
図7は、第1の実施形態に係るオープン検査を説明するための図である。図7の例では、第1半導体基板41aにおいて、各垂直信号線311〜31mのうち1本の垂直信号線313にオープン箇所が存在している。この場合、垂直信号線313のオープン(断線)により、当該垂直信号線313にゲートが接続される転送素子TR3のゲートに所定の電圧が印加されず、当該転送素子TR3がオフ(導通)状態となる。これにより、各転送素子TR1〜TRmが直列接続されることによる経路が遮断され、端子47Cの電圧VMが不定となる。
したがって、第1の実施形態に係る構成によれば、端子47Cの電圧VMをモニタすることで、各垂直信号線311〜31mのうち何れかにオープン箇所が存在するか否かを判定することが可能となる。これにより、第1半導体基板41aが良品および不良品の何れであるかを判定できる。
(3−0−3.各実施形態に適用可能な針当て端子の構造例)
次に、各実施形態に係る針当て端子の構造例について説明する。以下、特に記載の無い限り、第1半導体基板41を例にとって説明を行う。図5に示した第1半導体基板41における、端子47A、47C、48Aおよび48C、電極47D、47B、48Bおよび48D、ならびに、制御端子49A、49B、50Aおよび50Bは、何れも、プローブを当てるための針当て端子となる。図6の例では、端子47Aおよび47C、電極47B、ならびに、制御端子49Bが針当て端子となる。
これら針当て端子は、検査を終了し第2半導体基板42と積層する際に、電圧を固定する必要がある。針当て端子の電圧を固定する方法の1つとして、針当て端子を外部パッドとしてワイヤボンディングする方法がある。この方法では、チップ面積の増大、ボンディング工程の時間増、ボンディングにおける歩留りロスなどが発生するおそれがある。
本開示の各実施形態では、針当て端子が設けられる第1半導体基板41と、第2半導体基板42と、を積層することで、針当て端子を所定の電圧に接続し、針当て端子の電圧を固定できるようにしている。
図8A〜図8Cは、各実施形態に係る針当て端子の構造例について説明するための図である。図8Aは、第1半導体基板41における、例えば電極47Bおよびその近傍を示す模式図である。図8Aにおいて、第1半導体基板41に対し、電極47Bと接続される接続端子510Aが配置され、当該接続端子510Aの近傍に、電極47Bおよび接続端子510Aと第1半導体基板41において接続されない接続端子510Bとを設ける。ここで、接続端子510Aおよび510Bは、それぞれ、第2半導体基板42に設けられる接続端子(後述する)とCu−Cuハイブリッドボンディングで接続するためのものである。
検査は、第1半導体基板41が第2半導体基板42と積層されずに単体で実行される。そのため、接続端子510Aと接続端子510Bとが互いに別ノードとなっている。
ここで、第1半導体基板41と第2半導体基板42とを貼り合わせて積層化することで、これら接続端子510Aと接続端子510Bとが電気的に接続されるように、第2半導体基板42を構成する。
図8Bは、第1半導体基板41と第2半導体基板42とを貼り合わせて積層化した場合に接続端子510Aと接続端子510Bとが電気的に接続される、第1の構造例を示す断面図である。図8Bにおいて、第2半導体基板42に対して、接続端子510Aおよび510Bそれぞれと対応する位置に、接続端子511Aおよび511Bを設ける。これら接続端子511Aおよび511Bは、第2半導体基板42において配線512により接続される。また、第1半導体基板41に対し、接続端子510Bと接続される端子513を設ける。
このような構成において、第1半導体基板41と第2半導体基板42とを貼り合わせることで、接続端子510Aおよび接続端子511A、ならびに、接続端子510Bおよび接続端子511Bがそれぞれ接続される。これにより、接続端子510Aすなわち電極47Bと、端子513とが、接続端子510Aおよび511A、配線512、ならびに、接続端子510Bおよび511Bを介して接続される。端子513に所定の電圧を印加することで、電極47Bの電圧を固定することができる。
図8Cは、第1半導体基板41と第2半導体基板42とを貼り合わせて積層化した場合に接続端子510Aと接続端子510Bとが電気的に接続される、第2の構造例を示す断面図である。この第2の構造例では、第2半導体基板42に対し、接続端子510Aに対応する位置に、接続端子510Bを設ける。また、第2半導体基板42に対し、接続端子510Bと接続される端子514を設ける。
このような構成において、第1半導体基板41と第2半導体基板42とを貼り合わせることで、接続端子510Aと接続端子510Bとが接続される。これにより、接続端子510Aすなわち電極47Bと、端子514とが、接続端子510Bおよび511Bを介して接続される。端子514に所定の電圧を印加することで、電極47Bの電圧を固定することができる。この第2の構造は、例えば中間電圧(具体例は後述する)を第2半導体基板42に配される電源ラインから供給する場合に、有効である。
(3−1.第1の実施形態の第1の変形例)
次に、第1の実施形態の第1の変形例について説明する。第1の実施形態の第1の変形例は、検出部45Aおよびバイアス部45Bがそれぞれ2系統の回路を含み、垂直信号線311〜31mについて、オープン(断線)の有無、および、隣接配線間のショート(短絡)の有無の検査を簡易に行うための撮像素子1の例である。
(3−1−1.第1の実施形態の第1の変形例に係る第1半導体基板の構成例)
図9は、第1の実施形態の第1の変形例に係る第1半導体基板41bの構成の例を示す図である。なお、図9は、上述した図6と対応するもので、第1半導体基板41bは、第2半導体基板42と積層されて撮像素子1が構成される。
図9において、バイアス部45Bbは、バイアス回路として、画素アレイ部11の列数(m本)に対応した数の、それぞれ例えばNMOSトランジスタにより構成されるスイッチ素子SW1、SW2、SW3、SW4、…、SW(m-2)b、SW(m-1)、SWm、を含む。
第1の実施形態の第1の変形例では、バイアス部45Bbに対して2つの電極47B1および47B2と、2つの制御端子49B1および49B2と、が接続される。バイアス部45Bbのバイアス回路は、電極47B1および制御端子49B1による第1の系統と、電極47B2および制御端子49B2による第2の系統と、による2系統の回路を含む。
第1の系統において、電極47B1は、スイッチ素子SW1〜SWmから1つおきに選択された複数(mが偶数の場合、m/2個)のスイッチ素子の一端(ドレイン)が共通に接続される。また、制御端子49B1は、スイッチ素子SW1〜SWmから1つおきに選択された複数(mが偶数の場合、m/2個)のスイッチ素子の制御端(ゲート)が共通に接続される。
第2の系統において、電極47B2は、スイッチ素子SW1〜SWmから、電極47B1に共通に接続されるスイッチ素子と重複しないように選択された、複数のスイッチ素子の一端(ドレイン)が共通に接続される。また、制御端子49B2は、スイッチ素子SW1〜SWmから、制御端子49B1に印加される電圧により共通に制御されるスイッチ素子と重複しないように選択された、複数のスイッチ素子の制御端(ゲート)に共通に接続される。
例えば、図9において、各スイッチ素子SW1〜SWmに対し、左端のスイッチ素子SW1を1番目として、右端に向けて1ずつ増加する番号を各スイッチ素子SW1〜SWmに対して付すものとする。この場合、第1の系統は、奇数番のスイッチ素子SW1、SW3、…、SW(m-1)、の一端に、電極47B1が共通に接続される。奇数番のスイッチ素子SW1、SW3、…、SW(m-1)の制御端には、制御端子49B1が共通に接続される。
また、第2の系統は、偶数番のスイッチ素子SW2、SW4、…、SWm、の一端に、電極47B2が共通に接続される。偶数番のスイッチ素子SW2、SW4、…、SWmの制御端には、制御端子49B2が共通に接続される。
各スイッチ素子SW1〜SWmの他端のそれぞれは、各接続ノードN1b〜Nmbを介して、垂直信号線311〜31mのそれぞれに1対1で接続される。
図9において、検出部45Abは、検出部45Abは、画素アレイ部11の列数(m本)に対応した数の、それぞれ例えばNMOSトランジスタによる転送素子TR1、TR1、TR1、TR1、…、TR(m-2)、TR(m-1)、TRm、を含む。各転送素子TR1〜TRmのゲートに対して、1対1に各接続ノードN1a〜Nmaが接続される。
ここで、各転送素子TR1〜TRmは、当該各転送素子TR1〜TRmから1つおきに選択された複数(mが偶数の場合、m/2個)の転送素子が直列に接続された第1のグループと、各転送素子TR1〜TRmから、第1のグループに含まれない各転送素子が直列に接続された第2のグループと、がそれぞれの直列接続の一端および他端をそれぞれ共通として接続される。第1のグループおよび第2のグループに共通の一端が端子47Aに接続され、共通の他端が端子47Cに接続される。第1のグループは、上述した第1の系統に対応し、第2のグループは、上述した第2の系統に対応する。
図9の例では、それぞれ各接続ノードN1a〜Nmaに1対1で接続される各転送素子TR1〜TRmに対し、左端の接続ノードN1aに接続される転送素子TR1を1番目として、右端に向けて1ずつ増加する番号を各転送素子TR1〜TRmに対して付した場合に、奇数番の転送素子TR1、TR3、…、TR(m-1)を第1のグループとして直列接続する。また、偶数番の転送素子TR2、TR4、…、TRmを第2のグループとして直列接続する。
第1のグループおよび第2のグループそれぞれについて、最も番号の小さい転送素子の各ドレインを端子47Aに共通に接続し、最も番号の大きな転送素子の各ソースを端子47Cに接続する。図9の例では、転送素子TR1およびTR2のドレインが端子47Aに共通に接続され、転送素子TR(m-1)およびTRmのソースが端子47Aに共通に接続されている。
(3−1−2.第1の実施形態の第1の変形例に係る検査方法の例)
この第1の実施形態の第1の変形例に係る構成において、垂直信号線311〜31mについて、隣接する配線間におけるオープンの有無の検査(以下、オープン検査と呼ぶ)を行う方法について、より具体的に説明する。
第1の実施形態の第1の変形例に係る構成におけるオープン検査の説明に先んじて、理解を容易とするために、図6を用いて説明した、第1の実施形態の構成によるオープン検査で誤検出が発生する場合について説明する。
図10は、第1の実施形態の構成(第1半導体基板41a)によるオープン検査で発生しうる誤検出について説明するための図である。図10において、垂直信号線313にオープン箇所が存在しているものとする。図10に示す構成では、検査の際に制御端子49Bにハイレベルの電圧を印加して各スイッチ素子SW1〜SWmをオン状態とし、各垂直信号線311〜31mに所定の電圧を印加している。垂直信号線313は、オープン箇所と、転送素子TR3のゲートと、の間において、フローティング状態となる。
ここで、各垂直信号線311〜31mの間隔がある程度より狭い場合、垂直信号線313と、隣接する配線、例えば垂直信号線314との間でカップリングが発生するおそれがある。このカップリングが発生した場合、フローティング状態にある垂直信号線313のオープン箇所と転送素子TR3との間において、垂直信号線314の電圧の影響で、垂直信号線313の電圧が上昇する。これにより、転送素子TR3がオン状態となり、端子47Aと端子47Cとの間が導通状態となってしまう場合がある。この場合には、垂直信号線313のオープンが正しく検出されないことになる。
この第1の実施形態の第1の変形例に係る構成において、垂直信号線311〜31mのオープン検査を行う方法について、より具体的に説明する。図11は、第1の実施形態の第1の変形例の構成(第1半導体基板41b)によるオープン検査を説明するための図である。
第1の実施形態の第1の変形例の場合、オープン検査は、各垂直信号線311〜31mに対し、奇数番の各垂直信号線311、313、…、31m-1、に対するオープン検査と、偶数番の各垂直信号線312、314、…、31m-2、31m、に対するオープン検査と、を個別に行う。
例えば奇数番の各垂直信号線311、313、…、31m-1に対するオープン検査を行う場合、例えば、所定の検査装置に接続されるプローブを端子47Aおよび47Cと、電極47B1および47B2と、制御端子49A1および49A2とに当てる。検査装置により、電極47B1を所定の電圧(3[V]とする)に設定し、電極47B2を0[V]に設定する。制御端子49B1および49B2は、それぞれ所定の電圧(3[V]とする)に設定する。
この場合、奇数番の各垂直信号線311、313、…、31m-1にオープン箇所が無ければ、対応する、第1のグループに含まれる各転送素子TR1、TR3、…、TR(m-1)それぞれのゲートには、奇数番の各スイッチ素子SW1、SW3、…、SW(m-1)で閾値分が減衰した電圧(例えば2[V])が印加されることになる。
一方、第2のグループに含まれる偶数番の各転送素子TR2、TR4、…、TR(m-2)b、TRmそれぞれのゲートには、電極47B2の設定に従い、0[V]の電圧が印加される。したがって、第2のグループに含まれる偶数番の各転送素子TR2、TR4、…、TR(m-2)b、TRmは、全てオフ状態となる。
この状態で、検査装置により、端子47Aに例えば1[V]の電圧VBを印加して、端子47Cの電圧VMをモニタ(測定)する。奇数番の各垂直信号線311、313、…、31(m-1)の全てにオープンが無ければ、端子47Cでは1[V]の電圧VMが検出される。
一方、奇数番の各垂直信号線311、313、…、31(m-1)のうち少なくとも1本(垂直信号線313とする)にオープンが存在する場合、端子47Aに印加された電圧VBは、端子47Aから端子47Cに対して導通されず、端子47Cの電圧VMが不定となる。
この場合、図11に示されるように、オープン箇所が存在する垂直信号線313の両側に隣接する垂直信号線312および314は、0[V]の電圧が印加されている。そのため、例えば垂直信号線314の垂直信号線313に対するカップリングによる誤検出を防止できる。
偶数番の垂直信号線312、314、…、31(m-2)、31mのオープン検査も、同様にして実行される。この場合には、電極47B1を0[V]に、電極47B2を所定の電圧(例えば3[V])にそれぞれ設定する。なお、制御端子49B1および49B2は、奇数番のオープン検査と同様に、それぞれ所定の電圧(3[V]とする)に設定する。
なお、図11の構成において、制御端子49B1および49B2を共通化することでも、上述と同様のオープン検査を実行できる。また、端子47Aと端子47Cとを、奇数番の各垂直信号線311、313、…、31(m-1)と、偶数番の垂直信号線312、314、…、31(m-2)、31mと、で分けることでも、上述と同様のオープン検査を実行できる。
なお、第1の実施形態の第1の変形例によれば、垂直信号線311〜31mにおける、隣接する配線とのショートの有無を検査する(ショート検査と呼ぶ)ことが可能である。上述したオープン検査において、各垂直信号線311〜31mは、1本おきに2[V]または0[V]の電圧が印加されていることになる。したがって、電極47B1または47B2の電流を測定することで、隣接する配線間でのショートの有無の検出が可能である。
第1の実施形態の第1の変形例では、オープン検査対象の垂直信号線に隣接する垂直信号線の電圧を0[V]に設定できる。そのため、オープンによってフローティング状態になっている垂直信号線が存在しても、当該垂直信号線に隣接する垂直信号線とのカップリングによる電圧の上昇に伴う誤検出を抑制できる。
(3−2.第1の実施形態の第2の変形例)
次に、第1の実施形態の第2の変形例について説明する。第1の実施形態の第2の変形例は、上述と同様に、垂直信号線311〜31mについて、オープン(断線)の有無、および、隣接配線間のショート(短絡)の有無の検査を簡易に行うための撮像素子1の例である。ここで、第1の実施形態の第2の変形例では、検出部45Acおよびバイアス部45Bがそれぞれ2系統の回路を含み、バイアス部45Bは、2系統の回路に対して共通の電極が接続される。また、検出部45Acは、各垂直信号線311〜31mのフローティング状態をリセットするリセット素子RSが設けられる。
(3−2−1.第1の実施形態の第2の変形例に係る第1半導体基板の構成例)
図12は、第1の実施形態の第2の変形例に係る第1半導体基板41cの構成の例を示す図である。なお、図12は、上述した図6と対応するもので、第1半導体基板41cは、第2半導体基板42と積層されて撮像素子1が構成される。
図12において、バイアス部45Bcは、バイアス回路として、画素アレイ部11の列数(m本)に対応した数の、それぞれ例えばNMOSトランジスタにより構成されるスイッチ素子SW1、SW2、SW3、SW4、…、SW(m-2)、SW(m-1)、SWm、を含む。
第1の実施形態の第2の変形例では、バイアス部45Bcに対して電極47Bと、2つの制御端子49B1および49B2と、が接続される。
バイアス部45Bcのバイアス回路は、制御端子49B1による第1の系統と、制御端子49B2による第2の系統による2系統の回路を含む。電極47Bは、これら第1の系統および第2の系統に含まれる各スイッチ素子SW1、SW2、SW3、SW4、…、SW(m-2)b、SW(m-1)、SWmの一端(ドレイン)が共通して接続される。また、各スイッチ素子SW1〜SWmの他端(ソース)は、それぞれ接続ノードN1b〜Nmbを介して垂直信号線311〜31mの一端に接続される。
バイアス部45Bcにおいて、制御端子49B1に対して、スイッチ素子SW1〜SWmから1つおきに選択された複数(mが偶数の場合、m/2個)のスイッチ素子の制御端(ゲート)が共通に接続される。また、制御端子49B2に対して、スイッチ素子SW1〜SWmから、制御端子49B1に共通に接続されるスイッチ素子と重複しないように選択された、複数のスイッチ素子の制御端が共通に接続される。
図12の例では、奇数番のスイッチ素子SW1、SW3、…、SW(m-1)、の制御端が制御端子49B1に共通に接続される。また、偶数番のスイッチ素子SW2b、SW4、…、SW(m-2)、SWmの制御端が制御端子49B2に共通に接続される。
第1の実施形態の第2の変形例に係る検出部45Acは、図9に示した検出部45Abに対して、接続部43Bは、画素アレイ部11の列数(m本)に対応した数の、それぞれ例えばNMOSトランジスタであるリセット素子RS1、RS2、RS3、RS4、…、RS(m-2)、RS(m-1)、RSm、が追加されている。また、検出部45Acに対して、端子47Aおよび47Cと、電極47Dと、制御端子49A1および49A2と、が接続される。
各リセット素子RS1〜RSmのドレインは、それぞれ、各接続ノードN1a〜Nmaと各転送素子TR1〜TRmのゲートとを接続する各接続線に1対1で接続される。各リセット素子RS1〜RSmのソースは、電極47Dに共通に接続される。
各リセット素子RS1〜RSmから1つおきに選択された複数(mが偶数の場合、m/2個)のリセット素子RSの各ゲートが、制御端子49A1に共通に接続される。また、リセット素子RS1〜RSmから、制御端子49A1が接続されるリセット素子RSと重複しないように選択された、複数のリセット素子RSのゲートが、制御端子49A2に共通に接続される。
図12の例では、奇数番のリセット素子RS1、RS3、…、RS(m-1)、の各ゲートが、制御端子49A1に共通に接続される。また、偶数番のリセット素子RS2、RS4、…、RS(m-2)、RSm、の各ゲートが、制御端子49A2に共通に接続される。
(3−2−2.第1の実施形態の第2の変形例に係る検査方法の例)
この第1の実施形態の第1の変形例に係る構成において、垂直信号線311〜31mについて、隣接する配線感におけるオープンの有無の検査(以下、オープン検査と呼ぶ)を行う方法について、より具体的に説明する。
この第1の実施形態の第2の変形例においても、上述した第1の実施形態の第1の変形例と同様に、オープン検査は、各垂直信号線311〜31mに対し、奇数番の各垂直信号線311、313、…、31m-1、に対するオープン検査と、偶数番の各垂直信号線312、314、…、31m-2、31m、に対するオープン検査と、を個別に行う。
一例として、奇数番の各垂直信号線311、313、…、31m-1に対するオープン検査を行う場合、例えば、所定の検査装置に接続されるプローブを端子47Aおよび47Cと、電極47Bおよび47Dと、制御端子49A1および49A2とに当てる。検査装置により、電極47Bを所定の電圧(3[V]とする)に設定し、制御端子49B1を3[V]、制御端子49B2を所定の電圧(0[V]とする)に設定する。
検出部45Acに接続される電極47Dの電圧VSを接地電圧、例えば0[V]に設定する。また、制御端子49A1を所定の電圧(0[V]とする)に設定し、制御端子49A2を3[V]に設定する。
この場合、上述した第1の実施形態の第1の変形例と同様にして、奇数番の各垂直信号線311、313、…、31m-1にオープン箇所が無ければ、対応する、第1のグループに含まれる各転送素子TR1、TR3、…、TR(m-1)それぞれのゲートには、奇数番の各スイッチ素子SW1、SW3、…、SW(m-1)で閾値分が減衰した電圧(例えば2[V])が印加されることになる。
一方、第2のグループに含まれる偶数番の各転送素子TR2、TR4、…、TR(m-2)、TRmそれぞれのゲートには、制御端子49A2の設定に従い、0[V]の電圧が印加される。したがって、第2のグループに含まれる偶数番の各転送素子TR2、TR4、…、TR(m-2)b、TRmは、全てオフ状態となる。
この状態で、検査装置により、端子47Aに例えば1[V]の電圧VBを印加して、端子47Cの電圧VMをモニタ(測定)する。奇数番の各垂直信号線311、313、…、31(m-1)の全てにオープンが無ければ、端子47Cでは1[V]の電圧VMが検出される。
一方、奇数番の各垂直信号線311、313、…、31(m-1)のうち少なくとも1本(垂直信号線313とする)にオープンが存在する場合、端子47Aに印加された電圧VBは、端子47Aから端子47Cに対して導通されず、端子47Cの電圧VMが不定となる。
偶数番の垂直信号線312、314、…、31(m-2)、31mのオープン検査も、同様にして実行される。この場合には、電極47Bを所定の電圧(例えば3[V])に設定する。制御端子49B1および49B2の設定は、奇数番の検査における各電圧を入れ替えて設定する。具体的には、制御端子49A1の電圧を0[V]に、制御端子49A2の電圧を3[V]に、それぞれ設定する。これに伴い、検出部45Acに接続される制御端子49B2の電圧を3[V]に、制御端子49B2の電圧を0[V]に、それぞれ設定する。
ここで、第1の実施形態の第2の変形例では、制御端子49A1および49A2、ならびに、制御端子49B1および49B2に対して設定する電圧は、同一の垂直信号線31に接続されるスイッチ素子SWおよびリセット素子RSの各ゲートにおいて相補的な電圧とする。
具体的には、例えば垂直信号線312を例に取ると、垂直信号線312に対してスイッチ素子SW2と、リセット素子RS2と、が接続される。スイッチ素子SW2のゲートに接続される制御端子49B1に対して例えば0[V]の電圧を設定し、リセット素子RS2のゲートに接続される制御端子49A1に対して例えば3[V]の電圧を設定する。一方、スイッチ素子SW2のゲートに接続される制御端子49B1に対して例えば3[V]の電圧を設定した場合には、リセット素子RS2のゲートに接続される制御端子49A1に対して例えば0[V]の電圧を設定する。
ここで、制御端子49B1に対して0[V]の電圧を設定し、制御端子49A1に対して3[V]の電圧を設定する場合を例にとって説明する。リセット素子RS3が無い場合、スイッチ素子SW2は、ゲートに0[V]が印加されるため、ソースに接続される垂直信号線312は、フローティング状態となり、電圧が不定となる。
これに対して、第1の実施形態の第2の変形例では、当該垂直信号線312に対してリセット素子RS2のドレインが接続される。このとき、当該リセット素子RS2のソースの電圧VSが0[V](または接地電位)とされ、ゲートの電圧が3[V]とされ、リセット素子RS2がオン状態とされる。これにより、垂直信号線312の電圧が0[V]に固定され、検査の対象としていない垂直信号線312がフローティング状態となることを回避できる。
なお、第1の実施形態の第2の変形例によれば、上述した第1の実施形態の第1の変形例と同様に、垂直信号線311〜31mにおける、隣接する配線とのショート検査を行うことが可能である。上述したオープン検査において、各垂直信号線311〜31mは、1本おきに2[V]または0[V]の電圧が印加されていることになる。したがって、電極47Bまたは47Dの電流を測定することで、隣接する配線間でのショートの有無の検出が可能である。
第1の実施形態の第2の変形例では、オープン検査対象の垂直信号線に隣接する垂直信号線の電圧を0[V]に設定できる。そのため、オープンによってフローティング状態になっている垂直信号線が存在しても、当該垂直信号線に隣接する垂直信号線とのカップリングによる電圧の上昇に伴う誤検出を抑制できる。
また、第1の実施形態の第2の変形例では、同一の垂直信号線31に接続されるスイッチ素子SWおよびリセット素子RSの各ゲートに相補的な電圧を印加することで、垂直信号線31のフローティング状態を回避でき、より安定的な検査が可能となる。
なお、図12の例では、制御端子49A1および49B1、ならびに、制御端子49A2および49B2に対する相補的な電圧の設定を、検査装置側の制御により行うように説明したが、これはこの例に限定されない。すなわち、第1半導体基板41c上に、例えば1つの電圧の入力に対して、当該電圧と、当該電圧に対して相補的な電圧と、を生成する回路を形成してもよい。
(3−3.第1の実施形態の第3の変形例)
次に、第1の実施形態の第3の変形例について説明する。第1の実施形態の第3の変形例は、例えば上述した第1の実施形態の第2の変形例に係る構成に対して、検査用の電圧VBの入力、あるいは、モニタ用の電圧VMを取り出すための端子を追加した例である。
図13は、第1の実施形態の第3の変形例に係る第1半導体基板の構成の例を示す図である。第1の実施形態の第3の変形例に係る第1半導体基板41dは、上述した第1の実施形態の第2の変形例による検出部45Acの直列接続の第1のグループおよび第2のグループに対して、中間部に端子を追加した例である。
より具体的には、図13に示すように、第1の実施形態の第3の変形例に係る第1半導体基板41dは、検出部45Ac’において、奇数番の転送素子TR1、TR3、…、TR(m-1)による第1のグループの直列接続の中間点と、偶数番の転送素子TR2、TR4、…、TR(m-2)、TRmの第2のグループの直列接続の中間点と、に共通して、端子47Eが接続されている。
なお、図13の例では、説明のため、第1のグループにおいては転送素子TR3と次の転送素子との間、第2のグループにおいては転送素子TR4と次の転送素子との間、に端子47Eが共通して接続されるように示されている。また、当該中間点の左右に隣接する垂直信号線を、1<k<mとして、それぞれ垂直信号線31k-1および31kとする(図示しない)。
端子47Eは、検査用の電圧VBを印加する端子として用いることができる。これに限らず、端子47Eは、モニタ用の電圧VMを取り出す端子として用いることもできる。端子47Eを検査用の電圧VBを印加する端子として用いる場合、端子47Aおよび端子47Cを、モニタ用の電圧VMを取り出すための端子として用いることができる。また、端子47Eをモニタ用の電圧VMを取り出す端子として用いる場合、端子47Aおよび端子47Cを、検査用の電圧VBを印加する端子として用いることができる。
何れの場合であっても、垂直信号線311〜31mのうち、左端の垂直信号線311から垂直信号線31k-1と、垂直信号線31kから垂直信号線31mとについて、それぞれ独立してオープン検査を実行することが可能である。これにより、オープン位置の特定が容易となり、解析を行う際の負担を軽減することが可能である。
なお、図13の例では、端子47Aおよび47Cの間に1つの端子47Eが追加されているが、これはこの例に限定されず、2以上の端子を追加してもよい。これにより、オープン位置をより詳細に特定することが可能となる。また、端子47Eの位置は、第1のグループおよび第2のグループの直列接続の中央部に限らず、左右何れかに寄った位置としてもよい。さらに、直列接続される転送素子TRの数が非常に多い場合などに、1以上の端子47Eを設けて検出部45Ac’の機能を分割することで、モニタ時間の短縮が可能である。
(3−4.第1の実施形態の第4の変形例)
次に、第1の実施形態の第4の変形例について説明する。第1の実施形態の第4の変形例は、図6を用いて説明した検出部45Aaの、転送素子TR1〜TRmを直列に接続した構成に対して、当該転送素子TR1〜TRmのうち1以上の特定の転送素子を短絡可能とした例である。
図14は、第1の実施形態の第4の変形例に係る第1半導体基板の構成の例を示す図である。図14示す第1半導体基板41eにおいて、検出部45Adは、図6に示した検出部45Aaに対して、それぞれNMOSトランジスタによる短絡素子ST11、ST12、…、ST1(m/2-1)、ST1(m/2)と、短絡素子ST21、…、ST2(m/3)と、短絡素子STXと、が追加されている。また、検出部45dは、図6に示した検出部45Aaに対して、それぞれアドレスを指定するための端子A0、A1およびA2が追加されている。
これらのうち、各短絡素子ST21、ST22、…、ST2(m/2-1)、ST2(m/2)は、それぞれのソースおよびドレインが、転送素子TR1〜TRmを1つおきに選択した各転送素子TR、例えば転送素子TR1、TR3、…、TR2(m-3)、TR2(m-1)それぞれのソースおよびドレインに接続される。また、短絡素子ST21、ST22、…、ST2(m/2-1)、ST2(m/2)は、ゲートが端子A0に共通に接続される。
すなわち、端子A0をハイ状態とすることで、各短絡素子ST21、ST22、…、ST2(m/2-1)、ST2(m/2)それぞれのソースおよびドレイン間がオン状態(導通状態)となる。これにより、対応する各転送素子TR1、TR3、…、TR2(m-3)、TR2(m-1)がアドレス指定され、各転送素子TR1、TR3、…、TR2(m-3)、TR2(m-1)のソースおよびドレイン間が短絡される。したがって、垂直信号線311〜31mのうち、転送素子TR1〜TRmのうちソースおよびドレイン間が短絡されていない転送素子TR2、TR4、…、TRmに接続される垂直信号線311、313、…、31(m-2)、31mについて、選択的にオープン検査を実行できる。
一方、各短絡素子ST11、…、ST1(m/3)それぞれのソースおよびドレインが、転送素子TR1〜TRmのうち、隣接する直列接続された2つの転送素子TRの組を1つおきに選択した転送素子の組の直列接続の両端にそれぞれ接続される。図14の例では、転送素子TR1〜TRmのうち、TR1およびTR2の組、…、TR2(m-3)およびTR2(m-2)の組それぞれのソースおよびドレインに接続される。また、短絡素子ST11、…、ST1(m/3)は、ゲートが端子A1に共通に接続される。
すなわち、端子A1をハイ状態とすることで、各短絡素子ST11、…、ST1(m/3)それぞれのソースおよびドレイン間がオン状態(導通状態)となる。これにより、対応する各転送素子TR1およびTR2の組、…、TR2(m-3)およびTR2(m-2)の組、がアドレス指定され、各転送素子TR1およびTR2の組、…、TR2(m-3)およびTR2(m-2)の組それぞれが短絡される。したがって、垂直信号線311〜31mのうち、転送素子TR1〜TRmのうちソースおよびドレイン間が短絡されていない転送素子TR3およびTR4、…、TR(m-1)およびTRmの各組に接続される垂直信号線313、314、…、31(m-1)、31mについて、選択的にオープン検査を実行できる。
短絡素子STX、…も同様である。すなわち、短絡素子STX、…は、それぞれのソースおよびドレインが、転送素子TR1〜TRmのうち、隣接する直列接続された2つの転送素子TRの組を3つおきに選択した転送素子の組の直列接続の両端にそれぞれ接続される。図14の例では、転送素子TR1〜TRmのうち、TR1〜TR4の組、…それぞれのソースおよびドレインに接続される。また、短絡素子STX、…の各ゲートが端子A2に共通に接続される。
すなわち、端子A2をハイ状態とすることで、各短絡素子STX、…それぞれのソースおよびドレイン間がオン状態(導通状態)となり、対応する各転送素子TR1〜TR4の組、…それぞれがアドレス指定され、各転送素子TR1〜TR4の組、…それぞれが短絡される。したがって、垂直信号線311〜31mのうち、転送素子TR1〜TRmのうちソースおよびドレイン間が短絡されていない4つずつの転送素子TRの各組に接続される垂直信号線31について、選択的にオープン検査を実行できる。
このように、第1の実施形態の第4の変形例では、直列接続された転送素子TR1〜TRmのうち1以上の特定の転送素子TRをアドレス指定し、短絡可能としている。そのため、垂直信号線311〜31mのうち当該特定の転送素子TRに接続される垂直信号線31に対するオープン検査を無効にすることができ、オープン箇所の特定が容易となる。上述の例では、端子A0をハイ状態とすることで、垂直信号線311〜31mのうち、奇数番の垂直信号線311、313、…に対するオープン検査を無効にでき、偶数番の垂直信号線312、314、…に対するオープン検査を選択的に実行できる。
なお、上述では、短絡素子STを用いて転送素子TRを短絡させることで、当該転送素子TRに接続される垂直信号線31に対するオープン検査の有効/無効を設定しているが、これはこの例に限定されない。例えば、転送素子TRのゲートを強制的に例えば3[V]に設定するなど、他の方法を用いて垂直信号線31に対するオープン検査の有効/無効を設定することもできる。
[4.第2の実施形態]
次に、本開示の第2の実施形態について説明する。上述した第1の実施形態では、垂直信号線311〜31mのオープン検査およびショート検査を実行するための構成について説明した。これに対して、第2の実施形態では、画素行毎の制御線321〜32nのオープン検査およびショート検査を実行する。
(4−0−1.第2の実施形態に係る第1半導体基板の構成例)
図15は、第2の実施形態に係る第1半導体基板の構成の例を示す図である。この図15に示される第1半導体基板45fの構成は、上述した第1の実施形態およびその各変形例において説明した各第1半導体基板の構成と組み合わせて適用可能なものである。
なお、図15において、図5に示した、画素アレイ部11に含まれる各画素2と、各垂直信号線311〜31mと、が省略されている。同様に、図15において、図5に示した構成のうち、画素列に関連する構成(各垂直信号線311〜31mに関連する構成)は、適宜、省略されている。
図15の例では、第1半導体基板41fにおいて、画素行毎の制御線321〜32nのそれぞれは、3本の制御線を含む。より具体的には、制御線321〜32nのそれぞれは、リセット信号RSTを転送する第1制御線と、転送信号TRGを転送する第2制御線と、選択信号SELを転送する第3制御線と、を含む。なお、これはこの例に限定されず、各制御線321〜32nは、それぞれ4本以上の制御線を含んでいてもよい。
第1半導体基板41fにおいて、バイアス部46Bは、制御線321〜32nに対して1対1に設けられたn個のスイッチ回路51B1、51B2、…、51Bnを含む。スイッチ回路51B1〜51Bnのそれぞれに対して、3本の制御線を含む制御線321〜32nが1対1に接続される。また、バイアス部46Bは、電極48Bと、制御端子50BR、50BTおよび50BSと、制御端子50CR、50CTおよび50CSと、が接続される。
電極48Bと、制御端子50BR、50BTおよび50BSと、制御端子50CR、50CTおよび50CSと、は、各スイッチ回路51B1〜51Bnのそれぞれに対して共通に接続される。電極48Bに所定の電圧(例えば3[V]を印加することで、各スイッチ回路51B1〜51Bnと、制御線321〜32nとが接続される。なお、電極48Bは、制御端子50BR、50BTおよび50BS、および、制御端子50CR、50CTおよび50CS毎に独立させてもよい。
各制御線321〜32nは、それぞれに含まれる3本の制御線が接続部44Bに含まれる接続ノードR1b、T1bおよびS1b、R2b、T2bおよびS3b、R3b、T3bおよびS3b、R4b、T4bおよびS4b、…、R(n-1)b、T(n-1)bおよびS(n-1)b、Rnb、TnbおよびSnb、を介して画素アレイ部11に接続され、さらに接続部44Aに接続される。
接続部44Aにおいて、各制御線321〜32nは、それぞれに含まれる3本の制御線が接続部44Aに含まれる接続ノードR1a、T1aおよびS1a、R2a、T2aおよびS3a、R3a、T3aおよびS3a、R4a、T4aおよびS4a、…、R(n-1)a、T(n-1)aおよびS(n-1)a、Rna、TnaおよびSna、を介して検出部46Aに接続される。
検出部46Aは、制御線321〜32nに対して1対1に設けられたn個の転送回路51A1、51A2、…、51Anを含む。転送回路51A1〜51Anのそれぞれに対して、3本の制御線を含む制御線321〜32nが1対1に接続される。また、検出部46Aは、電極48Dと、端子48Aおよび48Cと、制御端子50AR、50ATおよび50ASと、が接続される。
なお、以下では、各スイッチ回路51B1〜51Bnを区別する必要のない場合、適宜、これらをスイッチ回路51Bで代表させて説明を行う。同様に、各転送回路51A1〜51Anを区別する必要のない場合、適宜、これらを転送回路51Aで代表させて説明を行う。
電極48Dと、制御端子50AR、50ATおよび50ASと、は、各転送回路51A1〜51Anのそれぞれに対して共通に接続される。また、端子48Aおよび48Cは、それぞれ、各転送回路51A1〜51Anのうち両端の転送回路51A1および51Anそれぞれに接続される。このような構成により、各転送回路51A1〜51Anを含む転送回路群に端子48Aおよび48Cが接続される。
図16Aは、第2の実施形態に係るスイッチ回路51B1の一例の回路図である。なお、スイッチ回路51B2〜51nは、スイッチ回路51B1と同一の構成であるので、以下では、スイッチ回路51B1で代表させて説明を行う。
スイッチ回路51B1は、それぞれ例えばNMOSトランジスタである、スイッチ素子SWR1、SWT1およびSWS1の組と、スイッチ素子SWR2、SWT2およびSWS2の組と、を含む。スイッチ素子SWR2、SWT2およびSWS2は、それぞれドレインが電極48Bに接続される。スイッチ素子SWR2、SWT2およびSWS2それぞれのソースは、スイッチ素子SWR1、SWT1およびSWS1それぞれのドレインに接続される。スイッチ素子SWR1、SWT1およびSWS1それぞれのソースは、それぞれ端子Rb、TbおよびSbを介して、第1の制御線、第2の制御線および第3の制御線にそれぞれ接続される。
スイッチ素子SWR1、SWT1およびSWS1それぞれのゲートに対して、制御端子50BR、50BTおよび50BSのそれぞれが接続される。同様に、スイッチ素子SWR2、SWT2およびSWS2それぞれのゲートに対して、制御端子50CR、50CTおよび50CSのそれぞれが接続される。
すなわち、電極48Bに設定された電圧は、制御端子50BRおよび50CRの電圧がハイレベル(例えば3[V])である場合に、スイッチ素子SWR2およびSWR1を介して、リセット信号RSTを転送する第1の制御線に印加される。また、電極48Bに設定された電圧は、制御端子50BTおよび50CTの電圧がハイレベル(例えば3[V])である場合に、スイッチ素子SWT2およびSWT1を介して、転送信号TRGを転送する第2の制御線に印加される。また、電極48Bに設定された電圧は、制御端子50BSおよび50CSの電圧がハイレベル(例えば3[V])である場合に、スイッチ素子SWS2およびSWS1を介して、選択信号SELを転送する第3の制御線に印加される。すなわち、スイッチ素子SWS2およびSWS1は、第3の制御線に電圧を出力する出力部として機能する。
このように、スイッチ回路51B1は、制御端子50BRおよび50CRの組と、制御端子50BTおよび50CTの組と、制御端子50BSおよび50CSの組と、にそれぞれ所定の電圧を設定することで、電極48Dに印加された電圧を第1の制御線、第2の制御線および第3の制御線の何れに印加するかを選択できる。
図16Bは、第2の実施形態に係る転送回路51A1の一例の回路図である。なお、転送回路51A2〜51Anは、転送回路51A1と同一の構成であるので、以下では、転送回路51A1で代表させて説明を行う。また、以下では、説明のため、検出部46Aが、図6に示した、各転送素子TR1〜TRmが直列接続された検出部45Aaと対応した機能を有するものとする。すなわち、検出部46Aは、端子48Aに所定の電圧VB(例えば1[V])を印加し、端子48Cで電圧VMをモニタすることで、各制御線321〜32nに対するオープン検査を実行する。
転送回路A1において、それぞれNMOSトランジスタである転送素子TRR、TRTおよびTRSは、それぞれ、第1の制御線、第2の制御線および第3の制御線がゲートに接続される。また、検出部46Aが有する各転送回路51A1、51A2、…、51Anにおいて、例えば各転送素子TRRは、各転送回路51A1、51A2、…、51Anを通じて直列接続される。他の各転送素子TRTおよびTRSについても同様に、各転送回路51A1、51A2、…、51Anを通じて直列接続される。
各転送回路51A1、51A2、…、51Anを通じて直列接続される各転送素子TRR、TRTおよびTRSの、直列接続のドレイン側の端が端子47Cに共通に接続され、ソース側の端が端子47Aに共通に接続される。
転送回路51A1は、それぞれNMOSトランジスタであるリセット素子RSR1、RST1およびRSS1の組と、リセット素子RSR2、RST2およびRSS2の組と、を含む。例えばリセット素子RSR2のソースが端子Raを介して第1の制御線に接続され、ドレインがリセット素子RSR1のソースに接続される。リセット素子RSR1のドレインは、他のリセット素子RST1およびRSS1のドレインと共通に、電極48Dに接続される。
また、リセット素子RSR1のゲートが制御端子50ARに接続され、リセット素子RSR2のゲートが制御端子50DRに接続される。リセット素子RST1およびRST2、ならびに、リセット素子RSS1およびRSS2についても同様に、それぞれ、ゲートが制御端子ATおよびASにそれぞれ接続される。
例えば、制御端子50ARおよび50DRに対して、共にハイレベル(例えば3[V])の電圧を設定することで、リセット素子RSR1およびRSR2がそれぞれオン状態となり、端子Raから第1の制御線に対して、電極48Dに設定された電圧が印加される。
一例として、上述のスイッチ回路51B1において制御端子50BRおよび50CRの電圧が0[V]となっている場合、スイッチ回路51B1に接続される制御線321のうちリセット信号RSTを転送する第1の制御線がフローティング状態となる。この状態において、電極48Dに0[V]を印加し、制御端子50ARおよび50DRに対して例えば3[V]の電圧を設定することで、当該第1の制御線に対して電極48Dの電圧を印加し、当該第1の制御線の電圧を0[V]に固定できる。
(4−0−2.第2の実施形態に係る検査方法の例)
次に、第2の実施形態に係る検査方法の例について説明する。ここでは、制御線321に含まれる3本の制御線のうち、リセット信号RSTを転送する第1制御線を対象としたオープン検査について説明する。
スイッチ回路51B1において、電極48Bに対して所定の電圧(例えば3[V])を印加すると共に、制御端子50BRおよび50CRにハイレベル(例えば3[V])の電圧を設定し、制御端子50BTおよびCT、ならびに、制御端子BSおよびCSにローレベル(例えば0[V])の電圧を設定する。一方転送回路51A1において、電極48Dに対して所定の電圧(例えば0[V])を印加すると共に、制御端子50ARおよび50DRにそれぞれローレベル(例えば0[V])の電圧を設定する。また、制御端子50ATおよび50DT、ならびに、制御端子50ASおよび制御端子50DSにそれぞれハイレベル(例えば3[V])の電圧を設定する。
この状態において、端子48Aに検査用の電圧VBとして例えば1[V]を設定し、端子48Cの電圧VMをモニタする。
ここで、各スイッチ回路51B1〜51Bnにおいて、スイッチ素子T1およびS1、ならびに、スイッチ素子T2およびS2がそれぞれオフ状態とされている。また、各転送回路51A1〜51Anにおいてリセット素子RST1およびRSS1、ならびに、リセット素子RST2およびRSS2がそれぞれオン状態とされ、電極48Dに対して0[V]の電圧が印加されている。そのため、各スイッチ回路51B1〜51Bnにおいて、各転送素子TRTおよびTRSが全てオフ状態とされる一方で、各転送素子TRRが全てオン状態となる(オープンが無い場合)。
したがって、端子48Cの電圧VMをモニタすることで、各制御線321〜32nの少なくとも1の制御線においてリセット信号RSTを転送する第1制御線がオープンしているか否かの検査を実行することができる。
(4−0−3.第2の実施形態に係るバイアス回路の詳細な説明)
図16Aに示したスイッチ回路51B1では、例えば第1の制御線に電圧を印加する経路において、2つのスイッチ素子SWR1およびSWR2が直列接続されている。以下、この理由について説明する。
画素2の転送トランジスタ22、リセットトランジスタ23、選択トランジスタ25の制御においては、トランジスタの耐圧以上の電圧を印加する場合がある。例えば、高電圧時に印加する3[V]の電圧に対して、低電圧時に−1[V]の電圧を印加するような場合である。これは、検査時には問題無いが、第1半導体基板41(第1半導体基板41e)と第2半導体基板42とを貼り合わせて積層化した場合の実回路動作時に、問題が発生する。
リセットトランジスタ23を例にとって説明する。例えば、リセットトランジスタ23に対してリセット信号RSTを印加するための端子RaおよびRbに、−1[V]の電圧が印加される。このとき、電極48Dおよび電極48Bの電圧は、望ましくは−1[V]に固定する。また、制御端子50BRおよび制御端子50CRの少なくとも一方は、電圧を−1[V]に固定する必要がある。同様に、制御端子50ARおよび制御端子50DRの少なくとも一方も、電圧を−1[V]に固定する必要がある。こうすることで、電極48Bや電極48Dへのリークを防止できる。
また、高電圧時に3[V]を印加した場合について考える。ここで、例えばリセットトランジスタ23のゲート耐圧を3[V]程度と想定する。リセットトランジスタ23に対してリセット信号RSTを印加するための端子RaおよびRbには、上述のように−1[V]の電圧が印加される。このとき、例えば、制御端子50BRおよび制御端子50DRの電圧を−1[V]に固定したとする。この場合、リセットトランジスタ23のゲートに掛かる電位差が4[V]となってしまい、信頼性上の懸念が発生する。
この対策として、制御端子50BRおよび制御端子50DRの電圧を、−1[V]よりも高い電圧に固定する。これは、0[V]でもよいし、回路で使用する低電圧、例えば1[V]でもよい。このとき、リークの観点で、制御端子50CRおよび制御端子50ARの電圧を−1[V]に固定する必要があるが、制御端子50BRおよび制御端子50DRにより電圧はドロップしており、耐圧以上の電位差が掛かることを防止できる。
なお、トランジスタの耐圧が十分な場合には、2つのスイッチ素子SWR1およびSWR2の直列接続は必須ではなく、1本の制御線に対して1つのスイッチ素子SWを適用してもよい。また、この2つのスイッチ素子SWR1およびSWR2の直列接続の構成は、第1の実施形態およびその各変形例において説明した、垂直信号線311〜31mに対して電圧を印加するためのバイアス部45Bにも適用可能である。
[5.第3の実施形態]
(5−0−1.第3の実施形態に係る第1半導体基板の構成例)
次に、本開示の第3の実施形態について説明する。第3の実施形態は、垂直信号線311〜31mに対して電圧を印加するバイアス回路として、1本の画素行に含まれる複数の画素2を用いる。
図17は、第2の実施形態に係る第1半導体基板の構成の例を示す図である。図17に示される第1半導体基板41gにおいて、バイアス部45Beは、画素アレイ部11の第1行目(画素アレイ部11の上端の行)に接続されるm個の画素2’を含む。なお、画素2’の構成は、図2を用いて説明した構成と同一の構成を適用できるので、ここでの説明を省略する。例えば、画素アレイ部11の画素2が配置される画素領域における外周部のオプチカルブラック領域と呼ばれる領域に含まれる行を、バイアス部45Beとして用いる行とすることができる。
図17の構成において、バイアス部45Beに含まれる各画素2’は、図15、図16Aおよび図16Bを用いて説明した、各行に対してバイアスを与えるためのバイアス部46Bに含まれる各スイッチ回路51B1〜51Bnのうち、第1行目に対応するスイッチ回路51B1により制御される。
バイアス部46Cには、制御端子50B1および50C1が接続され、バイアス部45Beに含まれる各画素2’は、これら制御端子50B1および50C1に印加される電圧により制御される。ここで、図17において、制御端子50B1は、図16Bで説明した制御端子50BR、50BTおよび50BSを含む。同様に、制御端子50C1は、図16Bで説明した制御端子50CR、50CTおよび50CSを含む。
なお、検出部45Aeは、第1の実施形態およびその各変形例において説明した、検出部45Aa〜45Adの何れの構成も適用可能である。
(5−0−2.第3の実施形態に係る検査方法の例)
各垂直信号線311〜31mのオープン検査を行う場合の各制御端子50B1および50C1の設定は、例えば次のようになる。図2および図16Bを参照し、画素2に供給する電源VDDの電圧を3[V]とする。リセットトランジスタ23のゲートに接続されるスイッチ素子SWR1およびSWR2と、選択トランジスタ25のゲートに接続されるスイッチ素子SWS1およびSWS2と、のゲートにそれぞれ接続される各制御端子50BRおよび50CRと、各制御端子50BSおよび50CSと、の電圧を3[V]に設定する。また、転送トランジスタ22に接続されるスイッチ素子SWT1およびSWT2のゲートに接続される各制御端子50BTおよび50CTの電圧を0[V]に固定する。
このように各制御端子50BR、50BTおよび50BS、ならびに、各制御端子50CR、50CTおよび50CSの電圧を設定することで、電源VDDと垂直信号線31とが接続され、画素2’を通じて、垂直信号線31の電位を高いレベルに設定することができる。
さらに、各画素2’の選択トランジスタ25のゲートに印加する電圧を、例えば奇数番の垂直信号線311、313、…と、偶数番の垂直信号線312、314、…とで個別に設定可能な場合、垂直信号線311〜31mにおいて隣接する2本の垂直信号線31に対してハイレベルおよびローレベルをそれぞれ設定できる。したがって、ショート検査が可能となる。
また、この第3の実施形態の構成によれば、第1半導体基板41に対して画素アレイ部11の外部にバイアス部45Bを配置する必要が無いため、基板面積を有効に活用することが可能となる。
(5−1.第3の実施形態の他の例)
図17の例では、バイアス部45Beが画素アレイ部11の第1行目に接続されるm個の画素2’を含むように示したが、これはこの例に限定されない。バイアス部45Beは、画素アレイ部11に含まれる各行のうち任意の行に構成することが可能である。
図18は、第3の実施形態に係る第1半導体基板の構成の他の例を示す図である。図18に示される第1半導体基板41g’は、画素アレイ部11に含まれる第1行目〜第n行目の画素行のうち、k行目(1<k<n)の画素行に含まれる複数の画素2’により、バイアス部45Be’が構成される。また、バイアス部45Beに含まれる各画素2’は、バイアス部46Bに含まれる各スイッチ回路51Bのうち、第k行目に対応するスイッチ回路51Bkにより制御される。
一例として、バイアス部45Be’を、例えば画素アレイ部11の中央部に設定し、検出部45Aを画素アレイ部11の上下にそれぞれ配置することが可能である。例えば、画素2からの読み出し高速化の目的で垂直信号線311〜31mを、画素アレイ部11の垂直方向の中央で分離する場合がある。このような場合、例えば第1の実施形態で説明したような、画素アレイ部11の外部に専用のバイアス部45Baを配置することが困難であるため、この第3の実施形態の他の例が有効となる。
また、バイアス部45Be’を複数設けることも可能である。バイアス部45Be’を複数設けることで、オープン位置の特定が可能となる。
[6.第4の実施形態]
次に、本開示の第4の実施形態について説明する。第4の実施形態は、第1半導体基板において、検出部45Aに垂直信号線311〜31m毎に設けられる転送素子TR1〜TRmが並列接続された例である。また、第4の実施形態では、バイアス部45Bに対し、各垂直信号線311〜31mから特定の垂直信号線31を選択するためのアドレス指定部を設ける。
(6−0−1.第4の実施形態に係る第1半導体基板の構成例)
図19Aは、第4の実施形態に係る第1半導体基板の構成の例を示す図である。図19Aに示す第1半導体基板41hにおいて、バイアス部45Bgは、垂直信号線311〜31mのそれぞれに対して、スイッチデコーダADR1b、ADR2b、ADR3b、ADR4b、…、ADR(m-2)b、ADR(m-1)b、ADRmbが1対1に設けられる。
各スイッチデコーダADR1b〜ADRmbは、制御端子52Bに印加される電圧に従い、1または複数が選択される。例えば、制御端子52Bは、垂直信号線311〜31mの本数に対応するビット列を設定可能な個数の端子を含み、各端子にそれぞれ制御線が接続される。一例として、m=1024として垂直信号線311〜31mの本数が10ビットで表現可能な場合、ビット値「1」およびビット値「0」をそれぞれ指定するために、20本の制御線が制御端子52Bに接続される。実際には、垂直信号線311〜31mを、奇数番および偶数番でそれぞれ纏めて指定するための1ビットをさらに用いてもよく、上述のm=1024の例では、この1ビットを指定するための2本の制御線を含めて22本の制御線が制御端子52Bに接続される。
より具体的には、制御端子52に対して、各垂直信号線311〜31mを個別に指定するための電圧A0B/A0S、A1B/A1S、A2B/A2S、…、AXB/AXSの各組と、奇数番および偶数番でそれぞれ纏めて指定するための電圧ODD/EVENの組と、がそれぞれ印加される。
電極47Bが、各スイッチデコーダADR1b〜ADR1mの各電圧入力端に共通に接続される。各スイッチデコーダADR1b〜ADR1mの各電圧出力端のそれぞれは、各接続ノードN1b〜Nmbをそれぞれ介して、垂直信号線311〜31mのそれぞれに1対1で接続される。
各垂直信号線311〜31mは、各接続ノードN1a〜Nmaをそれぞれ介して、検出部45Agに接続される。検出部45Agは、それぞれNMOSトランジスタであるリセット素子RS1〜RSmと、同様にそれぞれNMOSトランジスタである転送素子TR1〜TRmと、を含む。ここで、リセット素子RS1〜RSmの構成は、図12で説明した構成と同様であるので、ここでの説明を省略する。
検出部45Aにおいて、各転送素子TR1〜TRmは、ドレインおよびソースがそれぞれ共通に接続される、並列接続となっている。各転送素子TR1〜TRmのゲートは、それぞれ、垂直信号線311〜31mのそれぞれと1対1で接続される。したがって、各転送素子TR1〜TRmは、各垂直信号線311〜31mに印加される電圧が入力される入力回路であると考えることができる。検査用の電圧VBを印加するための端子47Aが、各転送素子TR1〜TRmのドレインに共通に接続される。モニタする電圧VMを取り出すための端子47Cが、各転送素子TR1〜TRmのソースに共通に接続される。
(6−0−2.第4の実施形態に係るスイッチデコーダの構成例)
ここで、各スイッチデコーダADR1b〜ADRmbの構成例について説明する。なお、スイッチデコーダADR1b〜ADRmbは、同一の構成を有するため、ここでは、スイッチデコーダADR1bを例にとって説明を行う。また、各スイッチデコーダADR1b〜ADRmbを区別する必要の無い場合は、適宜、各スイッチデコーダADR1b〜ADRmbをスイッチデコーダADRとして説明を行う。
図19Bは、第4の実施形態に係るスイッチデコーダADR1bの一例の構成を示す回路図である。図19Bに示すように、スイッチデコーダADR1bは、それぞれNMOSトランジスタであり、直列接続される複数のスイッチ素子AD11、AD12、AD13、AD14、…、AD1Xを含む。
これらのうち、スイッチ素子AD11は、垂直信号線311〜31mを奇数番および偶数番毎に纏めて指定するためものもで、電圧ODD/EVENがゲートに印加される。なお、スイッチ素子AD11は、必須の構成ではなく、例えばスイッチ素子AD11の機能をスイッチ素子AD12で代用することもできる。スイッチ素子AD12〜AD1Xは、垂直信号線311〜31mを個別に指定するためのもので、それぞれ、電圧A0B/A0S、A1B/A1S、A2B/A2S、…、AXB/AXSが印加される。スイッチ素子AD11〜AD1Xの全てがオン状態(導通状態)になった場合に、電極47Bの電圧が垂直信号線311に印加される。
図20は、第4の実施形態に係るバイアス部45Bgの一例の構成を示す回路図である。なお、図20では、説明のため、垂直信号線311〜31mを奇数番および偶数番毎に纏めて指定するためのスイッチ素子(例えばスイッチ素子AD11)を省略している。
図20において、スイッチデコーダADR1bは、上述したように、直列接続されるスイッチ素子AD121Xを含む。スイッチデコーダADR2b、ADR3bおよびADR4bも同様に、それぞれ直列接続される、スイッチ素子AD22〜AD2X、スイッチ素子AD32〜AD3X、および、スイッチ素子AD42〜AD4X、をそれぞれ含む。
なお、以下において、スイッチ素子AD121X、スイッチ素子AD22〜AD2X、スイッチ素子AD32〜AD3X、および、スイッチ素子AD42〜AD4Xを区別する必要のない場合は、これらスイッチ素子AD121X、スイッチ素子AD22〜AD2X、スイッチ素子AD32〜AD3X、および、スイッチ素子AD42〜AD4Xを、適宜、スイッチ素子ADで代表させて説明を行う。
各スイッチデコーダADR1b、ADR2b、…において、ビット位置が対応する各スイッチ素子ADに対して、それぞれ2本の制御線が対とされて設けられる。2本の制御線は、ビット値「0」を指定するための制御線(制御線Bとする)と、ビット値「1」を指定するための制御線(制御線Sとする)と、からなる。制御線Bは、例えばハイレベルでビット値「0」を指定する。同様に、制御線Sは、例えばハイレベルでビット値「1」を指定する。
図20の例では、例えばスイッチ素子AD12、AD22、AD32、AD42、…に注目すると、これらスイッチ素子AD12、AD22、AD32、AD42、…に対して、電圧A0Sが印加される制御線Sと、電圧A0Bが印加される制御線Bと、が設けられる。ここで、スイッチ素子AD12およびAD32は、ゲートが制御線Bに接続され、スイッチ素子AD22およびAD42は、ゲートが制御線Sに接続されている。したがって、ビット値「1」を指定するために制御線Sをハイレベルとすることで、スイッチ素子AD22およびAD42がオン状態となる。同様に、ビット値「0」を指定するための制御線Bをハイレベルとすることで、スイッチ素子AD12およびAD32がオン状態となる。
なお、対とされて設けられる制御線Bおよび制御線Sの状態は、排他的に制御される。すなわち、ハイレベルとされた制御線Bと対になる制御線Sは、ローレベルとされる。また、ハイレベルとされた制御線Sと対になる制御線Bは、ローレベルとされる。なお、制御線BおよびSをそれぞれハイレベルとして複数選択することも可能である。
これを各スイッチ素子ADの直列接続の方向についてみると、例えばスイッチデコーダADR4bにおいて、スイッチ素子AD42およびAD43のゲートにそれぞれ制御線Sが接続されている。また、スイッチ素子AD44〜AD4Xは、各ゲートに制御線Bが接続されているものとする。
この状態において、スイッチ素子AD42およびAD43の各ゲートに接続される各制御線Sをハイレベルとし(電圧A0SおよびA1Sをハイレベル)、スイッチ素子AD44〜AD4Xの各ゲートに接続される各制御線Bをハイレベルとする(電圧A2B〜AXBをハイレベル)。これにより、各スイッチ素子AD42〜AD4Xがオン状態となり、各スイッチ素子AD42〜AD4Xの直列接続の両端が導通する。これは、各スイッチ素子AD42〜AD4Xに対して、スイッチ素子AD4Xを先頭(LSB:(Least Significant Bit))としてビット列「0…011」を与えていることと同義である。
一方、上述と同じ状態(電圧A0SおよびA1Sをハイレベル、電圧A2B〜AXBをハイレベル)における他のスイッチデコーダADR1b、ADR2bおよびADR3bについて考える。この場合、スイッチデコーダADR1bでは、制御線Bが接続されるスイッチ素子AD12およびAD13のゲートがそれぞれローレベルとされ、これらスイッチ素子AD12およびAD13がオフ状態とされる。そのため、各スイッチ素子AD12〜AD1Xの両端は、導通しない。同様に、スイッチデコーダADR2bでは、制御線Bが接続されるスイッチ素子AD23のゲートがローレベルとされ、スイッチ素子AD23がオフ状態とされる。そのため、各スイッチ素子AD22〜AD2Xの両端は、導通しない。また、スイッチデコーダADR3bでは、制御線Bが接続されるスイッチ素子AD32のゲートがローレベルとされ、スイッチ素子AD32がオフ状態とされる。そのため、各スイッチ素子AD32〜AD3Xの両端は、導通しない。
このように、スイッチデコーダADRに含まれる各スイッチ素子ADのゲートに対して、制御線Sまたは制御線Bを、例えば当該スイッチデコーダADRに接続される垂直信号線31のアドレスに対応するビット列に応じて接続する。これにより、各電圧A0BおよびA0S、A1BおよびA1S、A2BおよびA2S、…、AXBおよびAXS、の設定によって、垂直信号線311〜31mから特定の垂直信号線31を指定することが可能となる。
(6−0−3.第4の実施形態に係る検査方法の例)
この第4の実施形態に係る構成において、垂直信号線311〜31mのオープン検査およびショート検査を行う方法について、より具体的に説明する。
各垂直信号線311〜31mに接続されたスイッチデコーダADR1b〜ADRmbに含まれる各スイッチ素子ADのゲートは、各制御線Bおよび制御線Sにより、それぞれ異なるアドレスの組み合わせが指定される。そのため、指定された組み合わせに従い特定の1本の垂直信号線31に電極47Bから電圧を印加することができる。
なお、この指定された垂直信号線31が偶数番の特定の垂直信号線31であれば、他の偶数番の垂直信号線31は、フローティング状態であり、奇数番の垂直信号線31は、0[V]が印加されている。例えば、電極47Dに対して電圧VSとして0[V]を印加し、制御端子49A1に3[V]、制御端子49A2に0[V]の電圧をそれぞれ設定する。
この状態で、端子47Aに例えば電圧VBとして1[V]を印加し、端子47Cの電圧VMをモニタする。
検出部45Agの転送素子TR1〜TRmは、並列接続されている。したがって、スイッチデコーダADRにおいて指定された垂直信号線31にオープン(断線)が無ければ、端子47Cで1[V]が検出される。一方、当該垂直信号線31にオープン(断線)があれば、端子47Aの電圧VSは、端子47Cまで導通されず、端子47Cの状態が不定となる。
このとき、スイッチデコーダADRにおいて指定された垂直信号線31(偶数番の垂直信号線31)と隣接する垂直信号線31(奇数番の垂直信号線31)は、電圧が0[V]に設定されていることになる。そのため、電極47Bまたは電極47Dの電流をモニタすることで、スイッチデコーダADRにより指定された垂直信号線31のショート(短絡)の検査も可能となる。
上述した第1の実施形態や第3の実施形態では、垂直信号線311〜31mについて、オープンあるいはショートの有無のみが検出可能であった。これに対して、この第4の実施形態では、アドレスを適宜スキャンして指定する垂直信号線31を変更していくことで、オープンあるいはショートが発生した垂直信号線31を特定することが可能となる。その結果、後に例えば不良原因を解析する際に、不良箇所の特定が容易になり、解析の効率化に寄与することができる。
なお、アドレスに相当する電圧A0B/A0S、A1B/A1S、A2B/A2S、…、AXB/AXSの各組は、それぞれ基本的には相補な関係にあり、一方が0[V]であれば他方は3[V]を設定する。例えば、電圧A0B/A0Sの組では、電圧A0Bを0[V]とした場合には、電圧A0Sは、3[V]とする。
これに限らず、上述した組となる2つの電圧に同じ電圧(例えば3[V])を設定することが可能である。例えば、電圧A0B/A0Sの組において、電圧A0Bおよび電圧A0Sをそれぞれ3[V]に設定する。この場合、例えば全てのアドレス(電圧A0B/A0S、A1B/A1S、A2B/A2S、…、AXB/AXS)を3[V]に設定すれば、図13を用いて説明した第1の実施形態の第3の変形例と同様に、全ての偶数番の垂直信号線312、314、…、あるいは、全ての奇数番の垂直信号線311、313、…、に電圧を印加すること可能である。ただし、この場合には、検出部45Agの構成は、並列接続ではなく、第1の実施形態の第3の変形例と同様に、直列接続とされていると好ましい。
また、アドレスの印加電圧の設定によっては、電圧A0Bで選ばれる垂直信号線31のみ、また、電圧A0Bと電圧A1Sとで選ばれた垂直信号線31のみに電圧印加することなども可能となる。
[7.第5の実施形態]
次に、本開示の第5の実施形態について説明する。第5の実施形態は、上述した第4の実施形態による、スイッチデコーダADRを用いて特定の垂直信号線31を指定可能とする構成に対して、上述した第3の実施形態による、各垂直信号線31に対して電圧を印加するバイアス回路として、1本の画素行に含まれる複数の画素2を用いる例を組み合わせた例である。
(7−0−1.第5の実施形態に係る第1半導体基板の構成例)
図21Aは、第5の実施形態に係る第1半導体基板の構成の例を示す図である。図21Aに示される第1半導体基板41iにおいて、バイアス部45Bhは、画素アレイ部11の第1行目(画素アレイ部11の上端の行)に接続されるm個の画素2’を含む。なお、画素2’の構成は、図2を用いて説明した構成と同一の構成を適用できるので、ここでの説明を省略する。
また、図21Aにおいて、検出部45Ahは、垂直信号線311〜31mそれぞれに対して1対1に設けられたスイッチデコーダADR1a、ADR2a、ADR3a、…、ADR(m-2)a、ADR(m-1)a、ADRma、を含む。電圧VSが印加される電極47Dが各スイッチデコーダADR1a〜ADRmaに共通に接続される。また、各スイッチデコーダADR1a〜ADRmaに対して、電圧A0B/A0S、A1B/A1S、A2B/A2S、…、AXB/AXS、ODD/EVENの各組が、アドレスとして入力される。
さらに、検出部45Ahは、垂直信号線311〜31mそれぞれに対して1対1に設けられた、並列接続される転送素子TR1、TR2、TR3、…、TR(m-2)、TR(m-1)、TRmを含む検出回路500を有する。
検査のための電圧VBを設定するための端子47Aが各転送素子TR1〜TRmのドレインに共通に接続される。また、モニタする電圧VMを取り出すための端子47Cが、各転送素子TR1〜TRmのソースに共通に接続される。
図21Bは、第5の実施形態に係るスイッチデコーダADR1aの一例の構成を示す回路図である。なお、スイッチデコーダADR1a〜ADRmaは、同一の構成であるので、ここでは、スイッチデコーダADR1aを例にとって説明する。
図21Bに示すように、スイッチデコーダADR1aは、図19Bを用いて説名したスイッチデコーダADR1bと同様の構成を有し、それぞれNMOSトランジスタであり、直列接続される複数のスイッチ素子AD11、AD12、AD13、AD14、…、ADX1を含む。スイッチ素子AD11のドレインが垂直信号線311に接続される。
これらのうち、スイッチ素子AD11は、垂直信号線311〜31mの奇数番および偶数番毎に纏めてオープン検査またはショート検査を設定するためものもので、電圧O_even/S_oddがゲートに印加される。スイッチ素子AD12〜AD1Xは、垂直信号線311〜31mを個別に指定するためのもので、それぞれ、電圧A0B/A0S、A1B/A1S、A2B/A2S、…、AXB/AXSが印加される。スイッチ素子AD11〜AD1Xの全てがオン状態(導通状態)になった場合に、電極48Bの電圧が垂直信号線311に印加される。
スイッチデコーダADR1aは、さらに、スイッチ素子EOと、スイッチ素子SOとを含む。スイッチ素子EOは、ドレインが垂直信号線311に接続され、ソースが電極47Dに接続され(図示しない)、電圧VSが印加される。スイッチ素子EOのゲートには、偶数番および奇数番毎に纏めて指定するための電圧EVEN/ODDが印加される。
さらにまた、スイッチデコーダADR1aには、スイッチ素子AD1Xのソースに、NMOSトランジスタであるショート検出素子SOのソースが接続される。ショート検出素子SOのドレインには、電極47Dが接続され、電圧VSが印加される。ショート検出素子SOのゲートには、ショート検査およびオープン検査の何れかを設定するための電圧SHORT/OPENが印加される。
なお、図21Bの例では、スイッチデコーダADR1aに、転送素子TR1を含めて示している。転送素子TR1のゲートが、スイッチ素子AD1Xのソースと、ショート検出素子SOのソースとが接続される接続点に接続される。転送素子TR1のドレインは、端子47Aに接続されて電圧VBが印加される。また、図示は省略するが、転送素子TR1のソースは、端子47Cに接続される。
なお、図21Aにおいて、各制御線321〜32nの検査を行うための検出部46Aおよびバイアス部46Bの構成は、上述した第2の実施形態により説明した構成をそのまま適用できる。
また、図21Aの例では、バイアス部45Bhが画素アレイ部11の第1行目に接続されるm個の画素2’により構成されるように示しているが、これはこの例に限定されない。図18を用いて説明した第3の実施形態の他の例と同様に、バイアス部45Bhを画素アレイ部11に含まれる各行のうち任意の行に構成することが可能である。例えば、図22に第1半導体基板41i’として示されるように、画素アレイ部11に含まれる第1行目〜第n行目の画素行のうち、k行目(1<k<n)の画素行に含まれる複数の画素2’により、バイアス部45Bh’を構成することができる。
このように、バイアス部45Bh’の位置を変えることで、オープン箇所をより詳細に特定することが可能となる。例えば、画素アレイ部11の第1行目をバイアス部45Bhとした際にオープンを検出した後に、中間部の第k行目のバイアス部45Bh’により、再度オープン検査を行う。このバイアス部45Bhによるオープン検査によりオープンが検出されなければ、第k行目と第1行目との間に不良個所が存在し、オープンが検出された場合には、第k行目と第n行目との間に不良箇所が存在すると特定できる。これは、図18を用いて説明した第3の実施形態の他の例による構成でも同様である。
(7−0−2.第5の実施形態に係る検査方法の例)
この第5の実施形態に係る構成において、垂直信号線311〜31mについて、オープン検査およびショート検査を行う方法について説明する。
(7−0−2−1.第5の実施形態に係るオープン検査の例)
先ず、図23Aおよび図23Bを用いて、オープン検査を行う例について説明する。図23Aは、第5の実施形態に係る構成においてオープン検査を行う場合のスイッチデコーダADRの設定の例を示す図である。また、図23Bは、オープン検査の際の垂直信号線の状態を模式的に示す図である。オープン検査は、垂直信号線311〜31mのうち、ハイレベルの電圧を印加する垂直信号線31を選択して行われる。
一例として、奇数番の垂直信号線311、313、…のオープン検査を行う場合、奇数番の垂直信号線311、313、…は、バイアス部45Bhの画素2’を通じてハイレベルに設定されている。
例えば、ハイレベルが印加されない非印加列(この例では偶数番の垂直信号線312、314、…)のスイッチデコーダADRにおいて、スイッチ素子EOのゲートがハイレベルとされ、0[V]の電圧VSが当該非印加列に印加され、非印加列が0[V]にリセットされる。また、ショート検出素子SOのゲートがローレベルとされ、オフ状態とされる。これにより、当該スイッチデコーダADRに接続される転送素子TRのゲートには、当該スイッチデコーダADRによりアドレスが指定された垂直信号線31からの電圧が印加される。
各スイッチデコーダADR1a〜ADRmaにおけるアドレスの組み合わせで、特定の垂直信号線31が選択的に転送素子TRに接続される。この場合、奇数番の垂直信号線311、313、…の何れかが指定されるよう、アドレスを指定する。また、オープン検査を行うこの例では、印加列に対応するスイッチデコーダADRにおいて、電圧O_even/S_oddがハイレベルとされる。スイッチデコーダADRにより指定されないアドレスに対応する各転送素子TRのゲートには、ローレベルが印加され、当該各転送素子TRは、オフ状態とされる。
この状態で、端子47Aに電圧VBとして例えば1[V]を印加し、端子47Cの電圧VMをモニタする。検出部45Ahにおいて、各転送素子TR1〜TRmは、並列接続されているので、選択された垂直信号線31にオープン(断線)が無ければ、端子47Cの電圧VMとして1[V]が検出される。選択された垂直信号線31にオープン箇所が存在する場合には、端子47Aの電圧VBは導通されず、端子47Cの電圧VMが不定となる。
図23Bの例では、検出部Ahにおいて、スイッチデコーダADR3aにより垂直信号線313が選択されている。垂直信号線313にオープン箇所が無ければ、図中に経路Aとして太線で示されるように、画素2’を通じて垂直信号線313に印加されたハイレベルの電圧が、垂直信号線313を選択するようにアドレスが指定されたスイッチデコーダADR3aを介して、転送素子TR3のゲートに印加される。これにより転送素子TR3がオン状態となり、端子47Aに電圧VBとして印加された1[V]が、転送素子TR3のドレインおよびソースを介して端子47Cに電圧VMとして現れる。
(7−0−2−2.第5の実施形態に係るショート検査の例)
なお、図21Aの構成を用いて、ショート検査を行うことも可能である。例えば、第1の実施形態の第1の変形例でも説明したように、垂直信号線311〜31mのうち、隣接する垂直信号線31間の電位設定を異ならせる。そして、検出部45Ahにおいて、電極47Dの電流をモニタすることで、スイッチデコーダADRによりアドレス指定した垂直信号線31に対するショートの検査が可能となる。この場合のスイッチデコーダADRの設定の例を図24に示す。これに限らず、端子47Cの電圧VMをモニタすることでも、隣接する垂直信号線31間でのショート検査が可能である。この場合のスイッチデコーダADRの設定の例を図25に示す。
第5の実施形態に係る構成において、アドレスを適宜スキャンして検査対象の垂直信号線31を変更していくことで、オープンあるいはショートが発生する垂直信号線31を特定することが可能となる。これにより、例えば後に不良原因を解析する際の不良箇所の特定が容易となり、解析の効率化に寄与することができる。
[8.第6の実施形態]
次に、本開示の第6の実施形態について説明する。第6の実施形態は、上述した各実施形態および各変形例に適用可能なもので、当該各実施形態および各変形例によるバイアス部45B(バイアス部45Ba〜45Bh)および46Bおける印加電圧の範囲を最大化するための構成および構造の例である。なお、以下では、バイアス部45B(バイアス部45Ba〜45Bh)および46Bを、検知対象に電圧を印加する回路という点を考慮し、印加回路であるとして説明を行う。
(8−1.既存技術について)
図26Aおよび図26Bは、既存技術による印加回路660の例を示す回路図である。図26Aを例に取ると、印加回路660は、それぞれNMOSトランジスタであるトランジスタ6611および6612を含む。トランジスタ6611は、ドレインが入力端子663に接続され、ソースがトランジスタ6612のドレインに接続される。トランジスタ6612のソースは、画素配線710により検知対象に接続される。トランジスタ6611および6612のゲートには、制御端子6621および6622がそれぞれ接続される。各制御端子6621および6622のゲートに対してハイレベルの電圧を印加することでトランジスタ6611および6612がそれぞれオン状態となり、入力端子663に入力された電圧が画素配線710に印加される。
なお、画素配線710は、例えば上述の垂直信号線31、あるいは、制御線32に対応する。また、図26Aの例では、2個のトランジスタ6611および6612がドレイン−ソースの方向に直列接続することで、回路の耐圧性能を向上させている。
ここで、トランジスタ6611および6612のバックゲートに対して印加されるウェル(Well)電位664は、一般的には、回路内で使用する最低電位と同電位を設定する。これは、このような設定にしないと、ソース・ウェル間もしくはドレイン・ウェル間に順方向電流が流れてしまうことになるためである。例えば、画素配線710に−1.2[V]まで印加する想定の場合、図26Aに示すように、トランジスタ6611および6612のバックゲートに対して印加されるウェル電位664を−1.2[V]に設定することになる。
トランジスタ6611および6612の耐圧の観点で、ゲート・ウェル間、ゲート・ドレイン間に加わる電圧が電圧Vdd(=4.5V)を超えないように設定する場合、図26Bに示すように、印加回路660のゲート電位(制御端子6621および6622に印加される電位)は、最大で3.3[V]までに制約される。NMOSトランジスタにおける、ドレイン−ソース間の閾値電圧Vth分の電圧降下(Vth落ち)を考慮すると、画素配線710には、最大で2.6[V]程度の電圧しか印加することができない。したがって、画素配線710に対して印加可能な印加電圧の範囲は、−1.2[V]〜2.6[V]となる。
このように、図26Aおよび図26Bの例では、電圧Vddが4.5[V]であるのに、画素配線710に対して最大で2.6[V]しか印加できないことになる。画素配線710に対する印加電圧の範囲が小さいと、検査の際の回路動作レンジに制約が生まれ、十分な検査ができなくなるおそれがある。
(8−2.第6の実施形態に係る構成)
次に、図27A、図27Bおよび図27Cを用いて、第6の実施形態について説明する。図27Aは、第6の実施形態に係る印加回路の例を示す回路図である。図27Aに示される印加回路600は、図26Aを用いて説明した印加回路660と同様に、それぞれNMOSトランジスタであり、ドレイン−ソースの方向に直列接続された2つのトランジスタ6101および6102を含む。
トランジスタ6101は、ドレインが入力端子621に接続され、ソースがトランジスタ6102のドレインに接続される。トランジスタ6102のソースは、配線710により検知対象に接続される。トランジスタ6101および6102のゲートには、制御端子6201および6202がそれぞれ接続される。
ここで、図27Aの構成では、トランジスタ6101および6102のウェルに直接的に接続されるウェル端子630が設けられ、トランジスタ6101および6102それぞれのバックゲートに対して、ウェル端子630に入力した電圧を印加可能とされている。これにより、入力端子621に入力される入力電圧に対してウェル電位を追従させることが可能となり、入力端子621、ならびに、制御端子6201および6202に対して、トランジスタ6101および6102の耐圧の最大電圧である電圧Vdd(=4.50[V])までの電圧の印加が可能となる。
図27Aの例では、入力端子621およびウェル端子630と、制御端子6201および6202と、に対して、それぞれ電圧Vddと同一電圧の電圧4.50[V]を入力している。この場合、Vth落ちを含めて、画素配線710に対して4.00[V]までの電圧を印加することが可能となる。
さらに、第6の実施形態では、電圧を印加する画素配線710が隣接する複数の印加回路600がそれぞれ形成されるウェルを電気的に独立させる。この第6の実施形態に係る構成について、図27Bおよび図27Cを用いて説明する。なお、図27Bおよび図27Cでは、第1半導体基板41上の構成において、第6の実施形態に関わりの深い部分のみを抽出して概略的に示し、他の部分は省略している。
図27Bは、第6の実施形態に係る第1半導体基板41に形成される回路を概略的に示す回路図である。図27Bおいて、印加部670aは、例えば上述したバイアス部45Bあるいはバイアス部46Bに対応し、複数の印加回路600a、600bおよび600cを含む。
印加回路600a、600bおよび600cは、それぞれ図27Aに示した印加回路600と同一の構成を有している。すなわち、印加回路600aは、ソース−ドレイン方向に直列接続されたトランジスタ610a1および610a2を含み、トランジスタ610a1のドレインに入力端子621aが接続され、各ゲートに制御端子620a1および620a2がそれぞれ接続される。また、トランジスタ610a1および610a2それぞれのバックゲートに対して、ウェル端子630aに入力した電圧を印加可能とされている。
印加回路600bも同様に、ソース−ドレイン方向に直列接続されたトランジスタ610b1および610b2を含み、各トランジスタ610b1および610b2のゲートには、制御端子620b1および620b2がそれぞれ接続され、トランジスタ610b1のドレインには入力端子621bが接続され、トランジスタ610b2のソースには画素配線710bが接続される。また、トランジスタ610b1および610b2それぞれのバックゲートに対して、ウェル端子630bに入力した電圧を印加可能とされている。
印加回路600cも同様に、ソース−ドレイン方向に直列接続され、それぞれのゲートに制御端子620c1および620b2が接続されたトランジスタ610c1および610c2を含む。トランジスタ610c1のドレインには入力端子621cが接続され、トランジスタ610c2のソースには画素配線710cが接続される。また、トランジスタ610c1および610c2それぞれのバックゲートに対して、ウェル端子630cに入力した電圧を印加可能とされている。
各印加回路600a、600bおよび600cは、それぞれトランジスタ610a2、610b2および610c2のソースから各画素配線710a、710bおよび710cに対して電圧を印加する。
画素回路部700は、例えば上述の画素アレイ部11に対応し、画素配線710aに接続される複数の画素トランジスタ720aと、画素配線710bに接続される複数の画素トランジスタ720bと、画素配線710cに接続される複数の画素トランジスタおよび720cと、を含む。各画素トランジスタ720a、720bおよび720cは、各バックゲートに対して、ウェル端子730に入力された電圧を印加可能とされている。
なお、画素トランジスタ720a、720bおよび720cは、それぞれ例えば図2に示した転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24および選択トランジスタ25のうちの何れかでも良いし、画素2が図2と異なる構成の場合の各トランジスタのうち何れかであってもよい。これに限らず、各画素配線710a、710bおよび710cが画素回路部700に含まれる各画素トランジスタ720a、720bおよび720cに接続されない構成でもよい。
各画素配線710a、710bおよび710cは、それぞれ画素回路部700を介して検知回路部800に接続される。検知回路部800は、例えば上述した検出部45Aあるいは検出部46Aに対応する。
図27Bの例では、説明のため、検知回路部800が各画素配線710a、710bおよび710cにそれぞれ対応するトランジスタ810a、810bおよび810cを含むように示されているが、これは説明のための概略的な図であり、実際には、第5の実施形態までで説明した各検出回路と同等の構成とされる。検知回路部800が含む各トランジスタ810a、810bおよび810cは、各バックゲートに対して、ウェル端子720に入力された電圧を印加可能とされている。
このような構成において、トランジスタ610a1および610a2は、検査時に各画素配線710aに電圧を印加するためのトランジスタである。それぞれ、制御端子620a1および620a2に印加する電圧に応じて制御されて、入力端子621a入力される電圧を、画素配線710aに印加する。
検査時に各画素配線710bおよび710cに電圧を印加するためのトランジスタ610b1および610b2、ならびに、トランジスタ610c1および610c2についても同様である。トランジスタ610b1および610b2、ならびに、トランジスタ610c1および610c2は、それぞれ、制御端子620b1および620b2、ならびに、制御端子620c1および620c2に印加する電圧に応じて制御されて、入力端子621bおよび621cに入力される電圧を、各画素配線710bおよび710cに印加する。
以上のように各画素配線710a、710bおよび710cに印加された電圧を用いて、各画素配線710a、710bおよび710cにおいて不良が発生しているか否かを、検知回路部800により検知する。
図27Cは、第6の実施形態に係る第1半導体基板41の一例の平面図を概略的に示す図である。なお、図27Cでは、図27Bの印加回路600aに含まれる2つのトランジスタ610a1および610a2が纏めてトランジスタ610aとして示されている。印加回路600bおよび600cについても同様に、トランジスタ610b1および610b2が纏めてトランジスタ610bとして、トランジスタ610c1および610c2が纏めてトランジスタ610cとして、それぞれ示されている。
図27Cにおいて、印加回路600aは、ウェル601a上に形成されるトランジスタ610aを含む。トランジスタ610aは、ゲート611aに制御端子620aが接続され、ドレイン612aに接続部613aを介して入力端子621aが接続され、ソース612cに接続部613cを介して画素配線710aが接続される。また、ウェル601aに対して、接続部617aを介してウェル端子630aが接続される。
印加回路600bおよび600cについても同様に、印加回路600bおよび600cは、それぞれウェル601bおよび601c上に形成されるトランジスタ610bおよび610cを含む。トランジスタ610bは、ゲートに制御端子620bが接続され、ドレインに入力端子621bが接続され、ソースに画素配線710bが接続される。また、ウェル601bに対して、接続部617bを介してウェル端子630bが接続される。トランジスタ610cは、ゲートに制御端子620cが接続され、ドレインに入力端子621cが接続され、ソースに画素配線710cが接続される。また、ウェル601cに対して、接続部617cを介してウェル端子630cが接続される。
ここで、印加回路600aが形成されるウェル601aと、印加回路600bが形成されるウェル601bと、印加回路600cが形成されるウェル601cと、がそれぞれ電気的に分離されている。すなわち、電圧を印加する画素配線が隣接する各印加回路が形成される各ウェルを、分離する。
さらに、各ウェル601a、601bおよび601cと、画素配線710a、710bおよび710cを介して電圧が印加される、画素回路部700における各画素トランジスタ720a、720bおよび720cが形成されるウェル701とが電気的に分離されている。ウェル701は、接続部731を介して、ウェル端子730からウェル電位の電圧が印加される。
トランジスタ610aのウェル電位は、印加回路600aのウェル端子630aからバイアス(印加)されており、印加回路600aにより電圧が印加される画素トランジスタ720aのウェル電位は、画素回路部700が形成されるウェル701上のウェル端子731からバイアスされており、異なる電位でバイアス可能となっている。同様に、印加回路600aに順次に隣接される印加回路600bおよび600cも、形成されるウェル601bおよび601cが電気的に分離されているため、各ウェル電位も、各々異なる電位でバイアス可能となっている。
これにより、例えば画素配線710aに高い電圧を印加したいときに、入力端子621aの電位を上げるのに合わせて、ウェル端子630aや制御端子620aの電位も上げることで、トランジスタ610aの耐圧を守りながら、電圧VddからVth落ちを考慮した範囲内で、高電圧を画素配線710aに印加することができる。
さらに、画素配線710aと隣接する画素配線710bに対して、画素配線710aに対する高電圧の印加と同時に画素配線710aより低い電圧を印加したい場合、入力端子621bに入力する電圧の電位を下げるのに合わせて、ウェル端子630aや制御端子620bの電位も下げる。このようにすることで、例えば負電圧の範囲まで画素配線710bに電圧を印加した場合であっても、ウェル601bに順方向電流が流れないように制御することが可能となる。
図27Cの例では、さらに、検知回路部800が形成されるウェル801が、ウェル601a、601bおよび601c、ならびに、ウェル701と電気的に分離され、ウェル801に対して、ウェル端子820から接続部821を介して電圧を印加することが可能とされている。すなわち、検知回路部800に含まれる各トランジスタ810a、810bおよび810cのウェル電位も、画素回路部700、ならびに、各印加回路600a、600bおよび600cとは独立して、ウェル端子820からバイアスすることが可能とされている。そのため、検知回路部800における動作の都合上(例えば耐圧の観点や動作点、動作レンジに有利など)、ウェル電位を変更した方が好ましい場合には、画素回路部700、ならびに、各印加回路600a、600bおよび600cと独立して変更し、最適化することも可能である。
(8−3.第6の実施形態の第1の変形例)
次に、第6の実施形態の第1の変形例について説明する。図28Aは、第6の実施形態の第1の変形例に係る印加回路の例を示す回路図である。
図28Aに示される印加回路680は、図27Aを用いて説明した印加回路600に対して、入力端子621をトランジスタ6101のドレインに接続すると共に、各トランジスタ6101および6102のバックゲートに接続している。より具体的には、後述するように、入力端子621が、各トランジスタ6101および6102が形成されるウェルに直接的に接続される。
これにより、各トランジスタ6101および6102のバックゲートに印加される電圧の電位は、入力端子621に入力される電圧の電位と同電位となる。そのため、入力端子621に入力される入力電圧に対してウェル電位を追従させることが可能となり、入力端子621、ならびに、制御端子6201および6202に対して、トランジスタ6101および6102の耐圧の最大電圧である電圧Vdd(=4.50[V])までの電圧の印加が可能となる。
図28Aの例では、入力端子621と、制御端子6201および6202と、に対して、それぞれ電圧Vddと同一電圧の電圧4.50[V]を入力している。この場合、上述した図27Aの場合と同様に、Vth落ちを含めて、画素配線710に対して4.00[V]までの電圧を印加することが可能となる。
この第6の実施形態の第1の変形例に係る構成について、図28Bおよび図28Cを用いて説明する。なお、図28Bおよび図28Cでは、第1半導体基板41上の構成において、第6の実施形態の第1の変形例に関わりの深い部分のみを抽出して概略的に示し、他の部分は省略している。
図28Bは、第6の実施形態の第1の変形例に係る第1半導体基板41に形成される回路を概略的に示す回路図である。図28Bにおいて、印加部670bは、図27Bに示した印加部670aと同様に、複数の印加回路680a、680bおよび680cを含む。印加回路680bは、入力端子621bがトランジスタ610b1のドレインに接続されると共に、各トランジスタ610b1および610b2のバックゲートに接続される。印加回路680cも同様に、入力端子621cがトランジスタ610c1のドレインに接続されると共に、各トランジスタ610c1および610c2のバックゲートに接続される。それ以外の構成は、上述した図27Bと共通なので、ここでの説明を省略する。
図28Cは、第6の実施形態の第1の変形例に係る第1半導体基板41の一例の平面図を概略的に示す。なお、図28Cでは、上述した図27Cと同様に、図27Cの印加回路680aに含まれる2つのトランジスタ610a1および610a2が纏めてトランジスタ610aとして示されている。印加回路680bおよび680cについても同様に、トランジスタ610b1および610b2が纏めてトランジスタ610bとして、トランジスタ610c1および610c2が纏めてトランジスタ610cとして、それぞれ示されている。
図28Cにおいて、印加回路680aは、ウェル601a上に形成されるトランジスタ610aを含み、入力端子621aがトランジスタ610aのドレインに接続されると共に、接続部617aを介してウェル601aに接続される。
印加回路680bおよび680cについても同様に、印加回路680bおよび680cは、それぞれ、ウェル601bおよび601c上に形成されるトランジスタ610bおよび610cを含む。トランジスタ610bは、ゲートに制御端子620bが、ドレインに入力端子621bが、ソース画素配線710bが、それぞれ接続される。また、入力端子621bは、接続部617bを介してウェル601bに接続される。同様に、トランジスタ610cは、ゲートに制御端子620cが、ドレインに入力端子621cが、ソース画素配線710cが、それぞれ接続される。また、入力端子621cは、接続部617cを介してウェル601cに接続される。
このような構成とすることで、各印加回路680a、680bおよび680cでは、別途にウェル電位をバイアスすること無く、各入力端子621a、621bおよび621cに入力される電圧に応じてウェル電位がバイアスされることになる。したがって、この第6の実施形態の第1の変形例にかかる構成でも、各トランジスタ610a、610bおよび610cの耐圧を守りながら、各画素配線710a、710bおよび710cに対して、電圧VddからVth落ちを考慮した範囲内で、高電圧を印加させることが可能である。
なお、上述した第6の実施形態では、各ウェル601a、601bおよび601cに電圧を印加させるためのバイアス線をそれぞれ独立して配線すると、ラッチアップが発生してしまうおそれがあった。そのため、例えばトランジスタ610aからウェル端子630cまでの配線長を短くするなどの、レイアウトにおける配慮が必要であった。これに対して、この第6の実施形態の第1の変形例では、ウェル端子630aを用いないため、そのような配慮が不要となる。例えばトランジスタ610aの直近でウェル601aと、ソースおよびドレインと、を接続することが考えられる。
なお、上述した第6の実施形態では、入力電圧とウェル電圧とをそれぞれ独立して設定できるため、設定の自由度が高いという利点がある。これに対して、第6の実施形態の第1の変形例では、入力電圧に応じて自動的にウェル電圧が決定されてしまうため、細かい最適化を行うことが難しい。そのため、第6の実施形態の構成と、第6の実施形態の第1の変形レの構成との何れを採用するのかは、検査の目的や仕様等に応じて適宜、選択することが好ましい。
(8−4.第6の実施形態の第2の変形例)
次に、第6の実施形態の第2の変形例について説明する。図29は、第6の実施形態の第2の変形例に係る第1半導体基板41の一例の平面図を概略的に示す図である。第6の実施形態の第2の変形例に係る第1半導体基板41に形成される回路は、図28Bを用いて説明した回路をそのまま適用できるので、ここでの説明を省略する。また、図29において、各印加回路680a、680bおよび680cの記載は、上述した図28Cと共通に、適宜、構成を省略している。
上述した第6の実施形態およびその第1の変形例では、画素回路部700が形成されるウェル701と、検知回路部800が形成されるウェル801と、を分離し、これらウェル701および801に対し、それぞれ異なるウェル電圧を設定可能とされていた。これに対して、第6の実施形態の第2の変形例では、画素回路部700と、検知回路部800とを共通のウェル702上に形成する。
すなわち、検査の駆動方法や、検知回路部800の構成によっては、検知回路部800のウェル電位を独立して変える必要が無い場合がある。その場合は、図29に示すように、検知回路部800のウェルと画素回路部700のウェルとを同一のウェル702とすることが可能である。
なお、図29の例では、印加回路として第6の実施形態の第1の変形例に係る印加回路680を適用しているが、これはこの例に限らず、印加回路として第6の実施形態に係る印加回路600を適用させてもよい。
(8−5.第6の実施形態の第3の変形例)
次に、第6の実施形態の第3の変形例について説明する。図30は、第6の実施形態の第3の変形例に係る第1半導体基板41の一例の平面図を概略的に示す図である。第6の実施形態の第3の変形例に係る第1半導体基板41に形成される回路は、図27Bを用いて説明した回路をそのまま適用できるので、ここでの説明を省略する。また、図30において、各印加回路680a、680bおよび680cの記載は、上述した図27Cと共通に、適宜、構成を省略している。
上述した第6の実施形態では、各印加回路600a、600bおよび600cを、互いに分離されたウェル601a、601bおよび601cに形成していた。これに対して、第6の実施形態の第3の変形例では、複数の印加回路のうち幾つかの印加回路を同一のウェルに形成し、他の印加回路を当該ウェルと分離されたウェルに形成する例である。
図30の例では、印加回路600aおよび600cが同一のウェル602aに形成され、印加回路600bがウェル602aと分離されたウェル602bに形成されている。ウェル602aにおいては、ウェル端子630dからウェル電圧がウェル602aに対して印加されるようになっている。また、印加回路600aおよび600bは、同一のウェル602aに形成されているため、入力端子621aおよび621cを共通化することも可能である。
すなわち、上述した第6の実施形態およびその第1、第2の変形例では、各印加回路600a〜600c、あるいは、各印加回路680a〜680cのウェル電圧を独立にバイアス可能であった。一方、検査の駆動方法によっては、一部の画素配線にのみ、印加回路に含まれる各トランジスタの耐圧に対する考慮が必要となるような高電圧を印加し、それ以外の画素配線は、通常の耐圧範囲内の印加電圧を印加するような場合が起こり得る。
このような場合、図30に示すような構成として、高電圧を印加したい印加回路のみ、印加電圧に応じてウェル電位を制御できるようにすればよく、それ以外の印加回路については、ウェルを共通として、当該ウェルに対して固定電圧を印加しておけばよい。
図30の例では、印加回路600a〜600cのうち、印加回路600aおよび600cが共通のウェル602aに形成されている。一方、高電圧を印加したい印加回路600bは、ウェル602aと分離されたウェル602bに形成されて、印加回路600aおよび600cに対して独立してウェル電位を制御可能としている。
このように、印加回路のウェルの分離を必要最小限に止め、それ以外の印加回路のウェルを共通とすることで、ウェル分離によるレイアウト面積増大を抑えることが可能となる。
(8−6.第6の実施形態およびその各変形例による効果)
ここで、第6の実施形態およびその各変形例による効果について、第1の変形例を例に挙げて説明する。図31は、既存技術を用いた場合の検査を説明するための画素回路および検出回路の例を示す図である。
図31において、印加回路660は、図26Aおよび図26Bで説明した印加回路660と同一であるので、ここでの説明を省略する。また、画素回路部700’および検知回路部800’は、説明のためのものであり、上述した画素回路部700および検知回路部800とは異なる構成となっている。
画素回路部700’は、この例では、トランジスタ750a、750b、750cおよび750dを含む。なお、この図においては、ここでの検査に直接的な関わりの無いフォトダイオード、浮遊拡散領域FDなどの構成を省略している。
トランジスタ750aは、ゲートに印加される信号FDGによりオン/オフが制御されるもので、ドレインが電源を供給する端子752aに接続され、ソースがトランジスタ750bのドレインに接続される。トランジスタ750bは、リセット信号RSTによりオン/オフが制御されるもので、ソースがトランジスタ750cのゲートに接続される。
トランジスタ750cは、ドレインが電源を供給する端子752bに接続され、ソースがトランジスタ750dのドレインに接続される。また、トランジスタ750cは、ゲートにトランジスタ750bのソースが接続されると共に、図示されない浮遊拡散領域FDが接続され、浮遊拡散領域FDに蓄積された電荷が電圧に変換された信号を増幅してソースから出力する。トランジスタ750dは、ゲートに印加される選択信号SELによりオン/オフが制御されるもので、ソースが垂直信号線VSLに接続される。
なお、この例では、各トランジスタ750a〜750dのバックゲートに対して0.00[V]の電圧が印加されている。
検知回路部800’は、この例では、トランジスタ850aおよび850bを含む。トランジスタ850aは、ゲートが垂直信号線VSLに接続され、ドレインに電源を供給する端子851aが接続される。トランジスタ850aのソースは、トランジスタ850bのゲートに接続される。トランジスタ850bのドレインは、テスト電圧を供給するテスト端子851bに接続され、ソースは、検知結果をモニタするためのモニタ端子852に接続される。
なお、この例では、各トランジスタ850aおよび850bのバックゲートに対して0.00[V]の電圧が印加されている。
この例において、画素回路部700’を介して垂直信号線VSLに対してハイレベルの電圧(Hi電圧)を書き込んで検査を行う場合について考える。
上述したように、印加回路660では、トランジスタ6611および6612のバックゲートに対して印加される電位664を−1.2[V]に設定され、各トランジスタ6611および6612の耐圧の制限から、制御端子6621および6622、ならびに、入力端子663に印加可能な電圧の上限がそれぞれ3.30[V]とされる。そのため、NMOSトランジスタのVth落ちにより、印加回路660から出力される信号の最大電位は、2.60[V]に留まる。
信号FDG、リセット信号RSTおよび選択信号SEL毎に印加回路660を設け、各印加回路660から上述の最大電位が2.60[V]の信号FDG、リセット信号RSTおよび選択信号SELを、それぞれトランジスタ750a、750bおよび750dのゲートに印加する。トランジスタ750bの出力がトランジスタ750cのゲートに入力され、トランジスタ750cの出力がトランジスタ750dを介して垂直信号線VSLに供給される。このとき、各トランジスタのVth落ちにより、垂直信号線VSLに供給される信号の電圧が例えば2.00[V]まで落ちる。この場合、垂直信号線VSLのハイ電圧の電位が不足する可能性がある。
さらに、垂直信号線VSLの電位が不足している場合、検知回路部800’においても、モニタ端子852において例えば0.80[V]程度の出力電圧しか得られず、動作マージンの確保が難しくなり、十分な検査結果が得られない可能性がある。このように、NMOSトランジスタのみで回路を構成する前提の場合、印加回路660において、なるべく高い電圧を印加可能とする必要がある。
図32Aおよび図32Bは、第6の実施形態およびその各変形例による効果を説明するための図である。図32Aおよび図32Bは、それぞれ図31における印加回路660の代わりに、第6の実施形態の第1の変形例に係る印加回路680を適用した例である。なお、図32Aおよび図32Bにおいて、画素回路部700’および検知回路部800’の構成は、図31に示した構成と同一であるので、ここでの説明を省略する。
図32Aは、印加回路600において、画素回路部700’をオン状態とさせたい場合の印加電圧を出力する場合の例を示している。上述したように、印加回路680は、入力端子621に入力される電圧を、印加回路680毎に分離されたウェル601に印加し、ウェル電圧を入力電圧に追従させている。そのため、入力端子621、ならびに、制御端子6201および6202に対して、電圧Vdd(=4.50[V])までの電圧を印加することができる。さらに、各トランジスタ6611および6612の基板バイアス効果も無くなり、Vth落ちの電位も下がる。そのため、トランジスタ6611および6612に、より高い電圧を通過可能とできる効果も期待できる。この例では、印加回路680は、最大で4.00[V]までの電圧を出力可能とされている。
この例の場合、信号FDG、リセット信号RSTおよび選択信号SEL毎に印加回路680を設け、各印加回路680から上述の最大電位が4.00[V]の信号FDG、リセット信号RSTおよび選択信号SELを、それぞれトランジスタ750a、750bおよび750dのゲートに印加する。トランジスタ750bの出力がトランジスタ750cのゲートに入力され、トランジスタ750cの出力がトランジスタ750dを介して垂直信号線VSLに供給される。このとき、各トランジスタのVth落ちによる垂直信号線VSLに供給される信号の電圧は、例えば図31の例よりも1.70[V]程度高い3.70[V]とされ、垂直信号線VSLのハイ電圧の電位が十分となる。
垂直信号線VSLの電位が十分であれば、検知回路部800’においても、モニタ端子852において例えば2.50[V]程度の出力電圧が得られ、動作マージンが拡大され、十分な検査結果が得られるようになる。
図32Bは、印加回路600において、画素回路部700’をオフ状態とさせたい場合の印加電圧を出力する場合の例を示している。この場合には、入力端子621に入力する電圧を例えば−1.20[V]とする。ウェル電圧は、入力電圧に追従し、−1.20[V]となり、制御端子6201および6202には、例えば3.30[V]が印加される。印加回路680は、入力端子621に入力された電圧−1.20[V]を出力電圧として出力する。
信号FDG、リセット信号RSTおよび選択信号SELの電圧は、それぞれ−1.20[V]とされ、トランジスタ750a、750bおよび750dがそれぞれオフ状態とされ、垂直信号線VSLの電位も0.00[V]となる。したがって、検知回路部800’の各トランジスタ850aおよび850bがそれぞれオフ状態とされ、モニタ端子852の出力電圧も、0.00[V]となる。
[9.他の実施形態]
なお、上述した各実施形態および各変形例では、検出部45A(検出部45Aa〜45Ah)、および、バイアス部45B(バイアス部45Ba〜45Bh)を第1半導体基板41(第1半導体基板41a〜41i)上に配置しているが、これはこの例に限定されない。例えば、検出部45Aおよびバイアス部45Bのうち一方または両方を、第2半導体基板42上に配置してもよい。この場合、Cu−Cuハイブリッドボンディングなどの、第1半導体基板41と第2半導体基板42との間の接続の断線や短絡の検査が可能となる。
一例として、検出部45A(検出部45Aa〜45Ah)とバイアス部45B(バイアス部45Ba〜45Bh)とを第1半導体基板41bおよび第2半導体基板42とに分けて配置することができる。検出部45Aおよびバイアス部45Bに対して、上述した垂直信号線311〜31mの代わりに、第1半導体基板41bと第2半導体基板42とを接続する接続部(VIAやCu−Cuハイブリッドボンディング)の一端および他端を接続する。この場合には、当該接続部のオープン検査やショート検査が実行可能となる。
また、上述では、各素子(トランジスタ)を、NMOSトランジスタにより構成しているが、これはこの例に限定されない。すなわち、各素子を、PMOSトランジスタにより構成してもよいし、CMOS素子で構成してもよい。さらに、その他の素子で構成してもよい。
さらに、上述では、本開示の技術が画素アレイ部11を備える撮像素子1に適用されるように説明したが、これはこの例に限定されない。本開示の技術は、所定の回路を含むセルが行列状に配置され、各セルに対して行方向および列方向にそれぞれ信号線が接続されるセルアレイを有する構成であれば、例えば半導体メモリなど、他の素子にも適用可能なものである。
本開示の技術は、配線層が高密度で実装されるデバイス全般に用いて好適である。例えば、本開示の技術は、NAND型フラッシュメモリや、DRAM(Dynamic RAM)といった、メモリの配線層の欠陥や、MEMS(Micro Electro Mechanical Systems)デバイスの配線層の欠陥の検査としても活用可能である。
[10.各実施形態に適用可能な構造]
次に、各実施形態に適用可能な、第1半導体基板41(第1半導体基板41a〜41i)および第2半導体基板42の構造について説明する。図33は、本開示に適用可能な撮像素子ウェハの要部の断面図である。本開示に適用可能な撮像素子ウェハ60は、画素アレイ部11が形成されたセンサ基板である第1半導体基板41と、画素アレイ部11の周辺回路部が形成された回路基板である第2半導体基板42とを積層させた状態で貼り合わせた3次元構造となっている。
撮像素子ウェハ60は、平面的に見ると、チップ領域61と分割領域62とで構成されている。そして、チップ領域61は、画素領域63と周辺領域64とで構成されている。
第1半導体基板41の受光面Aとは逆の表面側、すなわち、第2半導体基板42側の面上には、配線層71、および、当該配線層71を覆う保護膜72が設けられている。一方、第2半導体基板42の表面側、すなわち、第1半導体基板41側の面上には、配線層73、および、当該配線層73を覆う保護膜74が設けられている。また、第2半導体基板42の裏面側には、保護膜75が設けられている。これらの第1半導体基板41および第2半導体基板42は、保護膜72と保護膜74との間で貼り合わせられている。
第1半導体基板41の裏面側、すなわち、受光面A上には、反射防止膜81、界面準位抑制膜82、エッチングストップ膜83、配線溝形成膜84、配線85、キャップ膜86、および、遮光膜87が設けられている。そして、遮光膜87上には、透明保護膜88、カラーフィルタ89、および、オンチップレンズ90がこの順に積層されている。
以上のような層構成の撮像素子ウェハ60において、チップ領域61の第2半導体基板42にはデバイス用端子93が設けられており、当該デバイス用端子93は第2半導体基板42側の駆動回路と接続されている。また、分割領域62の配線層73には、ウェハ正体で各撮像素子を検査するために用いられる検査用端子55が設けられており、当該検査用端子55は、チップ領域61の配線層73から延設された駆動回路の埋込配線97と接続されている。さらに、分割領域62には、受光面A側に開口した開口部62aが設けられおり、当該開口部62aは検査用端子55を露出させる貫通孔として形成されている。
次に、上記の構成の撮像素子ウェハ60において、第1半導体基板41の各層の構成、第2半導体基板42の各層の構成、および、受光面A上の各層の構成の詳細について順に説明する。
(第1半導体基板/センサ基板)
第1半導体基板41は、例えば単結晶シリコン基板を薄膜化したものである。第1半導体基板41における各チップ領域61内の画素領域63には、受光面Aに沿って複数のフォトダイオード(光電変換部)21が配列形成されている。フォトダイオード21は、例えばn型拡散層とp型拡散層との積層構造で構成されている。尚、フォトダイオード21は、画素毎に設けられており、図33においては1画素分の断面構造を図示している。
また、第1半導体基板41のチップ領域61において、受光面Aとは逆の表面側には、n+型不純物層からなる浮遊拡散領域FD、トランジスタTrのソース/ドレイン領域65、さらには、ここでの図示を省略した他の不純物層、および、素子分離領域66などが設けられている。
さらに、第1半導体基板41のチップ領域61において、画素領域63の外側の周辺領域64には、第1半導体基板41を貫通する貫通ビア67が設けられている。この貫通ビア67は、第1半導体基板41を貫通して形成された接続孔内に、分離絶縁膜68を介して埋め込まれた導電性材料によって構成されている。
第1半導体基板41の表面上に設けられた配線層71のチップ領域61には、第1半導体基板41との界面側に、ここでの図示を省略したゲート絶縁膜を介して、転送ゲートTGおよびトランジスタTrのゲート電極69、さらには、ここでの図示を省略した他の電極が設けられている。ここで、転送ゲートTGは、図2の画素回路における転送トランジスタ22のゲート電極に相当し、トランジスタTrは、他のトランジスタに相当する。
転送ゲートTGおよびゲート電極69は、層間絶縁膜76で覆われており、この層間絶縁膜76に設けられた溝パターン内には、例えば銅(Cu)を用いた埋込配線77が多層配線として設けられている。これらの埋込配線77は、ビアによって相互に接続され、また一部がソース/ドレイン領域65、転送ゲートTG、さらには、ゲート電極69に接続された構成となっている。また、埋込配線77には、第1半導体基板41に設けられた貫通ビア67も接続され、トランジスタTrおよび埋込配線77等によって画素回路が構成されている。
以上のような埋込配線77が形成された層間絶縁膜76上に、絶縁性の保護膜72が設けられている。そして、保護膜72表面において、センサ基板である第1半導体基板41が、回路基板である第2半導体基板42に貼り合わせられて積層化されている。
(第2半導体基板/回路基板)
第2半導体基板42は、例えば単結晶シリコン基板を薄膜化したものである。この第2半導体基板42のチップ領域61において、第1半導体基板41側の表面層には、トランジスタTrのソース/ドレイン領域91、さらには、ここでの図示を省略した不純物層、および、素子分離領域92などが設けられている。
さらに、第2半導体基板42のチップ領域61には、第2半導体基板42を貫通するデバイス用端子93が設けられている。このデバイス用端子93は、第2半導体基板42を貫通して形成された接続孔内に、分離絶縁膜94を介して埋め込まれた導電性材料によって構成されている。
第2半導体基板42の表面上に設けられた配線層73のチップ領域61には、第2半導体基板42との界面側に、ここでの図示を省略したゲート絶縁膜を介して設けられたゲート電極95、さらには、ここでの図示を省略した他の電極を有している。これらのゲート電極95および他の電極は、層間絶縁膜78で覆われており、この層間絶縁膜78に設けられた溝パターン内には例えば銅(Cu)を用いた埋込配線97が多層配線として設けられている。これらの埋込配線97は、ビアによって相互に接続され、また一部がソース/ドレイン領域91やゲート電極95に接続された構成となっている。また、埋込配線97には、第2半導体基板42に設けられたデバイス用端子93も接続され、トランジスタTrおよび埋込配線97等によって駆動回路が構成されている。
さらに、多層配線の第2半導体基板42側には、アルミニウム配線98が設けられている。アルミニウム配線98は、ビアによって埋込配線97と接続され、層間絶縁膜78で覆われている。層間絶縁膜78の表面はアルミニウム配線98に応じた凹凸形状になっており、この凹凸表面を覆って平坦化膜79が設けられ、その平坦化膜79の表面は平坦面となっている。
以上のような平坦化膜79上に絶縁性の保護膜74が設けられ、この保護膜74表面において、回路基板である第2半導体基板42が、センサ基板である第1半導体基板41に貼り合わせられて積層化されている。また、第2半導体基板42において、配線層73が設けられた表面側とは逆の裏面側には、第2半導体基板42を覆う保護膜75が設けられている。
(受光面A上の各層等)
続いて、受光面A上の各層、すなわち、反射防止膜81、界面準位抑制膜82、エッチングストップ膜83、配線溝形成膜84、配線85、キャップ膜86、遮光膜87、透明保護膜88、カラーフィルタ89、および、オンチップレンズ90について説明する。
チップ領域61の周辺領域64においては、第1半導体基板41の受光面A上に、受光面A側から順に、反射防止膜81、界面準位抑制膜82、エッチングストップ膜83、および、配線溝形成膜84が設けられている。さらに、配線溝形成膜84内に配線85が設けられ、この配線85を覆ってキャップ膜86が設けられている。
チップ領域61の画素領域63においては、第1半導体基板41の受光面A上に、反射防止膜81、界面準位抑制膜82、および、遮光膜87が設けられている。分割領域62においては、第1半導体基板41の受光面A上に、反射防止膜81および界面準位抑制膜82が設けられている。
以上のような構成の各層において、各層の材料として、次のような材料を用いることができる。反射防止膜81は、例えば酸化ハフニウム(HfO2)、酸化タンタル(Ta25)、または、窒化シリコンなど、酸化シリコンよりも高屈折率の絶縁性材料を用いて構成される。界面準位抑制膜82は、例えば酸化シリコン(SiO2)を用いて構成される。エッチングストップ膜83は、上層の配線溝形成膜84を構成する材料に対してエッチング選択比が低く抑えられる材料が用いられ、例えば窒化シリコン(SiN)を用いて構成される。配線溝形成膜84は、例えば酸化シリコン(SiO2)を用いて構成される。キャップ膜86は、例えば窒化シリコン(SiN)を用いて構成される。
(配線85)
配線85は、チップ領域61の周辺領域64における受光面A上に、配線溝形成膜84に埋め込まれた埋込配線として設けられている。この配線85は貫通ビア67と一体に埋め込まれて形成されたものであり、貫通ビア67間を接続する。配線85の上部は、キャップ膜86で覆われている。
(貫通ビア67)
貫通ビア67は、チップ領域61の周辺領域64において、受光面A上の配線85からエッチングストップ膜83、界面準位抑制膜82、および、反射防止膜81を貫通し、さらに第1半導体基板41を貫通し、配線層71に達した状態で設けられている。貫通ビア67は複数設けられており、第1半導体基板41の埋込配線77、および、第2半導体基板42のアルミニウム配線98または埋込配線97に接続されている。
上記の配線85および貫通ビア67は、配線溝形成膜84に形成された配線溝とその底部の接続孔の内壁を連続的に覆う分離絶縁膜68を介して、これらの配線溝および接続孔に銅(Cu)を埋め込んで一体に構成される。ここで、配線溝の部分が配線85に相当し、接続孔の部分が貫通ビア67に相当する。また、分離絶縁膜68は、例えば窒化シリコン(SiN)のような銅(Cu)の拡散防止機能を有する材料を用いて構成される。
このように、貫通ビア67間を配線85で接続することにより、貫通ビア67がそれぞれ接続している第1半導体基板41の埋込配線77と、第2半導体基板42のアルミニウム配線98または埋込配線97との間を電気的に接続する。つまり、貫通ビア67間を配線85で接続することにより、第1半導体基板41の駆動回路と第2半導体基板42の駆動回路とが接続される。
(遮光膜87)
遮光膜87は、チップ領域61の画素領域63において、受光面A上の界面準位抑制膜82の上部に設けられ、各フォトダイオード(光電変換部)21に対応する複数の受光開口部87aを備えている。このような遮光膜87は、アルミニウム(Al)やタングステン(W)のような遮光性に優れた導電性材料を用いて構成され、開口部87bにおいて、第1半導体基板41に対して接地された状態で設けられている。
(透明保護膜88)
透明保護膜88は、受光面A上のキャップ膜86および遮光膜87を覆う状態で、チップ領域61および分割領域62に設けられている。この透明保護膜88は、絶縁性材料からなり、例えばアクリル樹脂などを用いて構成される。
(カラーフィルタ89およびオンチップレンズ90)
チップ領域61の画素領域63において、透明保護膜88上に、各フォトダイオード21に対応したカラーフィルタ89およびオンチップレンズ90が設けられている。カラーフィルタ89は、各フォトダイオード21に対応する各色で構成されている。各色のカラーフィルタ89の配列については特に限定されることはない。オンチップレンズ90は、入射光を各フォトダイオード21に集光させる。一方、チップ領域61の周辺領域64および分割領域62では、オンチップレンズ90と一体であるオンチップレンズ膜90aが、透明保護膜88上に設けられている。
上記の構造の撮像素子ウェハ60において、第1半導体基板41を貫通し、配線層71に達した状態で設けられ、埋込配線77に接続されて設けられた貫通ビア67は、例えば図6に示す接続部43A,43Bの接続ノードN1a〜Nma、および、接続ノードN1b〜Nmbに相当する。そして、貫通ビア67には埋込配線77を介して、検出部45Aの転送素子TR1〜TRm、および、バイアス部45Bのスイッチ素子SW1〜SWmが接続されることになる。
撮像素子ウェハ60にあっては、例えば図6の検出部45Aの転送素子TR1〜TRm、および、バイアス部45Bのスイッチ素子SW1〜SWmとして、トランジスタ20を用いる構成を採っている。プロセスの観点からすると、トランジスタ20として、画素2を構成するトランジスタ(図2の転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24、および、選択トランジスタ25)と同じ導電型のトランジスタ(図2の場合はNチャネルのトランジスタ)を用いる方が、異なる導電型のトランジスタを用いる場合よりも好ましい。
スイッチ素子としてのトランジスタ20のソース/ドレイン領域201は、第1半導体基板41のチップ領域61において、受光面Aとは逆の表面側に設けられている。ここでの図示を省略した他の不純物層、および、素子分離領域202なども同様である。また、トランジスタ20のゲート電極203は、第1半導体基板41の表面上に設けられた配線層71のチップ領域61において、第1半導体基板41との界面側に、ここでの図示を省略したゲート絶縁膜を介して設けられている。
また、第1半導体基板41のチップ領域61において、配線層71を覆う保護膜72と同じ層には測定用パッド26が設けられている。測定用パッド26は、図6などの端子47A、47Cおよび電極47Bや、図8などの制御端子49A1および49A2、ならびに、制御端子49B1および49B2に相当する電極パッドである。この測定用パッド26は、第1半導体基板41と第2半導体基板42とを貼り合わせる前の段階において、第1半導体基板41側の配線のオープン/ショートの検査に用いられる針当て端子である。
[11.本開示の技術の適用例]
次に、本開示の技術の適用例について説明する。図34は、本開示の技術に係る、上述の各実施形態および各変形例を使用する使用例を示す図である。
上述した、本開示の技術が適用された撮像素子1は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置。
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置。
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置。
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置。
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置。
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置。
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置。
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置。
(撮像装置への適用例)
次に、本開示に係る技術の撮像装置への適用例について説明する。図35は、本開示に係る技術を適用可能な撮像装置の一例の構成を示すブロック図である。図35において、撮像装置100は、光学部101と、撮像部102と、画像処理部103と、フレームメモリ104と、CPU(Central Processing Unit)105と、ROM(Read Only Memory)106と、RAM(Random Access Memory)107と、ストレージ108と、操作部109と、表示部110と、電源部111と、を含む。これらのうち、画像処理部103、フレームメモリ104、CPU105、ROM106、RAM107、ストレージ108、操作部109、表示部110および電源部111は、バス120により互いに通信可能に接続される。
ストレージ108は、データを不揮発に記憶可能な記憶媒体であって、例えばフラッシュメモリやハードディスクドライブを適用できる。CPU105は、ROM106はストレージ108に予め記憶されるプログラムに従い、RAM107をワークメモリとして用いて、この撮像装置100の全体の動作を制御する。
操作部109は、ユーザがこの撮像装置100を操作するための操作するための各種の操作子を含み、ユーザ操作に応じた制御信号をCPU105に渡す。表示部110は、LCD(Liquid Crystal Display)や、有機EL(Electro-Luminescence)を用いた表示デバイスと、当該表示デバイスを駆動する駆動回路とを含む。表示部110は、例えばCPU105によりバス120を介して渡された表示信号に応じた画面を、表示デバイスに表示させる。電源部111は、この撮像装置100の各部に電源を供給する。
光学部101は、1以上のレンズと、絞り、フォーカスなどの機構を含み、被写体からの光を撮像部102に入射させる。撮像部102は、本開示の技術に係る撮像素子1を含み、光学部101から入射された光が画素アレイ部11に照射される。画素アレイ部11において、各画素2は、照射された光に応じた画素信号を出力する。撮像部102は、各画素2から出力された画素信号に基づく画像データを画像処理部103に供給する。
画像処理部103は、例えばDSP(Digital Signal Processor)を含み、撮像部102から供給された画像データに対して、フレームメモリ104を用いて、ホワイトバランス処理、ガンマ補正処理、など所定の画像処理を施す。画像処理部103で画像処理された画像データは、例えばストレージ108に記憶される。
本開示の技術に係る撮像素子1を撮像部102に適用することで、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができるため、チップ面積の増大を抑制できる。従って、撮像部102として、本開示の技術に係る撮像素子1を用いることで、撮像装置100のより一層の小型化に寄与できる。また、第1半導体基板41を単体で検査できるため、撮像素子1としての歩留まりの向上が可能であり、撮像装置100のコストを低減することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
(1)
複数の配線を含む第1の配線群の、該複数の配線それぞれの第1の位置に接続される第1の回路と、
前記複数の配線それぞれの端である第2の位置に接続される第2の回路と、
前記複数の配線のそれぞれの、前記第1の位置と前記第2の位置との間に、該複数の配線それぞれと1対1に設けられる、該複数の配線のそれぞれに対して第3の回路を接続するための複数の接続部と、
を備える半導体素子。
(2)
前記第1の回路に接続される、該第1の回路と外部の装置とを接続するための少なくとも1つの第1の外部接続端子と、
前記第2の回路に接続される、該第2の回路と外部の装置とを接続するための少なくとも1つの第2の外部接続端子と、
をさらに備える前記(1)に記載の半導体素子。
(3)
第1の半導体基板の第1面に、前記第1の外部接続端子と、前記第2の外部接続端子と、が配置され、
前記第1の半導体基板は、前記第1面に対して裏面の第2面で第2の半導体基板と貼り合わされ、
前記第1の外部接続端子および前記第2の外部接続端子は、
前記第1面から前記第2面まで貫通孔を用いて接続され、
前記第2の半導体基板は、
前記第1の半導体基板と貼り合わされた場合に前記第2面と密着する面の、前記第1の外部接続端子および前記第2の外部接続端子それぞれに対応する位置に電極が設けられる、
前記(2)に記載の半導体素子。
(4)
前記第1の回路は、
前記複数の配線のそれぞれに電圧を出力する出力回路を含み、
前記第2の回路は、
前記複数の配線から電圧が入力される、それぞれが前記複数の配線のそれぞれに1対1に設けられ、順次に接続される複数の入力回路を含み、外部の装置と接続するための外部接続端子が、該順次に接続される一端および他端にそれぞれ接続される、
前記(1)乃至(3)の何れかに記載の半導体素子。
(5)
前記複数の入力回路のそれぞれは、
前記複数の配線のうち1の配線が接続される第1の制御端と、
前記第1の制御端に入力される電圧に応じて導通および非導通状態が制御される第1のスイッチ部と、
を含み、
前記第2の回路は、
前記複数の入力回路それぞれの前記第1のスイッチ部が直列接続で接続される、
前記(4)に記載の半導体素子。
(6)
前記第2の回路は、
前記複数の入力回路それぞれの前記第1のスイッチ部が前記直列接続により接続される一端および他端それぞれに前記外部接続端子が接続される、
前記(5)に記載の半導体素子。
(7)
前記第2の回路は、
それぞれが、前記複数の配線のうち1本おきに選択された複数の配線がそれぞれ前記第1の制御端に接続され前記第1のスイッチ部が前記直列接続で接続される複数の入力回路を含む第1の入力回路群と、
それぞれが、前記複数の配線のうち前記第1の入力回路群に接続されない複数の配線がそれぞれ前記第1の制御端に接続され前記第1のスイッチ部が直列接続で接続される複数の入力回路を含む第2の入力回路群と、を含み、
前記第1の入力回路群それぞれの前記第1のスイッチ部が直列に接続される一端および他端のそれぞれと、前記第2の入力回路群それぞれの前記第1のスイッチ部が直列接続で接続される一端および他端のそれぞれと、が接続される、
前記(5)に記載の半導体素子。
(8)
前記出力回路は、
第2の制御端に入力される電圧に応じて導通および非導通状態が制御される第2のスイッチ部を含み、
前記第1の回路は、
それぞれが、前記複数の配線のうち1本おきに選択された複数の配線それぞれに1対1で前記第2のスイッチ部の一端が接続され、該第2のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第2の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第1の出力回路群と、
それぞれが、前記複数の配線のうち前記第1の出力回路群に接続されない複数の配線それぞれに1対1で前記第2のスイッチ部の一端が接続され、該第2のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第2の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第2の出力回路群と、
を含む、
前記(7)に記載の半導体素子。
(9)
前記出力回路は、
第2の制御端に入力される電圧に応じて導通および非導通状態が制御される第2のスイッチ部を含み、
前記第1の回路は、
それぞれが、前記複数の配線のうち1本おきに選択された第1の複数の配線それぞれに1対1で前記第2のスイッチ部の一端が接続され、該第2のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第2の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第1の出力回路群と、
それぞれが、前記複数の配線のうち前記第1の出力回路群に接続されない第2の複数の配線がそれぞれに1対1で前記第2のスイッチ部の一端が接続され、該第2のスイッチ部の他端が前記第1の出力回路群に含まれる前記第2のスイッチ部の他端が接続される外部接続端子に共通に接続され、前記第2の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第2の出力回路群と、
を含み、
前記第2の回路は、
第3の制御端に入力される電圧に応じて導通および非導通状態が制御される第3のスイッチ部を含むリセット部をさらに含み、
それぞれが、前記第1の複数の配線それぞれに1対1で前記第3のスイッチ部の一端が接続され、前記第3のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第3の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記リセット部を含む第1のリセット回路群と、
それぞれが、前記第2の複数の配線それぞれに1対1で前記第3のスイッチ部の一端が接続され、前記第3のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第3の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記リセット部を含む第2のリセット回路群と、
を含む、
前記(7)に記載の半導体素子。
(10)
前記第1の入力回路群および前記第2の入力回路群それぞれの前記直列接続の中間部に、外部の装置と接続する外部接続端子が接続される、
前記(7)乃至(9)の何れかに記載の半導体装置。
(11)
それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第1の回路は、
前記セルアレイ部の前記複数のセルのうち前記配列における行に整列する複数のセルを前記出力回路として用いる、
前記(5)乃至(10)の何れかに記載の半導体素子。
(12)
前記第2の回路は、
外部の装置からの指示に応じて1以上の前記第1のスイッチ部を短絡させる短絡部、
をさらに備える前記(5)に記載の半導体素子。
(13)
前記第2の回路は、
それぞれ短絡する前記第1のスイッチ部の数が異なる複数の前記短絡部、
を備える前記(12)に記載の半導体素子。
(14)
前記複数の入力回路のそれぞれは、
前記複数の配線のうち1の配線が接続される第4の制御端と、
前記第4の制御端に入力される電圧に応じて開閉状態が制御される第4のスイッチ部と、
を含み、
前記第2の回路は、
前記複数の入力回路それぞれの前記第4のスイッチ部が並列接続で接続される、
前記(4)に記載の半導体素子。
(15)
前記第2の回路は、
外部の装置と接続するための外部接続端子が、前記複数の入力回路それぞれの前記第4のスイッチ部の一端に共通して接続され、
外部の装置と接続するための外部接続端子が、前記複数の入力回路それぞれの前記第4のスイッチ部の他端に共通して接続される、
前記(14)に記載の半導体素子。
(16)
前記出力回路は、
アドレス情報に従い、前記複数の配線のうち前記電圧を出力する1以上の配線を指定するデコード部、
を含む、
前記(14)に記載の半導体素子。
(17)
それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第1の回路は、
前記セルアレイ部の前記複数のセルのうち前記配列における行に整列する複数のセルを前記出力回路として有し、
前記第2の回路は、
アドレス情報に従い、前記複数の配線のうち前記電圧が入力される1以上の配線を指定するデコード部、
を含む、
前記(14)に記載の半導体素子。
(18)
それぞれ1以上の受光素子を含む複数の画素が行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数の画素のうち該配列における列に整列する複数の画素から画素信号を読み出す信号線に接続される画素アレイ部、
をさらに備える、
前記(1)乃至(17)の何れかに記載の半導体素子。
(19)
前記第3の回路は、
前記複数の配線のそれぞれに接続されるアナログ−デジタル変換器を含む、
前記(1)乃至(18)の何れかに記載の半導体素子。
(20)
それぞれ複数の配線を含む複数の配線束を含み、前記第1の配線群とは異なる方向に沿って配置される第2の配線群の一端に接続され、該第2の配線群に含まれる該複数の配線のそれぞれに対して電圧を出力する出力部を含む第4の回路と、
前記第2の配線群の他端に接続され、該第2の配線群に含まれる複数の配線から電圧が入力される入力回路を含む第5の回路と、
を備え、
前記第4の回路および前記第5の回路は、それぞれ、
前記配線束に含まれる複数の配線から1の配線を指定する配線指定部を含む、
前記(1)乃至(19)の何れかに記載の半導体素子。
(21)
前記出力部は、
それぞれ制御端に印加される電圧に応じて導通および非導通状態が制御される、直列に接続される複数のスイッチ部を含み、
前記スイッチ部は、
前記直列に接続される複数のスイッチ部の一端が前記第2の配線群に含まれる1の配線に接続され、他端に前記出力部が出力する電圧が印加される、
前記(20)に記載の半導体素子。
(22)
前記第3の回路は、
前記第2の配線群から1つの配線群を選択する選択回路を含む、
前記(20)に記載の半導体素子。
(23)
第1半導体基板と、
前記第1半導体基板に貼り合わされる第2半導体基板と、
前記第1半導体基板と前記第2半導体基板とを貫通して接続する複数の接続部と、
をさらに備え、
前記第1の回路および前記第2の回路のうち一方が前記第1半導体基板に配置され、他方が前記第2半導体基板に配置され、
前記複数の接続部の一端が前記第1の回路に接続され、他端が前記第2の回路に接続される、
前記(1)乃至(22)のいずれかに記載の半導体素子。
(24)
それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第1の回路は、
前記複数の配線のそれぞれに電圧を出力する出力回路を含み、
前記出力回路が配置されるウェルと、前記セルアレイ部が配置されるウェルと、が分離されている、
前記(1)乃至(23)の何れかに記載の半導体装置。
(25)
前記出力回路は、それぞれトランジスタを用いて構成される複数の出力部を含み、
前記複数の出力部のうち、第1の出力部が配置されるウェルと、第2の出力部が配置されるウェルと、が互いに分離されている、
前記(24)に記載の半導体装置。
(26)
前記複数の配線のうち、
前記第1の出力部に接続される第1の配線と、
前記第2の出力部に接続される第2の配線と、
が隣接している、
前記(25)に記載の半導体装置。
(27)
前記複数の出力部のそれぞれは、
前記複数の配線のうち対応する配線に出力する電圧を決定するための入力電圧を入力する入力端子を備え、
前記複数の出力部それぞれが配置される各ウェルの電位は、該複数の出力部それぞれが備える前記入力端子からそれぞれ印加される、
前記(25)または(26)に記載の半導体装置。
(28)
前記第2の回路は、
前記複数の配線から電圧が入力される、それぞれが前記複数の配線のそれぞれに1対1に設けられ、それぞれトランジスタを用いて構成される複数の入力回路を含み、
前記複数の入力回路が配置されるウェルが、前記出力回路が配置されるウェルと、前記セルアレイ部が配置されるウェルと、のうち少なくとも一方と分離されている、
前記(24)乃至(27)の何れかに記載の半導体装置。
1 撮像素子
2,2’ 画素
11 画素アレイ部
31,311,312,313,314,31m-1,31m 垂直信号線
321,322,32n 制御線
41a,41b,41c,41d,41e,41f,41g,41h 第1半導体基板
42 第2半導体基板
43A,43B,44A,44B 接続部
45A,45Aa,45Ab,45Ac,45Ad,45Ae,45Af,45Ag,45Ah 検出部
45B,45Ba,45Bb,45Bc,45Bd,45Be,45Be’,45Bf,45Bg,45Bh,45Bh’ バイアス部
47A,47C,47E,48A,48C 端子
47B,47D,48B,48D 電極
49A,49A1,49A2,49B,50A,50AR,50AT,50AS,50B,50B1,50BR,50BT,50BS,50C1,50CR,50CT,50CS 制御端子

Claims (28)

  1. 複数の配線を含む第1の配線群の、該複数の配線それぞれの第1の位置に接続される第1の回路と、
    前記複数の配線それぞれの端である第2の位置に接続される第2の回路と、
    前記複数の配線のそれぞれの、前記第1の位置と前記第2の位置との間に、該複数の配線それぞれと1対1に設けられる、該複数の配線のそれぞれに対して第3の回路を接続するための複数の接続部と、
    を備える半導体素子。
  2. 前記第1の回路に接続される、該第1の回路と外部の装置とを接続するための少なくとも1つの第1の外部接続端子と、
    前記第2の回路に接続される、該第2の回路と外部の装置とを接続するための少なくとも1つの第2の外部接続端子と、
    をさらに備える請求項1に記載の半導体素子。
  3. 第1の半導体基板の第1面に、前記第1の外部接続端子と、前記第2の外部接続端子と、が配置され、
    前記第1の半導体基板は、前記第1面に対して裏面の第2面で第2の半導体基板と貼り合わされ、
    前記第1の外部接続端子および前記第2の外部接続端子は、
    前記第1面から前記第2面に対して貫通孔を用いて接続され、
    前記第2の半導体基板は、
    前記第1の半導体基板と貼り合わされた場合に前記第2面と密着する面の、前記第1の外部接続端子および前記第2の外部接続端子それぞれに対応する位置に電極が設けられる、
    請求項2に記載の半導体素子。
  4. 前記第1の回路は、
    前記複数の配線のそれぞれに電圧を出力する出力回路を含み、
    前記第2の回路は、
    前記複数の配線から電圧が入力される、それぞれが前記複数の配線のそれぞれに1対1に設けられ、順次に接続される複数の入力回路を含み、外部の装置と接続するための外部接続端子が、該順次に接続される一端および他端にそれぞれ接続される、
    請求項1に記載の半導体素子。
  5. 前記複数の入力回路のそれぞれは、
    前記複数の配線のうち1の配線が接続される第1の制御端と、
    前記第1の制御端に入力される電圧に応じて導通および非導通状態が制御される第1のスイッチ部と、
    を含み、
    前記第2の回路は、
    前記複数の入力回路それぞれの前記第1のスイッチ部が直列接続で接続される、
    請求項4に記載の半導体素子。
  6. 前記第2の回路は、
    前記複数の入力回路それぞれの前記第1のスイッチ部が前記直列接続により接続される一端および他端それぞれに前記外部接続端子が接続される、
    請求項5に記載の半導体素子。
  7. 前記第2の回路は、
    それぞれが、前記複数の配線のうち1本おきに選択された複数の配線がそれぞれ前記第1の制御端に接続され前記第1のスイッチ部が前記直列接続で接続される複数の入力回路を含む第1の入力回路群と、
    それぞれが、前記複数の配線のうち前記第1の入力回路群に接続されない複数の配線がそれぞれ前記第1の制御端に接続され前記第1のスイッチ部が直列接続で接続される複数の入力回路を含む第2の入力回路群と、を含み、
    前記第1の入力回路群それぞれの前記第1のスイッチ部が直列に接続される一端および他端のそれぞれと、前記第2の入力回路群それぞれの前記第1のスイッチ部が直列接続で接続される一端および他端のそれぞれと、が接続される、
    請求項5に記載の半導体素子。
  8. 前記出力回路は、
    第2の制御端に入力される電圧に応じて導通および非導通状態が制御される第2のスイッチ部を含み、
    前記第1の回路は、
    それぞれが、前記複数の配線のうち1本おきに選択された複数の配線それぞれに1対1で前記第2のスイッチ部の一端が接続され、該第2のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第2の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第1の出力回路群と、
    それぞれが、前記複数の配線のうち前記第1の出力回路群に接続されない複数の配線それぞれに1対1で前記第2のスイッチ部の一端が接続され、該第2のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第2の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第2の出力回路群と、
    を含む、
    請求項7に記載の半導体素子。
  9. 前記出力回路は、
    第2の制御端に入力される電圧に応じて導通および非導通状態が制御される第2のスイッチ部を含み、
    前記第1の回路は、
    それぞれが、前記複数の配線のうち1本おきに選択された第1の複数の配線それぞれに1対1で前記第2のスイッチ部の一端が接続され、該第2のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第2の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第1の出力回路群と、
    それぞれが、前記複数の配線のうち前記第1の出力回路群に接続されない第2の複数の配線がそれぞれに1対1で前記第2のスイッチ部の一端が接続され、該第2のスイッチ部の他端が前記第1の出力回路群に含まれる前記第2のスイッチ部の他端が接続される外部接続端子に共通に接続され、前記第2の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第2の出力回路群と、
    を含み、
    前記第2の回路は、
    第3の制御端に入力される電圧に応じて導通および非導通状態が制御される第3のスイッチ部を含むリセット部をさらに含み、
    それぞれが、前記第1の複数の配線それぞれに1対1で前記第3のスイッチ部の一端が接続され、前記第3のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第3の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記リセット部を含む第1のリセット回路群と、
    それぞれが、前記第2の複数の配線それぞれに1対1で前記第3のスイッチ部の一端が接続され、前記第3のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第3の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記リセット部を含む第2のリセット回路群と、
    を含む、
    請求項7に記載の半導体素子。
  10. 前記第1の入力回路群および前記第2の入力回路群それぞれの前記直列接続の中間部に、外部の装置と接続する外部接続端子が接続される、
    請求項7に記載の半導体素子。
  11. それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
    をさらに備え、
    前記第1の回路は、
    前記セルアレイ部の前記複数のセルのうち前記配列における行に整列する複数のセルを前記出力回路として用いる、
    請求項5に記載の半導体素子。
  12. 前記第2の回路は、
    外部の装置からの指示に応じて1以上の前記第1のスイッチ部を短絡させる短絡部、
    をさらに備える請求項5に記載の半導体素子。
  13. 前記第2の回路は、
    それぞれ短絡する前記第1のスイッチ部の数が異なる複数の前記短絡部、
    を備える請求項12に記載の半導体素子。
  14. 前記複数の入力回路のそれぞれは、
    前記複数の配線のうち1の配線が接続される第4の制御端と、
    前記第4の制御端に入力される電圧に応じて開閉状態が制御される第4のスイッチ部と、
    を含み、
    前記第2の回路は、
    前記複数の入力回路それぞれの前記第4のスイッチ部が並列接続で接続される、
    請求項4に記載の半導体素子。
  15. 前記第2の回路は、
    外部の装置と接続するための外部接続端子が、前記複数の入力回路それぞれの前記第4のスイッチ部の一端に共通して接続され、
    外部の装置と接続するための外部接続端子が、前記複数の入力回路それぞれの前記第4のスイッチ部の他端に共通して接続される、
    請求項14に記載の半導体素子。
  16. 前記出力回路は、
    アドレス情報に従い、前記複数の配線のうち前記電圧を出力する1以上の配線を指定するデコード部、
    を含む、
    請求項14に記載の半導体素子。
  17. それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
    をさらに備え、
    前記第1の回路は、
    前記セルアレイ部の前記複数のセルのうち前記配列における行に整列する複数のセルを前記出力回路として有し、
    前記第2の回路は、
    アドレス情報に従い、前記複数の配線のうち前記電圧が入力される1以上の配線を指定するデコード部、
    を含む、
    請求項14に記載の半導体素子。
  18. それぞれ1以上の受光素子を含む複数の画素が行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数の画素のうち該配列における列に整列する複数の画素から画素信号を読み出す信号線に接続される画素アレイ部、
    をさらに備える、
    請求項1に記載の半導体素子。
  19. 前記第3の回路は、
    前記複数の配線のそれぞれに接続されるアナログ−デジタル変換器を含む、
    請求項1に記載の半導体素子。
  20. それぞれ複数の配線を含む複数の配線束を含み、前記第1の配線群とは異なる方向に沿って配置される第2の配線群の一端に接続され、該第2の配線群に含まれる該複数の配線のそれぞれに対して電圧を出力する出力部を含む第4の回路と、
    前記第2の配線群の他端に接続され、該第2の配線群に含まれる複数の配線から電圧が入力される入力回路を含む第5の回路と、
    を備え、
    前記第4の回路および前記第5の回路は、それぞれ、
    前記配線束に含まれる複数の配線から1の配線を指定する配線指定部を含む、
    請求項1に記載の半導体素子。
  21. 前記出力部は、
    それぞれ制御端に印加される電圧に応じて導通および非導通状態が制御される、直列に接続される複数のスイッチ部を含み、
    前記スイッチ部は、
    前記直列に接続される複数のスイッチ部の一端が前記第2の配線群に含まれる1の配線に接続され、他端に前記出力部が出力する電圧が印加される、
    請求項20に記載の半導体素子。
  22. 前記第3の回路は、
    前記第2の配線群に含まれる前記複数の配線束から1つの配線束を選択する選択回路を含む、
    請求項20に記載の半導体素子。
  23. 第1半導体基板と、
    前記第1半導体基板に貼り合わされる第2半導体基板と、
    前記第1半導体基板と前記第2半導体基板とを貫通して接続する複数の接続部と、
    をさらに備え、
    前記第1の回路および前記第2の回路のうち一方が前記第1半導体基板に配置され、他方が前記第2半導体基板に配置され、
    前記複数の接続部の一端が前記第1の回路に接続され、他端が前記第2の回路に接続される、
    請求項1に記載の半導体素子。
  24. それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
    をさらに備え、
    前記第1の回路は、
    前記複数の配線のそれぞれに電圧を出力する出力回路を含み、
    前記出力回路が配置されるウェルと、前記セルアレイ部が配置されるウェルと、が分離されている、
    請求項1に記載の半導体素子。
  25. 前記出力回路は、それぞれトランジスタを用いて構成される複数の出力部を含み、
    前記複数の出力部のうち、第1の出力部が配置されるウェルと、第2の出力部が配置されるウェルと、が互いに分離されている、
    請求項24に記載の半導体素子。
  26. 前記複数の配線のうち、
    前記第1の出力部に接続される第1の配線と、
    前記第2の出力部に接続される第2の配線と、
    が隣接している、
    請求項25に記載の半導体素子。
  27. 前記複数の出力部のそれぞれは、
    前記複数の配線のうち対応する配線に出力する電圧を決定するための入力電圧を入力する入力端子を備え、
    前記複数の出力部それぞれが配置される各ウェルの電位は、該複数の出力部それぞれが備える前記入力端子からそれぞれ印加される、請求項25に記載の半導体素子。
  28. 前記第2の回路は、
    前記複数の配線から電圧が入力される、それぞれが前記複数の配線のそれぞれに1対1に設けられ、それぞれトランジスタを用いて構成される複数の入力回路を含み、
    前記複数の入力回路が配置されるウェルが、前記出力回路が配置されるウェルと、前記セルアレイ部が配置されるウェルと、のうち少なくとも一方と分離されている、
    請求項24に記載の半導体素子。
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