JP2021103760A - 半導体素子 - Google Patents
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Abstract
【課題】並行して形成される複数の配線の検査が可能な半導体装置を提供する。【解決手段】本開示に係る半導体素子は、複数の配線を含む第１の配線群の、複数の配線それぞれの第１の位置に接続される第１の回路と、複数の配線それぞれの端である第２の位置に接続される第２の回路と、複数の配線のそれぞれの、第１の位置と第２の位置との間に、複数の配線それぞれと１対１に設けられる、複数の配線のそれぞれに対して第３の回路を接続するための複数の接続部と、を備える。【選択図】図６
Description
本開示は、半導体素子に関する。
それぞれ１以上の受光素子を含む複数の画素が半導体基板上に行列状の配列で配置された画素アレイが知られている。画素アレイは、それぞれ各受光素子に接続される画素行毎および画素列毎の配線を含む。また、この画素アレイが形成される第１半導体基板と、当該画素アレイに含まれる各画素から読み出された画素信号に対する信号処理などを実行する回路が形成された第２半導体基板と、を貼り合わせることで積層化して、１つの撮像素子を構成する技術が知られている。
上述したような画素アレイにおいて、画素行毎および画素列毎の配線の欠陥の有無が歩留まりに影響する。そのため、画素アレイに含まれる配線の欠陥の有無の検査を、撮像素子を構成するために第１半導体基板と第２半導体基板とを貼り合わせて積層化する前に実行可能とすることが求められている。
本開示は、並行して形成される複数の配線の検査が可能な半導体装置を提供することを目的とする。
本開示に係る半導体素子は、複数の配線を含む第１の配線群の、複数の配線それぞれの第１の位置に接続される第１の回路と、複数の配線それぞれの端である第２の位置に接続される第２の回路と、複数の配線のそれぞれの、第１の位置と第２の位置との間に、複数の配線それぞれと１対１に設けられる、複数の配線のそれぞれに対して第３の回路を接続するための複数の接続部と、を備える。
以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
以下、本開示の実施形態について、下記の順序に従って説明する。
１．各実施形態に適用可能な構成
１−１．ＣＭＯＳイメージセンサの構成例
１−２．画素の回路構成例
１−３．列並列ＡＤ変換部の構成例
１−４．チップ構造例
１−５．既存技術による検査の概略
２．各実施形態に係る構成の概略
３．第１の実施形態
３−０−１．第１の実施形態に係る第１半導体基板の構成例
３−０−２．第１の実施形態に係る検査方法の例
３−０−３．各実施形態に適用可能な針当て端子の構造例
３−１．第１の実施形態の第１の変形例
３−１−１．第１の実施形態の第１の変形例に係る第１半導体基板の構成例
３−１−２．第１の実施形態の第１の変形例に係る検査方法の例
３−２．第１の実施形態の第２の変形例
３−２−１．第１の実施形態の第２の変形例に係る第１半導体基板の構成例
３−２−２．第１の実施形態の第２の変形例に係る検査方法の例
３−３．第１の実施形態の第３の変形例
３−４．第１の実施形態の第４の変形例
４．第２の実施形態
４−０−１．第２の実施形態に係る第１半導体基板の構成例
４−０−２．第２の実施形態に係る検査方法の例
４−０−３．第２の実施形態に係るバイアス回路の詳細な説明
５．第３の実施形態
５−０−１．第３の実施形態に係る第１半導体基板の構成例
５−０−２．第３の実施形態に係る検査方法の例
５−１．第３の実施形態の他の例
６．第４の実施形態
６−０−１．第４の実施形態に係る第１半導体基板の構成例
６−０−２．第４の実施形態に係るスイッチデコーダの構成例
６−０−３．第４の実施形態に係る検査方法の例
７．第５の実施形態
７−０−１．第５の実施形態に係る第１半導体基板の構成例
７−０−２．第５の実施形態に係る検査方法の例
７−０−２−１．第５の実施形態に係るオープン検査の例
７−０−２−２．第５の実施形態に係るショート検査の例
８．第６の実施形態
８−１．既存技術について
８−２．第６の実施形態に係る構成
８−３．第６の実施形態の第１の変形例
８−４．第６の実施形態の第２の変形例
８−５．第６の実施形態の第３の変形例
８−６．第６の実施形態およびその各変形例による効果
９．他の実施形態
１０．各実施形態に適用可能な構造
１１．本開示の技術の適用例
１．各実施形態に適用可能な構成
１−１．ＣＭＯＳイメージセンサの構成例
１−２．画素の回路構成例
１−３．列並列ＡＤ変換部の構成例
１−４．チップ構造例
１−５．既存技術による検査の概略
２．各実施形態に係る構成の概略
３．第１の実施形態
３−０−１．第１の実施形態に係る第１半導体基板の構成例
３−０−２．第１の実施形態に係る検査方法の例
３−０−３．各実施形態に適用可能な針当て端子の構造例
３−１．第１の実施形態の第１の変形例
３−１−１．第１の実施形態の第１の変形例に係る第１半導体基板の構成例
３−１−２．第１の実施形態の第１の変形例に係る検査方法の例
３−２．第１の実施形態の第２の変形例
３−２−１．第１の実施形態の第２の変形例に係る第１半導体基板の構成例
３−２−２．第１の実施形態の第２の変形例に係る検査方法の例
３−３．第１の実施形態の第３の変形例
３−４．第１の実施形態の第４の変形例
４．第２の実施形態
４−０−１．第２の実施形態に係る第１半導体基板の構成例
４−０−２．第２の実施形態に係る検査方法の例
４−０−３．第２の実施形態に係るバイアス回路の詳細な説明
５．第３の実施形態
５−０−１．第３の実施形態に係る第１半導体基板の構成例
５−０−２．第３の実施形態に係る検査方法の例
５−１．第３の実施形態の他の例
６．第４の実施形態
６−０−１．第４の実施形態に係る第１半導体基板の構成例
６−０−２．第４の実施形態に係るスイッチデコーダの構成例
６−０−３．第４の実施形態に係る検査方法の例
７．第５の実施形態
７−０−１．第５の実施形態に係る第１半導体基板の構成例
７−０−２．第５の実施形態に係る検査方法の例
７−０−２−１．第５の実施形態に係るオープン検査の例
７−０−２−２．第５の実施形態に係るショート検査の例
８．第６の実施形態
８−１．既存技術について
８−２．第６の実施形態に係る構成
８−３．第６の実施形態の第１の変形例
８−４．第６の実施形態の第２の変形例
８−５．第６の実施形態の第３の変形例
８−６．第６の実施形態およびその各変形例による効果
９．他の実施形態
１０．各実施形態に適用可能な構造
１１．本開示の技術の適用例
［１．各実施形態に適用可能な構成］
先ず、本開示の技術が適用可能な撮像素子の基本的な構成について説明する。ここでは、撮像素子として、Ｘ−Ｙアドレス方式の撮像素子の一種であるＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作製されたイメージセンサである。
先ず、本開示の技術が適用可能な撮像素子の基本的な構成について説明する。ここでは、撮像素子として、Ｘ−Ｙアドレス方式の撮像素子の一種であるＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作製されたイメージセンサである。
（１−１．ＣＭＯＳイメージセンサの構成例）
図１は、各実施形態に適用可能な撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
図１は、各実施形態に適用可能な撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
図１に示す撮像素子１は、光電変換部を含む画素（セル）２が行方向および列方向に、すなわち、行列状の配列で２次元配置されてなる画素アレイ部（セルアレイ）１１と、当該画素アレイ部１１の周辺回路部を有する構成となっている。ここで、行方向とは、画素行の画素２の配列方向（水平方向）をいい、列方向とは、画素列の画素２の配列方向（垂直方向）をいう。画素２は、光電変換を行うことにより、受光した光量に応じた電荷を生成し、蓄積する。
図１の例では、画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６およびタイミング制御部１７を含む。
画素アレイ部１１において、行列状の画素配列に対し、画素行毎に制御線３２1〜３２nが行方向に沿って配線されている。また、画素列毎に垂直信号線３１1〜３１mが列方向に沿って配線されている。なお、垂直信号線３１1〜３１mを特に区別する必要が無い場合には、垂直信号線３１1〜３１mを、適宜、垂直信号線３１として説明を行う。同様に、制御線３２1〜３２nを特に区別する必要が無い場合には、制御線３２1〜３２nを、適宜、制御線３２として説明を行う。
制御線３２は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、制御線３２について１本の配線として図示しているが、制御線３２は、１本に限定されず、複数本の配線を含むことができる。制御線３２の一端は、行選択部１２の各行に対応した出力端に接続されている。
次に、画素アレイ部１１の周辺回路部の各回路部分、すなわち、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６およびタイミング制御部１７について説明する。
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１に含まれる各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系によを不要電荷を掃き出す（リセットする）ことにより、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
定電流源部１３は、画素列毎に垂直信号線３１1〜３１mの各々に接続された、例えばＭＯＳ(Metal Oxide Semiconductor)トランジスタからなる複数の電流源Ｉを備えている。定電流源部１３は、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３１1〜３１mの各々を通してバイアス電流を供給する。
アナログ−デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ−デジタル変換器を含む。アナログ−デジタル変換部１４は、画素列毎に垂直信号線３１1〜３１mの各々を通して出力されるアナログ方式の信号である画素信号を、Ｎビットのデジタル方式の信号に変換する列並列型のアナログ−デジタル変換部である。以下、アナログ−デジタル変換部１４を、列並列アナログ−デジタル変換部１４と呼ぶ。
列並列アナログ−デジタル変換部１４が含むアナログ−デジタル変換器としては、例えば、参照信号比較型のアナログ−デジタル変換器の一例であるシングルスロープ型アナログ−デジタル変換器を用いることができる。これはこの例に限定されず、列並列アナログ−デジタル変換部１４が含むアナログ−デジタル変換器としては、逐次比較型アナログ−デジタル変換器やデルタ−シグマ変調型（ΔΣ変調型）アナログ−デジタル変換器などを用いることができる。
水平転送走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、列並列アナログ−デジタル変換部１４でデジタル方式の信号に変換された画素信号が画素列単位で、２Ｎビット幅の水平転送線１８に読み出される。
信号処理部１６は、水平転送線１８を通して供給されるデジタル方式の画素信号に対して所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１６は、供給された画素信号に対して、縦線欠陥、点欠陥の補正、信号のクランプといった各信号処理を施すことができる。また、信号処理部１６は、供給された画素信号に対して、パラレル−シリアル変換、圧縮、符号化、加算、平均、間欠動作など信号処理を施すことができる。信号処理部１６は、生成した画像データを、撮像素子１の出力信号として後段の装置に出力する。
タイミング制御部１７は、各種のタイミング信号、クロック信号および制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、列並列アナログ−デジタル変換部１４、水平転送走査部１５および信号処理部１６などの駆動制御を行う。
（１−２．画素の回路構成例）
図２は、各実施形態に適用可能な画素２の回路構成の一例を示す回路図である。画素２は、光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５を有する画素構成となっている。
図２は、各実施形態に適用可能な画素２の回路構成の一例を示す回路図である。画素２は、光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５を有する画素構成となっている。
図２の例では、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタ(Field effect transistor：ＦＥＴ)を用いている。以下、ＮチャネルのＭＯＳ型電界効果トランジスタを、ＮＭＯＳトランジスタと呼ぶ。画素２をＮＭＯＳトランジスタのみで構成することで、面積効率や工程削減視点の最適化を図ることができる。なお、図２に示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
この画素２に対して、上述した制御線３２として、複数の制御線が同一画素行の各画素２に対して共通に配線されている。これら複数の制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴおよび選択信号ＳＥＬを適宜出力する。
フォトダイオード２１は、アノード電極が低電位側電源（例えば、接地電位）に接続されており、受光した光をその光量に応じた電荷量の電荷（ここでは、光電子）に光電変換してその電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、浮遊拡散領域ＦＤである。浮遊拡散領域ＦＤは、電荷を電圧に変換する電荷電圧変換部である。
転送トランジスタ２２のゲート電極には、ハイ（Ｈｉｇｈ）レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から供給される。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された電荷を浮遊拡散領域ＦＤに転送する。
リセットトランジスタ２３は、高電位側電源電圧を供給する電源ＶDDのノードと浮遊拡散領域ＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、ハイレベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から供給される。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、浮遊拡散領域ＦＤの電荷を電源ＶDDのノードに捨てることによって浮遊拡散領域ＦＤをリセットする。
増幅トランジスタ２４は、ゲート電極が浮遊拡散領域ＦＤに、ドレイン電極が電源ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３１に接続される。そして、増幅トランジスタ２４と、垂直信号線３１の一端に接続される電流源Ｉとは、浮遊拡散領域ＦＤの電圧を垂直信号線３１の電圧に変換するソースフォロワを構成している。
選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３１に接続されている。選択トランジスタ２５のゲート電極には、ハイレベルがアクティブとなる選択信号ＳＥＬが行選択部１２から供給される。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３１に伝達する。
図２に示す画素２における読み出し処理について、概略的に説明する。初期状態では、選択信号ＳＥＬ、リセット信号ＲＳＴおよび転送信号ＴＲＧがそれぞれロー状態とされる。また、フォトダイオード２１が露光され、ロー状態転送信号ＴＲＧにより転送トランジスタ２２がオフとなっているため、露光により生成された電荷がフォトダイオード２１に蓄積される。
所定のタイミングで選択信号ＳＥＬがハイ状態とされて、選択トランジスタ２５がオンとされる。次にリセット信号ＲＳＴがハイ状態とされ、ＦＤの電荷が電圧ＶDDの電源ラインに排出されることにより、ＦＤの電位が所定電位にリセットされる。リセット信号ＲＳＴがロー状態に戻されて所定時間後で、転送信号ＴＲＧがハイ状態とされ、露光によりフォトダイオード２１に蓄積された電荷がＦＤに供給され、蓄積される。ＦＤに蓄積された電荷に応じた電圧が生成され、この電圧が増幅トランジスタ２４により増幅され、選択トランジスタ２５を介して画素信号として垂直信号線３１に伝達される。
ここで、リセット信号ＲＳＴがハイ状態とされた所定時間後の、例えばＦＤの状態が安定するタイミングにおいて垂直信号線３１に出力されたリセットレベル（黒レベル）の信号Ａが、アナログ−デジタル変換部１４に含まれる対応するアナログ−デジタル変換器によりデジタル値に変換され、例えばアナログ−デジタル変換器が持つレジスタなどに一時的に記憶される。この信号Ａは、オフセット性のノイズである。この信号Ａの読み出しを、Ｐ相(Pre-Charge)読み出しと呼び、Ｐ相読み出しを行う期間をＰ相期間と呼ぶ。
さらに、転送信号ＴＲＧがハイ状態とされたタイミングから処置時間後の、例えば例えばＦＤの状態が安定するにおいて垂直信号線３１に出力された信号レベルの信号Ｂが、アナログ−デジタル変換器によりデジタル値に変換され、例えばアナログ−デジタル変換器が持つレジスタなどに一時的に記憶される。この信号Ｂは、オフセット性のノイズと画素信号とを含む信号である。この信号Ｂの読み出しを、Ｄ相(Data Phase)読み出しと呼び、Ｄ相読み出しを行う期間をＤ相期間と呼ぶ。
アナログ−デジタル変換器は、記憶した信号Ａと信号Ｂとの差分を求める。これにより、オフセット性のノイズが除去された画素信号を得ることができる。
次に、図２の画素における、掃出し走査系による掃出し走査について、概略的に説明する。掃出し走査では、転送信号ＴＲＧおよびリセット信号ＲＳＴをハイレベルとし、選択信号ＳＥＬをローレベルとして、フォトダイオード２１のカソード電極を電源ＶDDに接続する。これにより、フォトダイオード２１のカソード電極の電荷を電源ＶDDのノードに捨てる。この掃出し走査の後、転送信号ＴＲＧをローレベルとしてフォトダイオード２１を電源ＶDDから切り離すことで、電子シャッタ動作が実行され、フォトダイオード２１への光電変換による電荷の蓄積が開始可能となる。
なお、選択トランジスタ２５については、電源ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を適用することもできる。また、図２の例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５からなる、すなわち４つのトランジスタ（Ｔｒ）からなる４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
（１−３．列並列アナログ−デジタル変換部の構成例）
次に、列並列アナログ−デジタル変換部１４の構成例について説明する。図３は、各実施形態に適用可能な列並列アナログ−デジタル変換部１４の構成の一例を示すブロック図である。本開示の撮像素子１におけるアナログ−デジタル変換部１４は、垂直信号線３１1〜３１mの各々に対応して設けられた複数のシングルスロープ型アナログ−デジタル変換器の集合を含む。ここでは、ｎ列目のシングルスロープ型アナログ−デジタル変換器１４０を例に挙げて説明する。
次に、列並列アナログ−デジタル変換部１４の構成例について説明する。図３は、各実施形態に適用可能な列並列アナログ−デジタル変換部１４の構成の一例を示すブロック図である。本開示の撮像素子１におけるアナログ−デジタル変換部１４は、垂直信号線３１1〜３１mの各々に対応して設けられた複数のシングルスロープ型アナログ−デジタル変換器の集合を含む。ここでは、ｎ列目のシングルスロープ型アナログ−デジタル変換器１４０を例に挙げて説明する。
シングルスロープ型アナログ−デジタル変換器１４０は、比較器１４１、カウンタ回路１４２およびラッチ回路１４３を有する回路構成となっている。シングルスロープ型アナログ−デジタル変換器１４０では、時間が経過するに連れて電圧値が線形に変化する、いわゆるＲＡＭＰ波形（スロープ波形）の参照信号が用いられる。ランプ波形の参照信号は、参照信号生成部１９で生成される。参照信号生成部１９については、例えば、デジタル−アナログ変換回路を用いて構成することができる。
比較器１４１は、画素２から読み出されるアナログの画素信号を比較入力とし、参照信号生成部１９で生成されるランプ波形の参照信号を基準入力とし、両信号を比較する。そして、比較器１４１は、例えば、参照信号が画素信号よりも大きいときに出力が第１の状態（例えば、ハイレベル）になり、参照信号が画素信号以下のときに出力が第２の状態（例えば、ロー（Ｌｏｗ）レベル）になる。これにより、比較器１４１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
カウンタ回路１４２には、比較器１４１に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部１７からクロック信号ＣＬＫが与えられる。そして、カウンタ回路１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１４１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路１４２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
ラッチ回路１４３は、カウンタ回路１４２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路１４３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)を行う。そして、ラッチ回路１４３は、水平転送走査部１５による駆動の下に、ラッチしたデジタル値を水平転送線１８に出力する。
上述したように、シングルスロープ型アナログ−デジタル変換器１４０の集合を含む列並列アナログ−デジタル変換部１４では、参照信号生成部１９で生成される、線形に変化するアナログ値の参照信号と、画素２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。なお、上述の例では、画素列に対して１対１の関係でアナログ−デジタル変換器１４０が配置されるシングルスロープ型アナログ−デジタル変換部１４を例示したが、複数の画素列を単位としてシングルスロープ型アナログ−デジタル変換器１４０が配置されるアナログ−デジタル変換部１４とすることも可能である。
（１−４．チップ構造例）
次に、上述した構成の撮像素子１としてのＣＭＯＳイメージセンサのチップ構造例について説明する。上述した構成の撮像素子１のチップ（半導体集積回路）構造は、積層型のチップ構造（積層チップ）となっている。また、画素２の構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から光が照射される裏面照射型の画素構造とすることもできるし、表面側から光が照射される表面照射型の画素構造とすることもできる。
次に、上述した構成の撮像素子１としてのＣＭＯＳイメージセンサのチップ構造例について説明する。上述した構成の撮像素子１のチップ（半導体集積回路）構造は、積層型のチップ構造（積層チップ）となっている。また、画素２の構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から光が照射される裏面照射型の画素構造とすることもできるし、表面側から光が照射される表面照射型の画素構造とすることもできる。
図４は、各実施形態に適用可能な、撮像素子１の積層型のチップ構造の概略を示す分解斜視図である。図４に示すように、撮像素子１の積層型のチップ構造は、第１半導体基板４１および第２半導体基板４２の少なくとも２つの半導体基板が積層され貼り合わされた構造となっている。この積層構造において、１層目の第１半導体基板４１には、画素アレイ部１１の各画素２、制御線３２1〜３２n、および、垂直信号線３１1〜３１mが形成される。また、２層目の第２半導体基板４２には、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、および、参照信号生成部１９などを含む画素制御部が形成される。なお、図４においては、煩雑さを避けるため、信号処理部１６と参照信号生成部１９とが省略されている。画素制御部は、画素アレイ部１１の周辺回路部である。そして、１層目の第１半導体基板４１と２層目の第２半導体基板４２とは、ＴＣＶ(Through Chip Via)やＣｕ−Ｃｕハイブリッドボンディングなどの接続部４３、４４で電気的に接続される。
この積層構造の撮像素子１によれば、１層目の第１半導体基板４１として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、第１半導体基板４１のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の第１半導体基板４１には、画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板４２には、画素制御部の作製に適したプロセスを適用できるため、撮像素子１を製造するに当たって、プロセスの最適化を図ることができるメリットもある。特に、画素制御部を作製するに当たっては、先端プロセスの適用が可能になる。
なお、ここでは、第１半導体基板４１および第２半導体基板４２が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、および、参照信号生成部１９などを含む画素制御部については、２層目以降の半導体基板に分散して形成することができる。
（１−５．既存技術による検査の概略）
ところで、撮像素子１の良品および不良品の選別では、制御線３２1〜３２nや垂直信号線３１1〜３１mなどの配線のオープン（断線）の有無や、隣接する配線間のショート（短絡）の有無の検査が行われる。図４を用いて説明した、画素アレイ部１１が形成された第１半導体基板４１と、画素制御部が形成された第２半導体基板４２とを貼り合わせた３次元構造による積層型のチップ構造の場合は、第１半導体基板４１および第２半導体基板４２を貼り合わせた後の最終形状であるウェハ状態での検査にて、良品および不良品の選別を行うケースが一般的である。
ところで、撮像素子１の良品および不良品の選別では、制御線３２1〜３２nや垂直信号線３１1〜３１mなどの配線のオープン（断線）の有無や、隣接する配線間のショート（短絡）の有無の検査が行われる。図４を用いて説明した、画素アレイ部１１が形成された第１半導体基板４１と、画素制御部が形成された第２半導体基板４２とを貼り合わせた３次元構造による積層型のチップ構造の場合は、第１半導体基板４１および第２半導体基板４２を貼り合わせた後の最終形状であるウェハ状態での検査にて、良品および不良品の選別を行うケースが一般的である。
積層チップの積層方式には、ウェハとウェハとを貼り合わせる方式(ＷＯＷ：Wafer On Wafer)や、ウェハと良品チップとを貼り合わせる方式(ＣＯＷ：Chip On Wafer)などがある。ＣＯＷ方式の積層チップの場合は、ＷＯＷ方式の積層チップの場合と異なり、良品と良品とを選択的に組み合わせることで歩留りを上げることができる。また、ＷＯＷ方式においても、良品チップの位置において最適なウェハの組み合わせで貼り合わせを行うことが可能である。
図４に示した積層型のチップ構造の場合には、第１半導体基板４１側は、面積効率や工程削減視点の最適化により、図２に示すようにＮＭＯＳトランジスタのみで画素回路が構成されている。そして、画素アレイ部１１の周辺回路である画素制御部は、第２半導体基板４２側に形成されている。すなわち、第１半導体基板４１側には、画素制御部が搭載されていない。そのため、ＣＯＷ方式の積層チップの場合は、貼り合わせ前に、センサ基板（画素チップ）である第１半導体基板４１側の良品および不良品の選別を行うことが困難であり、歩留り改善効果が抑制されている。
上述したように、第１半導体基板４１と第２半導体基板４２とは、ＴＣＶやＣｕ−Ｃｕハイブリッドボンディングなどによる接続部４３、４４で電気的に接続されており、その接続部４３、４４は、制御線３２1〜３２nおよび垂直信号線３１1〜３１mが接続される接続ノードで構成される。そして、接続部４３、４４の接続ノードの数は、画素アレイ部１１の画素数に比例し、数万本の数となる。この接続ノードの全てに針当て端子を搭載することで、制御線３２1〜３２nおよび垂直信号線３１1〜３１mの配線のオープン／ショートの検査を行うことも可能である。一方で、端子ピッチおよび端子数に比べて針当て端子はサイズが数十倍も大きく、接続ノードの全てに針当て端子を搭載することは面積的にも現実的でない。また、サイズの大きな針当て端子を多数搭載することにより、不要な寄生容量を付加することにもなり、性能が低下するおそれがある。
［２．各実施形態に係る構成の概略］
次に、各実施形態に係る構成の概略について説明する。近年の積層構造の撮像素子は、多画素高速化のために画素単体の不良率よりも、制御線３２1〜３２nや垂直信号線３１1〜３１mの配線、および、接続部４３、４４の接続ノードの不良率が高い傾向にある。そこで、本開示の各実施形態では、画素アレイ部１１が形成されるセンサ基板である第１半導体基板４１において、配線層のみのチェックを主眼におき、最小限の回路を追加することにより、配線のオープン／ショートの有無の検査を、少数の針当て端子で実現できるようにする。
次に、各実施形態に係る構成の概略について説明する。近年の積層構造の撮像素子は、多画素高速化のために画素単体の不良率よりも、制御線３２1〜３２nや垂直信号線３１1〜３１mの配線、および、接続部４３、４４の接続ノードの不良率が高い傾向にある。そこで、本開示の各実施形態では、画素アレイ部１１が形成されるセンサ基板である第１半導体基板４１において、配線層のみのチェックを主眼におき、最小限の回路を追加することにより、配線のオープン／ショートの有無の検査を、少数の針当て端子で実現できるようにする。
図５は、各実施形態に係る第１半導体基板４１の具体的な構成例を示す図である。第１半導体基板４１には、第１の画素行に対応して第１の配線が形成され、第２の画素行に対応して第２の配線が形成されている。以下、適宜、画素行に対応して形成される配線を行配線と呼ぶ。ここでは、画素行に対応して形成される第１の行配線は、１行目の画素行に対応して形成される制御線３２1を指し、画素行に対応して形成される第２の行配線は、ｎ行目の画素行に対応して形成される制御線３２nを指すものとする。第１の行配線と第２の行配線との間には、制御線３２2〜３２n-1として示す複数の行配線が存在している。
また、第１半導体基板４１には、第１の画素列に対応して第１の列配線が形成され、第２の画素列に対応して第２の列配線が形成されている。以下、適宜、画素列に対応して形成される配線を列配線と呼ぶ。画素列に対応して形成される第１の列配線は、１列目の画素列に対応して形成される垂直信号線３１1を指し、画素列に対応して形成される第２の列配線は、ｍ列目の画素列に対応して形成される垂直信号線３１mを指すものとする。そして、第１の列配線と第２の列配線との間には、垂直信号線３１2〜３１m-1として示す複数の列配線が存在している。
図４でも説明したように、第１半導体基板４１には、第１半導体基板４１上に形成された配線（制御線３２1〜３２nおよび垂直信号線３１1〜３１m）と、第２の基板である第２半導体基板４２上に形成された画素制御部とを接続する接続部４３Ａおよび４３Ｂと、接続部４４Ａおよび４４Ｂと、が設けられている。ここで、接続部４３Ａおよび４３Ｂは、接続される画素制御部の回路が垂直方向の片側のみに存在する場合、何れか一方のみが設けられていればよい。例えば、垂直信号線３１1〜３１mとアナログ−デジタル変換部１４とが、接続部４３Ａを介して接続される。同様に、接続部４４Ａおよび４４Ｂも、接続される画素制御部の回路が水平方向の片側のみに存在する場合、何れか一方のみが設けられていればよい。例えば、制御線３２1〜３２nと行選択部１２とが、接続部４４Ａを介して接続される。なお、以下では、接続部４３Ａおよび４３Ｂを区別する必要の無い場合には、これら接続部４３Ａおよび４３Ｂを纏めて接続部４３と呼ぶ。
第１半導体基板４１に対して、さらに、検出部４５Ａおよび検出部４５Ａに対応するバイアス部４５Ｂと、検出部４６Ａおよび検出部４６Ａに対応するバイアス部４６Ｂが設けられる。
第１半導体基板４１には、さらにまた、これら検出部４５Ａおよびバイアス部４５Ｂと、検出部４６Ａおよびバイアス部４６Ｂと、に関連して、次の各端子および各電極が設けられる。すなわち、第１半導体基板４１には、それぞれ検出部４５Ａに接続されて、端子４７Ａおよび４７Ｃと、電極４７Ｄと、制御端子４９Ａと、が設けられる。また、第１半導体基板４１には、それぞれ検出部４６Ａに接続されて、端子４８Ａおよび４８Ｃと、電極４８Ｄと、制御端子５０Ａと、が設けられる。また、第１半導体基板４１には、それぞれバイアス部４５Ｂに接続されて、制御端子４９Ｂおよび電極４７Ｂが設けられる。さらに、第１半導体基板４１には、それぞれバイアス部４６Ｂに接続されて、制御端子５０Ｂおよび電極４８Ｂが設けられる。
これら第１半導体基板４１に設けられる各端子、各電極および各制御端子は、ウェハ状態での検査に用いられる針当て端子である。
バイアス部４５Ｂ（第１の回路）は、各垂直信号線３１1〜３１mに電圧を印加するためのバイアス回路を含む。バイアス部４５Ｂは、制御端子４９Ｂに対して所定の電圧が印加されることで、制御端子４９Ｂと垂直信号線３１1〜３１mの一部または全部とを接続する。垂直信号線３１1〜３１mのバイアス部４５Ｂに対して遠端には、垂直信号線３１1〜３１mに対する電圧の印加を検出するための検出部４５Ａが接続される。検出部４５Ａ（第２の回路）では、例えば端子４７Ａの電圧を端子４７Ｃからモニタすることができる。また、検出部４５Ａでは、制御端子４９Ａに対して所定の電圧が印加されることで、電極４９Ｄと垂直信号線３１1〜３１mの一部または全部を接続する。
同様に、制御線３２1〜３２nには、各制御線３２1〜３２nに電圧を印加するためのバイアス部４６Ｂと、各制御線３２1〜３２nに対する電圧の印加を検出するための検出部４６Ａと、が接続されている。
なお、第１半導体基板４１配置される検出部４５Ａおよび４６Ａ、バイアス部４５Ｂおよび４６Ｂは、第１半導体基板４１と第２半導体基板４２とを貼り合わせて積層化した後には、一般的には、使用されない。
本開示の各実施形態によれば、３次元積層構造の撮像素子１において、検出部４５Ａおよび４６Ａと、バイアス部４５Ｂおよび４６Ｂと、端子４７Ａ、４７Ｃ、４８Ａおよび４８Ｃと、電極４７Ｂ、４７Ｄ、４８Ｂおよび４８Ｄと、制御端子４９Ａ、４９Ｂ、５０Ａおよび５０Ｂによる、規模の小さい回路を追加することにより、配線のオープン／ショートの有無の検査を実現することができる。これにより、チップ面積の増大の抑制と歩留りの向上とを両立させることができる。
［３．第１の実施形態］
次に、本開示の第１の実施形態について説明する。第１の実施形態は、垂直信号線３１1〜３１mのオープン（断線）の有無の検査を簡易に行うための撮像素子１の例である。
次に、本開示の第１の実施形態について説明する。第１の実施形態は、垂直信号線３１1〜３１mのオープン（断線）の有無の検査を簡易に行うための撮像素子１の例である。
（３−０−１．第１の実施形態に係る第１半導体基板の構成例）
図６は、第１の実施形態に係る第１半導体基板４１ａの構成の例を示す図である。なお、図６において、第１半導体基板４１ａは、図５に示した第１半導体基板４１と対応し、第２半導体基板４２と積層されて撮像素子１が構成される。また、図６において、図５に示した、画素アレイ部１１に含まれる各画素２と、各制御線３２1〜３２nと、が省略されている。同様に、図６において、図５に示した構成のうち、画素行に関連する構成（各制御線３２1〜３２nに関連する構成）は、適宜、省略されている。
図６は、第１の実施形態に係る第１半導体基板４１ａの構成の例を示す図である。なお、図６において、第１半導体基板４１ａは、図５に示した第１半導体基板４１と対応し、第２半導体基板４２と積層されて撮像素子１が構成される。また、図６において、図５に示した、画素アレイ部１１に含まれる各画素２と、各制御線３２1〜３２nと、が省略されている。同様に、図６において、図５に示した構成のうち、画素行に関連する構成（各制御線３２1〜３２nに関連する構成）は、適宜、省略されている。
図６において、接続部４３Ａは、画素アレイ部１１の列数（ｍ本）に対応した数の接続ノードＮ1a、Ｎ2a、Ｎ3a、Ｎ4a、…、Ｎ(m-2)a、Ｎ(m-1)a、Ｎmaを含む。同様に、接続部４３Ｂは、画素アレイ部１１の列数（ｍ本）に対応した数の接続ノードＮ1b、Ｎ2b、Ｎ3b、Ｎ4b、…、Ｎ(m-2)b、Ｎ(m-1)b、Ｎmbを含む。
各接続ノードＮ1b〜Ｎmbに対して、１対１に、各垂直信号線３１1〜３１mの一端が接続される。同様に、各接続ノードＮ1a〜Ｎmaに対して、１対１に、各垂直信号線３１1〜３１mの他端が接続されている。
第１半導体基板４１と第２半導体基板４２とは、これら各接続ノードＮ1a〜Ｎma、または、各接続ノードＮ1b〜Ｎmbにより、電気的に接続される。
バイアス部４５Ｂａは、バイアス回路として、画素アレイ部１１の列数（ｍ本）に対応した数のスイッチ素子ＳＷ1、ＳＷ2、ＳＷ3、ＳＷ4、…、ＳＷ(m-2)、ＳＷ(m-1)、ＳＷm、を含む。各スイッチ素子ＳＷ1〜ＳＷmは、例えば画素２と同様にＮＭＯＳトランジスタにより構成される。各スイッチ素子ＳＷ1〜ＳＷmは、一端（ドレイン）が電極４７Ｂに共通に接続され、他端（ソース）が、それぞれ接続ノードＮ1b〜Ｎmbを介して各垂直信号線３１1〜３１mの一端に１対１に接続されている。
各スイッチ素子ＳＷ1〜ＳＷmの制御端（ゲート）に対して、制御端子４９Ｂが共通に接続される。制御端子４９Ｂに対してハイ（Ｈｉｇｈ）レベルの電圧（例えば３［Ｖ］）が印加されることで、各スイッチ素子ＳＷ1b〜ＳＷmbがオン（導通）状態となり、電極４７Ｂと各垂直信号線３１1〜３１mとが接続され、電極４７Ｂに印加された電圧が各垂直信号線３１1〜３１mに対して印加される。すなわち、各スイッチ素子ＳＷ1〜ＳＷmは、各垂直信号線３１1〜３１mに対して電圧を出力する出力回路であると考えることができる。ここで、各スイッチ素子ＳＷ1b〜ＳＷmbの閾値で電圧ドロップが発生するが、耐圧が許す範囲で制御端子４９Ｂに印加する電圧を高くすることで、電圧ドロップによる影響を抑制することができる。
検出部４５Ａａは、画素アレイ部１１の列数（ｍ本）に対応した数の転送素子ＴＲ1、ＴＲ1、ＴＲ1、ＴＲ1、…、ＴＲ(m-2)、ＴＲ(m-1)、ＴＲm、を含む。各転送素子ＴＲ1〜ＴＲmは、例えば画素２と同様にＮＭＯＳトランジスタにより構成される。各転送素子ＴＲ1〜ＴＲmのゲートに対して、各接続ノードＮ1a〜Ｎmaを介して、各垂直信号線３１1〜３１mが１対１に接続される。
すなわち、各転送素子ＴＲ1〜ＴＲmは、各垂直信号線３１1〜３１mに印加される電圧が入力される入力回路であると考えることができる。また、各転送素子ＴＲ1〜ＴＲmは、ゲートに入力（印加）された電圧に応じて導通、非導通状態が制御されるスイッチとしての機能を有する。
また、各転送素子ＴＲ1〜ＴＲmは、直列接続され、直列接続の一端に端子４７Ａが接続され、他端に端子４７Ｃが接続される。
より具体的には、各転送素子ＴＲ1〜ＴＲmのうち、図６において左端に配置される転送素子ＴＲ1の例えばドレインに端子４７Ａが接続され、ソースが当該転送素子ＴＲ1に隣接する転送素子ＴＲ2のドレインに接続される。転送素子ＴＲ2のソースが当該転送素子ＴＲ2に隣接する転送素子ＴＲ3のドレインに接続され、転送素子ＴＲ3のソースが当該転送素子ＴＲ3に隣接する転送素子ＴＲ4のドレインに接続される。このように、各転送素子ＴＲ1〜ＴＲ(m-1)は、ソースが、順次、隣接する転送素子のドレインに接続される。転送素子ＴＲ(m-1)のソースが図６において右端に配置される転送素子ＴＲm-のドレインに接続され、当該転送素子ＴＲmのソースが端子４７Ｃに接続される。
このような構成とすることで、各転送素子ＴＲ1〜ＴＲmのゲートに対して、電極４７Ｂが接続されることになる。
なお、以下では、各スイッチ素子ＳＷ1〜ＳＷmを区別する必要のない場合、適宜、これらをスイッチ素子ＳＷで代表させて説明を行う。同様に、各転送素子ＴＲ1〜ＴＲmを区別する必要のない場合、適宜、これらを転送素子ＴＲで代表させて説明を行う。
以下、図６に示すように、各トランジスタ（転送素子ＴＲ1〜ＴＲm）が、隣接するトランジスタとのドレインおよびソースの接続にて順次接続される形態を、直列接続と呼ぶ。直列接続では、各トランジスタのゲートへの電圧の印加に対し、各ゲートの状態の論理積により出力が決定される。すなわち、直列接続される各トランジスタのうち少なくとも１つがオフ（非導通）状態になっている場合、直列接続の両端が非導通状態となる。
また、具体例は後述するが、複数のトランジスタが、各トランジスタのドレインおよびソースがそれぞれ共通に接続され、各トランジスタのゲートがそれぞれ独立して接続される形態を、並列接続と呼ぶ。並列接続では、各トランジスタのゲートへの電圧の印加に対し、各ゲートの状態の論理和により出力が決定される。すなわち、並列接続される各トランジスタのうち少なくとも１つがオン（導通）状態になっている場合、並列接続の両端（それぞれ共通に接続されるソース−ドレイン間）が導通状態となる。
（３−０−２．第１の実施形態に係る検査方法の例）
この第１の実施形態に係る構成において、垂直信号線３１1〜３１mのオープンの有無の検査（以下、適宜、オープン検査と呼ぶ）を行う方法について、より具体的に説明する。第１の実施形態の例の場合、検査時には、所定の検査装置に接続されるプローブ（検査針）を端子４７Ａおよび４７Ｃと、電極４７Ｂと、制御端子４９Ａとに当てる。検査装置により、電極４７Ｂを所定のハイレベルの電圧（３［Ｖ］とする）に設定し、制御端子４９Ｂも、所定のハイレベルの電圧（３［Ｖ］とする）に設定する。この場合、各垂直信号線３１1〜３１mにオープン箇所が無ければ、各転送素子ＴＲ1〜ＴＲmには、各スイッチ素子ＳＷ1〜ＳＷmで閾値分が減衰した電圧（例えば２［Ｖ］）が印加されることになる。
この第１の実施形態に係る構成において、垂直信号線３１1〜３１mのオープンの有無の検査（以下、適宜、オープン検査と呼ぶ）を行う方法について、より具体的に説明する。第１の実施形態の例の場合、検査時には、所定の検査装置に接続されるプローブ（検査針）を端子４７Ａおよび４７Ｃと、電極４７Ｂと、制御端子４９Ａとに当てる。検査装置により、電極４７Ｂを所定のハイレベルの電圧（３［Ｖ］とする）に設定し、制御端子４９Ｂも、所定のハイレベルの電圧（３［Ｖ］とする）に設定する。この場合、各垂直信号線３１1〜３１mにオープン箇所が無ければ、各転送素子ＴＲ1〜ＴＲmには、各スイッチ素子ＳＷ1〜ＳＷmで閾値分が減衰した電圧（例えば２［Ｖ］）が印加されることになる。
なお、各転送素子ＴＲ1〜ＴＲmは、この閾値分が減衰した、例えば２［Ｖ］の電圧をハイレベルの電圧とし、このハイレベルの電圧がゲートに印加されることでオン（導通）状態となるものとする。また、各転送素子ＴＲ1〜ＴＲmは、この電圧未満の所定電圧より低い電圧をローレベルとしてオフ（非導通）状態となるものとする。
この状態で、検査装置により、端子４７Ａに検査用の電圧として例えば１［Ｖ］の電圧ＶＢを印加して、端子４７Ｃの電圧ＶＭをモニタ（測定）する。各垂直信号線３１1〜３１mにオープン（断線）が無ければ、端子４７Ｃでは１［Ｖ］の電圧ＶＭが検出される。
一方、各垂直信号線３１1〜３１mにおいて１箇所でもオープン（断線）箇所が存在する場合、端子４７Ａに印加された電圧ＶＢは、端子４７Ａから端子４７Ｃに対して導通されず、端子４７Ｃの電圧ＶＭが不定となる。
図７は、第１の実施形態に係るオープン検査を説明するための図である。図７の例では、第１半導体基板４１ａにおいて、各垂直信号線３１1〜３１mのうち１本の垂直信号線３１3にオープン箇所が存在している。この場合、垂直信号線３１3のオープン（断線）により、当該垂直信号線３１3にゲートが接続される転送素子ＴＲ3のゲートに所定の電圧が印加されず、当該転送素子ＴＲ3がオフ（導通）状態となる。これにより、各転送素子ＴＲ1〜ＴＲmが直列接続されることによる経路が遮断され、端子４７Ｃの電圧ＶＭが不定となる。
したがって、第１の実施形態に係る構成によれば、端子４７Ｃの電圧ＶＭをモニタすることで、各垂直信号線３１1〜３１mのうち何れかにオープン箇所が存在するか否かを判定することが可能となる。これにより、第１半導体基板４１ａが良品および不良品の何れであるかを判定できる。
（３−０−３．各実施形態に適用可能な針当て端子の構造例）
次に、各実施形態に係る針当て端子の構造例について説明する。以下、特に記載の無い限り、第１半導体基板４１を例にとって説明を行う。図５に示した第１半導体基板４１における、端子４７Ａ、４７Ｃ、４８Ａおよび４８Ｃ、電極４７Ｄ、４７Ｂ、４８Ｂおよび４８Ｄ、ならびに、制御端子４９Ａ、４９Ｂ、５０Ａおよび５０Ｂは、何れも、プローブを当てるための針当て端子となる。図６の例では、端子４７Ａおよび４７Ｃ、電極４７Ｂ、ならびに、制御端子４９Ｂが針当て端子となる。
次に、各実施形態に係る針当て端子の構造例について説明する。以下、特に記載の無い限り、第１半導体基板４１を例にとって説明を行う。図５に示した第１半導体基板４１における、端子４７Ａ、４７Ｃ、４８Ａおよび４８Ｃ、電極４７Ｄ、４７Ｂ、４８Ｂおよび４８Ｄ、ならびに、制御端子４９Ａ、４９Ｂ、５０Ａおよび５０Ｂは、何れも、プローブを当てるための針当て端子となる。図６の例では、端子４７Ａおよび４７Ｃ、電極４７Ｂ、ならびに、制御端子４９Ｂが針当て端子となる。
これら針当て端子は、検査を終了し第２半導体基板４２と積層する際に、電圧を固定する必要がある。針当て端子の電圧を固定する方法の１つとして、針当て端子を外部パッドとしてワイヤボンディングする方法がある。この方法では、チップ面積の増大、ボンディング工程の時間増、ボンディングにおける歩留りロスなどが発生するおそれがある。
本開示の各実施形態では、針当て端子が設けられる第１半導体基板４１と、第２半導体基板４２と、を積層することで、針当て端子を所定の電圧に接続し、針当て端子の電圧を固定できるようにしている。
図８Ａ〜図８Ｃは、各実施形態に係る針当て端子の構造例について説明するための図である。図８Ａは、第１半導体基板４１における、例えば電極４７Ｂおよびその近傍を示す模式図である。図８Ａにおいて、第１半導体基板４１に対し、電極４７Ｂと接続される接続端子５１０Ａが配置され、当該接続端子５１０Ａの近傍に、電極４７Ｂおよび接続端子５１０Ａと第１半導体基板４１において接続されない接続端子５１０Ｂとを設ける。ここで、接続端子５１０Ａおよび５１０Ｂは、それぞれ、第２半導体基板４２に設けられる接続端子（後述する）とＣｕ−Ｃｕハイブリッドボンディングで接続するためのものである。
検査は、第１半導体基板４１が第２半導体基板４２と積層されずに単体で実行される。そのため、接続端子５１０Ａと接続端子５１０Ｂとが互いに別ノードとなっている。
ここで、第１半導体基板４１と第２半導体基板４２とを貼り合わせて積層化することで、これら接続端子５１０Ａと接続端子５１０Ｂとが電気的に接続されるように、第２半導体基板４２を構成する。
図８Ｂは、第１半導体基板４１と第２半導体基板４２とを貼り合わせて積層化した場合に接続端子５１０Ａと接続端子５１０Ｂとが電気的に接続される、第１の構造例を示す断面図である。図８Ｂにおいて、第２半導体基板４２に対して、接続端子５１０Ａおよび５１０Ｂそれぞれと対応する位置に、接続端子５１１Ａおよび５１１Ｂを設ける。これら接続端子５１１Ａおよび５１１Ｂは、第２半導体基板４２において配線５１２により接続される。また、第１半導体基板４１に対し、接続端子５１０Ｂと接続される端子５１３を設ける。
このような構成において、第１半導体基板４１と第２半導体基板４２とを貼り合わせることで、接続端子５１０Ａおよび接続端子５１１Ａ、ならびに、接続端子５１０Ｂおよび接続端子５１１Ｂがそれぞれ接続される。これにより、接続端子５１０Ａすなわち電極４７Ｂと、端子５１３とが、接続端子５１０Ａおよび５１１Ａ、配線５１２、ならびに、接続端子５１０Ｂおよび５１１Ｂを介して接続される。端子５１３に所定の電圧を印加することで、電極４７Ｂの電圧を固定することができる。
図８Ｃは、第１半導体基板４１と第２半導体基板４２とを貼り合わせて積層化した場合に接続端子５１０Ａと接続端子５１０Ｂとが電気的に接続される、第２の構造例を示す断面図である。この第２の構造例では、第２半導体基板４２に対し、接続端子５１０Ａに対応する位置に、接続端子５１０Ｂを設ける。また、第２半導体基板４２に対し、接続端子５１０Ｂと接続される端子５１４を設ける。
このような構成において、第１半導体基板４１と第２半導体基板４２とを貼り合わせることで、接続端子５１０Ａと接続端子５１０Ｂとが接続される。これにより、接続端子５１０Ａすなわち電極４７Ｂと、端子５１４とが、接続端子５１０Ｂおよび５１１Ｂを介して接続される。端子５１４に所定の電圧を印加することで、電極４７Ｂの電圧を固定することができる。この第２の構造は、例えば中間電圧（具体例は後述する）を第２半導体基板４２に配される電源ラインから供給する場合に、有効である。
（３−１．第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。第１の実施形態の第１の変形例は、検出部４５Ａおよびバイアス部４５Ｂがそれぞれ２系統の回路を含み、垂直信号線３１1〜３１mについて、オープン（断線）の有無、および、隣接配線間のショート（短絡）の有無の検査を簡易に行うための撮像素子１の例である。
次に、第１の実施形態の第１の変形例について説明する。第１の実施形態の第１の変形例は、検出部４５Ａおよびバイアス部４５Ｂがそれぞれ２系統の回路を含み、垂直信号線３１1〜３１mについて、オープン（断線）の有無、および、隣接配線間のショート（短絡）の有無の検査を簡易に行うための撮像素子１の例である。
（３−１−１．第１の実施形態の第１の変形例に係る第１半導体基板の構成例）
図９は、第１の実施形態の第１の変形例に係る第１半導体基板４１ｂの構成の例を示す図である。なお、図９は、上述した図６と対応するもので、第１半導体基板４１ｂは、第２半導体基板４２と積層されて撮像素子１が構成される。
図９は、第１の実施形態の第１の変形例に係る第１半導体基板４１ｂの構成の例を示す図である。なお、図９は、上述した図６と対応するもので、第１半導体基板４１ｂは、第２半導体基板４２と積層されて撮像素子１が構成される。
図９において、バイアス部４５Ｂｂは、バイアス回路として、画素アレイ部１１の列数（ｍ本）に対応した数の、それぞれ例えばＮＭＯＳトランジスタにより構成されるスイッチ素子ＳＷ1、ＳＷ2、ＳＷ3、ＳＷ4、…、ＳＷ(m-2)b、ＳＷ(m-1)、ＳＷm、を含む。
第１の実施形態の第１の変形例では、バイアス部４５Ｂｂに対して２つの電極４７Ｂ1および４７Ｂ2と、２つの制御端子４９Ｂ1および４９Ｂ2と、が接続される。バイアス部４５Ｂｂのバイアス回路は、電極４７Ｂ1および制御端子４９Ｂ1による第１の系統と、電極４７Ｂ2および制御端子４９Ｂ2による第２の系統と、による２系統の回路を含む。
第１の系統において、電極４７Ｂ1は、スイッチ素子ＳＷ1〜ＳＷmから１つおきに選択された複数（ｍが偶数の場合、ｍ／２個）のスイッチ素子の一端（ドレイン）が共通に接続される。また、制御端子４９Ｂ1は、スイッチ素子ＳＷ1〜ＳＷmから１つおきに選択された複数（ｍが偶数の場合、ｍ／２個）のスイッチ素子の制御端（ゲート）が共通に接続される。
第２の系統において、電極４７Ｂ2は、スイッチ素子ＳＷ1〜ＳＷmから、電極４７Ｂ1に共通に接続されるスイッチ素子と重複しないように選択された、複数のスイッチ素子の一端（ドレイン）が共通に接続される。また、制御端子４９Ｂ2は、スイッチ素子ＳＷ1〜ＳＷmから、制御端子４９Ｂ1に印加される電圧により共通に制御されるスイッチ素子と重複しないように選択された、複数のスイッチ素子の制御端（ゲート）に共通に接続される。
例えば、図９において、各スイッチ素子ＳＷ1〜ＳＷmに対し、左端のスイッチ素子ＳＷ1を１番目として、右端に向けて１ずつ増加する番号を各スイッチ素子ＳＷ1〜ＳＷmに対して付すものとする。この場合、第１の系統は、奇数番のスイッチ素子ＳＷ1、ＳＷ3、…、ＳＷ(m-1)、の一端に、電極４７Ｂ1が共通に接続される。奇数番のスイッチ素子ＳＷ1、ＳＷ3、…、ＳＷ(m-1)の制御端には、制御端子４９Ｂ1が共通に接続される。
また、第２の系統は、偶数番のスイッチ素子ＳＷ2、ＳＷ4、…、ＳＷm、の一端に、電極４７Ｂ2が共通に接続される。偶数番のスイッチ素子ＳＷ2、ＳＷ4、…、ＳＷmの制御端には、制御端子４９Ｂ2が共通に接続される。
各スイッチ素子ＳＷ1〜ＳＷmの他端のそれぞれは、各接続ノードＮ1b〜Ｎmbを介して、垂直信号線３１1〜３１mのそれぞれに１対１で接続される。
図９において、検出部４５Ａｂは、検出部４５Ａｂは、画素アレイ部１１の列数（ｍ本）に対応した数の、それぞれ例えばＮＭＯＳトランジスタによる転送素子ＴＲ1、ＴＲ1、ＴＲ1、ＴＲ1、…、ＴＲ(m-2)、ＴＲ(m-1)、ＴＲm、を含む。各転送素子ＴＲ1〜ＴＲmのゲートに対して、１対１に各接続ノードＮ1a〜Ｎmaが接続される。
ここで、各転送素子ＴＲ1〜ＴＲmは、当該各転送素子ＴＲ1〜ＴＲmから１つおきに選択された複数（ｍが偶数の場合、ｍ／２個）の転送素子が直列に接続された第１のグループと、各転送素子ＴＲ1〜ＴＲmから、第１のグループに含まれない各転送素子が直列に接続された第２のグループと、がそれぞれの直列接続の一端および他端をそれぞれ共通として接続される。第１のグループおよび第２のグループに共通の一端が端子４７Ａに接続され、共通の他端が端子４７Ｃに接続される。第１のグループは、上述した第１の系統に対応し、第２のグループは、上述した第２の系統に対応する。
図９の例では、それぞれ各接続ノードＮ1a〜Ｎmaに１対１で接続される各転送素子ＴＲ1〜ＴＲmに対し、左端の接続ノードＮ1aに接続される転送素子ＴＲ1を１番目として、右端に向けて１ずつ増加する番号を各転送素子ＴＲ1〜ＴＲmに対して付した場合に、奇数番の転送素子ＴＲ1、ＴＲ3、…、ＴＲ(m-1)を第１のグループとして直列接続する。また、偶数番の転送素子ＴＲ2、ＴＲ4、…、ＴＲmを第２のグループとして直列接続する。
第１のグループおよび第２のグループそれぞれについて、最も番号の小さい転送素子の各ドレインを端子４７Ａに共通に接続し、最も番号の大きな転送素子の各ソースを端子４７Ｃに接続する。図９の例では、転送素子ＴＲ1およびＴＲ2のドレインが端子４７Ａに共通に接続され、転送素子ＴＲ(m-1)およびＴＲmのソースが端子４７Ａに共通に接続されている。
（３−１−２．第１の実施形態の第１の変形例に係る検査方法の例）
この第１の実施形態の第１の変形例に係る構成において、垂直信号線３１1〜３１mについて、隣接する配線間におけるオープンの有無の検査（以下、オープン検査と呼ぶ）を行う方法について、より具体的に説明する。
この第１の実施形態の第１の変形例に係る構成において、垂直信号線３１1〜３１mについて、隣接する配線間におけるオープンの有無の検査（以下、オープン検査と呼ぶ）を行う方法について、より具体的に説明する。
第１の実施形態の第１の変形例に係る構成におけるオープン検査の説明に先んじて、理解を容易とするために、図６を用いて説明した、第１の実施形態の構成によるオープン検査で誤検出が発生する場合について説明する。
図１０は、第１の実施形態の構成（第１半導体基板４１ａ）によるオープン検査で発生しうる誤検出について説明するための図である。図１０において、垂直信号線３１3にオープン箇所が存在しているものとする。図１０に示す構成では、検査の際に制御端子４９Ｂにハイレベルの電圧を印加して各スイッチ素子ＳＷ1〜ＳＷmをオン状態とし、各垂直信号線３１1〜３１mに所定の電圧を印加している。垂直信号線３１3は、オープン箇所と、転送素子ＴＲ3のゲートと、の間において、フローティング状態となる。
ここで、各垂直信号線３１1〜３１mの間隔がある程度より狭い場合、垂直信号線３１3と、隣接する配線、例えば垂直信号線３１4との間でカップリングが発生するおそれがある。このカップリングが発生した場合、フローティング状態にある垂直信号線３１3のオープン箇所と転送素子ＴＲ3との間において、垂直信号線３１4の電圧の影響で、垂直信号線３１3の電圧が上昇する。これにより、転送素子ＴＲ3がオン状態となり、端子４７Ａと端子４７Ｃとの間が導通状態となってしまう場合がある。この場合には、垂直信号線３１3のオープンが正しく検出されないことになる。
この第１の実施形態の第１の変形例に係る構成において、垂直信号線３１1〜３１mのオープン検査を行う方法について、より具体的に説明する。図１１は、第１の実施形態の第１の変形例の構成（第１半導体基板４１ｂ）によるオープン検査を説明するための図である。
第１の実施形態の第１の変形例の場合、オープン検査は、各垂直信号線３１1〜３１mに対し、奇数番の各垂直信号線３１1、３１3、…、３１m-1、に対するオープン検査と、偶数番の各垂直信号線３１2、３１4、…、３１m-2、３１m、に対するオープン検査と、を個別に行う。
例えば奇数番の各垂直信号線３１1、３１3、…、３１m-1に対するオープン検査を行う場合、例えば、所定の検査装置に接続されるプローブを端子４７Ａおよび４７Ｃと、電極４７Ｂ1および４７Ｂ2と、制御端子４９Ａ1および４９Ａ2とに当てる。検査装置により、電極４７Ｂ1を所定の電圧（３［Ｖ］とする）に設定し、電極４７Ｂ2を０［Ｖ］に設定する。制御端子４９Ｂ1および４９Ｂ2は、それぞれ所定の電圧（３［Ｖ］とする）に設定する。
この場合、奇数番の各垂直信号線３１1、３１3、…、３１m-1にオープン箇所が無ければ、対応する、第１のグループに含まれる各転送素子ＴＲ1、ＴＲ3、…、ＴＲ(m-1)それぞれのゲートには、奇数番の各スイッチ素子ＳＷ1、ＳＷ3、…、ＳＷ(m-1)で閾値分が減衰した電圧（例えば２［Ｖ］）が印加されることになる。
一方、第２のグループに含まれる偶数番の各転送素子ＴＲ2、ＴＲ4、…、ＴＲ(m-2)ｂ、ＴＲmそれぞれのゲートには、電極４７Ｂ2の設定に従い、０［Ｖ］の電圧が印加される。したがって、第２のグループに含まれる偶数番の各転送素子ＴＲ2、ＴＲ4、…、ＴＲ(m-2)ｂ、ＴＲmは、全てオフ状態となる。
この状態で、検査装置により、端子４７Ａに例えば１［Ｖ］の電圧ＶＢを印加して、端子４７Ｃの電圧ＶＭをモニタ（測定）する。奇数番の各垂直信号線３１1、３１3、…、３１(m-1)の全てにオープンが無ければ、端子４７Ｃでは１［Ｖ］の電圧ＶＭが検出される。
一方、奇数番の各垂直信号線３１1、３１3、…、３１(m-1)のうち少なくとも１本（垂直信号線３１3とする）にオープンが存在する場合、端子４７Ａに印加された電圧ＶＢは、端子４７Ａから端子４７Ｃに対して導通されず、端子４７Ｃの電圧ＶＭが不定となる。
この場合、図１１に示されるように、オープン箇所が存在する垂直信号線３１3の両側に隣接する垂直信号線３１2および３１4は、０［Ｖ］の電圧が印加されている。そのため、例えば垂直信号線３１4の垂直信号線３１3に対するカップリングによる誤検出を防止できる。
偶数番の垂直信号線３１2、３１4、…、３１(m-2)、３１mのオープン検査も、同様にして実行される。この場合には、電極４７Ｂ1を０［Ｖ］に、電極４７Ｂ2を所定の電圧（例えば３［Ｖ］）にそれぞれ設定する。なお、制御端子４９Ｂ1および４９Ｂ2は、奇数番のオープン検査と同様に、それぞれ所定の電圧（３［Ｖ］とする）に設定する。
なお、図１１の構成において、制御端子４９Ｂ1および４９Ｂ2を共通化することでも、上述と同様のオープン検査を実行できる。また、端子４７Ａと端子４７Ｃとを、奇数番の各垂直信号線３１1、３１3、…、３１(m-1)と、偶数番の垂直信号線３１2、３１4、…、３１(m-2)、３１mと、で分けることでも、上述と同様のオープン検査を実行できる。
なお、第１の実施形態の第１の変形例によれば、垂直信号線３１1〜３１mにおける、隣接する配線とのショートの有無を検査する（ショート検査と呼ぶ）ことが可能である。上述したオープン検査において、各垂直信号線３１1〜３１mは、１本おきに２［Ｖ］または０［Ｖ］の電圧が印加されていることになる。したがって、電極４７Ｂ1または４７Ｂ2の電流を測定することで、隣接する配線間でのショートの有無の検出が可能である。
第１の実施形態の第１の変形例では、オープン検査対象の垂直信号線に隣接する垂直信号線の電圧を０［Ｖ］に設定できる。そのため、オープンによってフローティング状態になっている垂直信号線が存在しても、当該垂直信号線に隣接する垂直信号線とのカップリングによる電圧の上昇に伴う誤検出を抑制できる。
（３−２．第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。第１の実施形態の第２の変形例は、上述と同様に、垂直信号線３１1〜３１mについて、オープン（断線）の有無、および、隣接配線間のショート（短絡）の有無の検査を簡易に行うための撮像素子１の例である。ここで、第１の実施形態の第２の変形例では、検出部４５Ａｃおよびバイアス部４５Ｂがそれぞれ２系統の回路を含み、バイアス部４５Ｂは、２系統の回路に対して共通の電極が接続される。また、検出部４５Ａｃは、各垂直信号線３１1〜３１mのフローティング状態をリセットするリセット素子ＲＳが設けられる。
次に、第１の実施形態の第２の変形例について説明する。第１の実施形態の第２の変形例は、上述と同様に、垂直信号線３１1〜３１mについて、オープン（断線）の有無、および、隣接配線間のショート（短絡）の有無の検査を簡易に行うための撮像素子１の例である。ここで、第１の実施形態の第２の変形例では、検出部４５Ａｃおよびバイアス部４５Ｂがそれぞれ２系統の回路を含み、バイアス部４５Ｂは、２系統の回路に対して共通の電極が接続される。また、検出部４５Ａｃは、各垂直信号線３１1〜３１mのフローティング状態をリセットするリセット素子ＲＳが設けられる。
（３−２−１．第１の実施形態の第２の変形例に係る第１半導体基板の構成例）
図１２は、第１の実施形態の第２の変形例に係る第１半導体基板４１ｃの構成の例を示す図である。なお、図１２は、上述した図６と対応するもので、第１半導体基板４１ｃは、第２半導体基板４２と積層されて撮像素子１が構成される。
図１２は、第１の実施形態の第２の変形例に係る第１半導体基板４１ｃの構成の例を示す図である。なお、図１２は、上述した図６と対応するもので、第１半導体基板４１ｃは、第２半導体基板４２と積層されて撮像素子１が構成される。
図１２において、バイアス部４５Ｂｃは、バイアス回路として、画素アレイ部１１の列数（ｍ本）に対応した数の、それぞれ例えばＮＭＯＳトランジスタにより構成されるスイッチ素子ＳＷ1、ＳＷ2、ＳＷ3、ＳＷ4、…、ＳＷ(m-2)、ＳＷ(m-1)、ＳＷm、を含む。
第１の実施形態の第２の変形例では、バイアス部４５Ｂｃに対して電極４７Ｂと、２つの制御端子４９Ｂ1および４９Ｂ2と、が接続される。
バイアス部４５Ｂｃのバイアス回路は、制御端子４９Ｂ1による第１の系統と、制御端子４９Ｂ2による第２の系統による２系統の回路を含む。電極４７Ｂは、これら第１の系統および第２の系統に含まれる各スイッチ素子ＳＷ1、ＳＷ2、ＳＷ3、ＳＷ4、…、ＳＷ(m-2)b、ＳＷ(m-1)、ＳＷmの一端（ドレイン）が共通して接続される。また、各スイッチ素子ＳＷ1〜ＳＷmの他端（ソース）は、それぞれ接続ノードＮ1b〜Ｎmbを介して垂直信号線３１1〜３１mの一端に接続される。
バイアス部４５Ｂｃにおいて、制御端子４９Ｂ1に対して、スイッチ素子ＳＷ1〜ＳＷmから１つおきに選択された複数（ｍが偶数の場合、ｍ／２個）のスイッチ素子の制御端（ゲート）が共通に接続される。また、制御端子４９Ｂ2に対して、スイッチ素子ＳＷ1〜ＳＷmから、制御端子４９Ｂ1に共通に接続されるスイッチ素子と重複しないように選択された、複数のスイッチ素子の制御端が共通に接続される。
図１２の例では、奇数番のスイッチ素子ＳＷ1、ＳＷ3、…、ＳＷ(m-1)、の制御端が制御端子４９Ｂ1に共通に接続される。また、偶数番のスイッチ素子ＳＷ2b、ＳＷ4、…、ＳＷ(m-2)、ＳＷmの制御端が制御端子４９Ｂ2に共通に接続される。
第１の実施形態の第２の変形例に係る検出部４５Ａｃは、図９に示した検出部４５Ａｂに対して、接続部４３Ｂは、画素アレイ部１１の列数（ｍ本）に対応した数の、それぞれ例えばＮＭＯＳトランジスタであるリセット素子ＲＳ1、ＲＳ2、ＲＳ3、ＲＳ4、…、ＲＳ(m-2)、ＲＳ(m-1)、ＲＳm、が追加されている。また、検出部４５Ａｃに対して、端子４７Ａおよび４７Ｃと、電極４７Ｄと、制御端子４９Ａ1および４９Ａ2と、が接続される。
各リセット素子ＲＳ1〜ＲＳmのドレインは、それぞれ、各接続ノードＮ1a〜Ｎmaと各転送素子ＴＲ1〜ＴＲmのゲートとを接続する各接続線に１対１で接続される。各リセット素子ＲＳ1〜ＲＳmのソースは、電極４７Ｄに共通に接続される。
各リセット素子ＲＳ1〜ＲＳmから１つおきに選択された複数（ｍが偶数の場合、ｍ／２個）のリセット素子ＲＳの各ゲートが、制御端子４９Ａ1に共通に接続される。また、リセット素子ＲＳ1〜ＲＳmから、制御端子４９Ａ1が接続されるリセット素子ＲＳと重複しないように選択された、複数のリセット素子ＲＳのゲートが、制御端子４９Ａ2に共通に接続される。
図１２の例では、奇数番のリセット素子ＲＳ1、ＲＳ3、…、ＲＳ(m-1)、の各ゲートが、制御端子４９Ａ1に共通に接続される。また、偶数番のリセット素子ＲＳ2、ＲＳ4、…、ＲＳ(m-2)、ＲＳm、の各ゲートが、制御端子４９Ａ2に共通に接続される。
（３−２−２．第１の実施形態の第２の変形例に係る検査方法の例）
この第１の実施形態の第１の変形例に係る構成において、垂直信号線３１1〜３１mについて、隣接する配線感におけるオープンの有無の検査（以下、オープン検査と呼ぶ）を行う方法について、より具体的に説明する。
この第１の実施形態の第１の変形例に係る構成において、垂直信号線３１1〜３１mについて、隣接する配線感におけるオープンの有無の検査（以下、オープン検査と呼ぶ）を行う方法について、より具体的に説明する。
この第１の実施形態の第２の変形例においても、上述した第１の実施形態の第１の変形例と同様に、オープン検査は、各垂直信号線３１1〜３１mに対し、奇数番の各垂直信号線３１1、３１3、…、３１m-1、に対するオープン検査と、偶数番の各垂直信号線３１2、３１4、…、３１m-2、３１m、に対するオープン検査と、を個別に行う。
一例として、奇数番の各垂直信号線３１1、３１3、…、３１m-1に対するオープン検査を行う場合、例えば、所定の検査装置に接続されるプローブを端子４７Ａおよび４７Ｃと、電極４７Ｂおよび４７Ｄと、制御端子４９Ａ1および４９Ａ2とに当てる。検査装置により、電極４７Ｂを所定の電圧（３［Ｖ］とする）に設定し、制御端子４９Ｂ1を３［Ｖ］、制御端子４９Ｂ2を所定の電圧（０［Ｖ］とする）に設定する。
検出部４５Ａｃに接続される電極４７Ｄの電圧ＶＳを接地電圧、例えば０［Ｖ］に設定する。また、制御端子４９Ａ1を所定の電圧（０［Ｖ］とする）に設定し、制御端子４９Ａ2を３［Ｖ］に設定する。
この場合、上述した第１の実施形態の第１の変形例と同様にして、奇数番の各垂直信号線３１1、３１3、…、３１m-1にオープン箇所が無ければ、対応する、第１のグループに含まれる各転送素子ＴＲ1、ＴＲ3、…、ＴＲ(m-1)それぞれのゲートには、奇数番の各スイッチ素子ＳＷ1、ＳＷ3、…、ＳＷ(m-1)で閾値分が減衰した電圧（例えば２［Ｖ］）が印加されることになる。
一方、第２のグループに含まれる偶数番の各転送素子ＴＲ2、ＴＲ4、…、ＴＲ(m-2)、ＴＲmそれぞれのゲートには、制御端子４９Ａ2の設定に従い、０［Ｖ］の電圧が印加される。したがって、第２のグループに含まれる偶数番の各転送素子ＴＲ2、ＴＲ4、…、ＴＲ(m-2)ｂ、ＴＲmは、全てオフ状態となる。
この状態で、検査装置により、端子４７Ａに例えば１［Ｖ］の電圧ＶＢを印加して、端子４７Ｃの電圧ＶＭをモニタ（測定）する。奇数番の各垂直信号線３１1、３１3、…、３１(m-1)の全てにオープンが無ければ、端子４７Ｃでは１［Ｖ］の電圧ＶＭが検出される。
一方、奇数番の各垂直信号線３１1、３１3、…、３１(m-1)のうち少なくとも１本（垂直信号線３１3とする）にオープンが存在する場合、端子４７Ａに印加された電圧ＶＢは、端子４７Ａから端子４７Ｃに対して導通されず、端子４７Ｃの電圧ＶＭが不定となる。
偶数番の垂直信号線３１2、３１4、…、３１(m-2)、３１mのオープン検査も、同様にして実行される。この場合には、電極４７Ｂを所定の電圧（例えば３［Ｖ］）に設定する。制御端子４９Ｂ1および４９Ｂ2の設定は、奇数番の検査における各電圧を入れ替えて設定する。具体的には、制御端子４９Ａ1の電圧を０［Ｖ］に、制御端子４９Ａ2の電圧を３［Ｖ］に、それぞれ設定する。これに伴い、検出部４５Ａｃに接続される制御端子４９Ｂ2の電圧を３［Ｖ］に、制御端子４９Ｂ2の電圧を０［Ｖ］に、それぞれ設定する。
ここで、第１の実施形態の第２の変形例では、制御端子４９Ａ1および４９Ａ2、ならびに、制御端子４９Ｂ1および４９Ｂ2に対して設定する電圧は、同一の垂直信号線３１に接続されるスイッチ素子ＳＷおよびリセット素子ＲＳの各ゲートにおいて相補的な電圧とする。
具体的には、例えば垂直信号線３１2を例に取ると、垂直信号線３１2に対してスイッチ素子ＳＷ2と、リセット素子ＲＳ2と、が接続される。スイッチ素子ＳＷ2のゲートに接続される制御端子４９Ｂ1に対して例えば０［Ｖ］の電圧を設定し、リセット素子ＲＳ2のゲートに接続される制御端子４９Ａ1に対して例えば３［Ｖ］の電圧を設定する。一方、スイッチ素子ＳＷ2のゲートに接続される制御端子４９Ｂ1に対して例えば３［Ｖ］の電圧を設定した場合には、リセット素子ＲＳ2のゲートに接続される制御端子４９Ａ1に対して例えば０［Ｖ］の電圧を設定する。
ここで、制御端子４９Ｂ1に対して０［Ｖ］の電圧を設定し、制御端子４９Ａ1に対して３［Ｖ］の電圧を設定する場合を例にとって説明する。リセット素子ＲＳ3が無い場合、スイッチ素子ＳＷ2は、ゲートに０［Ｖ］が印加されるため、ソースに接続される垂直信号線３１2は、フローティング状態となり、電圧が不定となる。
これに対して、第１の実施形態の第２の変形例では、当該垂直信号線３１2に対してリセット素子ＲＳ2のドレインが接続される。このとき、当該リセット素子ＲＳ2のソースの電圧ＶＳが０［Ｖ］（または接地電位）とされ、ゲートの電圧が３［Ｖ］とされ、リセット素子ＲＳ2がオン状態とされる。これにより、垂直信号線３１2の電圧が０［Ｖ］に固定され、検査の対象としていない垂直信号線３１2がフローティング状態となることを回避できる。
なお、第１の実施形態の第２の変形例によれば、上述した第１の実施形態の第１の変形例と同様に、垂直信号線３１1〜３１mにおける、隣接する配線とのショート検査を行うことが可能である。上述したオープン検査において、各垂直信号線３１1〜３１mは、１本おきに２［Ｖ］または０［Ｖ］の電圧が印加されていることになる。したがって、電極４７Ｂまたは４７Ｄの電流を測定することで、隣接する配線間でのショートの有無の検出が可能である。
第１の実施形態の第２の変形例では、オープン検査対象の垂直信号線に隣接する垂直信号線の電圧を０［Ｖ］に設定できる。そのため、オープンによってフローティング状態になっている垂直信号線が存在しても、当該垂直信号線に隣接する垂直信号線とのカップリングによる電圧の上昇に伴う誤検出を抑制できる。
また、第１の実施形態の第２の変形例では、同一の垂直信号線３１に接続されるスイッチ素子ＳＷおよびリセット素子ＲＳの各ゲートに相補的な電圧を印加することで、垂直信号線３１のフローティング状態を回避でき、より安定的な検査が可能となる。
なお、図１２の例では、制御端子４９Ａ1および４９Ｂ1、ならびに、制御端子４９Ａ2および４９Ｂ2に対する相補的な電圧の設定を、検査装置側の制御により行うように説明したが、これはこの例に限定されない。すなわち、第１半導体基板４１ｃ上に、例えば１つの電圧の入力に対して、当該電圧と、当該電圧に対して相補的な電圧と、を生成する回路を形成してもよい。
（３−３．第１の実施形態の第３の変形例）
次に、第１の実施形態の第３の変形例について説明する。第１の実施形態の第３の変形例は、例えば上述した第１の実施形態の第２の変形例に係る構成に対して、検査用の電圧ＶＢの入力、あるいは、モニタ用の電圧ＶＭを取り出すための端子を追加した例である。
次に、第１の実施形態の第３の変形例について説明する。第１の実施形態の第３の変形例は、例えば上述した第１の実施形態の第２の変形例に係る構成に対して、検査用の電圧ＶＢの入力、あるいは、モニタ用の電圧ＶＭを取り出すための端子を追加した例である。
図１３は、第１の実施形態の第３の変形例に係る第１半導体基板の構成の例を示す図である。第１の実施形態の第３の変形例に係る第１半導体基板４１ｄは、上述した第１の実施形態の第２の変形例による検出部４５Ａｃの直列接続の第１のグループおよび第２のグループに対して、中間部に端子を追加した例である。
より具体的には、図１３に示すように、第１の実施形態の第３の変形例に係る第１半導体基板４１ｄは、検出部４５Ａｃ’において、奇数番の転送素子ＴＲ1、ＴＲ3、…、ＴＲ(m-1)による第１のグループの直列接続の中間点と、偶数番の転送素子ＴＲ2、ＴＲ4、…、ＴＲ(m-2)、ＴＲmの第２のグループの直列接続の中間点と、に共通して、端子４７Ｅが接続されている。
なお、図１３の例では、説明のため、第１のグループにおいては転送素子ＴＲ3と次の転送素子との間、第２のグループにおいては転送素子ＴＲ4と次の転送素子との間、に端子４７Ｅが共通して接続されるように示されている。また、当該中間点の左右に隣接する垂直信号線を、１＜ｋ＜ｍとして、それぞれ垂直信号線３１k-1および３１kとする（図示しない）。
端子４７Ｅは、検査用の電圧ＶＢを印加する端子として用いることができる。これに限らず、端子４７Ｅは、モニタ用の電圧ＶＭを取り出す端子として用いることもできる。端子４７Ｅを検査用の電圧ＶＢを印加する端子として用いる場合、端子４７Ａおよび端子４７Ｃを、モニタ用の電圧ＶＭを取り出すための端子として用いることができる。また、端子４７Ｅをモニタ用の電圧ＶＭを取り出す端子として用いる場合、端子４７Ａおよび端子４７Ｃを、検査用の電圧ＶＢを印加する端子として用いることができる。
何れの場合であっても、垂直信号線３１1〜３１mのうち、左端の垂直信号線３１1から垂直信号線３１k-1と、垂直信号線３１kから垂直信号線３１mとについて、それぞれ独立してオープン検査を実行することが可能である。これにより、オープン位置の特定が容易となり、解析を行う際の負担を軽減することが可能である。
なお、図１３の例では、端子４７Ａおよび４７Ｃの間に１つの端子４７Ｅが追加されているが、これはこの例に限定されず、２以上の端子を追加してもよい。これにより、オープン位置をより詳細に特定することが可能となる。また、端子４７Ｅの位置は、第１のグループおよび第２のグループの直列接続の中央部に限らず、左右何れかに寄った位置としてもよい。さらに、直列接続される転送素子ＴＲの数が非常に多い場合などに、１以上の端子４７Ｅを設けて検出部４５Ａｃ’の機能を分割することで、モニタ時間の短縮が可能である。
（３−４．第１の実施形態の第４の変形例）
次に、第１の実施形態の第４の変形例について説明する。第１の実施形態の第４の変形例は、図６を用いて説明した検出部４５Ａａの、転送素子ＴＲ1〜ＴＲmを直列に接続した構成に対して、当該転送素子ＴＲ1〜ＴＲmのうち１以上の特定の転送素子を短絡可能とした例である。
次に、第１の実施形態の第４の変形例について説明する。第１の実施形態の第４の変形例は、図６を用いて説明した検出部４５Ａａの、転送素子ＴＲ1〜ＴＲmを直列に接続した構成に対して、当該転送素子ＴＲ1〜ＴＲmのうち１以上の特定の転送素子を短絡可能とした例である。
図１４は、第１の実施形態の第４の変形例に係る第１半導体基板の構成の例を示す図である。図１４示す第１半導体基板４１ｅにおいて、検出部４５Ａｄは、図６に示した検出部４５Ａａに対して、それぞれＮＭＯＳトランジスタによる短絡素子ＳＴ11、ＳＴ12、…、ＳＴ1(m/2-1)、ＳＴ1(m/2)と、短絡素子ＳＴ21、…、ＳＴ2(m/3)と、短絡素子ＳＴXと、が追加されている。また、検出部４５ｄは、図６に示した検出部４５Ａａに対して、それぞれアドレスを指定するための端子Ａ0、Ａ1およびＡ2が追加されている。
これらのうち、各短絡素子ＳＴ21、ＳＴ22、…、ＳＴ2(m/2-1)、ＳＴ2(m/2)は、それぞれのソースおよびドレインが、転送素子ＴＲ1〜ＴＲmを１つおきに選択した各転送素子ＴＲ、例えば転送素子ＴＲ1、ＴＲ3、…、ＴＲ2(m-3)、ＴＲ2(m-1)それぞれのソースおよびドレインに接続される。また、短絡素子ＳＴ21、ＳＴ22、…、ＳＴ2(m/2-1)、ＳＴ2(m/2)は、ゲートが端子Ａ0に共通に接続される。
すなわち、端子Ａ0をハイ状態とすることで、各短絡素子ＳＴ21、ＳＴ22、…、ＳＴ2(m/2-1)、ＳＴ2(m/2)それぞれのソースおよびドレイン間がオン状態（導通状態）となる。これにより、対応する各転送素子ＴＲ1、ＴＲ3、…、ＴＲ2(m-3)、ＴＲ2(m-1)がアドレス指定され、各転送素子ＴＲ1、ＴＲ3、…、ＴＲ2(m-3)、ＴＲ2(m-1)のソースおよびドレイン間が短絡される。したがって、垂直信号線３１1〜３１mのうち、転送素子ＴＲ1〜ＴＲmのうちソースおよびドレイン間が短絡されていない転送素子ＴＲ2、ＴＲ4、…、ＴＲmに接続される垂直信号線３１1、３１3、…、３１(m-2)、３１mについて、選択的にオープン検査を実行できる。
一方、各短絡素子ＳＴ11、…、ＳＴ1(m/3)それぞれのソースおよびドレインが、転送素子ＴＲ1〜ＴＲmのうち、隣接する直列接続された２つの転送素子ＴＲの組を１つおきに選択した転送素子の組の直列接続の両端にそれぞれ接続される。図１４の例では、転送素子ＴＲ1〜ＴＲmのうち、ＴＲ1およびＴＲ2の組、…、ＴＲ2(m-3)およびＴＲ2(m-2)の組それぞれのソースおよびドレインに接続される。また、短絡素子ＳＴ11、…、ＳＴ1(m/3)は、ゲートが端子Ａ1に共通に接続される。
すなわち、端子Ａ1をハイ状態とすることで、各短絡素子ＳＴ11、…、ＳＴ1(m/3)それぞれのソースおよびドレイン間がオン状態（導通状態）となる。これにより、対応する各転送素子ＴＲ1およびＴＲ2の組、…、ＴＲ2(m-3)およびＴＲ2(m-2)の組、がアドレス指定され、各転送素子ＴＲ1およびＴＲ2の組、…、ＴＲ2(m-3)およびＴＲ2(m-2)の組それぞれが短絡される。したがって、垂直信号線３１1〜３１mのうち、転送素子ＴＲ1〜ＴＲmのうちソースおよびドレイン間が短絡されていない転送素子ＴＲ3およびＴＲ4、…、ＴＲ(m-1)およびＴＲmの各組に接続される垂直信号線３１3、３１4、…、３１(m-1)、３１mについて、選択的にオープン検査を実行できる。
短絡素子ＳＴX、…も同様である。すなわち、短絡素子ＳＴX、…は、それぞれのソースおよびドレインが、転送素子ＴＲ1〜ＴＲmのうち、隣接する直列接続された２つの転送素子ＴＲの組を３つおきに選択した転送素子の組の直列接続の両端にそれぞれ接続される。図１４の例では、転送素子ＴＲ1〜ＴＲmのうち、ＴＲ1〜ＴＲ4の組、…それぞれのソースおよびドレインに接続される。また、短絡素子ＳＴX、…の各ゲートが端子Ａ2に共通に接続される。
すなわち、端子Ａ2をハイ状態とすることで、各短絡素子ＳＴX、…それぞれのソースおよびドレイン間がオン状態（導通状態）となり、対応する各転送素子ＴＲ1〜ＴＲ4の組、…それぞれがアドレス指定され、各転送素子ＴＲ1〜ＴＲ4の組、…それぞれが短絡される。したがって、垂直信号線３１1〜３１mのうち、転送素子ＴＲ1〜ＴＲmのうちソースおよびドレイン間が短絡されていない４つずつの転送素子ＴＲの各組に接続される垂直信号線３１について、選択的にオープン検査を実行できる。
このように、第１の実施形態の第４の変形例では、直列接続された転送素子ＴＲ1〜ＴＲmのうち１以上の特定の転送素子ＴＲをアドレス指定し、短絡可能としている。そのため、垂直信号線３１1〜３１mのうち当該特定の転送素子ＴＲに接続される垂直信号線３１に対するオープン検査を無効にすることができ、オープン箇所の特定が容易となる。上述の例では、端子Ａ0をハイ状態とすることで、垂直信号線３１1〜３１mのうち、奇数番の垂直信号線３１1、３１3、…に対するオープン検査を無効にでき、偶数番の垂直信号線３１2、３１4、…に対するオープン検査を選択的に実行できる。
なお、上述では、短絡素子ＳＴを用いて転送素子ＴＲを短絡させることで、当該転送素子ＴＲに接続される垂直信号線３１に対するオープン検査の有効／無効を設定しているが、これはこの例に限定されない。例えば、転送素子ＴＲのゲートを強制的に例えば３［Ｖ］に設定するなど、他の方法を用いて垂直信号線３１に対するオープン検査の有効／無効を設定することもできる。
［４．第２の実施形態］
次に、本開示の第２の実施形態について説明する。上述した第１の実施形態では、垂直信号線３１1〜３１mのオープン検査およびショート検査を実行するための構成について説明した。これに対して、第２の実施形態では、画素行毎の制御線３２1〜３２nのオープン検査およびショート検査を実行する。
次に、本開示の第２の実施形態について説明する。上述した第１の実施形態では、垂直信号線３１1〜３１mのオープン検査およびショート検査を実行するための構成について説明した。これに対して、第２の実施形態では、画素行毎の制御線３２1〜３２nのオープン検査およびショート検査を実行する。
（４−０−１．第２の実施形態に係る第１半導体基板の構成例）
図１５は、第２の実施形態に係る第１半導体基板の構成の例を示す図である。この図１５に示される第１半導体基板４５ｆの構成は、上述した第１の実施形態およびその各変形例において説明した各第１半導体基板の構成と組み合わせて適用可能なものである。
図１５は、第２の実施形態に係る第１半導体基板の構成の例を示す図である。この図１５に示される第１半導体基板４５ｆの構成は、上述した第１の実施形態およびその各変形例において説明した各第１半導体基板の構成と組み合わせて適用可能なものである。
なお、図１５において、図５に示した、画素アレイ部１１に含まれる各画素２と、各垂直信号線３１1〜３１mと、が省略されている。同様に、図１５において、図５に示した構成のうち、画素列に関連する構成（各垂直信号線３１1〜３１mに関連する構成）は、適宜、省略されている。
図１５の例では、第１半導体基板４１ｆにおいて、画素行毎の制御線３２1〜３２nのそれぞれは、３本の制御線を含む。より具体的には、制御線３２1〜３２nのそれぞれは、リセット信号ＲＳＴを転送する第１制御線と、転送信号ＴＲＧを転送する第２制御線と、選択信号ＳＥＬを転送する第３制御線と、を含む。なお、これはこの例に限定されず、各制御線３２1〜３２nは、それぞれ４本以上の制御線を含んでいてもよい。
第１半導体基板４１ｆにおいて、バイアス部４６Ｂは、制御線３２1〜３２nに対して１対１に設けられたｎ個のスイッチ回路５１Ｂ1、５１Ｂ2、…、５１Ｂnを含む。スイッチ回路５１Ｂ1〜５１Ｂnのそれぞれに対して、３本の制御線を含む制御線３２1〜３２nが１対１に接続される。また、バイアス部４６Ｂは、電極４８Ｂと、制御端子５０ＢR、５０ＢTおよび５０ＢSと、制御端子５０ＣR、５０ＣTおよび５０ＣSと、が接続される。
電極４８Ｂと、制御端子５０ＢR、５０ＢTおよび５０ＢSと、制御端子５０ＣR、５０ＣTおよび５０ＣSと、は、各スイッチ回路５１Ｂ1〜５１Ｂnのそれぞれに対して共通に接続される。電極４８Ｂに所定の電圧（例えば３［Ｖ］を印加することで、各スイッチ回路５１Ｂ1〜５１Ｂnと、制御線３２1〜３２nとが接続される。なお、電極４８Ｂは、制御端子５０ＢR、５０ＢTおよび５０ＢS、および、制御端子５０ＣR、５０ＣTおよび５０ＣS毎に独立させてもよい。
各制御線３２1〜３２nは、それぞれに含まれる３本の制御線が接続部４４Ｂに含まれる接続ノードＲ1b、Ｔ1bおよびＳ1b、Ｒ2b、Ｔ2bおよびＳ3b、Ｒ3b、Ｔ3bおよびＳ3b、Ｒ4b、Ｔ4bおよびＳ4b、…、Ｒ(n-1)b、Ｔ(n-1)bおよびＳ(n-1)b、Ｒnb、ＴnbおよびＳnb、を介して画素アレイ部１１に接続され、さらに接続部４４Ａに接続される。
接続部４４Ａにおいて、各制御線３２1〜３２nは、それぞれに含まれる３本の制御線が接続部４４Ａに含まれる接続ノードＲ1a、Ｔ1aおよびＳ1a、Ｒ2a、Ｔ2aおよびＳ3a、Ｒ3a、Ｔ3aおよびＳ3a、Ｒ4a、Ｔ4aおよびＳ4a、…、Ｒ(n-1)a、Ｔ(n-1)aおよびＳ(n-1)a、Ｒna、ＴnaおよびＳna、を介して検出部４６Ａに接続される。
検出部４６Ａは、制御線３２1〜３２nに対して１対１に設けられたｎ個の転送回路５１Ａ1、５１Ａ2、…、５１Ａnを含む。転送回路５１Ａ1〜５１Ａnのそれぞれに対して、３本の制御線を含む制御線３２1〜３２nが１対１に接続される。また、検出部４６Ａは、電極４８Ｄと、端子４８Ａおよび４８Ｃと、制御端子５０ＡR、５０ＡTおよび５０ＡSと、が接続される。
なお、以下では、各スイッチ回路５１Ｂ1〜５１Ｂnを区別する必要のない場合、適宜、これらをスイッチ回路５１Ｂで代表させて説明を行う。同様に、各転送回路５１Ａ1〜５１Ａnを区別する必要のない場合、適宜、これらを転送回路５１Ａで代表させて説明を行う。
電極４８Ｄと、制御端子５０ＡR、５０ＡTおよび５０ＡSと、は、各転送回路５１Ａ1〜５１Ａnのそれぞれに対して共通に接続される。また、端子４８Ａおよび４８Ｃは、それぞれ、各転送回路５１Ａ1〜５１Ａnのうち両端の転送回路５１Ａ1および５１Ａnそれぞれに接続される。このような構成により、各転送回路５１Ａ1〜５１Ａnを含む転送回路群に端子４８Ａおよび４８Ｃが接続される。
図１６Ａは、第２の実施形態に係るスイッチ回路５１Ｂ1の一例の回路図である。なお、スイッチ回路５１Ｂ2〜５１nは、スイッチ回路５１Ｂ1と同一の構成であるので、以下では、スイッチ回路５１Ｂ1で代表させて説明を行う。
スイッチ回路５１Ｂ1は、それぞれ例えばＮＭＯＳトランジスタである、スイッチ素子ＳＷR1、ＳＷT1およびＳＷS1の組と、スイッチ素子ＳＷR2、ＳＷT2およびＳＷS2の組と、を含む。スイッチ素子ＳＷR2、ＳＷT2およびＳＷS2は、それぞれドレインが電極４８Ｂに接続される。スイッチ素子ＳＷR2、ＳＷT2およびＳＷS2それぞれのソースは、スイッチ素子ＳＷR1、ＳＷT1およびＳＷS1それぞれのドレインに接続される。スイッチ素子ＳＷR1、ＳＷT1およびＳＷS1それぞれのソースは、それぞれ端子Ｒｂ、ＴｂおよびＳｂを介して、第１の制御線、第２の制御線および第３の制御線にそれぞれ接続される。
スイッチ素子ＳＷR1、ＳＷT1およびＳＷS1それぞれのゲートに対して、制御端子５０ＢR、５０ＢTおよび５０ＢSのそれぞれが接続される。同様に、スイッチ素子ＳＷR2、ＳＷT2およびＳＷS2それぞれのゲートに対して、制御端子５０ＣR、５０ＣTおよび５０ＣSのそれぞれが接続される。
すなわち、電極４８Ｂに設定された電圧は、制御端子５０ＢRおよび５０ＣRの電圧がハイレベル（例えば３［Ｖ］）である場合に、スイッチ素子ＳＷR2およびＳＷR1を介して、リセット信号ＲＳＴを転送する第１の制御線に印加される。また、電極４８Ｂに設定された電圧は、制御端子５０ＢTおよび５０ＣTの電圧がハイレベル（例えば３［Ｖ］）である場合に、スイッチ素子ＳＷT2およびＳＷT1を介して、転送信号ＴＲＧを転送する第２の制御線に印加される。また、電極４８Ｂに設定された電圧は、制御端子５０ＢSおよび５０ＣSの電圧がハイレベル（例えば３［Ｖ］）である場合に、スイッチ素子ＳＷS2およびＳＷS1を介して、選択信号ＳＥＬを転送する第３の制御線に印加される。すなわち、スイッチ素子ＳＷS2およびＳＷS1は、第３の制御線に電圧を出力する出力部として機能する。
このように、スイッチ回路５１Ｂ1は、制御端子５０ＢRおよび５０ＣRの組と、制御端子５０ＢTおよび５０ＣTの組と、制御端子５０ＢSおよび５０ＣSの組と、にそれぞれ所定の電圧を設定することで、電極４８Ｄに印加された電圧を第１の制御線、第２の制御線および第３の制御線の何れに印加するかを選択できる。
図１６Ｂは、第２の実施形態に係る転送回路５１Ａ1の一例の回路図である。なお、転送回路５１Ａ2〜５１Ａnは、転送回路５１Ａ1と同一の構成であるので、以下では、転送回路５１Ａ1で代表させて説明を行う。また、以下では、説明のため、検出部４６Ａが、図６に示した、各転送素子ＴＲ1〜ＴＲmが直列接続された検出部４５Ａａと対応した機能を有するものとする。すなわち、検出部４６Ａは、端子４８Ａに所定の電圧ＶＢ（例えば１［Ｖ］）を印加し、端子４８Ｃで電圧ＶＭをモニタすることで、各制御線３２1〜３２nに対するオープン検査を実行する。
転送回路Ａ1において、それぞれＮＭＯＳトランジスタである転送素子ＴＲR、ＴＲTおよびＴＲSは、それぞれ、第１の制御線、第２の制御線および第３の制御線がゲートに接続される。また、検出部４６Ａが有する各転送回路５１Ａ1、５１Ａ2、…、５１Ａnにおいて、例えば各転送素子ＴＲRは、各転送回路５１Ａ1、５１Ａ2、…、５１Ａnを通じて直列接続される。他の各転送素子ＴＲTおよびＴＲSについても同様に、各転送回路５１Ａ1、５１Ａ2、…、５１Ａnを通じて直列接続される。
各転送回路５１Ａ1、５１Ａ2、…、５１Ａnを通じて直列接続される各転送素子ＴＲR、ＴＲTおよびＴＲSの、直列接続のドレイン側の端が端子４７Ｃに共通に接続され、ソース側の端が端子４７Ａに共通に接続される。
転送回路５１Ａ1は、それぞれＮＭＯＳトランジスタであるリセット素子ＲＳR1、ＲＳT1およびＲＳS1の組と、リセット素子ＲＳR2、ＲＳT2およびＲＳS2の組と、を含む。例えばリセット素子ＲＳR2のソースが端子Ｒａを介して第１の制御線に接続され、ドレインがリセット素子ＲＳR1のソースに接続される。リセット素子ＲＳR1のドレインは、他のリセット素子ＲＳT1およびＲＳS1のドレインと共通に、電極４８Ｄに接続される。
また、リセット素子ＲＳR1のゲートが制御端子５０ＡRに接続され、リセット素子ＲＳR2のゲートが制御端子５０ＤRに接続される。リセット素子ＲＳT1およびＲＳT2、ならびに、リセット素子ＲＳS1およびＲＳS2についても同様に、それぞれ、ゲートが制御端子ＡTおよびＡSにそれぞれ接続される。
例えば、制御端子５０ＡRおよび５０ＤRに対して、共にハイレベル（例えば３［Ｖ］）の電圧を設定することで、リセット素子ＲＳR1およびＲＳR2がそれぞれオン状態となり、端子Ｒａから第１の制御線に対して、電極４８Ｄに設定された電圧が印加される。
一例として、上述のスイッチ回路５１Ｂ1において制御端子５０ＢRおよび５０ＣRの電圧が０［Ｖ］となっている場合、スイッチ回路５１Ｂ1に接続される制御線３２1のうちリセット信号ＲＳＴを転送する第１の制御線がフローティング状態となる。この状態において、電極４８Ｄに０［Ｖ］を印加し、制御端子５０ＡRおよび５０ＤRに対して例えば３［Ｖ］の電圧を設定することで、当該第１の制御線に対して電極４８Ｄの電圧を印加し、当該第１の制御線の電圧を０［Ｖ］に固定できる。
（４−０−２．第２の実施形態に係る検査方法の例）
次に、第２の実施形態に係る検査方法の例について説明する。ここでは、制御線３２1に含まれる３本の制御線のうち、リセット信号ＲＳＴを転送する第１制御線を対象としたオープン検査について説明する。
次に、第２の実施形態に係る検査方法の例について説明する。ここでは、制御線３２1に含まれる３本の制御線のうち、リセット信号ＲＳＴを転送する第１制御線を対象としたオープン検査について説明する。
スイッチ回路５１Ｂ1において、電極４８Ｂに対して所定の電圧（例えば３［Ｖ］）を印加すると共に、制御端子５０ＢRおよび５０ＣRにハイレベル（例えば３［Ｖ］）の電圧を設定し、制御端子５０ＢTおよびＣT、ならびに、制御端子ＢSおよびＣSにローレベル（例えば０［Ｖ］）の電圧を設定する。一方転送回路５１Ａ1において、電極４８Ｄに対して所定の電圧（例えば０［Ｖ］）を印加すると共に、制御端子５０ＡRおよび５０ＤRにそれぞれローレベル（例えば０［Ｖ］）の電圧を設定する。また、制御端子５０ＡTおよび５０ＤT、ならびに、制御端子５０ＡSおよび制御端子５０ＤSにそれぞれハイレベル（例えば３［Ｖ］）の電圧を設定する。
この状態において、端子４８Ａに検査用の電圧ＶＢとして例えば１［Ｖ］を設定し、端子４８Ｃの電圧ＶＭをモニタする。
ここで、各スイッチ回路５１Ｂ1〜５１Ｂnにおいて、スイッチ素子Ｔ1およびＳ1、ならびに、スイッチ素子Ｔ2およびＳ2がそれぞれオフ状態とされている。また、各転送回路５１Ａ1〜５１Ａnにおいてリセット素子ＲＳT1およびＲＳS1、ならびに、リセット素子ＲＳT2およびＲＳS2がそれぞれオン状態とされ、電極４８Ｄに対して０［Ｖ］の電圧が印加されている。そのため、各スイッチ回路５１Ｂ1〜５１Ｂnにおいて、各転送素子ＴＲTおよびＴＲSが全てオフ状態とされる一方で、各転送素子ＴＲRが全てオン状態となる（オープンが無い場合）。
したがって、端子４８Ｃの電圧ＶＭをモニタすることで、各制御線３２1〜３２nの少なくとも１の制御線においてリセット信号ＲＳＴを転送する第１制御線がオープンしているか否かの検査を実行することができる。
（４−０−３．第２の実施形態に係るバイアス回路の詳細な説明）
図１６Ａに示したスイッチ回路５１Ｂ1では、例えば第１の制御線に電圧を印加する経路において、２つのスイッチ素子ＳＷR1およびＳＷR2が直列接続されている。以下、この理由について説明する。
図１６Ａに示したスイッチ回路５１Ｂ1では、例えば第１の制御線に電圧を印加する経路において、２つのスイッチ素子ＳＷR1およびＳＷR2が直列接続されている。以下、この理由について説明する。
画素２の転送トランジスタ２２、リセットトランジスタ２３、選択トランジスタ２５の制御においては、トランジスタの耐圧以上の電圧を印加する場合がある。例えば、高電圧時に印加する３［Ｖ］の電圧に対して、低電圧時に−１［Ｖ］の電圧を印加するような場合である。これは、検査時には問題無いが、第１半導体基板４１（第１半導体基板４１ｅ）と第２半導体基板４２とを貼り合わせて積層化した場合の実回路動作時に、問題が発生する。
リセットトランジスタ２３を例にとって説明する。例えば、リセットトランジスタ２３に対してリセット信号ＲＳＴを印加するための端子ＲａおよびＲｂに、−１［Ｖ］の電圧が印加される。このとき、電極４８Ｄおよび電極４８Ｂの電圧は、望ましくは−１［Ｖ］に固定する。また、制御端子５０ＢRおよび制御端子５０ＣRの少なくとも一方は、電圧を−１［Ｖ］に固定する必要がある。同様に、制御端子５０ＡRおよび制御端子５０ＤRの少なくとも一方も、電圧を−１［Ｖ］に固定する必要がある。こうすることで、電極４８Ｂや電極４８Ｄへのリークを防止できる。
また、高電圧時に３［Ｖ］を印加した場合について考える。ここで、例えばリセットトランジスタ２３のゲート耐圧を３［Ｖ］程度と想定する。リセットトランジスタ２３に対してリセット信号ＲＳＴを印加するための端子ＲａおよびＲｂには、上述のように−１［Ｖ］の電圧が印加される。このとき、例えば、制御端子５０ＢRおよび制御端子５０ＤRの電圧を−１［Ｖ］に固定したとする。この場合、リセットトランジスタ２３のゲートに掛かる電位差が４［Ｖ］となってしまい、信頼性上の懸念が発生する。
この対策として、制御端子５０ＢRおよび制御端子５０ＤRの電圧を、−１［Ｖ］よりも高い電圧に固定する。これは、０［Ｖ］でもよいし、回路で使用する低電圧、例えば１［Ｖ］でもよい。このとき、リークの観点で、制御端子５０ＣRおよび制御端子５０ＡRの電圧を−１［Ｖ］に固定する必要があるが、制御端子５０ＢRおよび制御端子５０ＤRにより電圧はドロップしており、耐圧以上の電位差が掛かることを防止できる。
なお、トランジスタの耐圧が十分な場合には、２つのスイッチ素子ＳＷR1およびＳＷR2の直列接続は必須ではなく、１本の制御線に対して１つのスイッチ素子ＳＷを適用してもよい。また、この２つのスイッチ素子ＳＷR1およびＳＷR2の直列接続の構成は、第１の実施形態およびその各変形例において説明した、垂直信号線３１1〜３１mに対して電圧を印加するためのバイアス部４５Ｂにも適用可能である。
［５．第３の実施形態］
（５−０−１．第３の実施形態に係る第１半導体基板の構成例）
次に、本開示の第３の実施形態について説明する。第３の実施形態は、垂直信号線３１1〜３１mに対して電圧を印加するバイアス回路として、１本の画素行に含まれる複数の画素２を用いる。
（５−０−１．第３の実施形態に係る第１半導体基板の構成例）
次に、本開示の第３の実施形態について説明する。第３の実施形態は、垂直信号線３１1〜３１mに対して電圧を印加するバイアス回路として、１本の画素行に含まれる複数の画素２を用いる。
図１７は、第２の実施形態に係る第１半導体基板の構成の例を示す図である。図１７に示される第１半導体基板４１ｇにおいて、バイアス部４５Ｂｅは、画素アレイ部１１の第１行目（画素アレイ部１１の上端の行）に接続されるｍ個の画素２’を含む。なお、画素２’の構成は、図２を用いて説明した構成と同一の構成を適用できるので、ここでの説明を省略する。例えば、画素アレイ部１１の画素２が配置される画素領域における外周部のオプチカルブラック領域と呼ばれる領域に含まれる行を、バイアス部４５Ｂｅとして用いる行とすることができる。
図１７の構成において、バイアス部４５Ｂｅに含まれる各画素２’は、図１５、図１６Ａおよび図１６Ｂを用いて説明した、各行に対してバイアスを与えるためのバイアス部４６Ｂに含まれる各スイッチ回路５１Ｂ1〜５１Ｂnのうち、第１行目に対応するスイッチ回路５１Ｂ1により制御される。
バイアス部４６Ｃには、制御端子５０Ｂ1および５０Ｃ1が接続され、バイアス部４５Ｂｅに含まれる各画素２’は、これら制御端子５０Ｂ1および５０Ｃ1に印加される電圧により制御される。ここで、図１７において、制御端子５０Ｂ1は、図１６Ｂで説明した制御端子５０ＢR、５０ＢTおよび５０ＢSを含む。同様に、制御端子５０Ｃ1は、図１６Ｂで説明した制御端子５０ＣR、５０ＣTおよび５０ＣSを含む。
なお、検出部４５Ａｅは、第１の実施形態およびその各変形例において説明した、検出部４５Ａａ〜４５Ａｄの何れの構成も適用可能である。
（５−０−２．第３の実施形態に係る検査方法の例）
各垂直信号線３１1〜３１mのオープン検査を行う場合の各制御端子５０Ｂ1および５０Ｃ1の設定は、例えば次のようになる。図２および図１６Ｂを参照し、画素２に供給する電源ＶDDの電圧を３［Ｖ］とする。リセットトランジスタ２３のゲートに接続されるスイッチ素子ＳＷR1およびＳＷR2と、選択トランジスタ２５のゲートに接続されるスイッチ素子ＳＷS1およびＳＷS2と、のゲートにそれぞれ接続される各制御端子５０ＢRおよび５０ＣRと、各制御端子５０ＢSおよび５０ＣSと、の電圧を３［Ｖ］に設定する。また、転送トランジスタ２２に接続されるスイッチ素子ＳＷT1およびＳＷT2のゲートに接続される各制御端子５０ＢTおよび５０ＣTの電圧を０［Ｖ］に固定する。
各垂直信号線３１1〜３１mのオープン検査を行う場合の各制御端子５０Ｂ1および５０Ｃ1の設定は、例えば次のようになる。図２および図１６Ｂを参照し、画素２に供給する電源ＶDDの電圧を３［Ｖ］とする。リセットトランジスタ２３のゲートに接続されるスイッチ素子ＳＷR1およびＳＷR2と、選択トランジスタ２５のゲートに接続されるスイッチ素子ＳＷS1およびＳＷS2と、のゲートにそれぞれ接続される各制御端子５０ＢRおよび５０ＣRと、各制御端子５０ＢSおよび５０ＣSと、の電圧を３［Ｖ］に設定する。また、転送トランジスタ２２に接続されるスイッチ素子ＳＷT1およびＳＷT2のゲートに接続される各制御端子５０ＢTおよび５０ＣTの電圧を０［Ｖ］に固定する。
このように各制御端子５０ＢR、５０ＢTおよび５０ＢS、ならびに、各制御端子５０ＣR、５０ＣTおよび５０ＣSの電圧を設定することで、電源ＶDDと垂直信号線３１とが接続され、画素２’を通じて、垂直信号線３１の電位を高いレベルに設定することができる。
さらに、各画素２’の選択トランジスタ２５のゲートに印加する電圧を、例えば奇数番の垂直信号線３１1、３１3、…と、偶数番の垂直信号線３１2、３１4、…とで個別に設定可能な場合、垂直信号線３１1〜３１mにおいて隣接する２本の垂直信号線３１に対してハイレベルおよびローレベルをそれぞれ設定できる。したがって、ショート検査が可能となる。
また、この第３の実施形態の構成によれば、第１半導体基板４１に対して画素アレイ部１１の外部にバイアス部４５Ｂを配置する必要が無いため、基板面積を有効に活用することが可能となる。
（５−１．第３の実施形態の他の例）
図１７の例では、バイアス部４５Ｂｅが画素アレイ部１１の第１行目に接続されるｍ個の画素２’を含むように示したが、これはこの例に限定されない。バイアス部４５Ｂｅは、画素アレイ部１１に含まれる各行のうち任意の行に構成することが可能である。
図１７の例では、バイアス部４５Ｂｅが画素アレイ部１１の第１行目に接続されるｍ個の画素２’を含むように示したが、これはこの例に限定されない。バイアス部４５Ｂｅは、画素アレイ部１１に含まれる各行のうち任意の行に構成することが可能である。
図１８は、第３の実施形態に係る第１半導体基板の構成の他の例を示す図である。図１８に示される第１半導体基板４１ｇ’は、画素アレイ部１１に含まれる第１行目〜第ｎ行目の画素行のうち、ｋ行目（１＜ｋ＜ｎ）の画素行に含まれる複数の画素２’により、バイアス部４５Ｂｅ’が構成される。また、バイアス部４５Ｂｅに含まれる各画素２’は、バイアス部４６Ｂに含まれる各スイッチ回路５１Ｂのうち、第ｋ行目に対応するスイッチ回路５１Ｂkにより制御される。
一例として、バイアス部４５Ｂｅ’を、例えば画素アレイ部１１の中央部に設定し、検出部４５Ａを画素アレイ部１１の上下にそれぞれ配置することが可能である。例えば、画素２からの読み出し高速化の目的で垂直信号線３１1〜３１mを、画素アレイ部１１の垂直方向の中央で分離する場合がある。このような場合、例えば第１の実施形態で説明したような、画素アレイ部１１の外部に専用のバイアス部４５Ｂａを配置することが困難であるため、この第３の実施形態の他の例が有効となる。
また、バイアス部４５Ｂｅ’を複数設けることも可能である。バイアス部４５Ｂｅ’を複数設けることで、オープン位置の特定が可能となる。
［６．第４の実施形態］
次に、本開示の第４の実施形態について説明する。第４の実施形態は、第１半導体基板において、検出部４５Ａに垂直信号線３１1〜３１m毎に設けられる転送素子ＴＲ1〜ＴＲmが並列接続された例である。また、第４の実施形態では、バイアス部４５Ｂに対し、各垂直信号線３１1〜３１mから特定の垂直信号線３１を選択するためのアドレス指定部を設ける。
次に、本開示の第４の実施形態について説明する。第４の実施形態は、第１半導体基板において、検出部４５Ａに垂直信号線３１1〜３１m毎に設けられる転送素子ＴＲ1〜ＴＲmが並列接続された例である。また、第４の実施形態では、バイアス部４５Ｂに対し、各垂直信号線３１1〜３１mから特定の垂直信号線３１を選択するためのアドレス指定部を設ける。
（６−０−１．第４の実施形態に係る第１半導体基板の構成例）
図１９Ａは、第４の実施形態に係る第１半導体基板の構成の例を示す図である。図１９Ａに示す第１半導体基板４１ｈにおいて、バイアス部４５Ｂｇは、垂直信号線３１1〜３１mのそれぞれに対して、スイッチデコーダＡＤＲ1b、ＡＤＲ2b、ＡＤＲ3b、ＡＤＲ4b、…、ＡＤＲ(m-2)b、ＡＤＲ(m-1)b、ＡＤＲmbが１対１に設けられる。
図１９Ａは、第４の実施形態に係る第１半導体基板の構成の例を示す図である。図１９Ａに示す第１半導体基板４１ｈにおいて、バイアス部４５Ｂｇは、垂直信号線３１1〜３１mのそれぞれに対して、スイッチデコーダＡＤＲ1b、ＡＤＲ2b、ＡＤＲ3b、ＡＤＲ4b、…、ＡＤＲ(m-2)b、ＡＤＲ(m-1)b、ＡＤＲmbが１対１に設けられる。
各スイッチデコーダＡＤＲ1b〜ＡＤＲmbは、制御端子５２Ｂに印加される電圧に従い、１または複数が選択される。例えば、制御端子５２Ｂは、垂直信号線３１1〜３１mの本数に対応するビット列を設定可能な個数の端子を含み、各端子にそれぞれ制御線が接続される。一例として、ｍ＝１０２４として垂直信号線３１1〜３１mの本数が１０ビットで表現可能な場合、ビット値「１」およびビット値「０」をそれぞれ指定するために、２０本の制御線が制御端子５２Ｂに接続される。実際には、垂直信号線３１1〜３１mを、奇数番および偶数番でそれぞれ纏めて指定するための１ビットをさらに用いてもよく、上述のｍ＝１０２４の例では、この１ビットを指定するための２本の制御線を含めて２２本の制御線が制御端子５２Ｂに接続される。
より具体的には、制御端子５２に対して、各垂直信号線３１1〜３１mを個別に指定するための電圧Ａ０Ｂ／Ａ０Ｓ、Ａ１Ｂ／Ａ１Ｓ、Ａ２Ｂ／Ａ２Ｓ、…、ＡＸＢ／ＡＸＳの各組と、奇数番および偶数番でそれぞれ纏めて指定するための電圧ＯＤＤ／ＥＶＥＮの組と、がそれぞれ印加される。
電極４７Ｂが、各スイッチデコーダＡＤＲ1b〜ＡＤＲ1mの各電圧入力端に共通に接続される。各スイッチデコーダＡＤＲ1b〜ＡＤＲ1mの各電圧出力端のそれぞれは、各接続ノードＮ1b〜Ｎmbをそれぞれ介して、垂直信号線３１1〜３１mのそれぞれに１対１で接続される。
各垂直信号線３１1〜３１mは、各接続ノードＮ1a〜Ｎmaをそれぞれ介して、検出部４５Ａｇに接続される。検出部４５Ａｇは、それぞれＮＭＯＳトランジスタであるリセット素子ＲＳ1〜ＲＳmと、同様にそれぞれＮＭＯＳトランジスタである転送素子ＴＲ1〜ＴＲmと、を含む。ここで、リセット素子ＲＳ1〜ＲＳmの構成は、図１２で説明した構成と同様であるので、ここでの説明を省略する。
検出部４５Ａにおいて、各転送素子ＴＲ1〜ＴＲmは、ドレインおよびソースがそれぞれ共通に接続される、並列接続となっている。各転送素子ＴＲ1〜ＴＲmのゲートは、それぞれ、垂直信号線３１1〜３１mのそれぞれと１対１で接続される。したがって、各転送素子ＴＲ1〜ＴＲmは、各垂直信号線３１1〜３１mに印加される電圧が入力される入力回路であると考えることができる。検査用の電圧ＶＢを印加するための端子４７Ａが、各転送素子ＴＲ1〜ＴＲmのドレインに共通に接続される。モニタする電圧ＶＭを取り出すための端子４７Ｃが、各転送素子ＴＲ1〜ＴＲmのソースに共通に接続される。
（６−０−２．第４の実施形態に係るスイッチデコーダの構成例）
ここで、各スイッチデコーダＡＤＲ1b〜ＡＤＲmbの構成例について説明する。なお、スイッチデコーダＡＤＲ1b〜ＡＤＲmbは、同一の構成を有するため、ここでは、スイッチデコーダＡＤＲ1bを例にとって説明を行う。また、各スイッチデコーダＡＤＲ1b〜ＡＤＲmbを区別する必要の無い場合は、適宜、各スイッチデコーダＡＤＲ1b〜ＡＤＲmbをスイッチデコーダＡＤＲとして説明を行う。
ここで、各スイッチデコーダＡＤＲ1b〜ＡＤＲmbの構成例について説明する。なお、スイッチデコーダＡＤＲ1b〜ＡＤＲmbは、同一の構成を有するため、ここでは、スイッチデコーダＡＤＲ1bを例にとって説明を行う。また、各スイッチデコーダＡＤＲ1b〜ＡＤＲmbを区別する必要の無い場合は、適宜、各スイッチデコーダＡＤＲ1b〜ＡＤＲmbをスイッチデコーダＡＤＲとして説明を行う。
図１９Ｂは、第４の実施形態に係るスイッチデコーダＡＤＲ1bの一例の構成を示す回路図である。図１９Ｂに示すように、スイッチデコーダＡＤＲ1bは、それぞれＮＭＯＳトランジスタであり、直列接続される複数のスイッチ素子ＡＤ11、ＡＤ12、ＡＤ13、ＡＤ14、…、ＡＤ1Xを含む。
これらのうち、スイッチ素子ＡＤ11は、垂直信号線３１1〜３１mを奇数番および偶数番毎に纏めて指定するためものもで、電圧ＯＤＤ／ＥＶＥＮがゲートに印加される。なお、スイッチ素子ＡＤ11は、必須の構成ではなく、例えばスイッチ素子ＡＤ11の機能をスイッチ素子ＡＤ12で代用することもできる。スイッチ素子ＡＤ12〜ＡＤ1Xは、垂直信号線３１1〜３１mを個別に指定するためのもので、それぞれ、電圧Ａ０Ｂ／Ａ０Ｓ、Ａ１Ｂ／Ａ１Ｓ、Ａ２Ｂ／Ａ２Ｓ、…、ＡＸＢ／ＡＸＳが印加される。スイッチ素子ＡＤ11〜ＡＤ1Xの全てがオン状態（導通状態）になった場合に、電極４７Ｂの電圧が垂直信号線３１1に印加される。
図２０は、第４の実施形態に係るバイアス部４５Ｂｇの一例の構成を示す回路図である。なお、図２０では、説明のため、垂直信号線３１1〜３１mを奇数番および偶数番毎に纏めて指定するためのスイッチ素子（例えばスイッチ素子ＡＤ11）を省略している。
図２０において、スイッチデコーダＡＤＲ1bは、上述したように、直列接続されるスイッチ素子ＡＤ12〜1Xを含む。スイッチデコーダＡＤＲ2b、ＡＤＲ3bおよびＡＤＲ4bも同様に、それぞれ直列接続される、スイッチ素子ＡＤ22〜ＡＤ2X、スイッチ素子ＡＤ32〜ＡＤ3X、および、スイッチ素子ＡＤ42〜ＡＤ4X、をそれぞれ含む。
なお、以下において、スイッチ素子ＡＤ12〜1X、スイッチ素子ＡＤ22〜ＡＤ2X、スイッチ素子ＡＤ32〜ＡＤ3X、および、スイッチ素子ＡＤ42〜ＡＤ4Xを区別する必要のない場合は、これらスイッチ素子ＡＤ12〜1X、スイッチ素子ＡＤ22〜ＡＤ2X、スイッチ素子ＡＤ32〜ＡＤ3X、および、スイッチ素子ＡＤ42〜ＡＤ4Xを、適宜、スイッチ素子ＡＤで代表させて説明を行う。
各スイッチデコーダＡＤＲ1b、ＡＤＲ2b、…において、ビット位置が対応する各スイッチ素子ＡＤに対して、それぞれ２本の制御線が対とされて設けられる。２本の制御線は、ビット値「０」を指定するための制御線（制御線Ｂとする）と、ビット値「１」を指定するための制御線（制御線Ｓとする）と、からなる。制御線Ｂは、例えばハイレベルでビット値「０」を指定する。同様に、制御線Ｓは、例えばハイレベルでビット値「１」を指定する。
図２０の例では、例えばスイッチ素子ＡＤ12、ＡＤ22、ＡＤ32、ＡＤ42、…に注目すると、これらスイッチ素子ＡＤ12、ＡＤ22、ＡＤ32、ＡＤ42、…に対して、電圧Ａ０Ｓが印加される制御線Ｓと、電圧Ａ０Ｂが印加される制御線Ｂと、が設けられる。ここで、スイッチ素子ＡＤ12およびＡＤ32は、ゲートが制御線Ｂに接続され、スイッチ素子ＡＤ22およびＡＤ42は、ゲートが制御線Ｓに接続されている。したがって、ビット値「１」を指定するために制御線Ｓをハイレベルとすることで、スイッチ素子ＡＤ22およびＡＤ42がオン状態となる。同様に、ビット値「０」を指定するための制御線Ｂをハイレベルとすることで、スイッチ素子ＡＤ12およびＡＤ32がオン状態となる。
なお、対とされて設けられる制御線Ｂおよび制御線Ｓの状態は、排他的に制御される。すなわち、ハイレベルとされた制御線Ｂと対になる制御線Ｓは、ローレベルとされる。また、ハイレベルとされた制御線Ｓと対になる制御線Ｂは、ローレベルとされる。なお、制御線ＢおよびＳをそれぞれハイレベルとして複数選択することも可能である。
これを各スイッチ素子ＡＤの直列接続の方向についてみると、例えばスイッチデコーダＡＤＲ4bにおいて、スイッチ素子ＡＤ42およびＡＤ43のゲートにそれぞれ制御線Ｓが接続されている。また、スイッチ素子ＡＤ44〜ＡＤ4Xは、各ゲートに制御線Ｂが接続されているものとする。
この状態において、スイッチ素子ＡＤ42およびＡＤ43の各ゲートに接続される各制御線Ｓをハイレベルとし（電圧Ａ０ＳおよびＡ１Ｓをハイレベル）、スイッチ素子ＡＤ44〜ＡＤ4Xの各ゲートに接続される各制御線Ｂをハイレベルとする（電圧Ａ２Ｂ〜ＡＸＢをハイレベル）。これにより、各スイッチ素子ＡＤ42〜ＡＤ4Xがオン状態となり、各スイッチ素子ＡＤ42〜ＡＤ4Xの直列接続の両端が導通する。これは、各スイッチ素子ＡＤ42〜ＡＤ4Xに対して、スイッチ素子ＡＤ4Xを先頭（ＬＳＢ：(Least Significant Bit)）としてビット列「０…０１１」を与えていることと同義である。
一方、上述と同じ状態（電圧Ａ０ＳおよびＡ１Ｓをハイレベル、電圧Ａ２Ｂ〜ＡＸＢをハイレベル）における他のスイッチデコーダＡＤＲ1b、ＡＤＲ2bおよびＡＤＲ3bについて考える。この場合、スイッチデコーダＡＤＲ1bでは、制御線Ｂが接続されるスイッチ素子ＡＤ12およびＡＤ13のゲートがそれぞれローレベルとされ、これらスイッチ素子ＡＤ12およびＡＤ13がオフ状態とされる。そのため、各スイッチ素子ＡＤ12〜ＡＤ1Xの両端は、導通しない。同様に、スイッチデコーダＡＤＲ2bでは、制御線Ｂが接続されるスイッチ素子ＡＤ23のゲートがローレベルとされ、スイッチ素子ＡＤ23がオフ状態とされる。そのため、各スイッチ素子ＡＤ22〜ＡＤ2Xの両端は、導通しない。また、スイッチデコーダＡＤＲ3bでは、制御線Ｂが接続されるスイッチ素子ＡＤ32のゲートがローレベルとされ、スイッチ素子ＡＤ32がオフ状態とされる。そのため、各スイッチ素子ＡＤ32〜ＡＤ3Xの両端は、導通しない。
このように、スイッチデコーダＡＤＲに含まれる各スイッチ素子ＡＤのゲートに対して、制御線Ｓまたは制御線Ｂを、例えば当該スイッチデコーダＡＤＲに接続される垂直信号線３１のアドレスに対応するビット列に応じて接続する。これにより、各電圧Ａ０ＢおよびＡ０Ｓ、Ａ１ＢおよびＡ１Ｓ、Ａ２ＢおよびＡ２Ｓ、…、ＡＸＢおよびＡＸＳ、の設定によって、垂直信号線３１1〜３１mから特定の垂直信号線３１を指定することが可能となる。
（６−０−３．第４の実施形態に係る検査方法の例）
この第４の実施形態に係る構成において、垂直信号線３１1〜３１mのオープン検査およびショート検査を行う方法について、より具体的に説明する。
この第４の実施形態に係る構成において、垂直信号線３１1〜３１mのオープン検査およびショート検査を行う方法について、より具体的に説明する。
各垂直信号線３１1〜３１mに接続されたスイッチデコーダＡＤＲ1b〜ＡＤＲmbに含まれる各スイッチ素子ＡＤのゲートは、各制御線Ｂおよび制御線Ｓにより、それぞれ異なるアドレスの組み合わせが指定される。そのため、指定された組み合わせに従い特定の１本の垂直信号線３１に電極４７Ｂから電圧を印加することができる。
なお、この指定された垂直信号線３１が偶数番の特定の垂直信号線３１であれば、他の偶数番の垂直信号線３１は、フローティング状態であり、奇数番の垂直信号線３１は、０［Ｖ］が印加されている。例えば、電極４７Ｄに対して電圧ＶＳとして０［Ｖ］を印加し、制御端子４９Ａ1に３［Ｖ］、制御端子４９Ａ2に０［Ｖ］の電圧をそれぞれ設定する。
この状態で、端子４７Ａに例えば電圧ＶＢとして１［Ｖ］を印加し、端子４７Ｃの電圧ＶＭをモニタする。
検出部４５Ａｇの転送素子ＴＲ1〜ＴＲmは、並列接続されている。したがって、スイッチデコーダＡＤＲにおいて指定された垂直信号線３１にオープン（断線）が無ければ、端子４７Ｃで１［Ｖ］が検出される。一方、当該垂直信号線３１にオープン（断線）があれば、端子４７Ａの電圧ＶＳは、端子４７Ｃまで導通されず、端子４７Ｃの状態が不定となる。
このとき、スイッチデコーダＡＤＲにおいて指定された垂直信号線３１（偶数番の垂直信号線３１）と隣接する垂直信号線３１（奇数番の垂直信号線３１）は、電圧が０［Ｖ］に設定されていることになる。そのため、電極４７Ｂまたは電極４７Ｄの電流をモニタすることで、スイッチデコーダＡＤＲにより指定された垂直信号線３１のショート（短絡）の検査も可能となる。
上述した第１の実施形態や第３の実施形態では、垂直信号線３１1〜３１mについて、オープンあるいはショートの有無のみが検出可能であった。これに対して、この第４の実施形態では、アドレスを適宜スキャンして指定する垂直信号線３１を変更していくことで、オープンあるいはショートが発生した垂直信号線３１を特定することが可能となる。その結果、後に例えば不良原因を解析する際に、不良箇所の特定が容易になり、解析の効率化に寄与することができる。
なお、アドレスに相当する電圧Ａ０Ｂ／Ａ０Ｓ、Ａ１Ｂ／Ａ１Ｓ、Ａ２Ｂ／Ａ２Ｓ、…、ＡＸＢ／ＡＸＳの各組は、それぞれ基本的には相補な関係にあり、一方が０［Ｖ］であれば他方は３［Ｖ］を設定する。例えば、電圧Ａ０Ｂ／Ａ０Ｓの組では、電圧Ａ０Ｂを０［Ｖ］とした場合には、電圧Ａ０Ｓは、３［Ｖ］とする。
これに限らず、上述した組となる２つの電圧に同じ電圧（例えば３［Ｖ］）を設定することが可能である。例えば、電圧Ａ０Ｂ／Ａ０Ｓの組において、電圧Ａ０Ｂおよび電圧Ａ０Ｓをそれぞれ３［Ｖ］に設定する。この場合、例えば全てのアドレス（電圧Ａ０Ｂ／Ａ０Ｓ、Ａ１Ｂ／Ａ１Ｓ、Ａ２Ｂ／Ａ２Ｓ、…、ＡＸＢ／ＡＸＳ）を３［Ｖ］に設定すれば、図１３を用いて説明した第１の実施形態の第３の変形例と同様に、全ての偶数番の垂直信号線３１2、３１4、…、あるいは、全ての奇数番の垂直信号線３１1、３１3、…、に電圧を印加すること可能である。ただし、この場合には、検出部４５Ａｇの構成は、並列接続ではなく、第１の実施形態の第３の変形例と同様に、直列接続とされていると好ましい。
また、アドレスの印加電圧の設定によっては、電圧Ａ０Ｂで選ばれる垂直信号線３１のみ、また、電圧Ａ０Ｂと電圧Ａ１Ｓとで選ばれた垂直信号線３１のみに電圧印加することなども可能となる。
［７．第５の実施形態］
次に、本開示の第５の実施形態について説明する。第５の実施形態は、上述した第４の実施形態による、スイッチデコーダＡＤＲを用いて特定の垂直信号線３１を指定可能とする構成に対して、上述した第３の実施形態による、各垂直信号線３１に対して電圧を印加するバイアス回路として、１本の画素行に含まれる複数の画素２を用いる例を組み合わせた例である。
次に、本開示の第５の実施形態について説明する。第５の実施形態は、上述した第４の実施形態による、スイッチデコーダＡＤＲを用いて特定の垂直信号線３１を指定可能とする構成に対して、上述した第３の実施形態による、各垂直信号線３１に対して電圧を印加するバイアス回路として、１本の画素行に含まれる複数の画素２を用いる例を組み合わせた例である。
（７−０−１．第５の実施形態に係る第１半導体基板の構成例）
図２１Ａは、第５の実施形態に係る第１半導体基板の構成の例を示す図である。図２１Ａに示される第１半導体基板４１ｉにおいて、バイアス部４５Ｂｈは、画素アレイ部１１の第１行目（画素アレイ部１１の上端の行）に接続されるｍ個の画素２’を含む。なお、画素２’の構成は、図２を用いて説明した構成と同一の構成を適用できるので、ここでの説明を省略する。
図２１Ａは、第５の実施形態に係る第１半導体基板の構成の例を示す図である。図２１Ａに示される第１半導体基板４１ｉにおいて、バイアス部４５Ｂｈは、画素アレイ部１１の第１行目（画素アレイ部１１の上端の行）に接続されるｍ個の画素２’を含む。なお、画素２’の構成は、図２を用いて説明した構成と同一の構成を適用できるので、ここでの説明を省略する。
また、図２１Ａにおいて、検出部４５Ａｈは、垂直信号線３１1〜３１mそれぞれに対して１対１に設けられたスイッチデコーダＡＤＲ1a、ＡＤＲ2a、ＡＤＲ3a、…、ＡＤＲ(m-2)a、ＡＤＲ(m-1)a、ＡＤＲma、を含む。電圧ＶＳが印加される電極４７Ｄが各スイッチデコーダＡＤＲ1a〜ＡＤＲmaに共通に接続される。また、各スイッチデコーダＡＤＲ1a〜ＡＤＲmaに対して、電圧Ａ０Ｂ／Ａ０Ｓ、Ａ１Ｂ／Ａ１Ｓ、Ａ２Ｂ／Ａ２Ｓ、…、ＡＸＢ／ＡＸＳ、ＯＤＤ／ＥＶＥＮの各組が、アドレスとして入力される。
さらに、検出部４５Ａｈは、垂直信号線３１1〜３１mそれぞれに対して１対１に設けられた、並列接続される転送素子ＴＲ1、ＴＲ2、ＴＲ3、…、ＴＲ(m-2)、ＴＲ(m-1)、ＴＲmを含む検出回路５００を有する。
検査のための電圧ＶＢを設定するための端子４７Ａが各転送素子ＴＲ1〜ＴＲmのドレインに共通に接続される。また、モニタする電圧ＶＭを取り出すための端子４７Ｃが、各転送素子ＴＲ1〜ＴＲmのソースに共通に接続される。
図２１Ｂは、第５の実施形態に係るスイッチデコーダＡＤＲ1aの一例の構成を示す回路図である。なお、スイッチデコーダＡＤＲ1a〜ＡＤＲmaは、同一の構成であるので、ここでは、スイッチデコーダＡＤＲ1aを例にとって説明する。
図２１Ｂに示すように、スイッチデコーダＡＤＲ１ａは、図１９Ｂを用いて説名したスイッチデコーダＡＤＲ１ｂと同様の構成を有し、それぞれＮＭＯＳトランジスタであり、直列接続される複数のスイッチ素子ＡＤ11、ＡＤ12、ＡＤ13、ＡＤ14、…、ＡＤX1を含む。スイッチ素子ＡＤ11のドレインが垂直信号線３１1に接続される。
これらのうち、スイッチ素子ＡＤ11は、垂直信号線３１1〜３１mの奇数番および偶数番毎に纏めてオープン検査またはショート検査を設定するためものもので、電圧Ｏ＿ｅｖｅｎ／Ｓ＿ｏｄｄがゲートに印加される。スイッチ素子ＡＤ12〜ＡＤ1Xは、垂直信号線３１1〜３１mを個別に指定するためのもので、それぞれ、電圧Ａ０Ｂ／Ａ０Ｓ、Ａ１Ｂ／Ａ１Ｓ、Ａ２Ｂ／Ａ２Ｓ、…、ＡＸＢ／ＡＸＳが印加される。スイッチ素子ＡＤ11〜ＡＤ1Xの全てがオン状態（導通状態）になった場合に、電極４８Ｂの電圧が垂直信号線３１1に印加される。
スイッチデコーダＡＤＲ1aは、さらに、スイッチ素子ＥＯと、スイッチ素子ＳＯとを含む。スイッチ素子ＥＯは、ドレインが垂直信号線３１1に接続され、ソースが電極４７Ｄに接続され（図示しない）、電圧ＶＳが印加される。スイッチ素子ＥＯのゲートには、偶数番および奇数番毎に纏めて指定するための電圧ＥＶＥＮ／ＯＤＤが印加される。
さらにまた、スイッチデコーダＡＤＲ１ａには、スイッチ素子ＡＤ1Xのソースに、ＮＭＯＳトランジスタであるショート検出素子ＳＯのソースが接続される。ショート検出素子ＳＯのドレインには、電極４７Ｄが接続され、電圧ＶＳが印加される。ショート検出素子ＳＯのゲートには、ショート検査およびオープン検査の何れかを設定するための電圧ＳＨＯＲＴ／ＯＰＥＮが印加される。
なお、図２１Ｂの例では、スイッチデコーダＡＤＲ1aに、転送素子ＴＲ1を含めて示している。転送素子ＴＲ1のゲートが、スイッチ素子ＡＤ1Xのソースと、ショート検出素子ＳＯのソースとが接続される接続点に接続される。転送素子ＴＲ1のドレインは、端子４７Ａに接続されて電圧ＶＢが印加される。また、図示は省略するが、転送素子ＴＲ1のソースは、端子４７Ｃに接続される。
なお、図２１Ａにおいて、各制御線３２１〜３２ｎの検査を行うための検出部４６Ａおよびバイアス部４６Ｂの構成は、上述した第２の実施形態により説明した構成をそのまま適用できる。
また、図２１Ａの例では、バイアス部４５Ｂｈが画素アレイ部１１の第１行目に接続されるｍ個の画素２’により構成されるように示しているが、これはこの例に限定されない。図１８を用いて説明した第３の実施形態の他の例と同様に、バイアス部４５Ｂｈを画素アレイ部１１に含まれる各行のうち任意の行に構成することが可能である。例えば、図２２に第１半導体基板４１ｉ’として示されるように、画素アレイ部１１に含まれる第１行目〜第ｎ行目の画素行のうち、ｋ行目（１＜ｋ＜ｎ）の画素行に含まれる複数の画素２’により、バイアス部４５Ｂｈ’を構成することができる。
このように、バイアス部４５Ｂｈ’の位置を変えることで、オープン箇所をより詳細に特定することが可能となる。例えば、画素アレイ部１１の第１行目をバイアス部４５Ｂｈとした際にオープンを検出した後に、中間部の第ｋ行目のバイアス部４５Ｂｈ’により、再度オープン検査を行う。このバイアス部４５Ｂｈによるオープン検査によりオープンが検出されなければ、第ｋ行目と第１行目との間に不良個所が存在し、オープンが検出された場合には、第ｋ行目と第ｎ行目との間に不良箇所が存在すると特定できる。これは、図１８を用いて説明した第３の実施形態の他の例による構成でも同様である。
（７−０−２．第５の実施形態に係る検査方法の例）
この第５の実施形態に係る構成において、垂直信号線３１1〜３１mについて、オープン検査およびショート検査を行う方法について説明する。
この第５の実施形態に係る構成において、垂直信号線３１1〜３１mについて、オープン検査およびショート検査を行う方法について説明する。
（７−０−２−１．第５の実施形態に係るオープン検査の例）
先ず、図２３Ａおよび図２３Ｂを用いて、オープン検査を行う例について説明する。図２３Ａは、第５の実施形態に係る構成においてオープン検査を行う場合のスイッチデコーダＡＤＲの設定の例を示す図である。また、図２３Ｂは、オープン検査の際の垂直信号線の状態を模式的に示す図である。オープン検査は、垂直信号線３１1〜３１mのうち、ハイレベルの電圧を印加する垂直信号線３１を選択して行われる。
先ず、図２３Ａおよび図２３Ｂを用いて、オープン検査を行う例について説明する。図２３Ａは、第５の実施形態に係る構成においてオープン検査を行う場合のスイッチデコーダＡＤＲの設定の例を示す図である。また、図２３Ｂは、オープン検査の際の垂直信号線の状態を模式的に示す図である。オープン検査は、垂直信号線３１1〜３１mのうち、ハイレベルの電圧を印加する垂直信号線３１を選択して行われる。
一例として、奇数番の垂直信号線３１1、３１3、…のオープン検査を行う場合、奇数番の垂直信号線３１1、３１3、…は、バイアス部４５Ｂｈの画素２’を通じてハイレベルに設定されている。
例えば、ハイレベルが印加されない非印加列（この例では偶数番の垂直信号線３１2、３１4、…）のスイッチデコーダＡＤＲにおいて、スイッチ素子ＥＯのゲートがハイレベルとされ、０［Ｖ］の電圧ＶＳが当該非印加列に印加され、非印加列が０［Ｖ］にリセットされる。また、ショート検出素子ＳＯのゲートがローレベルとされ、オフ状態とされる。これにより、当該スイッチデコーダＡＤＲに接続される転送素子ＴＲのゲートには、当該スイッチデコーダＡＤＲによりアドレスが指定された垂直信号線３１からの電圧が印加される。
各スイッチデコーダＡＤＲ1a〜ＡＤＲmaにおけるアドレスの組み合わせで、特定の垂直信号線３１が選択的に転送素子ＴＲに接続される。この場合、奇数番の垂直信号線３１1、３１3、…の何れかが指定されるよう、アドレスを指定する。また、オープン検査を行うこの例では、印加列に対応するスイッチデコーダＡＤＲにおいて、電圧Ｏ＿ｅｖｅｎ／Ｓ＿ｏｄｄがハイレベルとされる。スイッチデコーダＡＤＲにより指定されないアドレスに対応する各転送素子ＴＲのゲートには、ローレベルが印加され、当該各転送素子ＴＲは、オフ状態とされる。
この状態で、端子４７Ａに電圧ＶＢとして例えば１［Ｖ］を印加し、端子４７Ｃの電圧ＶＭをモニタする。検出部４５Ａｈにおいて、各転送素子ＴＲ1〜ＴＲmは、並列接続されているので、選択された垂直信号線３１にオープン（断線）が無ければ、端子４７Ｃの電圧ＶＭとして１［Ｖ］が検出される。選択された垂直信号線３１にオープン箇所が存在する場合には、端子４７Ａの電圧ＶＢは導通されず、端子４７Ｃの電圧ＶＭが不定となる。
図２３Ｂの例では、検出部Ａｈにおいて、スイッチデコーダＡＤＲ3aにより垂直信号線３１3が選択されている。垂直信号線３１３にオープン箇所が無ければ、図中に経路Ａとして太線で示されるように、画素２’を通じて垂直信号線３１3に印加されたハイレベルの電圧が、垂直信号線３１3を選択するようにアドレスが指定されたスイッチデコーダＡＤＲ3aを介して、転送素子ＴＲ3のゲートに印加される。これにより転送素子ＴＲ3がオン状態となり、端子４７Ａに電圧ＶＢとして印加された１［Ｖ］が、転送素子ＴＲ3のドレインおよびソースを介して端子４７Ｃに電圧ＶＭとして現れる。
（７−０−２−２．第５の実施形態に係るショート検査の例）
なお、図２１Ａの構成を用いて、ショート検査を行うことも可能である。例えば、第１の実施形態の第１の変形例でも説明したように、垂直信号線３１1〜３１mのうち、隣接する垂直信号線３１間の電位設定を異ならせる。そして、検出部４５Ａｈにおいて、電極４７Ｄの電流をモニタすることで、スイッチデコーダＡＤＲによりアドレス指定した垂直信号線３１に対するショートの検査が可能となる。この場合のスイッチデコーダＡＤＲの設定の例を図２４に示す。これに限らず、端子４７Ｃの電圧ＶＭをモニタすることでも、隣接する垂直信号線３１間でのショート検査が可能である。この場合のスイッチデコーダＡＤＲの設定の例を図２５に示す。
なお、図２１Ａの構成を用いて、ショート検査を行うことも可能である。例えば、第１の実施形態の第１の変形例でも説明したように、垂直信号線３１1〜３１mのうち、隣接する垂直信号線３１間の電位設定を異ならせる。そして、検出部４５Ａｈにおいて、電極４７Ｄの電流をモニタすることで、スイッチデコーダＡＤＲによりアドレス指定した垂直信号線３１に対するショートの検査が可能となる。この場合のスイッチデコーダＡＤＲの設定の例を図２４に示す。これに限らず、端子４７Ｃの電圧ＶＭをモニタすることでも、隣接する垂直信号線３１間でのショート検査が可能である。この場合のスイッチデコーダＡＤＲの設定の例を図２５に示す。
第５の実施形態に係る構成において、アドレスを適宜スキャンして検査対象の垂直信号線３１を変更していくことで、オープンあるいはショートが発生する垂直信号線３１を特定することが可能となる。これにより、例えば後に不良原因を解析する際の不良箇所の特定が容易となり、解析の効率化に寄与することができる。
［８．第６の実施形態］
次に、本開示の第６の実施形態について説明する。第６の実施形態は、上述した各実施形態および各変形例に適用可能なもので、当該各実施形態および各変形例によるバイアス部４５Ｂ（バイアス部４５Ｂａ〜４５Ｂｈ）および４６Ｂおける印加電圧の範囲を最大化するための構成および構造の例である。なお、以下では、バイアス部４５Ｂ（バイアス部４５Ｂａ〜４５Ｂｈ）および４６Ｂを、検知対象に電圧を印加する回路という点を考慮し、印加回路であるとして説明を行う。
次に、本開示の第６の実施形態について説明する。第６の実施形態は、上述した各実施形態および各変形例に適用可能なもので、当該各実施形態および各変形例によるバイアス部４５Ｂ（バイアス部４５Ｂａ〜４５Ｂｈ）および４６Ｂおける印加電圧の範囲を最大化するための構成および構造の例である。なお、以下では、バイアス部４５Ｂ（バイアス部４５Ｂａ〜４５Ｂｈ）および４６Ｂを、検知対象に電圧を印加する回路という点を考慮し、印加回路であるとして説明を行う。
（８−１．既存技術について）
図２６Ａおよび図２６Ｂは、既存技術による印加回路６６０の例を示す回路図である。図２６Ａを例に取ると、印加回路６６０は、それぞれＮＭＯＳトランジスタであるトランジスタ６６１1および６６１2を含む。トランジスタ６６１1は、ドレインが入力端子６６３に接続され、ソースがトランジスタ６６１2のドレインに接続される。トランジスタ６６１2のソースは、画素配線７１０により検知対象に接続される。トランジスタ６６１1および６６１2のゲートには、制御端子６６２1および６６２2がそれぞれ接続される。各制御端子６６２1および６６２2のゲートに対してハイレベルの電圧を印加することでトランジスタ６６１1および６６１2がそれぞれオン状態となり、入力端子６６３に入力された電圧が画素配線７１０に印加される。
図２６Ａおよび図２６Ｂは、既存技術による印加回路６６０の例を示す回路図である。図２６Ａを例に取ると、印加回路６６０は、それぞれＮＭＯＳトランジスタであるトランジスタ６６１1および６６１2を含む。トランジスタ６６１1は、ドレインが入力端子６６３に接続され、ソースがトランジスタ６６１2のドレインに接続される。トランジスタ６６１2のソースは、画素配線７１０により検知対象に接続される。トランジスタ６６１1および６６１2のゲートには、制御端子６６２1および６６２2がそれぞれ接続される。各制御端子６６２1および６６２2のゲートに対してハイレベルの電圧を印加することでトランジスタ６６１1および６６１2がそれぞれオン状態となり、入力端子６６３に入力された電圧が画素配線７１０に印加される。
なお、画素配線７１０は、例えば上述の垂直信号線３１、あるいは、制御線３２に対応する。また、図２６Ａの例では、２個のトランジスタ６６１1および６６１2がドレイン−ソースの方向に直列接続することで、回路の耐圧性能を向上させている。
ここで、トランジスタ６６１1および６６１2のバックゲートに対して印加されるウェル（Ｗｅｌｌ）電位６６４は、一般的には、回路内で使用する最低電位と同電位を設定する。これは、このような設定にしないと、ソース・ウェル間もしくはドレイン・ウェル間に順方向電流が流れてしまうことになるためである。例えば、画素配線７１０に−１．２［Ｖ］まで印加する想定の場合、図２６Ａに示すように、トランジスタ６６１1および６６１2のバックゲートに対して印加されるウェル電位６６４を−１．２［Ｖ］に設定することになる。
トランジスタ６６１1および６６１2の耐圧の観点で、ゲート・ウェル間、ゲート・ドレイン間に加わる電圧が電圧Ｖｄｄ（＝４．５Ｖ）を超えないように設定する場合、図２６Ｂに示すように、印加回路６６０のゲート電位（制御端子６６２1および６６２2に印加される電位）は、最大で３．３［Ｖ］までに制約される。ＮＭＯＳトランジスタにおける、ドレイン−ソース間の閾値電圧Ｖｔｈ分の電圧降下（Ｖｔｈ落ち）を考慮すると、画素配線７１０には、最大で２．６［Ｖ］程度の電圧しか印加することができない。したがって、画素配線７１０に対して印加可能な印加電圧の範囲は、−１．２［Ｖ］〜２．６［Ｖ］となる。
このように、図２６Ａおよび図２６Ｂの例では、電圧Ｖｄｄが４．５［Ｖ］であるのに、画素配線７１０に対して最大で２．６［Ｖ］しか印加できないことになる。画素配線７１０に対する印加電圧の範囲が小さいと、検査の際の回路動作レンジに制約が生まれ、十分な検査ができなくなるおそれがある。
（８−２．第６の実施形態に係る構成）
次に、図２７Ａ、図２７Ｂおよび図２７Ｃを用いて、第６の実施形態について説明する。図２７Ａは、第６の実施形態に係る印加回路の例を示す回路図である。図２７Ａに示される印加回路６００は、図２６Ａを用いて説明した印加回路６６０と同様に、それぞれＮＭＯＳトランジスタであり、ドレイン−ソースの方向に直列接続された２つのトランジスタ６１０1および６１０2を含む。
次に、図２７Ａ、図２７Ｂおよび図２７Ｃを用いて、第６の実施形態について説明する。図２７Ａは、第６の実施形態に係る印加回路の例を示す回路図である。図２７Ａに示される印加回路６００は、図２６Ａを用いて説明した印加回路６６０と同様に、それぞれＮＭＯＳトランジスタであり、ドレイン−ソースの方向に直列接続された２つのトランジスタ６１０1および６１０2を含む。
トランジスタ６１０1は、ドレインが入力端子６２１に接続され、ソースがトランジスタ６１０2のドレインに接続される。トランジスタ６１０2のソースは、配線７１０により検知対象に接続される。トランジスタ６１０1および６１０2のゲートには、制御端子６２０1および６２０2がそれぞれ接続される。
ここで、図２７Ａの構成では、トランジスタ６１０1および６１０2のウェルに直接的に接続されるウェル端子６３０が設けられ、トランジスタ６１０1および６１０2それぞれのバックゲートに対して、ウェル端子６３０に入力した電圧を印加可能とされている。これにより、入力端子６２１に入力される入力電圧に対してウェル電位を追従させることが可能となり、入力端子６２１、ならびに、制御端子６２０1および６２０2に対して、トランジスタ６１０1および６１０2の耐圧の最大電圧である電圧Ｖｄｄ（＝４．５０［Ｖ］）までの電圧の印加が可能となる。
図２７Ａの例では、入力端子６２１およびウェル端子６３０と、制御端子６２０1および６２０2と、に対して、それぞれ電圧Ｖｄｄと同一電圧の電圧４．５０［Ｖ］を入力している。この場合、Ｖｔｈ落ちを含めて、画素配線７１０に対して４．００［Ｖ］までの電圧を印加することが可能となる。
さらに、第６の実施形態では、電圧を印加する画素配線７１０が隣接する複数の印加回路６００がそれぞれ形成されるウェルを電気的に独立させる。この第６の実施形態に係る構成について、図２７Ｂおよび図２７Ｃを用いて説明する。なお、図２７Ｂおよび図２７Ｃでは、第１半導体基板４１上の構成において、第６の実施形態に関わりの深い部分のみを抽出して概略的に示し、他の部分は省略している。
図２７Ｂは、第６の実施形態に係る第１半導体基板４１に形成される回路を概略的に示す回路図である。図２７Ｂおいて、印加部６７０ａは、例えば上述したバイアス部４５Ｂあるいはバイアス部４６Ｂに対応し、複数の印加回路６００ａ、６００ｂおよび６００ｃを含む。
印加回路６００ａ、６００ｂおよび６００ｃは、それぞれ図２７Ａに示した印加回路６００と同一の構成を有している。すなわち、印加回路６００ａは、ソース−ドレイン方向に直列接続されたトランジスタ６１０ａ1および６１０ａ2を含み、トランジスタ６１０ａ1のドレインに入力端子６２１ａが接続され、各ゲートに制御端子６２０ａ1および６２０ａ2がそれぞれ接続される。また、トランジスタ６１０ａ1および６１０ａ2それぞれのバックゲートに対して、ウェル端子６３０ａに入力した電圧を印加可能とされている。
印加回路６００ｂも同様に、ソース−ドレイン方向に直列接続されたトランジスタ６１０ｂ1および６１０ｂ2を含み、各トランジスタ６１０ｂ1および６１０ｂ2のゲートには、制御端子６２０ｂ1および６２０ｂ2がそれぞれ接続され、トランジスタ６１０ｂ1のドレインには入力端子６２１ｂが接続され、トランジスタ６１０ｂ2のソースには画素配線７１０ｂが接続される。また、トランジスタ６１０ｂ1および６１０ｂ2それぞれのバックゲートに対して、ウェル端子６３０ｂに入力した電圧を印加可能とされている。
印加回路６００ｃも同様に、ソース−ドレイン方向に直列接続され、それぞれのゲートに制御端子６２０ｃ1および６２０ｂ2が接続されたトランジスタ６１０ｃ1および６１０ｃ2を含む。トランジスタ６１０ｃ1のドレインには入力端子６２１ｃが接続され、トランジスタ６１０ｃ2のソースには画素配線７１０ｃが接続される。また、トランジスタ６１０ｃ1および６１０ｃ2それぞれのバックゲートに対して、ウェル端子６３０ｃに入力した電圧を印加可能とされている。
各印加回路６００ａ、６００ｂおよび６００ｃは、それぞれトランジスタ６１０ａ2、６１０ｂ2および６１０ｃ2のソースから各画素配線７１０ａ、７１０ｂおよび７１０ｃに対して電圧を印加する。
画素回路部７００は、例えば上述の画素アレイ部１１に対応し、画素配線７１０ａに接続される複数の画素トランジスタ７２０ａと、画素配線７１０ｂに接続される複数の画素トランジスタ７２０ｂと、画素配線７１０ｃに接続される複数の画素トランジスタおよび７２０ｃと、を含む。各画素トランジスタ７２０ａ、７２０ｂおよび７２０ｃは、各バックゲートに対して、ウェル端子７３０に入力された電圧を印加可能とされている。
なお、画素トランジスタ７２０ａ、７２０ｂおよび７２０ｃは、それぞれ例えば図２に示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５のうちの何れかでも良いし、画素２が図２と異なる構成の場合の各トランジスタのうち何れかであってもよい。これに限らず、各画素配線７１０ａ、７１０ｂおよび７１０ｃが画素回路部７００に含まれる各画素トランジスタ７２０ａ、７２０ｂおよび７２０ｃに接続されない構成でもよい。
各画素配線７１０ａ、７１０ｂおよび７１０ｃは、それぞれ画素回路部７００を介して検知回路部８００に接続される。検知回路部８００は、例えば上述した検出部４５Ａあるいは検出部４６Ａに対応する。
図２７Ｂの例では、説明のため、検知回路部８００が各画素配線７１０ａ、７１０ｂおよび７１０ｃにそれぞれ対応するトランジスタ８１０ａ、８１０ｂおよび８１０ｃを含むように示されているが、これは説明のための概略的な図であり、実際には、第５の実施形態までで説明した各検出回路と同等の構成とされる。検知回路部８００が含む各トランジスタ８１０ａ、８１０ｂおよび８１０ｃは、各バックゲートに対して、ウェル端子７２０に入力された電圧を印加可能とされている。
このような構成において、トランジスタ６１０ａ1および６１０ａ2は、検査時に各画素配線７１０ａに電圧を印加するためのトランジスタである。それぞれ、制御端子６２０ａ1および６２０ａ2に印加する電圧に応じて制御されて、入力端子６２１ａ入力される電圧を、画素配線７１０ａに印加する。
検査時に各画素配線７１０ｂおよび７１０ｃに電圧を印加するためのトランジスタ６１０ｂ1および６１０ｂ2、ならびに、トランジスタ６１０ｃ1および６１０ｃ2についても同様である。トランジスタ６１０ｂ1および６１０ｂ2、ならびに、トランジスタ６１０ｃ1および６１０ｃ2は、それぞれ、制御端子６２０ｂ1および６２０ｂ2、ならびに、制御端子６２０ｃ1および６２０ｃ2に印加する電圧に応じて制御されて、入力端子６２１ｂおよび６２１ｃに入力される電圧を、各画素配線７１０ｂおよび７１０ｃに印加する。
以上のように各画素配線７１０ａ、７１０ｂおよび７１０ｃに印加された電圧を用いて、各画素配線７１０ａ、７１０ｂおよび７１０ｃにおいて不良が発生しているか否かを、検知回路部８００により検知する。
図２７Ｃは、第６の実施形態に係る第１半導体基板４１の一例の平面図を概略的に示す図である。なお、図２７Ｃでは、図２７Ｂの印加回路６００ａに含まれる２つのトランジスタ６１０ａ1および６１０ａ2が纏めてトランジスタ６１０ａとして示されている。印加回路６００ｂおよび６００ｃについても同様に、トランジスタ６１０ｂ1および６１０ｂ2が纏めてトランジスタ６１０ｂとして、トランジスタ６１０ｃ1および６１０ｃ2が纏めてトランジスタ６１０ｃとして、それぞれ示されている。
図２７Ｃにおいて、印加回路６００ａは、ウェル６０１ａ上に形成されるトランジスタ６１０ａを含む。トランジスタ６１０ａは、ゲート６１１ａに制御端子６２０ａが接続され、ドレイン６１２ａに接続部６１３ａを介して入力端子６２１ａが接続され、ソース６１２ｃに接続部６１３ｃを介して画素配線７１０ａが接続される。また、ウェル６０１ａに対して、接続部６１７ａを介してウェル端子６３０ａが接続される。
印加回路６００ｂおよび６００ｃについても同様に、印加回路６００ｂおよび６００ｃは、それぞれウェル６０１ｂおよび６０１ｃ上に形成されるトランジスタ６１０ｂおよび６１０ｃを含む。トランジスタ６１０ｂは、ゲートに制御端子６２０ｂが接続され、ドレインに入力端子６２１ｂが接続され、ソースに画素配線７１０ｂが接続される。また、ウェル６０１ｂに対して、接続部６１７ｂを介してウェル端子６３０ｂが接続される。トランジスタ６１０ｃは、ゲートに制御端子６２０ｃが接続され、ドレインに入力端子６２１ｃが接続され、ソースに画素配線７１０ｃが接続される。また、ウェル６０１ｃに対して、接続部６１７ｃを介してウェル端子６３０ｃが接続される。
ここで、印加回路６００ａが形成されるウェル６０１ａと、印加回路６００ｂが形成されるウェル６０１ｂと、印加回路６００ｃが形成されるウェル６０１ｃと、がそれぞれ電気的に分離されている。すなわち、電圧を印加する画素配線が隣接する各印加回路が形成される各ウェルを、分離する。
さらに、各ウェル６０１ａ、６０１ｂおよび６０１ｃと、画素配線７１０ａ、７１０ｂおよび７１０ｃを介して電圧が印加される、画素回路部７００における各画素トランジスタ７２０ａ、７２０ｂおよび７２０ｃが形成されるウェル７０１とが電気的に分離されている。ウェル７０１は、接続部７３１を介して、ウェル端子７３０からウェル電位の電圧が印加される。
トランジスタ６１０ａのウェル電位は、印加回路６００ａのウェル端子６３０ａからバイアス（印加）されており、印加回路６００ａにより電圧が印加される画素トランジスタ７２０ａのウェル電位は、画素回路部７００が形成されるウェル７０１上のウェル端子７３１からバイアスされており、異なる電位でバイアス可能となっている。同様に、印加回路６００ａに順次に隣接される印加回路６００ｂおよび６００ｃも、形成されるウェル６０１ｂおよび６０１ｃが電気的に分離されているため、各ウェル電位も、各々異なる電位でバイアス可能となっている。
これにより、例えば画素配線７１０ａに高い電圧を印加したいときに、入力端子６２１ａの電位を上げるのに合わせて、ウェル端子６３０ａや制御端子６２０ａの電位も上げることで、トランジスタ６１０ａの耐圧を守りながら、電圧ＶｄｄからＶｔｈ落ちを考慮した範囲内で、高電圧を画素配線７１０ａに印加することができる。
さらに、画素配線７１０ａと隣接する画素配線７１０ｂに対して、画素配線７１０ａに対する高電圧の印加と同時に画素配線７１０ａより低い電圧を印加したい場合、入力端子６２１ｂに入力する電圧の電位を下げるのに合わせて、ウェル端子６３０ａや制御端子６２０ｂの電位も下げる。このようにすることで、例えば負電圧の範囲まで画素配線７１０ｂに電圧を印加した場合であっても、ウェル６０１ｂに順方向電流が流れないように制御することが可能となる。
図２７Ｃの例では、さらに、検知回路部８００が形成されるウェル８０１が、ウェル６０１ａ、６０１ｂおよび６０１ｃ、ならびに、ウェル７０１と電気的に分離され、ウェル８０１に対して、ウェル端子８２０から接続部８２１を介して電圧を印加することが可能とされている。すなわち、検知回路部８００に含まれる各トランジスタ８１０ａ、８１０ｂおよび８１０ｃのウェル電位も、画素回路部７００、ならびに、各印加回路６００ａ、６００ｂおよび６００ｃとは独立して、ウェル端子８２０からバイアスすることが可能とされている。そのため、検知回路部８００における動作の都合上（例えば耐圧の観点や動作点、動作レンジに有利など）、ウェル電位を変更した方が好ましい場合には、画素回路部７００、ならびに、各印加回路６００ａ、６００ｂおよび６００ｃと独立して変更し、最適化することも可能である。
（８−３．第６の実施形態の第１の変形例）
次に、第６の実施形態の第１の変形例について説明する。図２８Ａは、第６の実施形態の第１の変形例に係る印加回路の例を示す回路図である。
次に、第６の実施形態の第１の変形例について説明する。図２８Ａは、第６の実施形態の第１の変形例に係る印加回路の例を示す回路図である。
図２８Ａに示される印加回路６８０は、図２７Ａを用いて説明した印加回路６００に対して、入力端子６２１をトランジスタ６１０1のドレインに接続すると共に、各トランジスタ６１０1および６１０2のバックゲートに接続している。より具体的には、後述するように、入力端子６２１が、各トランジスタ６１０1および６１０2が形成されるウェルに直接的に接続される。
これにより、各トランジスタ６１０1および６１０2のバックゲートに印加される電圧の電位は、入力端子６２１に入力される電圧の電位と同電位となる。そのため、入力端子６２１に入力される入力電圧に対してウェル電位を追従させることが可能となり、入力端子６２１、ならびに、制御端子６２０1および６２０2に対して、トランジスタ６１０1および６１０2の耐圧の最大電圧である電圧Ｖｄｄ（＝４．５０［Ｖ］）までの電圧の印加が可能となる。
図２８Ａの例では、入力端子６２１と、制御端子６２０1および６２０2と、に対して、それぞれ電圧Ｖｄｄと同一電圧の電圧４．５０［Ｖ］を入力している。この場合、上述した図２７Ａの場合と同様に、Ｖｔｈ落ちを含めて、画素配線７１０に対して４．００［Ｖ］までの電圧を印加することが可能となる。
この第６の実施形態の第１の変形例に係る構成について、図２８Ｂおよび図２８Ｃを用いて説明する。なお、図２８Ｂおよび図２８Ｃでは、第１半導体基板４１上の構成において、第６の実施形態の第１の変形例に関わりの深い部分のみを抽出して概略的に示し、他の部分は省略している。
図２８Ｂは、第６の実施形態の第１の変形例に係る第１半導体基板４１に形成される回路を概略的に示す回路図である。図２８Ｂにおいて、印加部６７０ｂは、図２７Ｂに示した印加部６７０ａと同様に、複数の印加回路６８０ａ、６８０ｂおよび６８０ｃを含む。印加回路６８０ｂは、入力端子６２１ｂがトランジスタ６１０ｂ1のドレインに接続されると共に、各トランジスタ６１０ｂ1および６１０ｂ2のバックゲートに接続される。印加回路６８０ｃも同様に、入力端子６２１ｃがトランジスタ６１０ｃ1のドレインに接続されると共に、各トランジスタ６１０ｃ1および６１０ｃ2のバックゲートに接続される。それ以外の構成は、上述した図２７Ｂと共通なので、ここでの説明を省略する。
図２８Ｃは、第６の実施形態の第１の変形例に係る第１半導体基板４１の一例の平面図を概略的に示す。なお、図２８Ｃでは、上述した図２７Ｃと同様に、図２７Ｃの印加回路６８０ａに含まれる２つのトランジスタ６１０ａ1および６１０ａ2が纏めてトランジスタ６１０ａとして示されている。印加回路６８０ｂおよび６８０ｃについても同様に、トランジスタ６１０ｂ1および６１０ｂ2が纏めてトランジスタ６１０ｂとして、トランジスタ６１０ｃ1および６１０ｃ2が纏めてトランジスタ６１０ｃとして、それぞれ示されている。
図２８Ｃにおいて、印加回路６８０ａは、ウェル６０１ａ上に形成されるトランジスタ６１０ａを含み、入力端子６２１ａがトランジスタ６１０ａのドレインに接続されると共に、接続部６１７ａを介してウェル６０１ａに接続される。
印加回路６８０ｂおよび６８０ｃについても同様に、印加回路６８０ｂおよび６８０ｃは、それぞれ、ウェル６０１ｂおよび６０１ｃ上に形成されるトランジスタ６１０ｂおよび６１０ｃを含む。トランジスタ６１０ｂは、ゲートに制御端子６２０ｂが、ドレインに入力端子６２１ｂが、ソース画素配線７１０ｂが、それぞれ接続される。また、入力端子６２１ｂは、接続部６１７ｂを介してウェル６０１ｂに接続される。同様に、トランジスタ６１０ｃは、ゲートに制御端子６２０ｃが、ドレインに入力端子６２１ｃが、ソース画素配線７１０ｃが、それぞれ接続される。また、入力端子６２１ｃは、接続部６１７ｃを介してウェル６０１ｃに接続される。
このような構成とすることで、各印加回路６８０ａ、６８０ｂおよび６８０ｃでは、別途にウェル電位をバイアスすること無く、各入力端子６２１ａ、６２１ｂおよび６２１ｃに入力される電圧に応じてウェル電位がバイアスされることになる。したがって、この第６の実施形態の第１の変形例にかかる構成でも、各トランジスタ６１０ａ、６１０ｂおよび６１０ｃの耐圧を守りながら、各画素配線７１０ａ、７１０ｂおよび７１０ｃに対して、電圧ＶｄｄからＶｔｈ落ちを考慮した範囲内で、高電圧を印加させることが可能である。
なお、上述した第６の実施形態では、各ウェル６０１ａ、６０１ｂおよび６０１ｃに電圧を印加させるためのバイアス線をそれぞれ独立して配線すると、ラッチアップが発生してしまうおそれがあった。そのため、例えばトランジスタ６１０ａからウェル端子６３０ｃまでの配線長を短くするなどの、レイアウトにおける配慮が必要であった。これに対して、この第６の実施形態の第１の変形例では、ウェル端子６３０ａを用いないため、そのような配慮が不要となる。例えばトランジスタ６１０ａの直近でウェル６０１ａと、ソースおよびドレインと、を接続することが考えられる。
なお、上述した第６の実施形態では、入力電圧とウェル電圧とをそれぞれ独立して設定できるため、設定の自由度が高いという利点がある。これに対して、第６の実施形態の第１の変形例では、入力電圧に応じて自動的にウェル電圧が決定されてしまうため、細かい最適化を行うことが難しい。そのため、第６の実施形態の構成と、第６の実施形態の第１の変形レの構成との何れを採用するのかは、検査の目的や仕様等に応じて適宜、選択することが好ましい。
（８−４．第６の実施形態の第２の変形例）
次に、第６の実施形態の第２の変形例について説明する。図２９は、第６の実施形態の第２の変形例に係る第１半導体基板４１の一例の平面図を概略的に示す図である。第６の実施形態の第２の変形例に係る第１半導体基板４１に形成される回路は、図２８Ｂを用いて説明した回路をそのまま適用できるので、ここでの説明を省略する。また、図２９において、各印加回路６８０ａ、６８０ｂおよび６８０ｃの記載は、上述した図２８Ｃと共通に、適宜、構成を省略している。
次に、第６の実施形態の第２の変形例について説明する。図２９は、第６の実施形態の第２の変形例に係る第１半導体基板４１の一例の平面図を概略的に示す図である。第６の実施形態の第２の変形例に係る第１半導体基板４１に形成される回路は、図２８Ｂを用いて説明した回路をそのまま適用できるので、ここでの説明を省略する。また、図２９において、各印加回路６８０ａ、６８０ｂおよび６８０ｃの記載は、上述した図２８Ｃと共通に、適宜、構成を省略している。
上述した第６の実施形態およびその第１の変形例では、画素回路部７００が形成されるウェル７０１と、検知回路部８００が形成されるウェル８０１と、を分離し、これらウェル７０１および８０１に対し、それぞれ異なるウェル電圧を設定可能とされていた。これに対して、第６の実施形態の第２の変形例では、画素回路部７００と、検知回路部８００とを共通のウェル７０２上に形成する。
すなわち、検査の駆動方法や、検知回路部８００の構成によっては、検知回路部８００のウェル電位を独立して変える必要が無い場合がある。その場合は、図２９に示すように、検知回路部８００のウェルと画素回路部７００のウェルとを同一のウェル７０２とすることが可能である。
なお、図２９の例では、印加回路として第６の実施形態の第１の変形例に係る印加回路６８０を適用しているが、これはこの例に限らず、印加回路として第６の実施形態に係る印加回路６００を適用させてもよい。
（８−５．第６の実施形態の第３の変形例）
次に、第６の実施形態の第３の変形例について説明する。図３０は、第６の実施形態の第３の変形例に係る第１半導体基板４１の一例の平面図を概略的に示す図である。第６の実施形態の第３の変形例に係る第１半導体基板４１に形成される回路は、図２７Ｂを用いて説明した回路をそのまま適用できるので、ここでの説明を省略する。また、図３０において、各印加回路６８０ａ、６８０ｂおよび６８０ｃの記載は、上述した図２７Ｃと共通に、適宜、構成を省略している。
次に、第６の実施形態の第３の変形例について説明する。図３０は、第６の実施形態の第３の変形例に係る第１半導体基板４１の一例の平面図を概略的に示す図である。第６の実施形態の第３の変形例に係る第１半導体基板４１に形成される回路は、図２７Ｂを用いて説明した回路をそのまま適用できるので、ここでの説明を省略する。また、図３０において、各印加回路６８０ａ、６８０ｂおよび６８０ｃの記載は、上述した図２７Ｃと共通に、適宜、構成を省略している。
上述した第６の実施形態では、各印加回路６００ａ、６００ｂおよび６００ｃを、互いに分離されたウェル６０１ａ、６０１ｂおよび６０１ｃに形成していた。これに対して、第６の実施形態の第３の変形例では、複数の印加回路のうち幾つかの印加回路を同一のウェルに形成し、他の印加回路を当該ウェルと分離されたウェルに形成する例である。
図３０の例では、印加回路６００ａおよび６００ｃが同一のウェル６０２ａに形成され、印加回路６００ｂがウェル６０２ａと分離されたウェル６０２ｂに形成されている。ウェル６０２ａにおいては、ウェル端子６３０ｄからウェル電圧がウェル６０２ａに対して印加されるようになっている。また、印加回路６００ａおよび６００ｂは、同一のウェル６０２ａに形成されているため、入力端子６２１ａおよび６２１ｃを共通化することも可能である。
すなわち、上述した第６の実施形態およびその第１、第２の変形例では、各印加回路６００ａ〜６００ｃ、あるいは、各印加回路６８０ａ〜６８０ｃのウェル電圧を独立にバイアス可能であった。一方、検査の駆動方法によっては、一部の画素配線にのみ、印加回路に含まれる各トランジスタの耐圧に対する考慮が必要となるような高電圧を印加し、それ以外の画素配線は、通常の耐圧範囲内の印加電圧を印加するような場合が起こり得る。
このような場合、図３０に示すような構成として、高電圧を印加したい印加回路のみ、印加電圧に応じてウェル電位を制御できるようにすればよく、それ以外の印加回路については、ウェルを共通として、当該ウェルに対して固定電圧を印加しておけばよい。
図３０の例では、印加回路６００ａ〜６００ｃのうち、印加回路６００ａおよび６００ｃが共通のウェル６０２ａに形成されている。一方、高電圧を印加したい印加回路６００ｂは、ウェル６０２ａと分離されたウェル６０２ｂに形成されて、印加回路６００ａおよび６００cに対して独立してウェル電位を制御可能としている。
このように、印加回路のウェルの分離を必要最小限に止め、それ以外の印加回路のウェルを共通とすることで、ウェル分離によるレイアウト面積増大を抑えることが可能となる。
（８−６．第６の実施形態およびその各変形例による効果）
ここで、第６の実施形態およびその各変形例による効果について、第１の変形例を例に挙げて説明する。図３１は、既存技術を用いた場合の検査を説明するための画素回路および検出回路の例を示す図である。
ここで、第６の実施形態およびその各変形例による効果について、第１の変形例を例に挙げて説明する。図３１は、既存技術を用いた場合の検査を説明するための画素回路および検出回路の例を示す図である。
図３１において、印加回路６６０は、図２６Ａおよび図２６Ｂで説明した印加回路６６０と同一であるので、ここでの説明を省略する。また、画素回路部７００’および検知回路部８００’は、説明のためのものであり、上述した画素回路部７００および検知回路部８００とは異なる構成となっている。
画素回路部７００’は、この例では、トランジスタ７５０ａ、７５０ｂ、７５０ｃおよび７５０ｄを含む。なお、この図においては、ここでの検査に直接的な関わりの無いフォトダイオード、浮遊拡散領域ＦＤなどの構成を省略している。
トランジスタ７５０ａは、ゲートに印加される信号ＦＤＧによりオン／オフが制御されるもので、ドレインが電源を供給する端子７５２ａに接続され、ソースがトランジスタ７５０ｂのドレインに接続される。トランジスタ７５０ｂは、リセット信号ＲＳＴによりオン／オフが制御されるもので、ソースがトランジスタ７５０ｃのゲートに接続される。
トランジスタ７５０ｃは、ドレインが電源を供給する端子７５２ｂに接続され、ソースがトランジスタ７５０ｄのドレインに接続される。また、トランジスタ７５０ｃは、ゲートにトランジスタ７５０ｂのソースが接続されると共に、図示されない浮遊拡散領域ＦＤが接続され、浮遊拡散領域ＦＤに蓄積された電荷が電圧に変換された信号を増幅してソースから出力する。トランジスタ７５０ｄは、ゲートに印加される選択信号ＳＥＬによりオン／オフが制御されるもので、ソースが垂直信号線ＶＳＬに接続される。
なお、この例では、各トランジスタ７５０ａ〜７５０ｄのバックゲートに対して０．００［Ｖ］の電圧が印加されている。
検知回路部８００’は、この例では、トランジスタ８５０ａおよび８５０ｂを含む。トランジスタ８５０ａは、ゲートが垂直信号線ＶＳＬに接続され、ドレインに電源を供給する端子８５１ａが接続される。トランジスタ８５０ａのソースは、トランジスタ８５０ｂのゲートに接続される。トランジスタ８５０ｂのドレインは、テスト電圧を供給するテスト端子８５１ｂに接続され、ソースは、検知結果をモニタするためのモニタ端子８５２に接続される。
なお、この例では、各トランジスタ８５０ａおよび８５０ｂのバックゲートに対して０．００［Ｖ］の電圧が印加されている。
この例において、画素回路部７００’を介して垂直信号線ＶＳＬに対してハイレベルの電圧（Ｈｉ電圧）を書き込んで検査を行う場合について考える。
上述したように、印加回路６６０では、トランジスタ６６１1および６６１2のバックゲートに対して印加される電位６６４を−１．２［Ｖ］に設定され、各トランジスタ６６１1および６６１2の耐圧の制限から、制御端子６６２1および６６２2、ならびに、入力端子６６３に印加可能な電圧の上限がそれぞれ３．３０［Ｖ］とされる。そのため、ＮＭＯＳトランジスタのＶｔｈ落ちにより、印加回路６６０から出力される信号の最大電位は、２．６０［Ｖ］に留まる。
信号ＦＤＧ、リセット信号ＲＳＴおよび選択信号ＳＥＬ毎に印加回路６６０を設け、各印加回路６６０から上述の最大電位が２．６０［Ｖ］の信号ＦＤＧ、リセット信号ＲＳＴおよび選択信号ＳＥＬを、それぞれトランジスタ７５０ａ、７５０ｂおよび７５０ｄのゲートに印加する。トランジスタ７５０ｂの出力がトランジスタ７５０ｃのゲートに入力され、トランジスタ７５０ｃの出力がトランジスタ７５０ｄを介して垂直信号線ＶＳＬに供給される。このとき、各トランジスタのＶｔｈ落ちにより、垂直信号線ＶＳＬに供給される信号の電圧が例えば２．００［Ｖ］まで落ちる。この場合、垂直信号線ＶＳＬのハイ電圧の電位が不足する可能性がある。
さらに、垂直信号線ＶＳＬの電位が不足している場合、検知回路部８００’においても、モニタ端子８５２において例えば０．８０［Ｖ］程度の出力電圧しか得られず、動作マージンの確保が難しくなり、十分な検査結果が得られない可能性がある。このように、ＮＭＯＳトランジスタのみで回路を構成する前提の場合、印加回路６６０において、なるべく高い電圧を印加可能とする必要がある。
図３２Ａおよび図３２Ｂは、第６の実施形態およびその各変形例による効果を説明するための図である。図３２Ａおよび図３２Ｂは、それぞれ図３１における印加回路６６０の代わりに、第６の実施形態の第１の変形例に係る印加回路６８０を適用した例である。なお、図３２Ａおよび図３２Ｂにおいて、画素回路部７００’および検知回路部８００’の構成は、図３１に示した構成と同一であるので、ここでの説明を省略する。
図３２Ａは、印加回路６００において、画素回路部７００’をオン状態とさせたい場合の印加電圧を出力する場合の例を示している。上述したように、印加回路６８０は、入力端子６２１に入力される電圧を、印加回路６８０毎に分離されたウェル６０１に印加し、ウェル電圧を入力電圧に追従させている。そのため、入力端子６２１、ならびに、制御端子６２０1および６２０2に対して、電圧Ｖｄｄ（＝４．５０［Ｖ］）までの電圧を印加することができる。さらに、各トランジスタ６６１1および６６１2の基板バイアス効果も無くなり、Ｖｔｈ落ちの電位も下がる。そのため、トランジスタ６６１1および６６１2に、より高い電圧を通過可能とできる効果も期待できる。この例では、印加回路６８０は、最大で４．００［Ｖ］までの電圧を出力可能とされている。
この例の場合、信号ＦＤＧ、リセット信号ＲＳＴおよび選択信号ＳＥＬ毎に印加回路６８０を設け、各印加回路６８０から上述の最大電位が４．００［Ｖ］の信号ＦＤＧ、リセット信号ＲＳＴおよび選択信号ＳＥＬを、それぞれトランジスタ７５０ａ、７５０ｂおよび７５０ｄのゲートに印加する。トランジスタ７５０ｂの出力がトランジスタ７５０ｃのゲートに入力され、トランジスタ７５０ｃの出力がトランジスタ７５０ｄを介して垂直信号線ＶＳＬに供給される。このとき、各トランジスタのＶｔｈ落ちによる垂直信号線ＶＳＬに供給される信号の電圧は、例えば図３１の例よりも１．７０［Ｖ］程度高い３．７０［Ｖ］とされ、垂直信号線ＶＳＬのハイ電圧の電位が十分となる。
垂直信号線ＶＳＬの電位が十分であれば、検知回路部８００’においても、モニタ端子８５２において例えば２．５０［Ｖ］程度の出力電圧が得られ、動作マージンが拡大され、十分な検査結果が得られるようになる。
図３２Ｂは、印加回路６００において、画素回路部７００’をオフ状態とさせたい場合の印加電圧を出力する場合の例を示している。この場合には、入力端子６２１に入力する電圧を例えば−１．２０［Ｖ］とする。ウェル電圧は、入力電圧に追従し、−１．２０［Ｖ］となり、制御端子６２０1および６２０2には、例えば３．３０［Ｖ］が印加される。印加回路６８０は、入力端子６２１に入力された電圧−１．２０［Ｖ］を出力電圧として出力する。
信号ＦＤＧ、リセット信号ＲＳＴおよび選択信号ＳＥＬの電圧は、それぞれ−１．２０［Ｖ］とされ、トランジスタ７５０ａ、７５０ｂおよび７５０ｄがそれぞれオフ状態とされ、垂直信号線ＶＳＬの電位も０．００［Ｖ］となる。したがって、検知回路部８００’の各トランジスタ８５０ａおよび８５０ｂがそれぞれオフ状態とされ、モニタ端子８５２の出力電圧も、０．００［Ｖ］となる。
［９．他の実施形態］
なお、上述した各実施形態および各変形例では、検出部４５Ａ（検出部４５Ａａ〜４５Ａｈ）、および、バイアス部４５Ｂ（バイアス部４５Ｂａ〜４５Ｂｈ）を第１半導体基板４１（第１半導体基板４１ａ〜４１ｉ）上に配置しているが、これはこの例に限定されない。例えば、検出部４５Ａおよびバイアス部４５Ｂのうち一方または両方を、第２半導体基板４２上に配置してもよい。この場合、Ｃｕ−Ｃｕハイブリッドボンディングなどの、第１半導体基板４１と第２半導体基板４２との間の接続の断線や短絡の検査が可能となる。
なお、上述した各実施形態および各変形例では、検出部４５Ａ（検出部４５Ａａ〜４５Ａｈ）、および、バイアス部４５Ｂ（バイアス部４５Ｂａ〜４５Ｂｈ）を第１半導体基板４１（第１半導体基板４１ａ〜４１ｉ）上に配置しているが、これはこの例に限定されない。例えば、検出部４５Ａおよびバイアス部４５Ｂのうち一方または両方を、第２半導体基板４２上に配置してもよい。この場合、Ｃｕ−Ｃｕハイブリッドボンディングなどの、第１半導体基板４１と第２半導体基板４２との間の接続の断線や短絡の検査が可能となる。
一例として、検出部４５Ａ（検出部４５Ａａ〜４５Ａｈ）とバイアス部４５Ｂ（バイアス部４５Ｂａ〜４５Ｂｈ）とを第１半導体基板４１ｂおよび第２半導体基板４２とに分けて配置することができる。検出部４５Ａおよびバイアス部４５Ｂに対して、上述した垂直信号線３１1〜３１mの代わりに、第１半導体基板４１ｂと第２半導体基板４２とを接続する接続部（ＶＩＡやＣｕ−Ｃｕハイブリッドボンディング）の一端および他端を接続する。この場合には、当該接続部のオープン検査やショート検査が実行可能となる。
また、上述では、各素子（トランジスタ）を、ＮＭＯＳトランジスタにより構成しているが、これはこの例に限定されない。すなわち、各素子を、ＰＭＯＳトランジスタにより構成してもよいし、ＣＭＯＳ素子で構成してもよい。さらに、その他の素子で構成してもよい。
さらに、上述では、本開示の技術が画素アレイ部１１を備える撮像素子１に適用されるように説明したが、これはこの例に限定されない。本開示の技術は、所定の回路を含むセルが行列状に配置され、各セルに対して行方向および列方向にそれぞれ信号線が接続されるセルアレイを有する構成であれば、例えば半導体メモリなど、他の素子にも適用可能なものである。
本開示の技術は、配線層が高密度で実装されるデバイス全般に用いて好適である。例えば、本開示の技術は、ＮＡＮＤ型フラッシュメモリや、ＤＲＡＭ(Dynamic RAM)といった、メモリの配線層の欠陥や、ＭＥＭＳ(Micro Electro Mechanical Systems)デバイスの配線層の欠陥の検査としても活用可能である。
［１０．各実施形態に適用可能な構造］
次に、各実施形態に適用可能な、第１半導体基板４１（第１半導体基板４１ａ〜４１ｉ）および第２半導体基板４２の構造について説明する。図３３は、本開示に適用可能な撮像素子ウェハの要部の断面図である。本開示に適用可能な撮像素子ウェハ６０は、画素アレイ部１１が形成されたセンサ基板である第１半導体基板４１と、画素アレイ部１１の周辺回路部が形成された回路基板である第２半導体基板４２とを積層させた状態で貼り合わせた３次元構造となっている。
次に、各実施形態に適用可能な、第１半導体基板４１（第１半導体基板４１ａ〜４１ｉ）および第２半導体基板４２の構造について説明する。図３３は、本開示に適用可能な撮像素子ウェハの要部の断面図である。本開示に適用可能な撮像素子ウェハ６０は、画素アレイ部１１が形成されたセンサ基板である第１半導体基板４１と、画素アレイ部１１の周辺回路部が形成された回路基板である第２半導体基板４２とを積層させた状態で貼り合わせた３次元構造となっている。
撮像素子ウェハ６０は、平面的に見ると、チップ領域６１と分割領域６２とで構成されている。そして、チップ領域６１は、画素領域６３と周辺領域６４とで構成されている。
第１半導体基板４１の受光面Ａとは逆の表面側、すなわち、第２半導体基板４２側の面上には、配線層７１、および、当該配線層７１を覆う保護膜７２が設けられている。一方、第２半導体基板４２の表面側、すなわち、第１半導体基板４１側の面上には、配線層７３、および、当該配線層７３を覆う保護膜７４が設けられている。また、第２半導体基板４２の裏面側には、保護膜７５が設けられている。これらの第１半導体基板４１および第２半導体基板４２は、保護膜７２と保護膜７４との間で貼り合わせられている。
第１半導体基板４１の裏面側、すなわち、受光面Ａ上には、反射防止膜８１、界面準位抑制膜８２、エッチングストップ膜８３、配線溝形成膜８４、配線８５、キャップ膜８６、および、遮光膜８７が設けられている。そして、遮光膜８７上には、透明保護膜８８、カラーフィルタ８９、および、オンチップレンズ９０がこの順に積層されている。
以上のような層構成の撮像素子ウェハ６０において、チップ領域６１の第２半導体基板４２にはデバイス用端子９３が設けられており、当該デバイス用端子９３は第２半導体基板４２側の駆動回路と接続されている。また、分割領域６２の配線層７３には、ウェハ正体で各撮像素子を検査するために用いられる検査用端子５５が設けられており、当該検査用端子５５は、チップ領域６１の配線層７３から延設された駆動回路の埋込配線９７と接続されている。さらに、分割領域６２には、受光面Ａ側に開口した開口部６２ａが設けられおり、当該開口部６２ａは検査用端子５５を露出させる貫通孔として形成されている。
次に、上記の構成の撮像素子ウェハ６０において、第１半導体基板４１の各層の構成、第２半導体基板４２の各層の構成、および、受光面Ａ上の各層の構成の詳細について順に説明する。
（第１半導体基板／センサ基板）
第１半導体基板４１は、例えば単結晶シリコン基板を薄膜化したものである。第１半導体基板４１における各チップ領域６１内の画素領域６３には、受光面Ａに沿って複数のフォトダイオード（光電変換部）２１が配列形成されている。フォトダイオード２１は、例えばｎ型拡散層とｐ型拡散層との積層構造で構成されている。尚、フォトダイオード２１は、画素毎に設けられており、図３３においては１画素分の断面構造を図示している。
第１半導体基板４１は、例えば単結晶シリコン基板を薄膜化したものである。第１半導体基板４１における各チップ領域６１内の画素領域６３には、受光面Ａに沿って複数のフォトダイオード（光電変換部）２１が配列形成されている。フォトダイオード２１は、例えばｎ型拡散層とｐ型拡散層との積層構造で構成されている。尚、フォトダイオード２１は、画素毎に設けられており、図３３においては１画素分の断面構造を図示している。
また、第１半導体基板４１のチップ領域６１において、受光面Ａとは逆の表面側には、ｎ＋型不純物層からなる浮遊拡散領域ＦＤ、トランジスタＴｒのソース／ドレイン領域６５、さらには、ここでの図示を省略した他の不純物層、および、素子分離領域６６などが設けられている。
さらに、第１半導体基板４１のチップ領域６１において、画素領域６３の外側の周辺領域６４には、第１半導体基板４１を貫通する貫通ビア６７が設けられている。この貫通ビア６７は、第１半導体基板４１を貫通して形成された接続孔内に、分離絶縁膜６８を介して埋め込まれた導電性材料によって構成されている。
第１半導体基板４１の表面上に設けられた配線層７１のチップ領域６１には、第１半導体基板４１との界面側に、ここでの図示を省略したゲート絶縁膜を介して、転送ゲートＴＧおよびトランジスタＴｒのゲート電極６９、さらには、ここでの図示を省略した他の電極が設けられている。ここで、転送ゲートＴＧは、図２の画素回路における転送トランジスタ２２のゲート電極に相当し、トランジスタＴｒは、他のトランジスタに相当する。
転送ゲートＴＧおよびゲート電極６９は、層間絶縁膜７６で覆われており、この層間絶縁膜７６に設けられた溝パターン内には、例えば銅（Ｃｕ）を用いた埋込配線７７が多層配線として設けられている。これらの埋込配線７７は、ビアによって相互に接続され、また一部がソース／ドレイン領域６５、転送ゲートＴＧ、さらには、ゲート電極６９に接続された構成となっている。また、埋込配線７７には、第１半導体基板４１に設けられた貫通ビア６７も接続され、トランジスタＴｒおよび埋込配線７７等によって画素回路が構成されている。
以上のような埋込配線７７が形成された層間絶縁膜７６上に、絶縁性の保護膜７２が設けられている。そして、保護膜７２表面において、センサ基板である第１半導体基板４１が、回路基板である第２半導体基板４２に貼り合わせられて積層化されている。
（第２半導体基板／回路基板）
第２半導体基板４２は、例えば単結晶シリコン基板を薄膜化したものである。この第２半導体基板４２のチップ領域６１において、第１半導体基板４１側の表面層には、トランジスタＴｒのソース／ドレイン領域９１、さらには、ここでの図示を省略した不純物層、および、素子分離領域９２などが設けられている。
第２半導体基板４２は、例えば単結晶シリコン基板を薄膜化したものである。この第２半導体基板４２のチップ領域６１において、第１半導体基板４１側の表面層には、トランジスタＴｒのソース／ドレイン領域９１、さらには、ここでの図示を省略した不純物層、および、素子分離領域９２などが設けられている。
さらに、第２半導体基板４２のチップ領域６１には、第２半導体基板４２を貫通するデバイス用端子９３が設けられている。このデバイス用端子９３は、第２半導体基板４２を貫通して形成された接続孔内に、分離絶縁膜９４を介して埋め込まれた導電性材料によって構成されている。
第２半導体基板４２の表面上に設けられた配線層７３のチップ領域６１には、第２半導体基板４２との界面側に、ここでの図示を省略したゲート絶縁膜を介して設けられたゲート電極９５、さらには、ここでの図示を省略した他の電極を有している。これらのゲート電極９５および他の電極は、層間絶縁膜７８で覆われており、この層間絶縁膜７８に設けられた溝パターン内には例えば銅（Ｃｕ）を用いた埋込配線９７が多層配線として設けられている。これらの埋込配線９７は、ビアによって相互に接続され、また一部がソース／ドレイン領域９１やゲート電極９５に接続された構成となっている。また、埋込配線９７には、第２半導体基板４２に設けられたデバイス用端子９３も接続され、トランジスタＴｒおよび埋込配線９７等によって駆動回路が構成されている。
さらに、多層配線の第２半導体基板４２側には、アルミニウム配線９８が設けられている。アルミニウム配線９８は、ビアによって埋込配線９７と接続され、層間絶縁膜７８で覆われている。層間絶縁膜７８の表面はアルミニウム配線９８に応じた凹凸形状になっており、この凹凸表面を覆って平坦化膜７９が設けられ、その平坦化膜７９の表面は平坦面となっている。
以上のような平坦化膜７９上に絶縁性の保護膜７４が設けられ、この保護膜７４表面において、回路基板である第２半導体基板４２が、センサ基板である第１半導体基板４１に貼り合わせられて積層化されている。また、第２半導体基板４２において、配線層７３が設けられた表面側とは逆の裏面側には、第２半導体基板４２を覆う保護膜７５が設けられている。
（受光面Ａ上の各層等）
続いて、受光面Ａ上の各層、すなわち、反射防止膜８１、界面準位抑制膜８２、エッチングストップ膜８３、配線溝形成膜８４、配線８５、キャップ膜８６、遮光膜８７、透明保護膜８８、カラーフィルタ８９、および、オンチップレンズ９０について説明する。
続いて、受光面Ａ上の各層、すなわち、反射防止膜８１、界面準位抑制膜８２、エッチングストップ膜８３、配線溝形成膜８４、配線８５、キャップ膜８６、遮光膜８７、透明保護膜８８、カラーフィルタ８９、および、オンチップレンズ９０について説明する。
チップ領域６１の周辺領域６４においては、第１半導体基板４１の受光面Ａ上に、受光面Ａ側から順に、反射防止膜８１、界面準位抑制膜８２、エッチングストップ膜８３、および、配線溝形成膜８４が設けられている。さらに、配線溝形成膜８４内に配線８５が設けられ、この配線８５を覆ってキャップ膜８６が設けられている。
チップ領域６１の画素領域６３においては、第１半導体基板４１の受光面Ａ上に、反射防止膜８１、界面準位抑制膜８２、および、遮光膜８７が設けられている。分割領域６２においては、第１半導体基板４１の受光面Ａ上に、反射防止膜８１および界面準位抑制膜８２が設けられている。
以上のような構成の各層において、各層の材料として、次のような材料を用いることができる。反射防止膜８１は、例えば酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、または、窒化シリコンなど、酸化シリコンよりも高屈折率の絶縁性材料を用いて構成される。界面準位抑制膜８２は、例えば酸化シリコン（ＳｉＯ2）を用いて構成される。エッチングストップ膜８３は、上層の配線溝形成膜８４を構成する材料に対してエッチング選択比が低く抑えられる材料が用いられ、例えば窒化シリコン（ＳｉＮ）を用いて構成される。配線溝形成膜８４は、例えば酸化シリコン（ＳｉＯ2）を用いて構成される。キャップ膜８６は、例えば窒化シリコン（ＳｉＮ）を用いて構成される。
（配線８５）
配線８５は、チップ領域６１の周辺領域６４における受光面Ａ上に、配線溝形成膜８４に埋め込まれた埋込配線として設けられている。この配線８５は貫通ビア６７と一体に埋め込まれて形成されたものであり、貫通ビア６７間を接続する。配線８５の上部は、キャップ膜８６で覆われている。
配線８５は、チップ領域６１の周辺領域６４における受光面Ａ上に、配線溝形成膜８４に埋め込まれた埋込配線として設けられている。この配線８５は貫通ビア６７と一体に埋め込まれて形成されたものであり、貫通ビア６７間を接続する。配線８５の上部は、キャップ膜８６で覆われている。
（貫通ビア６７）
貫通ビア６７は、チップ領域６１の周辺領域６４において、受光面Ａ上の配線８５からエッチングストップ膜８３、界面準位抑制膜８２、および、反射防止膜８１を貫通し、さらに第１半導体基板４１を貫通し、配線層７１に達した状態で設けられている。貫通ビア６７は複数設けられており、第１半導体基板４１の埋込配線７７、および、第２半導体基板４２のアルミニウム配線９８または埋込配線９７に接続されている。
貫通ビア６７は、チップ領域６１の周辺領域６４において、受光面Ａ上の配線８５からエッチングストップ膜８３、界面準位抑制膜８２、および、反射防止膜８１を貫通し、さらに第１半導体基板４１を貫通し、配線層７１に達した状態で設けられている。貫通ビア６７は複数設けられており、第１半導体基板４１の埋込配線７７、および、第２半導体基板４２のアルミニウム配線９８または埋込配線９７に接続されている。
上記の配線８５および貫通ビア６７は、配線溝形成膜８４に形成された配線溝とその底部の接続孔の内壁を連続的に覆う分離絶縁膜６８を介して、これらの配線溝および接続孔に銅（Ｃｕ）を埋め込んで一体に構成される。ここで、配線溝の部分が配線８５に相当し、接続孔の部分が貫通ビア６７に相当する。また、分離絶縁膜６８は、例えば窒化シリコン（ＳｉＮ）のような銅（Ｃｕ）の拡散防止機能を有する材料を用いて構成される。
このように、貫通ビア６７間を配線８５で接続することにより、貫通ビア６７がそれぞれ接続している第１半導体基板４１の埋込配線７７と、第２半導体基板４２のアルミニウム配線９８または埋込配線９７との間を電気的に接続する。つまり、貫通ビア６７間を配線８５で接続することにより、第１半導体基板４１の駆動回路と第２半導体基板４２の駆動回路とが接続される。
（遮光膜８７）
遮光膜８７は、チップ領域６１の画素領域６３において、受光面Ａ上の界面準位抑制膜８２の上部に設けられ、各フォトダイオード（光電変換部）２１に対応する複数の受光開口部８７ａを備えている。このような遮光膜８７は、アルミニウム（Ａｌ）やタングステン（Ｗ）のような遮光性に優れた導電性材料を用いて構成され、開口部８７ｂにおいて、第１半導体基板４１に対して接地された状態で設けられている。
遮光膜８７は、チップ領域６１の画素領域６３において、受光面Ａ上の界面準位抑制膜８２の上部に設けられ、各フォトダイオード（光電変換部）２１に対応する複数の受光開口部８７ａを備えている。このような遮光膜８７は、アルミニウム（Ａｌ）やタングステン（Ｗ）のような遮光性に優れた導電性材料を用いて構成され、開口部８７ｂにおいて、第１半導体基板４１に対して接地された状態で設けられている。
（透明保護膜８８）
透明保護膜８８は、受光面Ａ上のキャップ膜８６および遮光膜８７を覆う状態で、チップ領域６１および分割領域６２に設けられている。この透明保護膜８８は、絶縁性材料からなり、例えばアクリル樹脂などを用いて構成される。
透明保護膜８８は、受光面Ａ上のキャップ膜８６および遮光膜８７を覆う状態で、チップ領域６１および分割領域６２に設けられている。この透明保護膜８８は、絶縁性材料からなり、例えばアクリル樹脂などを用いて構成される。
（カラーフィルタ８９およびオンチップレンズ９０）
チップ領域６１の画素領域６３において、透明保護膜８８上に、各フォトダイオード２１に対応したカラーフィルタ８９およびオンチップレンズ９０が設けられている。カラーフィルタ８９は、各フォトダイオード２１に対応する各色で構成されている。各色のカラーフィルタ８９の配列については特に限定されることはない。オンチップレンズ９０は、入射光を各フォトダイオード２１に集光させる。一方、チップ領域６１の周辺領域６４および分割領域６２では、オンチップレンズ９０と一体であるオンチップレンズ膜９０ａが、透明保護膜８８上に設けられている。
チップ領域６１の画素領域６３において、透明保護膜８８上に、各フォトダイオード２１に対応したカラーフィルタ８９およびオンチップレンズ９０が設けられている。カラーフィルタ８９は、各フォトダイオード２１に対応する各色で構成されている。各色のカラーフィルタ８９の配列については特に限定されることはない。オンチップレンズ９０は、入射光を各フォトダイオード２１に集光させる。一方、チップ領域６１の周辺領域６４および分割領域６２では、オンチップレンズ９０と一体であるオンチップレンズ膜９０ａが、透明保護膜８８上に設けられている。
上記の構造の撮像素子ウェハ６０において、第１半導体基板４１を貫通し、配線層７１に達した状態で設けられ、埋込配線７７に接続されて設けられた貫通ビア６７は、例えば図６に示す接続部４３Ａ，４３Ｂの接続ノードＮ1a〜Ｎma、および、接続ノードＮ1b〜Ｎmbに相当する。そして、貫通ビア６７には埋込配線７７を介して、検出部４５Ａの転送素子ＴＲ1〜ＴＲm、および、バイアス部４５Ｂのスイッチ素子ＳＷ1〜ＳＷmが接続されることになる。
撮像素子ウェハ６０にあっては、例えば図６の検出部４５Ａの転送素子ＴＲ1〜ＴＲm、および、バイアス部４５Ｂのスイッチ素子ＳＷ1〜ＳＷmとして、トランジスタ２０を用いる構成を採っている。プロセスの観点からすると、トランジスタ２０として、画素２を構成するトランジスタ（図２の転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および、選択トランジスタ２５）と同じ導電型のトランジスタ（図２の場合はＮチャネルのトランジスタ）を用いる方が、異なる導電型のトランジスタを用いる場合よりも好ましい。
スイッチ素子としてのトランジスタ２０のソース／ドレイン領域２０１は、第１半導体基板４１のチップ領域６１において、受光面Ａとは逆の表面側に設けられている。ここでの図示を省略した他の不純物層、および、素子分離領域２０２なども同様である。また、トランジスタ２０のゲート電極２０３は、第１半導体基板４１の表面上に設けられた配線層７１のチップ領域６１において、第１半導体基板４１との界面側に、ここでの図示を省略したゲート絶縁膜を介して設けられている。
また、第１半導体基板４１のチップ領域６１において、配線層７１を覆う保護膜７２と同じ層には測定用パッド２６が設けられている。測定用パッド２６は、図６などの端子４７Ａ、４７Ｃおよび電極４７Ｂや、図８などの制御端子４９Ａ1および４９Ａ2、ならびに、制御端子４９Ｂ1および４９Ｂ2に相当する電極パッドである。この測定用パッド２６は、第１半導体基板４１と第２半導体基板４２とを貼り合わせる前の段階において、第１半導体基板４１側の配線のオープン／ショートの検査に用いられる針当て端子である。
［１１．本開示の技術の適用例］
次に、本開示の技術の適用例について説明する。図３４は、本開示の技術に係る、上述の各実施形態および各変形例を使用する使用例を示す図である。
次に、本開示の技術の適用例について説明する。図３４は、本開示の技術に係る、上述の各実施形態および各変形例を使用する使用例を示す図である。
上述した、本開示の技術が適用された撮像素子１は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置。
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置。
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置。
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置。
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置。
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置。
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置。
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置。
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置。
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置。
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置。
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置。
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置。
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置。
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置。
（撮像装置への適用例）
次に、本開示に係る技術の撮像装置への適用例について説明する。図３５は、本開示に係る技術を適用可能な撮像装置の一例の構成を示すブロック図である。図３５において、撮像装置１００は、光学部１０１と、撮像部１０２と、画像処理部１０３と、フレームメモリ１０４と、ＣＰＵ(Central Processing Unit)１０５と、ＲＯＭ(Read Only Memory)１０６と、ＲＡＭ(Random Access Memory)１０７と、ストレージ１０８と、操作部１０９と、表示部１１０と、電源部１１１と、を含む。これらのうち、画像処理部１０３、フレームメモリ１０４、ＣＰＵ１０５、ＲＯＭ１０６、ＲＡＭ１０７、ストレージ１０８、操作部１０９、表示部１１０および電源部１１１は、バス１２０により互いに通信可能に接続される。
次に、本開示に係る技術の撮像装置への適用例について説明する。図３５は、本開示に係る技術を適用可能な撮像装置の一例の構成を示すブロック図である。図３５において、撮像装置１００は、光学部１０１と、撮像部１０２と、画像処理部１０３と、フレームメモリ１０４と、ＣＰＵ(Central Processing Unit)１０５と、ＲＯＭ(Read Only Memory)１０６と、ＲＡＭ(Random Access Memory)１０７と、ストレージ１０８と、操作部１０９と、表示部１１０と、電源部１１１と、を含む。これらのうち、画像処理部１０３、フレームメモリ１０４、ＣＰＵ１０５、ＲＯＭ１０６、ＲＡＭ１０７、ストレージ１０８、操作部１０９、表示部１１０および電源部１１１は、バス１２０により互いに通信可能に接続される。
ストレージ１０８は、データを不揮発に記憶可能な記憶媒体であって、例えばフラッシュメモリやハードディスクドライブを適用できる。ＣＰＵ１０５は、ＲＯＭ１０６はストレージ１０８に予め記憶されるプログラムに従い、ＲＡＭ１０７をワークメモリとして用いて、この撮像装置１００の全体の動作を制御する。
操作部１０９は、ユーザがこの撮像装置１００を操作するための操作するための各種の操作子を含み、ユーザ操作に応じた制御信号をＣＰＵ１０５に渡す。表示部１１０は、ＬＣＤ(Liquid Crystal Display)や、有機ＥＬ(Electro-Luminescence)を用いた表示デバイスと、当該表示デバイスを駆動する駆動回路とを含む。表示部１１０は、例えばＣＰＵ１０５によりバス１２０を介して渡された表示信号に応じた画面を、表示デバイスに表示させる。電源部１１１は、この撮像装置１００の各部に電源を供給する。
光学部１０１は、１以上のレンズと、絞り、フォーカスなどの機構を含み、被写体からの光を撮像部１０２に入射させる。撮像部１０２は、本開示の技術に係る撮像素子１を含み、光学部１０１から入射された光が画素アレイ部１１に照射される。画素アレイ部１１において、各画素２は、照射された光に応じた画素信号を出力する。撮像部１０２は、各画素２から出力された画素信号に基づく画像データを画像処理部１０３に供給する。
画像処理部１０３は、例えばＤＳＰ(Digital Signal Processor)を含み、撮像部１０２から供給された画像データに対して、フレームメモリ１０４を用いて、ホワイトバランス処理、ガンマ補正処理、など所定の画像処理を施す。画像処理部１０３で画像処理された画像データは、例えばストレージ１０８に記憶される。
本開示の技術に係る撮像素子１を撮像部１０２に適用することで、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができるため、チップ面積の増大を抑制できる。従って、撮像部１０２として、本開示の技術に係る撮像素子１を用いることで、撮像装置１００のより一層の小型化に寄与できる。また、第１半導体基板４１を単体で検査できるため、撮像素子１としての歩留まりの向上が可能であり、撮像装置１００のコストを低減することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
複数の配線を含む第１の配線群の、該複数の配線それぞれの第１の位置に接続される第１の回路と、
前記複数の配線それぞれの端である第２の位置に接続される第２の回路と、
前記複数の配線のそれぞれの、前記第１の位置と前記第２の位置との間に、該複数の配線それぞれと１対１に設けられる、該複数の配線のそれぞれに対して第３の回路を接続するための複数の接続部と、
を備える半導体素子。
（２）
前記第１の回路に接続される、該第１の回路と外部の装置とを接続するための少なくとも１つの第１の外部接続端子と、
前記第２の回路に接続される、該第２の回路と外部の装置とを接続するための少なくとも１つの第２の外部接続端子と、
をさらに備える前記（１）に記載の半導体素子。
（３）
第１の半導体基板の第１面に、前記第１の外部接続端子と、前記第２の外部接続端子と、が配置され、
前記第１の半導体基板は、前記第１面に対して裏面の第２面で第２の半導体基板と貼り合わされ、
前記第１の外部接続端子および前記第２の外部接続端子は、
前記第１面から前記第２面まで貫通孔を用いて接続され、
前記第２の半導体基板は、
前記第１の半導体基板と貼り合わされた場合に前記第２面と密着する面の、前記第１の外部接続端子および前記第２の外部接続端子それぞれに対応する位置に電極が設けられる、
前記（２）に記載の半導体素子。
（４）
前記第１の回路は、
前記複数の配線のそれぞれに電圧を出力する出力回路を含み、
前記第２の回路は、
前記複数の配線から電圧が入力される、それぞれが前記複数の配線のそれぞれに１対１に設けられ、順次に接続される複数の入力回路を含み、外部の装置と接続するための外部接続端子が、該順次に接続される一端および他端にそれぞれ接続される、
前記（１）乃至（３）の何れかに記載の半導体素子。
（５）
前記複数の入力回路のそれぞれは、
前記複数の配線のうち１の配線が接続される第１の制御端と、
前記第１の制御端に入力される電圧に応じて導通および非導通状態が制御される第１のスイッチ部と、
を含み、
前記第２の回路は、
前記複数の入力回路それぞれの前記第１のスイッチ部が直列接続で接続される、
前記（４）に記載の半導体素子。
（６）
前記第２の回路は、
前記複数の入力回路それぞれの前記第１のスイッチ部が前記直列接続により接続される一端および他端それぞれに前記外部接続端子が接続される、
前記（５）に記載の半導体素子。
（７）
前記第２の回路は、
それぞれが、前記複数の配線のうち１本おきに選択された複数の配線がそれぞれ前記第１の制御端に接続され前記第１のスイッチ部が前記直列接続で接続される複数の入力回路を含む第１の入力回路群と、
それぞれが、前記複数の配線のうち前記第１の入力回路群に接続されない複数の配線がそれぞれ前記第１の制御端に接続され前記第１のスイッチ部が直列接続で接続される複数の入力回路を含む第２の入力回路群と、を含み、
前記第１の入力回路群それぞれの前記第１のスイッチ部が直列に接続される一端および他端のそれぞれと、前記第２の入力回路群それぞれの前記第１のスイッチ部が直列接続で接続される一端および他端のそれぞれと、が接続される、
前記（５）に記載の半導体素子。
（８）
前記出力回路は、
第２の制御端に入力される電圧に応じて導通および非導通状態が制御される第２のスイッチ部を含み、
前記第１の回路は、
それぞれが、前記複数の配線のうち１本おきに選択された複数の配線それぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第１の出力回路群と、
それぞれが、前記複数の配線のうち前記第１の出力回路群に接続されない複数の配線それぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第２の出力回路群と、
を含む、
前記（７）に記載の半導体素子。
（９）
前記出力回路は、
第２の制御端に入力される電圧に応じて導通および非導通状態が制御される第２のスイッチ部を含み、
前記第１の回路は、
それぞれが、前記複数の配線のうち１本おきに選択された第１の複数の配線それぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第１の出力回路群と、
それぞれが、前記複数の配線のうち前記第１の出力回路群に接続されない第２の複数の配線がそれぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が前記第１の出力回路群に含まれる前記第２のスイッチ部の他端が接続される外部接続端子に共通に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第２の出力回路群と、
を含み、
前記第２の回路は、
第３の制御端に入力される電圧に応じて導通および非導通状態が制御される第３のスイッチ部を含むリセット部をさらに含み、
それぞれが、前記第１の複数の配線それぞれに１対１で前記第３のスイッチ部の一端が接続され、前記第３のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第３の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記リセット部を含む第１のリセット回路群と、
それぞれが、前記第２の複数の配線それぞれに１対１で前記第３のスイッチ部の一端が接続され、前記第３のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第３の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記リセット部を含む第２のリセット回路群と、
を含む、
前記（７）に記載の半導体素子。
（１０）
前記第１の入力回路群および前記第２の入力回路群それぞれの前記直列接続の中間部に、外部の装置と接続する外部接続端子が接続される、
前記（７）乃至（９）の何れかに記載の半導体装置。
（１１）
それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第１の回路は、
前記セルアレイ部の前記複数のセルのうち前記配列における行に整列する複数のセルを前記出力回路として用いる、
前記（５）乃至（１０）の何れかに記載の半導体素子。
（１２）
前記第２の回路は、
外部の装置からの指示に応じて１以上の前記第１のスイッチ部を短絡させる短絡部、
をさらに備える前記（５）に記載の半導体素子。
（１３）
前記第２の回路は、
それぞれ短絡する前記第１のスイッチ部の数が異なる複数の前記短絡部、
を備える前記（１２）に記載の半導体素子。
（１４）
前記複数の入力回路のそれぞれは、
前記複数の配線のうち１の配線が接続される第４の制御端と、
前記第４の制御端に入力される電圧に応じて開閉状態が制御される第４のスイッチ部と、
を含み、
前記第２の回路は、
前記複数の入力回路それぞれの前記第４のスイッチ部が並列接続で接続される、
前記（４）に記載の半導体素子。
（１５）
前記第２の回路は、
外部の装置と接続するための外部接続端子が、前記複数の入力回路それぞれの前記第４のスイッチ部の一端に共通して接続され、
外部の装置と接続するための外部接続端子が、前記複数の入力回路それぞれの前記第４のスイッチ部の他端に共通して接続される、
前記（１４）に記載の半導体素子。
（１６）
前記出力回路は、
アドレス情報に従い、前記複数の配線のうち前記電圧を出力する１以上の配線を指定するデコード部、
を含む、
前記（１４）に記載の半導体素子。
（１７）
それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第１の回路は、
前記セルアレイ部の前記複数のセルのうち前記配列における行に整列する複数のセルを前記出力回路として有し、
前記第２の回路は、
アドレス情報に従い、前記複数の配線のうち前記電圧が入力される１以上の配線を指定するデコード部、
を含む、
前記（１４）に記載の半導体素子。
（１８）
それぞれ１以上の受光素子を含む複数の画素が行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数の画素のうち該配列における列に整列する複数の画素から画素信号を読み出す信号線に接続される画素アレイ部、
をさらに備える、
前記（１）乃至（１７）の何れかに記載の半導体素子。
（１９）
前記第３の回路は、
前記複数の配線のそれぞれに接続されるアナログ−デジタル変換器を含む、
前記（１）乃至（１８）の何れかに記載の半導体素子。
（２０）
それぞれ複数の配線を含む複数の配線束を含み、前記第１の配線群とは異なる方向に沿って配置される第２の配線群の一端に接続され、該第２の配線群に含まれる該複数の配線のそれぞれに対して電圧を出力する出力部を含む第４の回路と、
前記第２の配線群の他端に接続され、該第２の配線群に含まれる複数の配線から電圧が入力される入力回路を含む第５の回路と、
を備え、
前記第４の回路および前記第５の回路は、それぞれ、
前記配線束に含まれる複数の配線から１の配線を指定する配線指定部を含む、
前記（１）乃至（１９）の何れかに記載の半導体素子。
（２１）
前記出力部は、
それぞれ制御端に印加される電圧に応じて導通および非導通状態が制御される、直列に接続される複数のスイッチ部を含み、
前記スイッチ部は、
前記直列に接続される複数のスイッチ部の一端が前記第２の配線群に含まれる１の配線に接続され、他端に前記出力部が出力する電圧が印加される、
前記（２０）に記載の半導体素子。
（２２）
前記第３の回路は、
前記第２の配線群から１つの配線群を選択する選択回路を含む、
前記（２０）に記載の半導体素子。
（２３）
第１半導体基板と、
前記第１半導体基板に貼り合わされる第２半導体基板と、
前記第１半導体基板と前記第２半導体基板とを貫通して接続する複数の接続部と、
をさらに備え、
前記第１の回路および前記第２の回路のうち一方が前記第１半導体基板に配置され、他方が前記第２半導体基板に配置され、
前記複数の接続部の一端が前記第１の回路に接続され、他端が前記第２の回路に接続される、
前記（１）乃至（２２）のいずれかに記載の半導体素子。
（２４）
それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第１の回路は、
前記複数の配線のそれぞれに電圧を出力する出力回路を含み、
前記出力回路が配置されるウェルと、前記セルアレイ部が配置されるウェルと、が分離されている、
前記（１）乃至（２３）の何れかに記載の半導体装置。
（２５）
前記出力回路は、それぞれトランジスタを用いて構成される複数の出力部を含み、
前記複数の出力部のうち、第１の出力部が配置されるウェルと、第２の出力部が配置されるウェルと、が互いに分離されている、
前記（２４）に記載の半導体装置。
（２６）
前記複数の配線のうち、
前記第１の出力部に接続される第１の配線と、
前記第２の出力部に接続される第２の配線と、
が隣接している、
前記（２５）に記載の半導体装置。
（２７）
前記複数の出力部のそれぞれは、
前記複数の配線のうち対応する配線に出力する電圧を決定するための入力電圧を入力する入力端子を備え、
前記複数の出力部それぞれが配置される各ウェルの電位は、該複数の出力部それぞれが備える前記入力端子からそれぞれ印加される、
前記（２５）または（２６）に記載の半導体装置。
（２８）
前記第２の回路は、
前記複数の配線から電圧が入力される、それぞれが前記複数の配線のそれぞれに１対１に設けられ、それぞれトランジスタを用いて構成される複数の入力回路を含み、
前記複数の入力回路が配置されるウェルが、前記出力回路が配置されるウェルと、前記セルアレイ部が配置されるウェルと、のうち少なくとも一方と分離されている、
前記（２４）乃至（２７）の何れかに記載の半導体装置。
（１）
複数の配線を含む第１の配線群の、該複数の配線それぞれの第１の位置に接続される第１の回路と、
前記複数の配線それぞれの端である第２の位置に接続される第２の回路と、
前記複数の配線のそれぞれの、前記第１の位置と前記第２の位置との間に、該複数の配線それぞれと１対１に設けられる、該複数の配線のそれぞれに対して第３の回路を接続するための複数の接続部と、
を備える半導体素子。
（２）
前記第１の回路に接続される、該第１の回路と外部の装置とを接続するための少なくとも１つの第１の外部接続端子と、
前記第２の回路に接続される、該第２の回路と外部の装置とを接続するための少なくとも１つの第２の外部接続端子と、
をさらに備える前記（１）に記載の半導体素子。
（３）
第１の半導体基板の第１面に、前記第１の外部接続端子と、前記第２の外部接続端子と、が配置され、
前記第１の半導体基板は、前記第１面に対して裏面の第２面で第２の半導体基板と貼り合わされ、
前記第１の外部接続端子および前記第２の外部接続端子は、
前記第１面から前記第２面まで貫通孔を用いて接続され、
前記第２の半導体基板は、
前記第１の半導体基板と貼り合わされた場合に前記第２面と密着する面の、前記第１の外部接続端子および前記第２の外部接続端子それぞれに対応する位置に電極が設けられる、
前記（２）に記載の半導体素子。
（４）
前記第１の回路は、
前記複数の配線のそれぞれに電圧を出力する出力回路を含み、
前記第２の回路は、
前記複数の配線から電圧が入力される、それぞれが前記複数の配線のそれぞれに１対１に設けられ、順次に接続される複数の入力回路を含み、外部の装置と接続するための外部接続端子が、該順次に接続される一端および他端にそれぞれ接続される、
前記（１）乃至（３）の何れかに記載の半導体素子。
（５）
前記複数の入力回路のそれぞれは、
前記複数の配線のうち１の配線が接続される第１の制御端と、
前記第１の制御端に入力される電圧に応じて導通および非導通状態が制御される第１のスイッチ部と、
を含み、
前記第２の回路は、
前記複数の入力回路それぞれの前記第１のスイッチ部が直列接続で接続される、
前記（４）に記載の半導体素子。
（６）
前記第２の回路は、
前記複数の入力回路それぞれの前記第１のスイッチ部が前記直列接続により接続される一端および他端それぞれに前記外部接続端子が接続される、
前記（５）に記載の半導体素子。
（７）
前記第２の回路は、
それぞれが、前記複数の配線のうち１本おきに選択された複数の配線がそれぞれ前記第１の制御端に接続され前記第１のスイッチ部が前記直列接続で接続される複数の入力回路を含む第１の入力回路群と、
それぞれが、前記複数の配線のうち前記第１の入力回路群に接続されない複数の配線がそれぞれ前記第１の制御端に接続され前記第１のスイッチ部が直列接続で接続される複数の入力回路を含む第２の入力回路群と、を含み、
前記第１の入力回路群それぞれの前記第１のスイッチ部が直列に接続される一端および他端のそれぞれと、前記第２の入力回路群それぞれの前記第１のスイッチ部が直列接続で接続される一端および他端のそれぞれと、が接続される、
前記（５）に記載の半導体素子。
（８）
前記出力回路は、
第２の制御端に入力される電圧に応じて導通および非導通状態が制御される第２のスイッチ部を含み、
前記第１の回路は、
それぞれが、前記複数の配線のうち１本おきに選択された複数の配線それぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第１の出力回路群と、
それぞれが、前記複数の配線のうち前記第１の出力回路群に接続されない複数の配線それぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第２の出力回路群と、
を含む、
前記（７）に記載の半導体素子。
（９）
前記出力回路は、
第２の制御端に入力される電圧に応じて導通および非導通状態が制御される第２のスイッチ部を含み、
前記第１の回路は、
それぞれが、前記複数の配線のうち１本おきに選択された第１の複数の配線それぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第１の出力回路群と、
それぞれが、前記複数の配線のうち前記第１の出力回路群に接続されない第２の複数の配線がそれぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が前記第１の出力回路群に含まれる前記第２のスイッチ部の他端が接続される外部接続端子に共通に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第２の出力回路群と、
を含み、
前記第２の回路は、
第３の制御端に入力される電圧に応じて導通および非導通状態が制御される第３のスイッチ部を含むリセット部をさらに含み、
それぞれが、前記第１の複数の配線それぞれに１対１で前記第３のスイッチ部の一端が接続され、前記第３のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第３の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記リセット部を含む第１のリセット回路群と、
それぞれが、前記第２の複数の配線それぞれに１対１で前記第３のスイッチ部の一端が接続され、前記第３のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第３の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記リセット部を含む第２のリセット回路群と、
を含む、
前記（７）に記載の半導体素子。
（１０）
前記第１の入力回路群および前記第２の入力回路群それぞれの前記直列接続の中間部に、外部の装置と接続する外部接続端子が接続される、
前記（７）乃至（９）の何れかに記載の半導体装置。
（１１）
それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第１の回路は、
前記セルアレイ部の前記複数のセルのうち前記配列における行に整列する複数のセルを前記出力回路として用いる、
前記（５）乃至（１０）の何れかに記載の半導体素子。
（１２）
前記第２の回路は、
外部の装置からの指示に応じて１以上の前記第１のスイッチ部を短絡させる短絡部、
をさらに備える前記（５）に記載の半導体素子。
（１３）
前記第２の回路は、
それぞれ短絡する前記第１のスイッチ部の数が異なる複数の前記短絡部、
を備える前記（１２）に記載の半導体素子。
（１４）
前記複数の入力回路のそれぞれは、
前記複数の配線のうち１の配線が接続される第４の制御端と、
前記第４の制御端に入力される電圧に応じて開閉状態が制御される第４のスイッチ部と、
を含み、
前記第２の回路は、
前記複数の入力回路それぞれの前記第４のスイッチ部が並列接続で接続される、
前記（４）に記載の半導体素子。
（１５）
前記第２の回路は、
外部の装置と接続するための外部接続端子が、前記複数の入力回路それぞれの前記第４のスイッチ部の一端に共通して接続され、
外部の装置と接続するための外部接続端子が、前記複数の入力回路それぞれの前記第４のスイッチ部の他端に共通して接続される、
前記（１４）に記載の半導体素子。
（１６）
前記出力回路は、
アドレス情報に従い、前記複数の配線のうち前記電圧を出力する１以上の配線を指定するデコード部、
を含む、
前記（１４）に記載の半導体素子。
（１７）
それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第１の回路は、
前記セルアレイ部の前記複数のセルのうち前記配列における行に整列する複数のセルを前記出力回路として有し、
前記第２の回路は、
アドレス情報に従い、前記複数の配線のうち前記電圧が入力される１以上の配線を指定するデコード部、
を含む、
前記（１４）に記載の半導体素子。
（１８）
それぞれ１以上の受光素子を含む複数の画素が行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数の画素のうち該配列における列に整列する複数の画素から画素信号を読み出す信号線に接続される画素アレイ部、
をさらに備える、
前記（１）乃至（１７）の何れかに記載の半導体素子。
（１９）
前記第３の回路は、
前記複数の配線のそれぞれに接続されるアナログ−デジタル変換器を含む、
前記（１）乃至（１８）の何れかに記載の半導体素子。
（２０）
それぞれ複数の配線を含む複数の配線束を含み、前記第１の配線群とは異なる方向に沿って配置される第２の配線群の一端に接続され、該第２の配線群に含まれる該複数の配線のそれぞれに対して電圧を出力する出力部を含む第４の回路と、
前記第２の配線群の他端に接続され、該第２の配線群に含まれる複数の配線から電圧が入力される入力回路を含む第５の回路と、
を備え、
前記第４の回路および前記第５の回路は、それぞれ、
前記配線束に含まれる複数の配線から１の配線を指定する配線指定部を含む、
前記（１）乃至（１９）の何れかに記載の半導体素子。
（２１）
前記出力部は、
それぞれ制御端に印加される電圧に応じて導通および非導通状態が制御される、直列に接続される複数のスイッチ部を含み、
前記スイッチ部は、
前記直列に接続される複数のスイッチ部の一端が前記第２の配線群に含まれる１の配線に接続され、他端に前記出力部が出力する電圧が印加される、
前記（２０）に記載の半導体素子。
（２２）
前記第３の回路は、
前記第２の配線群から１つの配線群を選択する選択回路を含む、
前記（２０）に記載の半導体素子。
（２３）
第１半導体基板と、
前記第１半導体基板に貼り合わされる第２半導体基板と、
前記第１半導体基板と前記第２半導体基板とを貫通して接続する複数の接続部と、
をさらに備え、
前記第１の回路および前記第２の回路のうち一方が前記第１半導体基板に配置され、他方が前記第２半導体基板に配置され、
前記複数の接続部の一端が前記第１の回路に接続され、他端が前記第２の回路に接続される、
前記（１）乃至（２２）のいずれかに記載の半導体素子。
（２４）
それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第１の回路は、
前記複数の配線のそれぞれに電圧を出力する出力回路を含み、
前記出力回路が配置されるウェルと、前記セルアレイ部が配置されるウェルと、が分離されている、
前記（１）乃至（２３）の何れかに記載の半導体装置。
（２５）
前記出力回路は、それぞれトランジスタを用いて構成される複数の出力部を含み、
前記複数の出力部のうち、第１の出力部が配置されるウェルと、第２の出力部が配置されるウェルと、が互いに分離されている、
前記（２４）に記載の半導体装置。
（２６）
前記複数の配線のうち、
前記第１の出力部に接続される第１の配線と、
前記第２の出力部に接続される第２の配線と、
が隣接している、
前記（２５）に記載の半導体装置。
（２７）
前記複数の出力部のそれぞれは、
前記複数の配線のうち対応する配線に出力する電圧を決定するための入力電圧を入力する入力端子を備え、
前記複数の出力部それぞれが配置される各ウェルの電位は、該複数の出力部それぞれが備える前記入力端子からそれぞれ印加される、
前記（２５）または（２６）に記載の半導体装置。
（２８）
前記第２の回路は、
前記複数の配線から電圧が入力される、それぞれが前記複数の配線のそれぞれに１対１に設けられ、それぞれトランジスタを用いて構成される複数の入力回路を含み、
前記複数の入力回路が配置されるウェルが、前記出力回路が配置されるウェルと、前記セルアレイ部が配置されるウェルと、のうち少なくとも一方と分離されている、
前記（２４）乃至（２７）の何れかに記載の半導体装置。
１ 撮像素子
２，２’ 画素
１１ 画素アレイ部
３１，３１1，３１2，３１3，３１4，３１m-1，３１m 垂直信号線
３２1，３２2，３２n 制御線
４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｈ 第１半導体基板
４２ 第２半導体基板
４３Ａ，４３Ｂ，４４Ａ，４４Ｂ 接続部
４５Ａ，４５Ａａ，４５Ａｂ，４５Ａｃ，４５Ａｄ，４５Ａｅ，４５Ａｆ，４５Ａｇ，４５Ａｈ 検出部
４５Ｂ，４５Ｂａ，４５Ｂｂ，４５Ｂｃ，４５Ｂｄ，４５Ｂｅ，４５Ｂｅ’，４５Ｂｆ，４５Ｂｇ，４５Ｂｈ，４５Ｂｈ’ バイアス部
４７Ａ，４７Ｃ，４７Ｅ，４８Ａ，４８Ｃ 端子
４７Ｂ，４７Ｄ，４８Ｂ，４８Ｄ 電極
４９Ａ，４９Ａ1，４９Ａ2，４９Ｂ，５０Ａ，５０ＡR，５０ＡT，５０ＡS，５０Ｂ，５０Ｂ1，５０ＢR，５０ＢT，５０ＢS，５０Ｃ1，５０ＣR，５０ＣT，５０ＣS 制御端子
２，２’ 画素
１１ 画素アレイ部
３１，３１1，３１2，３１3，３１4，３１m-1，３１m 垂直信号線
３２1，３２2，３２n 制御線
４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｈ 第１半導体基板
４２ 第２半導体基板
４３Ａ，４３Ｂ，４４Ａ，４４Ｂ 接続部
４５Ａ，４５Ａａ，４５Ａｂ，４５Ａｃ，４５Ａｄ，４５Ａｅ，４５Ａｆ，４５Ａｇ，４５Ａｈ 検出部
４５Ｂ，４５Ｂａ，４５Ｂｂ，４５Ｂｃ，４５Ｂｄ，４５Ｂｅ，４５Ｂｅ’，４５Ｂｆ，４５Ｂｇ，４５Ｂｈ，４５Ｂｈ’ バイアス部
４７Ａ，４７Ｃ，４７Ｅ，４８Ａ，４８Ｃ 端子
４７Ｂ，４７Ｄ，４８Ｂ，４８Ｄ 電極
４９Ａ，４９Ａ1，４９Ａ2，４９Ｂ，５０Ａ，５０ＡR，５０ＡT，５０ＡS，５０Ｂ，５０Ｂ1，５０ＢR，５０ＢT，５０ＢS，５０Ｃ1，５０ＣR，５０ＣT，５０ＣS 制御端子
Claims (28)
- 複数の配線を含む第１の配線群の、該複数の配線それぞれの第１の位置に接続される第１の回路と、
前記複数の配線それぞれの端である第２の位置に接続される第２の回路と、
前記複数の配線のそれぞれの、前記第１の位置と前記第２の位置との間に、該複数の配線それぞれと１対１に設けられる、該複数の配線のそれぞれに対して第３の回路を接続するための複数の接続部と、
を備える半導体素子。 - 前記第１の回路に接続される、該第１の回路と外部の装置とを接続するための少なくとも１つの第１の外部接続端子と、
前記第２の回路に接続される、該第２の回路と外部の装置とを接続するための少なくとも１つの第２の外部接続端子と、
をさらに備える請求項１に記載の半導体素子。 - 第１の半導体基板の第１面に、前記第１の外部接続端子と、前記第２の外部接続端子と、が配置され、
前記第１の半導体基板は、前記第１面に対して裏面の第２面で第２の半導体基板と貼り合わされ、
前記第１の外部接続端子および前記第２の外部接続端子は、
前記第１面から前記第２面に対して貫通孔を用いて接続され、
前記第２の半導体基板は、
前記第１の半導体基板と貼り合わされた場合に前記第２面と密着する面の、前記第１の外部接続端子および前記第２の外部接続端子それぞれに対応する位置に電極が設けられる、
請求項２に記載の半導体素子。 - 前記第１の回路は、
前記複数の配線のそれぞれに電圧を出力する出力回路を含み、
前記第２の回路は、
前記複数の配線から電圧が入力される、それぞれが前記複数の配線のそれぞれに１対１に設けられ、順次に接続される複数の入力回路を含み、外部の装置と接続するための外部接続端子が、該順次に接続される一端および他端にそれぞれ接続される、
請求項１に記載の半導体素子。 - 前記複数の入力回路のそれぞれは、
前記複数の配線のうち１の配線が接続される第１の制御端と、
前記第１の制御端に入力される電圧に応じて導通および非導通状態が制御される第１のスイッチ部と、
を含み、
前記第２の回路は、
前記複数の入力回路それぞれの前記第１のスイッチ部が直列接続で接続される、
請求項４に記載の半導体素子。 - 前記第２の回路は、
前記複数の入力回路それぞれの前記第１のスイッチ部が前記直列接続により接続される一端および他端それぞれに前記外部接続端子が接続される、
請求項５に記載の半導体素子。 - 前記第２の回路は、
それぞれが、前記複数の配線のうち１本おきに選択された複数の配線がそれぞれ前記第１の制御端に接続され前記第１のスイッチ部が前記直列接続で接続される複数の入力回路を含む第１の入力回路群と、
それぞれが、前記複数の配線のうち前記第１の入力回路群に接続されない複数の配線がそれぞれ前記第１の制御端に接続され前記第１のスイッチ部が直列接続で接続される複数の入力回路を含む第２の入力回路群と、を含み、
前記第１の入力回路群それぞれの前記第１のスイッチ部が直列に接続される一端および他端のそれぞれと、前記第２の入力回路群それぞれの前記第１のスイッチ部が直列接続で接続される一端および他端のそれぞれと、が接続される、
請求項５に記載の半導体素子。 - 前記出力回路は、
第２の制御端に入力される電圧に応じて導通および非導通状態が制御される第２のスイッチ部を含み、
前記第１の回路は、
それぞれが、前記複数の配線のうち１本おきに選択された複数の配線それぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第１の出力回路群と、
それぞれが、前記複数の配線のうち前記第１の出力回路群に接続されない複数の配線それぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第２の出力回路群と、
を含む、
請求項７に記載の半導体素子。 - 前記出力回路は、
第２の制御端に入力される電圧に応じて導通および非導通状態が制御される第２のスイッチ部を含み、
前記第１の回路は、
それぞれが、前記複数の配線のうち１本おきに選択された第１の複数の配線それぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第１の出力回路群と、
それぞれが、前記複数の配線のうち前記第１の出力回路群に接続されない第２の複数の配線がそれぞれに１対１で前記第２のスイッチ部の一端が接続され、該第２のスイッチ部の他端が前記第１の出力回路群に含まれる前記第２のスイッチ部の他端が接続される外部接続端子に共通に接続され、前記第２の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記出力回路を含む第２の出力回路群と、
を含み、
前記第２の回路は、
第３の制御端に入力される電圧に応じて導通および非導通状態が制御される第３のスイッチ部を含むリセット部をさらに含み、
それぞれが、前記第１の複数の配線それぞれに１対１で前記第３のスイッチ部の一端が接続され、前記第３のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第３の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記リセット部を含む第１のリセット回路群と、
それぞれが、前記第２の複数の配線それぞれに１対１で前記第３のスイッチ部の一端が接続され、前記第３のスイッチ部の他端が外部の装置と接続するための外部接続端子に接続され、前記第３の制御端が外部の装置と接続するための外部接続端子に接続される複数の前記リセット部を含む第２のリセット回路群と、
を含む、
請求項７に記載の半導体素子。 - 前記第１の入力回路群および前記第２の入力回路群それぞれの前記直列接続の中間部に、外部の装置と接続する外部接続端子が接続される、
請求項７に記載の半導体素子。 - それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第１の回路は、
前記セルアレイ部の前記複数のセルのうち前記配列における行に整列する複数のセルを前記出力回路として用いる、
請求項５に記載の半導体素子。 - 前記第２の回路は、
外部の装置からの指示に応じて１以上の前記第１のスイッチ部を短絡させる短絡部、
をさらに備える請求項５に記載の半導体素子。 - 前記第２の回路は、
それぞれ短絡する前記第１のスイッチ部の数が異なる複数の前記短絡部、
を備える請求項１２に記載の半導体素子。 - 前記複数の入力回路のそれぞれは、
前記複数の配線のうち１の配線が接続される第４の制御端と、
前記第４の制御端に入力される電圧に応じて開閉状態が制御される第４のスイッチ部と、
を含み、
前記第２の回路は、
前記複数の入力回路それぞれの前記第４のスイッチ部が並列接続で接続される、
請求項４に記載の半導体素子。 - 前記第２の回路は、
外部の装置と接続するための外部接続端子が、前記複数の入力回路それぞれの前記第４のスイッチ部の一端に共通して接続され、
外部の装置と接続するための外部接続端子が、前記複数の入力回路それぞれの前記第４のスイッチ部の他端に共通して接続される、
請求項１４に記載の半導体素子。 - 前記出力回路は、
アドレス情報に従い、前記複数の配線のうち前記電圧を出力する１以上の配線を指定するデコード部、
を含む、
請求項１４に記載の半導体素子。 - それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第１の回路は、
前記セルアレイ部の前記複数のセルのうち前記配列における行に整列する複数のセルを前記出力回路として有し、
前記第２の回路は、
アドレス情報に従い、前記複数の配線のうち前記電圧が入力される１以上の配線を指定するデコード部、
を含む、
請求項１４に記載の半導体素子。 - それぞれ１以上の受光素子を含む複数の画素が行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数の画素のうち該配列における列に整列する複数の画素から画素信号を読み出す信号線に接続される画素アレイ部、
をさらに備える、
請求項１に記載の半導体素子。 - 前記第３の回路は、
前記複数の配線のそれぞれに接続されるアナログ−デジタル変換器を含む、
請求項１に記載の半導体素子。 - それぞれ複数の配線を含む複数の配線束を含み、前記第１の配線群とは異なる方向に沿って配置される第２の配線群の一端に接続され、該第２の配線群に含まれる該複数の配線のそれぞれに対して電圧を出力する出力部を含む第４の回路と、
前記第２の配線群の他端に接続され、該第２の配線群に含まれる複数の配線から電圧が入力される入力回路を含む第５の回路と、
を備え、
前記第４の回路および前記第５の回路は、それぞれ、
前記配線束に含まれる複数の配線から１の配線を指定する配線指定部を含む、
請求項１に記載の半導体素子。 - 前記出力部は、
それぞれ制御端に印加される電圧に応じて導通および非導通状態が制御される、直列に接続される複数のスイッチ部を含み、
前記スイッチ部は、
前記直列に接続される複数のスイッチ部の一端が前記第２の配線群に含まれる１の配線に接続され、他端に前記出力部が出力する電圧が印加される、
請求項２０に記載の半導体素子。 - 前記第３の回路は、
前記第２の配線群に含まれる前記複数の配線束から１つの配線束を選択する選択回路を含む、
請求項２０に記載の半導体素子。 - 第１半導体基板と、
前記第１半導体基板に貼り合わされる第２半導体基板と、
前記第１半導体基板と前記第２半導体基板とを貫通して接続する複数の接続部と、
をさらに備え、
前記第１の回路および前記第２の回路のうち一方が前記第１半導体基板に配置され、他方が前記第２半導体基板に配置され、
前記複数の接続部の一端が前記第１の回路に接続され、他端が前記第２の回路に接続される、
請求項１に記載の半導体素子。 - それぞれ所定の機能を実行する複数のセルが行列状に配列されて配置され、前記複数の配線のそれぞれが、該複数のセルのうち該配列における列に整列する複数のセルに接続されるセルアレイ部、
をさらに備え、
前記第１の回路は、
前記複数の配線のそれぞれに電圧を出力する出力回路を含み、
前記出力回路が配置されるウェルと、前記セルアレイ部が配置されるウェルと、が分離されている、
請求項１に記載の半導体素子。 - 前記出力回路は、それぞれトランジスタを用いて構成される複数の出力部を含み、
前記複数の出力部のうち、第１の出力部が配置されるウェルと、第２の出力部が配置されるウェルと、が互いに分離されている、
請求項２４に記載の半導体素子。 - 前記複数の配線のうち、
前記第１の出力部に接続される第１の配線と、
前記第２の出力部に接続される第２の配線と、
が隣接している、
請求項２５に記載の半導体素子。 - 前記複数の出力部のそれぞれは、
前記複数の配線のうち対応する配線に出力する電圧を決定するための入力電圧を入力する入力端子を備え、
前記複数の出力部それぞれが配置される各ウェルの電位は、該複数の出力部それぞれが備える前記入力端子からそれぞれ印加される、請求項２５に記載の半導体素子。 - 前記第２の回路は、
前記複数の配線から電圧が入力される、それぞれが前記複数の配線のそれぞれに１対１に設けられ、それぞれトランジスタを用いて構成される複数の入力回路を含み、
前記複数の入力回路が配置されるウェルが、前記出力回路が配置されるウェルと、前記セルアレイ部が配置されるウェルと、のうち少なくとも一方と分離されている、
請求項２４に記載の半導体素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/757,516 US20230024598A1 (en) | 2019-12-24 | 2020-12-14 | Semiconductor element |
| PCT/JP2020/046487 WO2021131840A1 (ja) | 2019-12-24 | 2020-12-14 | 半導体素子 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019233586 | 2019-12-24 | ||
| JP2019233586 | 2019-12-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2021103760A true JP2021103760A (ja) | 2021-07-15 |
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ID=76755561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020096919A Pending JP2021103760A (ja) | 2019-12-24 | 2020-06-03 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2021103760A (ja) |
-
2020
- 2020-06-03 JP JP2020096919A patent/JP2021103760A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230427 |