CN102804281A - 存储器裸片、堆叠式存储器、存储器装置及方法 - Google Patents

存储器裸片、堆叠式存储器、存储器装置及方法 Download PDF

Info

Publication number
CN102804281A
CN102804281A CN2011800144426A CN201180014442A CN102804281A CN 102804281 A CN102804281 A CN 102804281A CN 2011800144426 A CN2011800144426 A CN 2011800144426A CN 201180014442 A CN201180014442 A CN 201180014442A CN 102804281 A CN102804281 A CN 102804281A
Authority
CN
China
Prior art keywords
memory die
identification
nude film
piling
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800144426A
Other languages
English (en)
Other versions
CN102804281B (zh
Inventor
中西琢也
伊藤丰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN102804281A publication Critical patent/CN102804281A/zh
Application granted granted Critical
Publication of CN102804281B publication Critical patent/CN102804281B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Executing Machine-Instructions (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明提供存储器裸片、存储器裸片堆叠、存储器装置及方法，例如用以构造及操作此类裸片、堆叠及/或存储器装置的方法。一个此类存储器裸片包括经配置以取决于所述裸片如何布置于堆叠中而选择性地耦合到外部选择连接节点的识别。识别电路可响应于所述识别电路如果耦合的话那么如何耦合到所述外部选择连接节点而确定其相应存储器裸片的识别。

Description

存储器裸片、堆叠式存储器、存储器装置及方法
相关申请案
此专利申请案主张2010年2月11日提出申请的第12/704,354号美国申请案的优先权权益，所述申请案以引用方式并入本文中。
技术领域
背景技术
电子设备及系统的市场正使工业驱向更高的处理器操作速度及以此些处理器操作的装置中的增强的存储容量。与此些电子装置的增强的功能性及容量同时出现的是增加的复杂性及功率消耗。电力的消耗可导致电源资源的损耗、增加的操作成本及与装置中的发热及电流流动相关联的效能降级。
发明内容
附图说明
在附图的各图中以举例方式而非限制方式图解说明实施例，在附图中：
图1根据各个实例性实施例展示包括存储器裸片堆叠的存储器装置的框图。
图2根据各个实例性实施例展示具有四芯片选择规格、使用浮动检测电路、包括存储器裸片堆叠的存储器装置的框图。
图3根据各个实例性实施例展示具有四芯片选择规格、使用电压检测电路、包括存储器裸片堆叠的存储器装置的框图。
图4根据各个实例性实施例展示具有四芯片选择规格、具有上覆外部连接、使用浮动检测电路、包括存储器裸片堆叠的存储器装置的框图。
图5根据各个实例性实施例展示具有四芯片选择规格、具有上覆外部连接、使用电压检测电路、包括存储器裸片堆叠的存储器装置的框图。
图6根据各个实例性实施例展示具有二芯片选择规格、包括存储器裸片堆叠的存储器装置的框图。
图7根据各个实例性实施例展示具有一个芯片选择规格、包括存储器裸片堆叠的存储器装置的框图。
图8根据各个实例性实施例展示浮动检测电路的框图。
图9根据各个实例性实施例展示电压检测电路的框图。
图10根据各个实例性实施例展示存储器裸片上的识别检测波形。
图11根据各个实例性实施例展示用于具有四芯片选择规格的存储器裸片堆叠中的存储器裸片的识别电路的框图。
图12根据各个实例性实施例展示用于具有二芯片选择规格的存储器裸片堆叠中的存储器裸片的识别电路的框图。
图13根据各个实例性实施例展示用于具有一个芯片选择规格的存储器裸片堆叠中的存储器裸片的识别电路的框图。
图14根据各个实例性实施例展示刷新时存储器裸片堆叠中的存储器裸片的经激活区域。
图15根据各个实施例展示用以管理存储器裸片堆叠的方法的实施例的特征。
图16根据各个实施例展示用以识别存储器裸片堆叠中的存储器裸片的方法的实施例的特征。
图17根据本发明的各个实施例展示电子系统的各特征的框图。
具体实施方式
以下详细说明参考以图解说明方式而非以限制方式展示本发明的各个实施例的附图。对这些实施例进行充分详细地描述，以使所属领域的技术人员能够实践这些及其它实施例。也可利用其它实施例，且可对这些实施例作出结构、逻辑及电的改变。各个实施例未必相互排斥，因为一些实施例可与一个或一个以上其它实施例组合以形成新实施例。因此，不应在限定意义上理解以下详细说明。
图1展示包括存储器裸片112-1、...、112-N的堆叠110的存储器装置100的框图。堆叠110包括多个外部“选择”(例如，芯片选择)连接节点114-1-1、...、114-1-M。举例来说，“连接节点”可为一离散导电结构(或若干结构)，例如端子、引脚、导线、导电球、焊缝、垫、金属层(经图案化或未经图案化)或其它类似结构，或可仅为两个导电结构之间的介接点(例如两个以导电方式耦合的穿衬底导通体交会之处)。举例来说，此些连接节点可用于将裸片以导电方式耦合到其它某物(例如，另一裸片或某一其它结构)。
“芯片选择相关”连接节点可为经配置以取决于裸片如何布置于堆叠中而潜在地接收芯片选择信号的连接节点。“芯片选择”连接节点可为在裸片布置于堆叠中时经配置以接收芯片选择信号的连接节点。举例来说，“外部”连接节点(例如芯片选择连接节点114-1-1、...、114-1-M)可用于以导电方式将堆叠(例如堆叠110)耦合到在存储器裸片堆叠外部的其它某物(例如结构105)。举例来说，外部结构105可为将各种各样的信号提供到存储器裸片堆叠的总线。举例来说，外部结构105也可为在存储器裸片堆叠与一个或一个以上处理器或其它外部装置之间提供介接功能的逻辑裸片或其它介接结构。
堆叠110的每一存储器裸片112-i(i＝1...N)可分别具有(例如，可包括)对应识别电路120-i(i＝1...N)，在至少一些实施例中，所述对应识别电路可耦合到相关联输入缓冲器130-i(i＝1...N)用于芯片选择。每一存储器裸片112-i上的识别电路120-i可耦合(或不耦合)到多个外部芯片选择连接节点114-1-1、...、114-1-M中的一者或一者以上。每一存储器裸片114-i上的识别电路120-i可响应于(举例来说)识别电路如何耦合到多个外部芯片选择连接节点114-1-1、...、114-1-M中的一者或一者以上(例如，如果有的话，那么响应于其耦合到多少个外部芯片选择连接节点，)而确定(例如检测)其相应存储器裸片的识别(ID)。在各个实施例中，N可等于M。
识别电路120-i可经由在其相应存储器裸片112-i中的穿衬底导通体(TSV)116-1、...、116-M而耦合到外部芯片选择连接节点114-1-1、...、114-1-M中的一者或一者以上。TSV可包含基本上从裸片的一个表面(例如，裸片的衬底的一个表面)延伸到(例如裸片的所述衬底的)相对表面的导电材料。然而，注意，TSV未必需要完全穿过特定衬底/裸片。在硅衬底或基于硅的衬底中，这些穿衬底导通体称作穿硅导通体。
TSV可在z方向上将堆叠的裸片与下伏或上覆外部结构互连，例如总线系统、逻辑裸片、或其它介接结构。数千个或更多个这些TSV可形成传输路径的一部分，所述传输路径可用这些裸片与具有至少同等传输能力而好像布置于同一水平(x-y)平面上的下伏或上覆外部结构来实施。TSV可经布置以取决于此3-D整合的应用而提供数据总线、地址总线、控制线及其它通信路径的各种组合。在本文中耦合到芯片选择相关连接节点的TSV称作芯片选择相关TSV，而在本文中实际上耦合到芯片选择连接节点的芯片选择相关TSV称作芯片选择TSV。
在大规模生产环境中，如果待用于堆叠110中的每一存储器裸片112可基本上为相同产品(例如，如果其可使用相同工艺形成且具有相同设计)，则将是有利的，而无论最终其如何布置于堆叠中。为帮助虑及所述情形，可实施根据下文将论述的各个实施例的识别(ID)确定方案。使用此ID确定(例如，检测)方案，存储器裸片可取决于其如何布置于堆叠中而自动地改变(举例来说)其芯片选择路线或存储器映射。
图2根据各个实例性实施例展示具有四芯片选择规格、使用浮动检测电路、包括存储器裸片212-1、...、212-4的堆叠210的存储器装置200的框图。在存储器装置的N芯片选择规格中，在借助外部装置(例如处理器)操作存储器装置中使用N个芯片选择信号。每一存储器裸片212-i(i＝1至4)可包括浮动检测电路以确定其自身的识别，例如安置于相应存储器裸片上的识别电路220-i(i＝1至4)中的浮动检测电路。关于图8更详细地论述在各个实施例中所使用的浮动检测电路。
每一个别存储器裸片212-i包括若干个TSV。在堆叠210中，存储器裸片212的一侧上的至少一个芯片选择连接节点将所述裸片的芯片选择TSV耦合到邻近存储器裸片212的芯片选择TSV。如在图2中所定向，举例来说，存储器裸片212-4的芯片选择TSV216-4-4经由存储器裸片212-4的一个侧上的芯片选择连接节点214-4-4耦合到邻近存储器裸片212-3的芯片选择TSV 216-3-3。在图2中，针对每一存储器裸片212-i展示连接节点214-i-1、214-i-2、214-i-3、214-i-4，其中i＝1、2、3、4。在存储器裸片212-4的相对侧上，无连接节点。存储器裸片212-4不耦合到另一裸片(即，其在堆叠210的“顶部”处)。
同时，如在图2中所定向，存储器裸片212-1的一个侧上的芯片选择连接节点214-2-2、214-2-3及214-2-4将存储器裸片212-1的芯片选择TSV 216-1-1、216-1-2及216-1-3耦合到邻近存储器装置212-2的芯片选择TSV 216-2-2、216-2-3及216-2-4。存储器裸片212-1的相对侧上的外部芯片选择连接节点214-1-1到214-1-4可将存储器裸片212-1的芯片选择TSV耦合到一个或一个以上外部装置。可使用例如先前关于图1所描述的介接结构中的一者的外部结构来完成外部耦合。
存储器裸片212-1是堆叠210中的第一裸片，以使得在与存储器裸片212-2相对的侧上的芯片选择连接节点214-1-1到214-1-4为堆叠210的外部芯片选择连接节点。存储器裸片212-i中的每一者中的TSV将适当信号路由到对应存储器裸片212-i。举例来说，外部连接节点217可将命令信号(例如远程地址选通(RAS))经由TSV、连接节点及内部(例如，裸片上，例如形成于裸片的衬底上)节点(例如垫219)从外部处理器耦合到存储器装置200的存储器裸片212-1、...、212-4。为集中于本文中所论述的各个实施例的特征，未展示存储器装置常用的众多(如果不是大多数)连接。
在具有四芯片选择规格的存储器装置200中，存储器装置200具有四个外部芯片选择连接节点214-1-1、...、214-1-4。存储器装置200可接收四个芯片选择信号，在外部芯片选择连接节点214-1-1、...、214-1-4中的每一者处接收一个信号。四个芯片选择信号为可各自具有相同格式的不同信号，例如为低(L)或高(H)的二进制信号。如在堆叠中所布置，外部芯片选择连接节点214-1-1、...、214-1-4分别经由个别芯片选择TSV216-1-1、216-1-2、216-1-3及216-1-4耦合到对应内部芯片选择节点(后文中称作(举例来说)“垫”)218-1-1、218-1-2、218-1-3及218-1-4。存储器裸片212-1上的垫218-1-1、218-1-2、218-1-3及218-1-4耦合到通常位于存储器裸片212-1的包括有源电路的侧上的识别电路220-1。识别电路220-1响应于其如何耦合到一个或一个以上外部芯片选择连接节点214-1-1、...、214-1-4(如果有的话)而确定其自身的识别。
每一存储器裸片212-j(j＝2、3、4)可类似于存储器裸片212-1结构化。举例来说，每一存储器裸片212可包括耦合到垫218-j-1、218-j-2、218-j-3及218-j-4的芯片选择相关TSV 216-j-1、216-j-2、216-j-3及216-j-4。由于待耦合到芯片选择相关节点的TSV是芯片选择相关TSV，因此并非堆叠中的所有TSV 216均为芯片选择相关TSV。取决于裸片212在堆叠210中的布置，TSV 216-j-1、216-j-2、216-j-3及216-j-4中的一者或一者以上及垫218-j-1、218-j-2、218-j-3及218-j-4中的相应一者或一者以上可将所述裸片的识别电路220-j耦合到外部芯片选择连接节点214-1-1、214-1-2、214-1-3及214-1-4中的一者或一者以上。在此配置中，每一存储器裸片212-j也可确定其自身的识别。可通过若干种方法完成在存储器裸片212-1、...、212-4之间的允许识别电路220-j选择性地耦合到一个或一个以上外部芯片选择连接节点214-1、214-2、214-3及214-4的耦合。
举例来说，可以类似样式配置存储器裸片212-1、...、212-4中的每一者内的芯片选择相关TSV 216以使得当将存储器裸片212-1、...、212-4布置成堆叠210时，个别存储器裸片的芯片选择相关TSV垂直对准。然而，在各个实施例中，一对垂直对准的邻近TSV中的TSV 216未必彼此耦合。而是，堆叠200中的至少一个裸片的至少一个芯片选择相关TSV可耦合到所述堆叠中的另一裸片的芯片选择相关TSV，其中经耦合芯片选择相关TSV并未垂直对准(例如，其彼此水平偏移(例如)一个TSV放置)。举例来说，裸片212-1的TSV 216-1-1可经由内部节点218-1-1耦合到TSV 216-2-2。因此，在各个实施例，堆叠210中的至少一个存储器裸片212-i(i＝1、2、3、4)的多个芯片选择相关TSV216-i-1、216-i-2、216-i-3及216-i-4中的每一者可耦合到或可不耦合到邻近存储器裸片的芯片选择相关TSV。
包括四个存储器裸片212-1、...、212-4的存储器装置200可使用四个识别。举例来说，此些识别可为十进制数0到3中的一者。在实施例中，赋予在堆叠210顶部(即，在堆叠210的与外部连接节点217及214-1-1、...、214-1-4相对的端)处的存储器裸片212-4ID#0、赋予存储器裸片212-3ID#1、赋予存储器裸片212-2ID#2，且赋予在堆叠210底部(且直接耦合到外部连接节点217及214-1-1、...、14-1-4))的存储器裸片212-1ID#3。
存储器裸片211-i的识别可由其识别电路220-i来确定，例如具有使用电流感测电路的浮动检测电路的识别电路。术语“浮动”用于表示到浮动检测电路的输入可为浮动的，即，所述输入并不耦合到外部芯片选择连接节点。如在图2中所展示，存储器裸片212-2、212-3及212-4中的与外部芯片选择连接节点214-1-1(CS#0)垂直对准的TSV 216-i-1中的每一者并不特定地耦合到所述外部芯片选择连接节点214-1-1(而是，在此实施例中其耦合到浮动垫218-i-1)。每一存储器裸片可具有不同数目及位置的与外部芯片选择连接节点214-1-1、...、214-1-4垂直对准的浮动垫，以使得每一存储器裸片312-i可使用连接到其垫218-i-1、218-i-2、218-i-3及218-i-4(其中在此实施例中i＝1到4)的电流感测电路来确定其识别。
图3根据各个实例性实施例展示具有四芯片选择规格、使用电压检测电路、包括存储器裸片312-1、...、312-4的堆叠310的存储器装置300的框图。每一存储器裸片312-i(i＝1到4)可包括安置于相应存储器裸片上的相应识别电路320-i(i＝1到4)中的电压检测电路以确定其自身的识别。关于图9论述在各个实施例中所使用的电压检测电路。
每一个别存储器裸片312-i类似于图2的存储器裸片212-i配置，除了存储器裸片312-2、312-3及312-4中的与外部芯片选择连接节点314-1-1(CS#0)垂直对准的芯片选择相关TSV 316-i-1中的每一者耦合到内部参考，例如内部电压源VCCP，内部电压源VCCP可由存储器裸片312-2、312-3及312-4的识别电路320-2、320-3及320-4中的电压检测电路使用。如在图3中所定向，外部连接节点317及314-1-1、...、314-1-4经配置以将存储器裸片312-1耦合到一个或一个以上外部装置。可使用例如先前关于图1所论述的介接结构的外部结构来完成外部耦合。
存储器裸片312-1是堆叠310中的第一裸片，且在与存储器裸片312-2相对的侧上的外部连接节点317及314-1-1、...、314-1-4经提供以将堆叠310在外部耦合到外部结构。存储器裸片312-i中的每一者中的TSV将适当信号路由到对应存储器裸片312-i。举例来说，外部连接节点317可将命令信号(例如RAS)从外部处理器经由TSV、连接节点及内部节点(例如垫319)耦合到存储器装置300的存储器裸片312-1、...、312-4。为集中于本文中所论述的各个实施例的特征，未展示存储器装置常用的众多(如果不是大多数)连接。
具有四芯片选择规格的存储器装置300具有四个外部芯片选择连接节点314-1-1、...、314-1-4。存储器装置300可接收四个芯片选择信号，在外部芯片选择连接节点314-1-1、...、314-1-4中的每一者处接收一个信号。四个芯片选择信号为可各自具有相同格式的不同信号，例如为逻辑低(L)或逻辑高(H)的二进制信号。外部芯片选择连接节点314-1-1、314-1-2、314-1-3及314-1-4经由个别芯片选择TSV 316-1-1、316-1-2、316-1-3及316-1-4耦合到对应芯片选择垫318-1-1、318-1-2、318-1-3及318-1-4。存储器裸片212-1上的垫318-1-1、318-1-2、318-1-3及318-1-4耦合到识别电路320-1，识别电路320-1可位于存储器裸片312-1的包括有源电路的侧上。识别电路320-1响应于其如何耦合到外部芯片选择连接节点314-1-1、314-1-2、314-1-3、314-1-4中的一者或一者以上(如果有的话)而确定其自身的识别。
每一存储器裸片312-j(j＝2、3、4)可类似于存储器裸片312-1结构化。举例来说，每一存储器裸片312-j可包括耦合到相应芯片选择相关垫318-j-1、318-j-2、318-j-3及318-j-4的芯片选择相关TSV 316-j-1、316-j-2、316-j-3及316-j-4。取决于裸片312-j在堆叠中的布置，芯片选择相关TSV 316-j-1、316-j-2、316-j-3及316-j-4中的一者或一者以上及芯片选择相关垫318-j-1、318-j-2、318-j-3及318-j-4中的相应一者可将所述裸片的识别电路320-j耦合到外部芯片选择连接节点314-1-1、314-1-2、314-1-3及314-1-4中的一者或一者以上。在此配置中，每一存储器裸片312-j也可确定其自身的识别。可通过若干种方法完成在存储器裸片312-1、...、312-4之间的允许识别电路320-j选择性地耦合到外部芯片选择连接节点314-1-1、314-1-2、314-1-3及314-1-4中的一者或一者以上的耦合。
举例来说，可以类似样式配置存储器裸片312-1、...、312-4中的每一者内的芯片选择相关TSV 316，以使得当将存储器裸片312-1、...、312-4布置成堆叠310时，个别存储器裸片的芯片选择相关TSV是对准的。然而，在各个实施例中，一对垂直对准的邻近芯片选择相关TSV中的TSV 316未必彼此耦合。而是，堆叠300中的至少一个裸片的至少一个芯片选择相关TSV可耦合到所述堆叠中的另一裸片的芯片选择相关TSV，其中经耦合芯片选择相关TSV并不垂直对准(例如，其彼此水平偏移(例如)一个TSV放置)。举例来说，裸片312-1的TSV 316-1-1可经由内部节点318-1-1耦合到TSV 316-2-2。因此，在各个实施例中，堆叠310中的至少一个存储器裸片312-i(i＝1、2、3、4)的多个芯片选择相关TSV 316-i-1、316-i-2、316-i-3及316-i-4中的每一者可耦合或可不耦合到邻近存储器裸片的芯片选择相关TSV。
包括四个存储器裸片312-1、...、312-4的存储器装置300可使用四个识别。举例来说，此些识别可为十进制数0到3中的一者。在实施例中，赋予在堆叠310顶部(即，在堆叠310的与外部连接节点317及314-1相对的端)处的存储器裸片312-4ID#0，赋予存储器裸片312-3ID#1，赋予存储器裸片312-2ID#2，且赋予在堆叠310底部(且直接耦合到外部连接节点317及314-1)的存储器裸片312-1ID#3。存储器裸片311-i的识别可由其识别电路320-i来确定，举例来说，所述识别电路可包括电压检测电路。
图4根据各个实例性实施例展示具有四芯片选择规格、包括存储器裸片412-1、...、412-4的堆叠410的存储器装置400的框图，其具有上覆外部连接节点且其中所述存储器裸片各自包括相应浮动检测电路。存储器装置400类似于图2的存储器装置200，除了存储器堆叠410经定向而用于相对于存储器装置200的存储器堆叠210的定向颠倒的外部耦合。存储器装置400可连接到外部结构，例如先前关于图1所论述的介接结构中的一者，其中所述外部结构安置于存储器装置400顶部上。存储器裸片412-1的外部芯片选择连接节点414-1-1、414-1-2、414-1-3及414-1-4可为存储器装置400提供至少一些外部连接。如同存储器装置200，存储器裸片412-2、...、412-4中与外部芯片选择连接节点414-1-1(CS#0)对准的芯片选择相关TSV 416-i-1是浮动的，且识别电路420-1、...、420-4中的每一者可包括浮动检测电路。
图5根据各个实例性实施例展示具有四芯片选择规格、包括存储器裸片512-1、...、512-4的堆叠的存储器装置500的框图，其具有上覆外部连接节点且其中所述存储器裸片各自包括相应电压检测电路。存储器装置500类似于图3的存储器装置300，除了存储器堆叠510经定向而用于相对于存储器装置300的存储器堆叠310的定向颠倒的外部耦合。存储器装置500可连接到外部结构，例如先前关于图1所论述的介接结构中的一者，其中所述外部结构安置于存储器装置500顶部上。存储器裸片512-1的外部芯片选择连接节点514-1-1、514-1-2、514-1-3及514-1-4可为存储器装置500提供至少一些外部连接。如同存储器装置300，存储器裸片512-2、...、512-4中与外部芯片选择连接节点514-1-1(CS#0)对准的芯片选择相关TSV 516-i-1各自耦合到内部参考，例如内部电压源VCCP，且识别电路520-1、...、520-4中的每一者可包括电压检测电路。
图6根据各个实例性实施例展示具有二芯片选择规格、包括存储器裸片612-1、...、612-4的堆叠610的存储器装置600的框图。每一存储器裸片612-i (i＝1到4)可包括(举例来说)安置于相应存储器裸片上的相应识别电路620-i(i＝1到4)中的浮动检测电路以确定其自身的识别。
每一个别存储器裸片612-i包括若干个TSV。在堆叠610中，在至少一个存储器裸片612的一侧上的至少一个芯片选择连接节点将所述裸片的芯片选择TSV耦合到邻近存储器裸片612的芯片选择TSV。举例来说，如图6中所定向，存储器裸片612-4的芯片选择TSV 616-4-4在存储器裸片612-4的一个侧上耦合到邻近存储器装置612-3的芯片选择TSV 616-3-3。在存储器裸片612-4的相对侧上，不存在外部连接节点。存储器裸片612-4未耦合到另一裸片(即，其在堆叠610的“顶部”)。
同时，如在图6中所定向，存储器裸片612-1的一个侧上的芯片选择连接节点614-2-2及614-2-3将存储器裸片612-1的芯片选择TSV 616-1-1及616-1-2耦合到邻近存储器装置612-2的芯片选择TSV 616-2-2及616-2-3。存储器裸片621-1的相对侧上的外部芯片选择连接节点614-1-1及614-1-2可将存储器裸片612-1的芯片选择TSV 616-1-1及616-1-2分别耦合到一个或一个以上外部装置。可使用例如先前关于图1所论述的介接结构中的一者的外部结构来完成外部耦合。
存储器裸片612-1是堆叠610中的第一裸片，且在与存储器裸片612-2相对的侧上的外部连接节点617及614-1-1、...、614-1-2经提供以在外部将堆叠610耦合到外部结构。存储器裸片612-i中的每一者中的TSV将适当信号路由到对应存储器裸片612-i。举例来说，外部连接节点617可将命令信号(例如RAS)从外部处理器经由TSV、连接节点及内部节点(例如垫619)耦合到存储器装置600的存储器裸片612-1、...、612-4。为集中于本文中所论述的各个实施例的特征，未展示存储器装置常用的众多(如果不是大多数)连接。
具有二芯片选择规格的存储器装置600具有两个外部芯片选择连接节点614-1-1及614-1-2以关于存储器装置600的芯片选择功能为堆叠610提供外部连接节点。存储器装置600可接收两个芯片选择信号，在外部芯片选择连接节点614-1-1及614-1-2中的每一者处接收一个信号。两个芯片选择信号为可具有相同格式的不同信号，例如为逻辑低(L)或逻辑高(H)的二进制信号。
外部芯片选择连接节点614-1-1及614-1-2经由个别TSV 616-1-1及616-1-2耦合到对应垫618-1-1及618-1-2。存储器裸片612-1上的垫618-1-1、618-1-2、618-1-3及618-1-4耦合到识别电路620-1，所述识别电路可位于存储器裸片612-1的包括有源电路的侧上。识别电路620-1响应于其如何耦合到外部芯片选择连接节点614-1-1及614-1-2中的一者或一者以上(如果有的话)而确定其自身的识别。
每一存储器裸片612-j(j＝2、3、4)可类似于存储器裸片612-1结构化。举例来说，每一存储器裸片612-j可包括耦合到相应垫618-j-1、618-j-2、618-j-3及618-j-4的芯片选择相关TSV 616-j-1、616-j-2、616-j-3及616-j-4。取决于裸片612-j在堆叠中的布置，芯片选择相关TSV 616-j-1、616-j-2、616-j-3及616-j-4中的一者或一者以上及垫618-j-1、618-j-2、618-j-3及618-j-4中的相应一者或一者以上可将所述裸片的识别电路620-j耦合到外部芯片选择连接节点614-1-1及614-1-2中的一者或一者以上。在此配置中，每一存储器裸片612-j也可确定其自身的识别。可通过若干种方法完成在存储器裸片612-1、...、614-4之间的允许识别电路620-j选择性地耦合到外部芯片选择连接节点614-1-1及614-1-2中的一者或一者以上的耦合。
举例来说，可以类似样式配置存储器裸片612-1、...、612-4中的每一者内的芯片选择相关TSV 616，以使得当将存储器裸片612-1、...、612-4布置成堆叠610时，个别存储器裸片的TSV是垂直对准的。然而，在各个实施例中，一对垂直对准的邻近TSV中的芯片选择相关TSV 616未必彼此耦合。而是，堆叠600中的至少一个裸片的至少一个芯片选择相关TSV可耦合到所述堆叠中的另一裸片的芯片选择相关TSV，其中经耦合芯片选择相关TSV并不垂直对准(例如，其彼此水平偏移达(例如)一个TSV放置)。举例来说，裸片612-1的TSV 616-1-1可通过内部节点618-1-1耦合到TSV 616-2-2。因此，在各个实施例，堆叠610中的至少一个存储器裸片612-i(i＝1、2、3、4)的多个芯片选择相关TSV 616-i-1、616-i-2、616-i-3及616-i-4中的每一者可耦合或可不耦合到邻近存储器裸片的芯片选择相关TSV。
包括四个存储器裸片612-1、...、612-4的存储器装置600可使用四个识别。举例来说，此些识别可为十进制数0到3中的一者。在实施例中，赋予在堆叠610顶部(即，在堆叠610的与外部连接节点617及614-1相对的端)处的存储器裸片612-4ID#0，赋予存储器裸片612-3ID#1，赋予存储器裸片612-2ID#2，且赋予在堆叠610底部(且直接耦合到外部连接节点617及614-1)的存储器裸片612-1ID#3。存储器裸片611-i的识别可由识别电路620-i确定，例如具有浮动检测电路(例如，使用电流感测电路的浮动检测电路)的识别电路。如在图6中所展示，存储器裸片612-2、612-3及612-4中的与外部芯片选择连接节点614-1-1(CS#0)垂直对准的TSV 616-i-1中的每一者并不特定地耦合到所述外部连接节点614-1-1(而是，在此实施例中其耦合到浮动垫618-i-1)。
图7根据各个实例性实施例展示具有一个芯片选择规格、包括存储器裸片712-1、...、712-4的堆叠710的存储器装置700的框图。每一存储器裸片712-i (i＝1到4)可包括(举例来说)安置于相应存储器裸片上的识别电路720-i(i＝1到4)中的浮动检测电路以确定其自身的识别。
每一个别存储器裸片712-i包括若干个TSV。在堆叠710中，在至少一个存储器裸片712的一侧上的一个芯片选择连接节点将所述裸片的一个芯片选择TSV耦合到邻近存储器裸片712的芯片选择TSV。如在图7中所定向，举例来说，存储器裸片712-4的芯片选择TSV 716-4-4在存储器裸片712-4的一个侧上耦合到邻近存储器裸片712-3的芯片选择TSV 716-3-3。在存储器裸片712-4的相对侧上，不存在外部连接节点。存储器裸片712-4不耦合到另一裸片(即，其在堆叠710的“顶部”)。
同时，如在图7中所定向，在存储器裸片712-1的一个侧上的芯片选择连接节点714-2-2将存储器裸片712-1的芯片选择TSV 716-1-1耦合到邻近存储器装置712-2的芯片选择TSV 716-2-2。在存储器裸片712-1的相对侧上的外部芯片选择连接节点714-1-1可将存储器裸片712-1的芯片选择TSV 716-1-1耦合到一个或一个以上外部装置。可使用例如先前关于图1所描述的介接结构中的一者的外部结构来完成外部耦合。
存储器裸片712-1是堆叠710中的第一裸片，且在与存储器裸片712-2相对的侧上的外部连接节点717及714-1-1经提供以在外部将堆叠710耦合到外部结构。存储器裸片712-i中的每一者中的TSV将适当信号路由到对应存储器裸片712-i。举例来说，外部连接节点717可将命令信号(例如RAS)从外部处理器经由TSV、连接节点及内部节点(例如垫719)耦合到存储器装置700的存储器裸片712-1、...、712-4。为集中于本文中所论述的各个实施例的特征，未展示存储器装置常用的众多(如果不是大多数)连接。
具有一个芯片选择规格的存储器装置700具有单个外部芯片选择连接节点714-1-1以关于存储器装置700的芯片选择功能为堆叠710提供外部连接节点。存储器装置700可在芯片选择连接节点714-1-1处接收芯片选择信号且所述芯片选择信号可为二进制信号。TSV 716-1-2、716-1-3及716-1-4并不连接到外部结构且不从所述外部结构接收芯片选择信号用于存储器操作。
芯片选择相关垫718-1-1、718-1-2、718-1-3及718-1-4耦合到对应TSV 716-1-1、716-1-2、716-1-3及716-1-4。在那些垫及TSV中，外部芯片选择连接节点714-1-1经由TSV 716-1-1耦合到垫718-1-1。存储器裸片712-1上的垫718-1-1、718-1-2、718-1-3及718-1-4耦合到识别电路720-1，所述识别电路可位于存储器裸片712-1的包括有源电路的侧上。识别电路720-1响应于其如何耦合到外部芯片选择连接节点714-1-1(如果真会发生的话)而确定其自身的识别。
每一存储器裸片712-j(j＝2、3、4)可类似于存储器裸片712-1结构化。举例来说，每一存储器裸片712-j具有耦合到相应垫718-j-1、718-j-2、718-j-3及718-j-4的TSV716-j-1、716-j-2、716-j-3及716-j-4。取决于裸片在堆叠中的布置，TSV 716-j-1、716-j-2、716-j-3及716-j-4中的一者及垫718-j-1、718-j-2、718-j-3及718-j-4中的相应一者可将所述裸片的识别电路720-j耦合到芯片选择连接节点714-1-1。在此配置中，每一存储器裸片712-j也可确定其自身的识别。可通过若干种方法完成在存储器裸片712-1、...、712-4之间的允许识别电路720-j选择性地耦合到芯片选择连接节点714-1-1的耦合。
举例来说，可以类似样式配置存储器裸片712-1、...、712-4中的每一者内的芯片选择相关TSV 716，以使得当将存储器裸片712-1、...、712-4布置成堆叠710时，个别存储器裸片的TSV是垂直对准的。然而，在各个实施例中，一对垂直对准的邻近芯片选择相关TSV中的芯片选择相关TSV 716未必彼此耦合。而是，堆叠700中的至少一个裸片的一个芯片选择相关TSV可耦合到所述堆叠中的另一裸片的芯片选择相关TSV，其中经耦合芯片选择相关TSV并不垂直对准(例如，其彼此水平偏移达(例如)一个TSV放置)。举例来说，裸片712-1的TSV 716-1-1可经由内部节点718-1-1耦合到TSV 716-2-2。因此，在各个实施例，堆叠710中的至少一个存储器裸片712-i(i＝1、2、3、4)的多个芯片选择相关TSV 716-i-1、716-i-2、716-i-3及716-i-4中的每一者可耦合或可不耦合到邻近存储器裸片的芯片选择相关TSV。
包括四个存储器裸片712-1、...、712-4的存储器装置700可使用四个识别。举例来说此，此些识别可为十进制数0到3中的一者。在实施例中，赋予在堆叠710顶部(即，在堆叠710的与外部连接节点717及714-1-1相对的端)处的存储器裸片712-4ID#0，赋予存储器裸片712-3ID#1，赋予存储器裸片712-2ID#2，且赋予在堆叠710底部(且直接耦合到外部连接节点717及714-1-1)的存储器裸片712-1ID#3。存储器裸片711-i的识别可由其识别电路720-i，例如具有浮动检测电路(例如，使用电流感测电路的浮动检测电路)的识别电路。
如在图7中所展示，存储器裸片712-2、712-3及712-4中的与外部连接节点714-1-1(CS#0)垂直对准的TSV 716-i-1中的每一者并不特定地耦合到所述外部连接节点714-1-1(而是，在此实施例中其耦合到浮动垫718-i-1)。如同关于图2到6所论述的堆叠式存储器装置，存储器装置700的存储器裸片712具有共同设计，且存储器装置700在芯片选择相关TSV与每一存储器裸片上的识别电路之间使用经移位连接。在(举例来说)存储器装置700的浮动检测电路耦合到其相应芯片选择相关内部节点的情况下，每一存储器裸片712-i可确定其识别(例如，其在堆叠内的位置)。
如先前所论述，存储器装置(例如图2、4、6及7的分别存储器装置200、400、600及700)可在存储器装置的每一存储器裸片上包括一个或一个以上浮动检测电路824(例如，每一存储器裸片可针对裸片的每一芯片选择相关TSV包括一个浮动检测电路)。图8根据各个实例性实施例展示在存储器裸片上的一个此类浮动检测电路824的框图。浮动检测电路824包括电流感测电路825，电流感测电路825耦合到所述存储器裸片上的内部节点，例如垫818。举例来说，垫818可对应于先前所论述的垫218、418、618或718中的一者。浮动检测电路824可经由静电放电电路(ESD)826与垫818耦合。浮动检测电路824也可经配置以接收重设信号RST。重设信号可作为在接通电源循环期间所产生的脉冲输入被引导到浮动检测电路824。
关于电流感测电路825，感测电流IL经配置以经由垫818流动到经耦合连接节点(如果有的话)。Iref是镜射感测电流IL的参考电流。当垫818浮动(例如，经耦合连接节点是浮动的或无连接节点耦合到垫)时，感测电流IL将变得接近0。由于参考电流Iref是受由n-MOS晶体管828偏置的其反向电流来支配，因而将其输出信号“检测”设定为逻辑低电平。
当将垫818连接到不浮动的连接节点时，感测电流IL将变成受限制器827限制的某一值，限制器827可由p-MOS晶体管形成。由于参考电流Iref大于其由n-MOS晶体管828偏置的反向电流，因而将其输出信号“检测”设定为逻辑高电平。因此，从浮动检测电路824提供检测输出信号DT#N，其中检测输出信号的状态取决于耦合到垫818的连接节点是浮动还是不浮动的(其中N对应于耦合到垫818的裸片的相应连接节点)。
浮动检测电路824包括源节点829以提供相对高电压VGATE。可将VGATE的电压电平设定为高于供应电压VCC。举例来说，可将VGATE电平设定为VCC+Vt，其中Vt是输入n-MOS晶体管的阈值电压。可将VGATE设定为其它电平。可将电平移位器用于经设定高于VCC的VGATE。
如前文所论述，存储器装置(例如图3及5的相应存储器装置300及500)可替代地或额外地在存储器装置的每一存储器裸片上包括一个或一个以上电压检测电路824(例如，每一存储器裸片可针对所述裸片的每一芯片选择相关TSV包括一个电压检测电路)。图9根据各个实例性实施例展示在存储器裸片上的一个此类电压检测电路924的框图。电压检测电路924耦合到所述存储器裸片上的内部节点，例如垫918。举例来说，垫918可对应于先前所论述的垫318或518中的一者。电压检测电路924可经由静电放电电路(ESD)926与垫918耦合。电压检测电路924也可经配置以接收重设信号RST。重设信号可作为在接通电源循环期间所产生的脉冲输入被引导到电压检测电路924。
在将垫918以操作方式耦合到晶体管927的情况下，垫918处的信号的状态控制晶体管928的输出，晶体管928的栅极耦合到偏压。来自晶体管的输出用以提供“检测”信号。因此，从电压检测电路924提供检测输出信号DT#N，其中检测输出信号的状态取决于垫918处的信号的状态(其中N对应于耦合到垫918的裸片的相应连接节点)。
电压检测电路924包括源节点939以提供相对高电压VCCP。将VCCP的电压电平设定为高于供应电压VCC。可将VCCP电平设定为VCC+Vt，其中Vt是n-MOS晶体管的阈值电压。可将电平移位器用于经设定高于VCC的VCCP。
图10根据各个实例性实施例展示存储器裸片上的识别检测波形。波形指示来自图8中所展示的浮动检测电路或图9中所展示的电压检测电路的检测信号DT#N 1022的改变。DT#N 1022的改变跟随被引导到图8及9的检测电路的重设信号RST的后沿1023。
图11根据各个实例性实施例展示待用于具有四芯片选择规格的存储器裸片堆叠中的存储器裸片的识别电路1120的框图。识别电路1120包括四个检测电路1124及一解码器1135。虽然在图11中展示四个检测电路1124，但检测电路的数目可变化，举例来说，检测电路的数目可取决于解码器1135的结构、安置在存储器裸片堆叠中的存储器裸片的数目、及/或芯片选择规格。对于图11中所展示的非限制性实例性实施例，识别电路1120耦合到四个垫1118-1、...、1118-4(分别经由ESD电路1126-1、...、1126-4)。
识别电路(例如识别电路1120)可配置在堆叠中的存储器裸片中的每一者上，且每一存储器裸片上的垫1118-1、...、1118-4可耦合到堆叠式存储器装置的芯片选择相关连接节点。芯片选择相关连接节点中的一者或一者以上经配置以取决于相应裸片在堆叠中的布置而选择性地耦合到芯片选择。举例来说，识别电路1120可用于图2到5中所展示的存储器裸片中的每一者上。
检测电路1124可各自为浮动检测电路，例如分别关于图2及4的存储器装置200及400所描述的浮动检测电路，或为电压检测电路，例如分别关于图3及5的存储器装置300及500所描述的电压检测电路。如在图11中所展示，识别电路1120包括检测电路1124-1、...、1123-4。在这些检测电路中的每一者均相同(虽然其各自从裸片的垫1118-1、...、1118-4中的不同垫接收输入)的情况下，可基于形成这些电路的一致性来简化制作。然而，如所属领域的技术人员可了解，在替代实施例中，识别电路1120可不包括检测电路1124-4，因为在以下所论述的方案中不需要DT#3来识别存储器裸片。
将分别从检测电路1124-1、...、1123-3输出的检测信号DT#0、DT#1及DT#2输入到解码器1135，解码器1135响应于检测信号的状态而检测其相应存储器裸片的识别。识别作为信号ID<0>及ID<1>输出。在堆叠式存储器装置中具有四个或更少的存储器裸片的情况下，解码器1135可提供两个二进制ID信号，其中每一存储器裸片被识别为0(二进制00)、1(二进制01)、2(二进制10)或3(二进制11)。
输入图表1139展示响应于包括识别电路1120的裸片如何布置于堆叠中的识别确定的实例。举例来说，假定对应于识别电路1120的存储器裸片是堆叠210中的存储器裸片212-1(其中检测电路1124是浮动检测电路)，那么在识别期间，浮动检测电路1124-1将输出具有高状态的检测信号DT#0。这是由于垫1118-1(在此实例中其对应于垫218-1-1)耦合到外部芯片选择连接节点214-1-1，且因此在此实施例中是不浮动的。
在此实例中，垫1118-2、1118-3及1118-4将分别对应于垫218-1-2、218-1-3及218-1-4，且所述垫也分别耦合到外部芯片选择连接节点214-1-2、214-1-3及214-1-4。因此，垫1118-2、1118-3及1118-4中无一者是浮动的。因此，在识别期间分别由浮动检测电路1124-2、1124-3及1124-4输出的检测信号DT#1、DT#2及DT#3将全部处于高状态。响应于在检测信号DT#0、DT#1及DT#2上接收到高状态，解码器1135在ID<0>及ID<1>两者上输出高状态，此在此实施例中可被解释为ID#3。
相反，假定对应于识别电路1120的存储器裸片是堆叠210中的存储器裸片212-4(其中检测电路1124是浮动检测电路)，那么在识别期间，浮动检测电路1124-1将输出具有低状态的检测信号DT#0。这由于垫1118-1(在此实例中其对应于垫218-4-1)在此实施例中是浮动的。同样，浮动检测电路1124-2及1124-3也将分别输出具有低状态的检测信号DT#1及DT#2。这是由于在此实例中垫1118-2及1118-3将对应于垫218-4-2及218-4-3，在此实例中，其也是浮动的。
另一方面，如果包括浮动检测电路1124-4，那么浮动检测电路1124-4将输出具有高状态的检测信号DT#3。这是由于垫1118-4在此实施例中将对应于垫218-4-4。在此布置中，垫218-4-4最终耦合到外部芯片选择连接节点214-1-1。响应于在检测信号DT#0、DT#1及DT#2上接收低状态，解码器1135在ID<0>及ID<1>两者上输出低状态，此在此实施例中可解释为ID#0。
以基于图2中所描绘的实施例的实例继续，外部芯片选择连接节点(例如节点214-1-1)与存储器裸片212-4上的输入缓冲器1130之间的输入阻抗将可能远大于(举例来说)外部芯片选择连接节点(例如节点214-1-1)与存储器裸片212-1上的输入缓冲器1130之间的输入阻抗。阻抗差将可能不可忽略，因为常规TSV的寄生阻抗是不可忽略的。
因此，在至少一个实施例中，每一存储器裸片(例如存储器裸片212)可进一步包括延迟电路1137。在此实施例中，举例来说，延迟电路1137可用以响应于相应存储器裸片212如何布置于堆叠210中来调整所述裸片中的信号时序。举例来说，延迟电路1137可耦合于裸片的识别电路1120与所述裸片的输入缓冲器1130之间。在至少一个实施例中，延迟电路1137进一步经由传递闸1131耦合到垫1118-4。
在基于图2及11的实施例中，耦合到垫1118-4的芯片选择信号实际上将是选择对应于识别电路1120的裸片212的信号(例如，其中取决于裸片如何布置于堆叠中，对应芯片选择信号为CS#0、CS#1、CS#2或CS#3)。延迟电路1137可经配置以响应于所确定的识别(例如，响应于识别信号ID<0>的状态及识别信号ID<1>的状态)而将所述相应信号选择性延迟某一量，以(例如)取决于裸片在堆叠中的布置来计及输入阻抗的差。
图12根据各个实例性实施例展示待用于具有二芯片选择规格的存储器裸片堆叠中的存储器裸片的识别电路1220的框图。识别电路1220包括若干个检测电路1224-1、...、1224-4及一解码器1235。然而，检测电路1224的数目及解码器1235的结构可取决于(举例来说)安置于存储器裸片堆叠中的存储器裸片的数目及/或芯片选择规格而变化。对于图12中所展示的非限制性实例性实施例，识别电路1220耦合到四个垫1218-1、...、1218-4(分别经由ESD电路1226-1、...、1226-4)。
识别电路(例如识别电路1220)配置在堆叠中的存储器裸片中的每一者上，且每一存储器裸片上的垫1218-1、...、1218-4可耦合到、堆叠式存储器装置的芯片选择相关连接节点。芯片选择相关连接节点中的一者或一者以上经配置以取决于相应裸片在堆叠中的布置而选择性地耦合到芯片选择。举例来说，识别电路1220可用于图6中所展示的存储器裸片中的每一者上。
检测电路1224-1、...、1224-4可各自配置为浮动检测电路，例如图8中所展示的浮动检测电路824。另一选择为，检测电路1224-1、...、1224-4可各自配置为电压检测电路，例如图9中所展示的电压检测电路924。如在图12中所展示，识别电路1220包括检测电路1224-1、...、1223-4。在这些检测电路中的每一者均相同(虽然其从裸片的垫1218-1、...、1218-4中的不同垫接收输入)的情况下，可基于形成这些电路的一致性来简化制作。然而，如所属领域的技术人员可了解，在替代实施例中，识别电路1220可不包括检测电路1224-4，因为以下所论述的方案中不需要DT#3来识别存储器裸片。
出于此实例的目的，假定检测电路1224是浮动检测电路，那么响应于对应垫1218-1、1218-2、1218-3或1218-4是浮动的还是不浮动的而确定每一相应检测信号DT#0、DT#1、DT#2及DT#3的状态。将来自检测电路1224-1、...、1223-3的输出输入到解码器1235，解码器1235在此实例中响应于信号DT#0、DT#1及DT#2而检测相应存储器裸片的识别。在所图解说明的实施例中所输出的识别是两个二进制识别信号ID<0>及ID<1>。在堆叠式存储器装置中具有四个存储器裸片的情况下，可将相应存储器裸片识别为(举例来说)ID#0(二进制00)、ID#1(二进制10)、ID#2(二进制01)或ID#3(二进制11)。
输入图表1239展示响应于包括识别电路1220的裸片如何布置于堆叠中的识别确定的实例。举例来说，假定对应于识别电路1220的存储器裸片是堆叠610中的存储器裸片612-1(其中检测电路1224系浮动检测电路)，那么在识别期间，浮动检测电路1224-1将输出具有高状态的检测信号DT#0。这是由于垫1218-1(在此实例中其对应于垫618-1-1)耦合到外部芯片选择连接节点614-1-1，且因此在此实施例中是不浮动的。
在此实例中，垫1218-2、1218-3及1218-4将分别对应于垫618-1-2、618-1-3及618-1-4。通过参考图6，垫1218-2/618-1-2也耦合到外部芯片选择连接节点614-1-2。因此垫1218-2/618-1-2也是不浮动的。因此，由浮动检测电路1224-2输出的检测信号DT#2将也处于高状态。
同时，垫1218-3/618-1-3及1218-4/618-1-4分别耦合到TSV 616-1-3及616-1-4。TSV616-1-3及616-1-4并不耦合到外部芯片选择连接节点。因此，垫1218-3/618-1-3及1218-4/618-1-4是浮动的。因此，在识别期间，分别由浮动检测电路1224-3及1224-4输出的检测信号DT#2及DT#3将全部处于低状态。响应于在检测信号DT#0及DT#1上接收到高状态且在检测信号DT#2上接收到低状态，解码器1235在ID<0>及ID<1>两者上输出高状态。在此实施例中，可将ID<0>及ID<1>两者上的高状态解释为ID#3。
相反，假定对应于识别电路1220的存储器裸片是堆叠610中的存储器裸片612-4(其中检测电路1224的浮动检测电路)，那么在识别期间，浮动检测电路1224-1将输出具有低状态的检测信号DT#0。这是由于垫1218-1(在此实例中其对应于垫618-4-1)在此实施例中是浮动的。同样，浮动检测电路1224-2及1224-3也将分别输出具有低状态的检测信号DT#1及DT#2。这是由于在此实例中垫1218-2及1218-3将对应于垫618-4-2及618-4-3，在此实例中，垫618-4-2及618-4-3也是浮动的。
另一方面，如果包括浮动检测电路1224-4，那么浮动检测电路1224-4将输出具有高状态的检测信号DT#3。这是由于在此实施例中垫1218-4将对应于图6中的垫618-4-4。垫618-4-4最终耦合到外部芯片选择连接节点614-1-1。响应于在检测信号DT#0、DT#1及DT#2上接收到低状态，解码器1235在ID<0>及ID<1>两者上输出低状态。在此实施例中，可将ID<0>及ID<1>两者上的低状态解释为ID#0。可将ID<1>及其反演分别作为用于传递闸1231-1及1231-2的控制信号施加以控制到输入缓冲器1230的输入。
图13根据各个实例性实施例展示待用于具有一个芯片选择规格的存储器裸片堆叠中的存储器裸片的识别电路1320的框图。识别电路1320包括若干个检测电路1324-1、...、1324-4及一解码器1335。然而，检测电路1324的数目及解码器1335的结构可取决于(举例来说)安置于存储器裸片堆叠中的存储器裸片的数目及/或芯片选择规格而变化。对于图13中所展示的非限制性实例性实施例，识别电路1320耦合到四个垫1318-1、...、1318-4(分别经由ESD电路1326-1、...、1326-4)。
识别电路(例如电路1320)配置在堆叠中的存储器裸片中的每一者上，且每一存储器裸片上的垫1318-1、...、1318-4可耦合到堆叠式存储器装置的芯片选择相关连接节点。每一裸片的一个芯片选择相关连接节点经配置以取决于相应裸片在堆叠中的布置而选择性地耦合到芯片选择。举例来说，识别电路1320可用于图7中所展示的存储器裸片中的每一者上。
检测电路1324-1、...、1324-4可各自配置为浮动检测电路，例如图8中所展示的浮动检测电路824。另一选择为，检测电路1324-1、...、1324-4可各自配置为电压检测电路，例如图9中所展示的电压检测电路924。如在图13中所展示，识别电路1320包括检测电路1324-1、...、1323-4。
出于此实例的目的，假定检测电路1324是浮动检测电路，那么响应于对应垫1318-1、1318-2、1318-3或1318-4是浮动的还是不浮动的而确定每一相应检测信号DT#0、DT#1、DT#2及DT#3的状态。将来自检测电路1324-1、...、1323-3的输出输入到解码器1335，解码器1335在此实例中响应于信号DT#0、DT#1及DT#2而检测相应存储器裸片的识别。在所图解说明的实施例中输出的识别是两个二进制识别信号ID<0>及ID<1>。在堆叠式存储器装置中具有四个存储器裸片的情况下，可将相应存储器裸片识别为(举例来说)ID#0(二进制00)、ID#1(二进制01)、ID#2(二进制10)或ID#3(二进制11)。
输入图表1339展示响应于包括识别电路1320的裸片如何布置于堆叠中的识别确定的实例。举例来说，假定对应于识别电路1320的存储器裸片是堆叠710中的存储器裸片712-1(其中检测电路1324是浮动检测电路)，那么在识别期间，浮动检测电路1324-1将输出具有高状态的检测信号DT#0。这是由于垫1318-1(在此实例中其对应于垫718-1-1)耦合到外部芯片选择连接节点714-1-a，且因此在此实施例中是不浮动的。
在此实例中，垫1318-2、1318-3及1318-4将分别对应于垫718-1-2、718-1-3及718-1-4。垫1318-2/718-1-2、1318-3/718-1-3及1318-4/718-1-4是非连接节点，因为其分别耦合到TSV 716-1-2、716-1-3及716-1-4。TSV 716-1-2、716-1-3及716-1-4不耦合到外部芯片选择连接节点。因此，垫1318-2/718-1-2、1318-3/718-1-3及1318-4/718-1-4是浮动的。因此，在识别期间分别由浮动检测电路1324-2、1324-3及1324-4输出的检测信号DT#1、DT#2及DT#3将全部处于低状态。响应于在检测信号DT#0上接收到高状态且在检测信号DT#1及DT#2中的每一者上接收到低状态，解码器1235在ID<0>及ID<1>两者上输出高状态。在此实施例中，可将ID<0>及ID<1>两者上的高状态解释为ID#3。
相反，假定对应于识别电路1320的存储器裸片是堆叠710中的存储器裸片712-4(其中检测电路1324是浮动检测电路)，那么在识别期间，浮动检测电路1324-1将输出具有低状态的检测信号DT#0。这是由于垫1318-1(在此实例中其对应于垫718-4-1)在此实施例中是浮动的。同样，浮动检测电路1324-2及1324-3也将分别输出具有低状态的检测信号DT#1及DT#2。这是由于在此实例中垫1318-2及1318-3将对应于垫718-4-2及718-4-3，在此实例中，垫718-4-2及718-4-3也是浮动的。
另一方面，浮动检测电路1324-4将输出具有高状态的检测信号DT#3。这是由于在此实施例中垫1318-4将对应于图7中的垫718-4-4。垫718-4-4最终耦合到外部芯片选择连接节点714-1-1。响应于在检测信号DT#0、DT#1及DT#2上接收到低状态，解码器1235在ID<0>及ID<1>两者上输出低状态。分别从检测电路1324-1、...、1323-4输出的检测信号DT#0、DT#1、DT#2及DT#3可分别作为传递闸1331-1、1331-2、1331-3及1331-4的控制信号施加以控制到输入缓冲器1330的输入。
图14根据各个实例性实施例展示刷新时存储器裸片1412-1、...、1412-4的堆叠1410中的存储器裸片的经激活区域。在堆叠式存储器装置的常规情形中，堆叠的每一存储器装置具有相同存储器映射，但不具有ID信息。当对堆叠执行刷新操作时，相同存储器区域同时被激活，以使得其激活电流流入规定电力-总线及电力-供应垫中。因此，电力供应噪声因其电流集中而增加，尤其在多个装置中。然而，在存储器装置1400中使用存储器映射及ID信息，可将存储器装置1400中的刷新电流分布于其它电力供应垫及电力总线中，以便避免经激活区域中的电流集中且减小电力供应噪声。
图15根据各个实施例展示用以管理存储器裸片堆叠的方法的实施例的特征。在1510处，在存储器裸片堆叠处接收芯片选择信号。在1520处，确定堆叠中的存储器裸片的识别以管理堆叠的操作。对存储器裸片进行的识别的确定可响应于所述裸片如何经耦合以接收芯片选择信号。在确定存储器裸片的识别的过程中，可施加重设信号以在重设信号的后沿上设定输入到存储器裸片上的解码器的检测信号。可引导来自解码器的输出或检测信号以提供控制信号来驱动输入缓冲器用于存储器裸片的芯片选择。可使用识别来调整存储器堆叠所耦合到的外部输入/输出总线的延迟。可使用所述识别来自动地切换存储器映射。
图16根据各个实施例展示用以识别存储器裸片堆叠中的存储器裸片的方法的实施例的特征。在1610处，将芯片选择信号路由到存储器裸片堆叠中的每一存储器裸片。在1620处，在堆叠中的存储器裸片上，响应于芯片选择如何路由到相应存储器裸片来确定所述裸片的识别。路由芯片选择信号可包括路由在堆叠处接收的若干个芯片选择信号，其中芯片选择信号的数目等于堆叠中的存储器裸片的数目。在确定存储器裸片的识别的过程中，可施加重设信号以设定输入到存储器裸片上的解码器的检测信号。可使用识别来自动地切换存储器映射。
图17根据本发明的各个实施例展示电子系统1700的各个特征的框图。系统1700可包括控制器1701及存储器装置1702。存储器装置1702可根据本文中所教示的实施例配置为存储器裸片堆叠，且可与关于图1到16所论述的实施例中的一者或一者以上类似或相同。系统1700可以各种方法形成，例如将系统1700的个别组件耦合在一起或使用常规技术将组件集成到一个或若干个基于芯片的单元中。在实施例中，系统1700也包括电子设备1704及总线1703，其中总线1703在系统1700的各组件之间提供导电性。在实施例中，总线1703包括各自独立配置的地址总线、数据总线及控制总线。在替代实施例中，总线1703使用共同导电线来提供地址、数据或控制中的一者或一者以上，总线1703的使用是由控制器1701来调节。在实施例中，电子设备1704可包括额外存储器用于电子系统1700的既定功能性应用。
对于布置为存储器裸片堆叠的存储器1702，存储器裸片的类型可包括但不限于根据本文中所教示的各个实施例布置的动态随机存取存储器、静态随机存取存储器、同步动态随机存取存储器(SDRAM)、同步图形随机存取存储器(SGRAM)、双倍数据速率动态随机存取存储器(DDR)、及双倍数据速率SDRAM。可以模拟封装的形式实现根据图1至16中所图解说明的各个实施例的堆叠式存储器装置1702的各个实施例的结构，所述模拟封装可布置为用以模拟各个实施例及/或各个实施例的操作的软件、硬件或软件封装与硬件封装的组合。
在各个实施例中，外围装置1706耦合到总线1703。外围装置1706可包括显示器、成像装置、印刷装置、无线装置、无线接口(例如，无线收发器)、额外存储存储器、可结合控制器1701操作的控制装置。在实施例中，控制器1701可包括一个或一个以上处理器。在各个实施例中，系统1700包括(但不限于)光纤系统或装置、光电系统或装置、光学系统或装置、成像系统或装置、及信息处置系统或装置(例如无线系统或装置)、电信系统或装置及计算机。
虽然本文中已图解说明并描述特定实施例，但所属领域的技术人员将了解，任何旨在实现相同目的的布置均可替换所展示的特定实施例。各个实施例使用本文中所描述的实施例的排列及/或组合。应理解，以上说明打算为说明性的，而非限定性的，且本文中所采用的措词或术语是出于说明目的。

Claims (34)

1.一种存储器裸片堆叠，其包含：
多个选择相关连接节点，所述多个选择相关连接节点中的每一者经配置以取决于所述裸片如何布置成所述存储器裸片堆叠而接收选择信号，且其中所述选择相关连接节点中的至少一者包含经配置以接收选择信号的外部选择连接节点；及
多个识别电路，其中所述识别电路中的每一者对应于所述堆叠中的所述存储器裸片中的相应一者，其中所述识别电路中的每一者可取决于所述相应裸片如何布置于所述堆叠中而耦合到所述多个选择相关连接节点中的一者或一者以上，且其中所述识别电路中的每一者经配置以响应于所述识别电路如果耦合的话那么如何耦合到所述选择相关连接节点中的经配置以接收选择信号的所述至少一者而确定其相应存储器裸片的识别。
2.根据权利要求1所述的存储器裸片堆叠，其中所述识别电路中的每一者耦合到其相应存储器裸片中的多个选择相关穿衬底导通体。
3.根据权利要求1所述的存储器裸片堆叠，其中每一裸片具有一定数目个对应选择相关连接节点，且其中对应于每一裸片的选择相关连接节点的所述数目等于所述堆叠中的存储器裸片的数目。
4.根据权利要求1所述的存储器裸片堆叠，其中所述堆叠中的存储器裸片的所述数目等于四且所述裸片中的每一者具有所述选择相关连接节点中的相应四个对应者，其中所述裸片中的一者的所述选择相关连接节点中的所述相应四个对应者包含四个外部选择连接节点。
5.根据权利要求1所述的存储器裸片堆叠，其中所述堆叠中的存储器裸片的所述数目等于四且所述裸片中的每一者具有所述选择相关连接节点中的至少相应两个对应者，其中所述裸片中的一者的所述选择相关连接节点中的所述相应两个对应者包含两个外部选择连接节点，其中所述裸片中的每一者包含至少两个浮动选择相关穿衬底导通体。
6.根据权利要求1所述的存储器裸片堆叠，其中所述堆叠中的存储器裸片的所述数目等于四且所述裸片中的每一者具有所述选择相关连接节点中的至少一相应对应者，其中所述裸片中的一者的所述相应选择相关连接节点包含一选择连接节点，其中所述裸片中的每一者包含至少三个浮动选择相关穿衬底导通体。
7.根据权利要求1所述的存储器裸片堆叠，其中所述堆叠中的所述存储器裸片中的一者的选择相关穿衬底导通体耦合到所述存储器裸片中的邻近者的选择相关穿衬底导通体，其中所述经耦合选择相关穿衬底导通体不垂直对准。
8.一种存储器装置，其包含：
外部选择连接节点；及
多个存储器裸片，其布置成堆叠，其中所述存储器裸片中的每一者包含多个内部选择相关节点，其中多个识别电路中的每一者对应于所述堆叠中的所述存储器裸片中的相应一者，所述识别电路中的每一者包含多个检测电路，所述识别电路中的相应一者的所述检测电路中的每一者耦合到所述对应裸片的所述多个内部选择相关节点中的相应一者，且其中所述识别电路中的每一者经配置以响应于其相应存储器裸片的所述内部节点中如果有的话那么哪些内部节点耦合到所述外部选择连接节点而确定所述相应裸片的识别。
9.根据权利要求8所述的存储器装置，其中所述外部选择连接节点经配置而上覆于所述堆叠上。
10.根据权利要求8所述的存储器装置，其中所述外部选择连接节点经配置而下伏于所述堆叠下。
11.根据权利要求8所述的存储器装置，其中所述存储器装置包括多个外部选择连接节点。
12.根据权利要求11所述的存储器装置，其中所述多个外部选择连接节点经配置而上覆于所述堆叠上。
13.根据权利要求11所述的存储器装置，其中所述多个外部选择连接节点经配置而下伏于所述堆叠下。
14.根据权利要求8所述的存储器装置，其中所述存储器装置包含多个外部芯片选择连接节点以使得对其相应存储器裸片的所述识别的所述确定是响应于所述内部节点中如果有的话那么哪些内部节点耦合到所述外部芯片选择连接节点中的一者。
15.根据权利要求8所述的存储器装置，其中每一检测电路包括一电流感测电路。
16.根据权利要求15所述的存储器装置，其中所述电流感测电路包括限流器，所述限流器用以限制引导到相关联选择相关连接节点的感测电流。
17.根据权利要求15所述的存储器装置，其中所述电流感测电路包括源节点，从所述源节点产生参考电流以镜射感测电流以便设定来自所述相应检测电路的检测信号。
18.根据权利要求8所述的存储器装置，其中每一检测电路包括一电压检测电路。
19.根据权利要求18所述的存储器装置，其中所述电压检测电路包括重设输入，所述重设输入经配置以在重设信号的后沿上设定来自所述相应检测电路的所述检测信号。
20.一种经配置以布置于存储器裸片堆叠中的存储器裸片，其中所述堆叠包含外部选择连接节点，所述存储器裸片包含：
多个检测电路，每一检测电路经配置以确定其是否耦合到所述外部选择连接节点；及
解码器，其经配置以从所述多个检测电路中的至少一部分接收检测信号且使用所述检测信号中的所述所接收者响应于所述检测电路中如果有的话那么哪一检测电路耦合到所述外部选择连接节点而输出所述存储器裸片的识别。
21.根据权利要求20所述的存储器裸片，其进一步包含输入缓冲器，所述输入缓冲器经配置以从所述外部选择连接节点接收信号。
22.根据权利要求21所述的存储器裸片，其进一步包含延迟电路，其中所述延迟电路经配置以响应于所述识别而延迟从所述外部选择连接节点接收的信号。
23.根据权利要求20所述的存储器裸片，其中所述存储器裸片经配置以经由四个选择相关连接节点耦合到所述堆叠中的另一存储器裸片，其中所述多个检测电路包含至少三个检测电路，其中所述至少三个检测电路中的每一者经配置以当所述裸片布置于所述堆叠中时耦合到所述选择相关连接节点中的相应一者。
24.一种方法，其包含：
确定存储器裸片堆叠中的存储器裸片的识别以管理所述堆叠的操作，对所述存储器裸片进行的对所述识别的所述确定是响应于所述裸片如何耦合以接收选择信号。
25.根据权利要求24所述的方法，其中所述方法包括使用所述识别来调整外部输入/输出总线的延迟。
26.根据权利要求24所述的方法，其中所述方法包括使用所述识别来自动地切换存储器映射。
27.根据权利要求24所述的方法，其中所述方法包括使用所述堆叠中的存储器映射及识别信息以便使所述堆叠中的刷新电流分布于若干电力供应垫及一电力总线中，以便避免所述堆叠中的经激活区域中的电流集中且减小电力供应噪声。
28.根据权利要求24所述的方法，其中确定存储器裸片的识别包括施加重设信号以在所述重设信号的后沿上设定检测信号，所输入的所述检测信号提供到所述存储器裸片上的解码器。
29.根据权利要求28所述的方法，其中确定存储器裸片的识别包括引导来自所述解码器的输出或所述检测信号以将控制信号提供到所述存储器裸片的输入缓冲器。
30.一种方法，其包含：
将选择信号路由到存储器裸片堆叠中的每一存储器裸片；
在所述堆叠中的存储器裸片上，响应于所述选择信号如何被路由到所述相应存储器裸片而确定所述裸片的识别。
31.根据权利要求30所述的方法，其中所述方法包括使用所述识别来自动地切换存储器映射。
32.根据权利要求30所述的方法，其中确定所述相应存储器裸片的所述识别包括施加重设信号以设定输入到所述存储器裸片上的解码器的检测信号。
33.根据权利要求30所述的方法，其中路由所述选择信号包括路由在所述堆叠处接收的一定数目个选择信号，选择信号的所述数目等于所述堆叠中的存储器裸片的数目。
34.根据权利要求30所述的方法，其中路由所述选择信号包括路由在所述堆叠处接收的一定数目个选择信号。
CN201180014442.6A 2010-02-11 2011-02-10 存储器裸片、堆叠式存储器、存储器装置及方法 Active CN102804281B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/704,354 US8437163B2 (en) 2010-02-11 2010-02-11 Memory dies, stacked memories, memory devices and methods
US12/704,354 2010-02-11
PCT/US2011/024368 WO2011100444A2 (en) 2010-02-11 2011-02-10 Memory dies, stacked memories, memory devices and methods

Publications (2)

Publication Number Publication Date
CN102804281A true CN102804281A (zh) 2012-11-28
CN102804281B CN102804281B (zh) 2015-07-01

Family

ID=44353597

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180014442.6A Active CN102804281B (zh) 2010-02-11 2011-02-10 存储器裸片、堆叠式存储器、存储器装置及方法

Country Status (6)

Country Link
US (3) US8437163B2 (zh)
EP (2) EP2534659A4 (zh)
KR (1) KR101547389B1 (zh)
CN (1) CN102804281B (zh)
TW (1) TWI467583B (zh)
WO (1) WO2011100444A2 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104779218A (zh) * 2014-01-15 2015-07-15 南亚科技股份有限公司 芯片封装结构
CN105794199A (zh) * 2013-11-08 2016-07-20 曲克赛尔股份有限公司 具有多个识别的相同模块的集成电路
CN109560078A (zh) * 2017-09-27 2019-04-02 三星电子株式会社 堆叠式存储器装置、包括其的存储器系统及操作方法
CN110289030A (zh) * 2018-03-19 2019-09-27 美光科技公司 具有可配置输入/输出接口的存储器装置
CN112585736A (zh) * 2018-09-21 2021-03-30 美光科技公司 用于选择性tsv块测试的设备
CN112740328A (zh) * 2018-09-20 2021-04-30 美光科技公司 堆叠存储器路由技术
CN114822635A (zh) * 2022-06-28 2022-07-29 浙江力积存储科技有限公司 一种芯片位置识别方法及基于该方法的芯片时序设定方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US8437163B2 (en) 2010-02-11 2013-05-07 Micron Technology, Inc. Memory dies, stacked memories, memory devices and methods
US8582373B2 (en) * 2010-08-31 2013-11-12 Micron Technology, Inc. Buffer die in stacks of memory dies and methods
US8516409B2 (en) * 2010-11-11 2013-08-20 International Business Machines Corporation Implementing vertical die stacking to distribute logical function over multiple dies in through-silicon-via stacked semiconductor device
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
US20130111122A1 (en) * 2011-10-31 2013-05-02 Futurewei Technologies, Inc. Method and apparatus for network table lookups
CN104617084B (zh) * 2011-12-02 2018-11-09 英特尔公司 具有提供偏移互连的接口的堆叠式存储器
CN103946981B (zh) * 2011-12-02 2016-11-09 英特尔公司 具有提供偏移互连的接口的堆叠式存储器
US8599595B1 (en) * 2011-12-13 2013-12-03 Michael C. Stephens, Jr. Memory devices with serially connected signals for stacked arrangements
CN104115226B (zh) * 2011-12-23 2018-02-06 英特尔公司 堆叠存储器体系结构中的单独微通道电压域
US9105317B2 (en) * 2012-01-13 2015-08-11 Samsung Electronics Co., Ltd. Memory system capable of calibrating output voltage level of semiconductor memory device and method of calibrating output voltage level of semiconductor memory device
US10355001B2 (en) * 2012-02-15 2019-07-16 Micron Technology, Inc. Memories and methods to provide configuration information to controllers
US9478502B2 (en) * 2012-07-26 2016-10-25 Micron Technology, Inc. Device identification assignment and total device number detection
US9591780B2 (en) * 2012-08-09 2017-03-07 Imec Taiwan Co. Compliable units and compliable network having the same
JP5543567B2 (ja) * 2012-10-22 2014-07-09 誠 雫石 半導体素子の製造方法
US8907494B2 (en) 2013-03-14 2014-12-09 International Business Machines Corporation Electrical leakage reduction in stacked integrated circuits having through-silicon-via (TSV) structures
KR101976612B1 (ko) * 2013-03-21 2019-05-10 에스케이하이닉스 주식회사 스택 패키지
KR20140136201A (ko) 2013-05-20 2014-11-28 에스케이하이닉스 주식회사 반도체 장치 및 메모리 시스템
KR102094309B1 (ko) * 2013-12-30 2020-03-27 에스케이하이닉스 주식회사 리프레쉬 신호를 생성하는 적층 반도체 장치
US10283171B2 (en) * 2015-03-30 2019-05-07 Taiwan Semicondutor Manufacturing Company, Ltd. Stacked die semiconductor device with separate bit line and bit line bar interconnect structures
JP2018073038A (ja) * 2016-10-27 2018-05-10 東芝メモリ株式会社 メモリシステム
TWI671752B (zh) * 2017-01-04 2019-09-11 華邦電子股份有限公司 記憶體裝置
US11397687B2 (en) * 2017-01-25 2022-07-26 Samsung Electronics Co., Ltd. Flash-integrated high bandwidth memory appliance
US9966363B1 (en) 2017-02-03 2018-05-08 Nanya Technology Corporation Semiconductor apparatus and method for preparing the same
US10432158B1 (en) 2018-08-01 2019-10-01 Micron Technology, Inc. Apparatuses and methods for a chopper instrumentation amplifier
US10797033B2 (en) 2018-09-04 2020-10-06 Micron Technology, Inc. Apparatuses and methods for high sensitivity TSV resistance measurement circuit
KR102349734B1 (ko) 2020-07-27 2022-01-11 주식회사 세진에너지 공기 살균기능을 갖는 공기순환구조
US11481154B2 (en) 2021-01-15 2022-10-25 Sandisk Technologies Llc Non-volatile memory with memory array between circuits
US11600554B2 (en) * 2021-08-02 2023-03-07 Nvidia Corporation Interconnection structures to improve signal integrity within stacked dies
US20230051863A1 (en) * 2021-08-10 2023-02-16 Micron Technology, Inc. Memory device for wafer-on-wafer formed memory and logic
US20230052489A1 (en) * 2021-08-13 2023-02-16 Micron Technology, Inc. Die location detection for grouped memory dies

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050010725A1 (en) * 2003-07-07 2005-01-13 Eilert Sean E. Method and apparatus for generating a device ID for stacked devices
CN1610109A (zh) * 2003-10-16 2005-04-27 尔必达存储器株式会社 层叠半导体器件及半导体芯片的控制方法
US20050088899A1 (en) * 2001-05-01 2005-04-28 Zvi Regev Current switching sensor detector
US20060238527A1 (en) * 2005-04-21 2006-10-26 Walker James T High speed logic signal level shifter
CN101261954A (zh) * 2007-03-08 2008-09-10 联华电子股份有限公司 复合开口的形成方法及应用该方法的双重金属镶嵌工艺

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3704455A (en) * 1971-02-01 1972-11-28 Alfred D Scarbrough 3d-coaxial memory construction and method of making
US5807791A (en) * 1995-02-22 1998-09-15 International Business Machines Corporation Methods for fabricating multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
JP3723725B2 (ja) * 2000-07-31 2005-12-07 シャープ株式会社 半導体装置及び３次元積層半導体装置
DE10054520C1 (de) * 2000-11-03 2002-03-21 Infineon Technologies Ag Datenspeicher mit mehreren Bänken
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US6720643B1 (en) 2001-02-22 2004-04-13 Rambus, Inc. Stacked semiconductor module
JP4726334B2 (ja) * 2001-06-13 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
JP3959264B2 (ja) 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US6971175B2 (en) 2003-05-05 2005-12-06 Utica Enterprises, Inc. Assembly line and method for vehicle body manufacturing
US7346051B2 (en) * 2004-06-25 2008-03-18 Matsushita Electric Industrial Co., Ltd. Slave device, master device and stacked device
JP4577688B2 (ja) 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
US7702874B2 (en) * 2005-06-22 2010-04-20 Intel Corporation Memory device identification
US7952184B2 (en) * 2006-08-31 2011-05-31 Micron Technology, Inc. Distributed semiconductor device methods, apparatus, and systems
US7477535B2 (en) 2006-10-05 2009-01-13 Nokia Corporation 3D chip arrangement including memory manager
US7494846B2 (en) 2007-03-09 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Design techniques for stacking identical memory dies
JP2009003991A (ja) * 2007-06-19 2009-01-08 Toshiba Corp 半導体装置及び半導体メモリテスト装置
US20090043917A1 (en) * 2007-08-06 2009-02-12 Thilo Wagner Electronic Circuit and Method for Selecting an Electronic Circuit
US7710754B2 (en) * 2007-08-22 2010-05-04 Qimonda North America Corp. Method of simple chip select for memory subsystems
US7822910B2 (en) * 2007-08-22 2010-10-26 Qimonda North America Corp. Method of flexible memory segment assignment using a single chip select
US7791918B2 (en) * 2007-09-27 2010-09-07 Intel Corporation Stack position location identification for memory stacked packages
JP2009129498A (ja) * 2007-11-22 2009-06-11 Toshiba Corp 半導体記憶装置
KR101398633B1 (ko) * 2008-01-28 2014-05-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 칩 식별신호 발생방법
KR20090095003A (ko) * 2008-03-04 2009-09-09 삼성전자주식회사 적층형 반도체 메모리 장치
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
US8437163B2 (en) 2010-02-11 2013-05-07 Micron Technology, Inc. Memory dies, stacked memories, memory devices and methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050088899A1 (en) * 2001-05-01 2005-04-28 Zvi Regev Current switching sensor detector
US20050010725A1 (en) * 2003-07-07 2005-01-13 Eilert Sean E. Method and apparatus for generating a device ID for stacked devices
CN1610109A (zh) * 2003-10-16 2005-04-27 尔必达存储器株式会社 层叠半导体器件及半导体芯片的控制方法
US20060238527A1 (en) * 2005-04-21 2006-10-26 Walker James T High speed logic signal level shifter
CN101261954A (zh) * 2007-03-08 2008-09-10 联华电子股份有限公司 复合开口的形成方法及应用该方法的双重金属镶嵌工艺

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105794199A (zh) * 2013-11-08 2016-07-20 曲克赛尔股份有限公司 具有多个识别的相同模块的集成电路
CN105794199B (zh) * 2013-11-08 2019-04-02 曲克赛尔股份有限公司 具有多个识别的相同模块的集成电路
CN104779218A (zh) * 2014-01-15 2015-07-15 南亚科技股份有限公司 芯片封装结构
CN104779218B (zh) * 2014-01-15 2017-11-14 南亚科技股份有限公司 芯片封装结构
CN109560078A (zh) * 2017-09-27 2019-04-02 三星电子株式会社 堆叠式存储器装置、包括其的存储器系统及操作方法
CN109560078B (zh) * 2017-09-27 2023-10-03 三星电子株式会社 堆叠式存储器装置、包括其的存储器系统及操作方法
CN110289030A (zh) * 2018-03-19 2019-09-27 美光科技公司 具有可配置输入/输出接口的存储器装置
CN110289030B (zh) * 2018-03-19 2023-08-08 美光科技公司 具有可配置输入/输出接口的存储器装置
CN112740328A (zh) * 2018-09-20 2021-04-30 美光科技公司 堆叠存储器路由技术
CN112585736A (zh) * 2018-09-21 2021-03-30 美光科技公司 用于选择性tsv块测试的设备
CN112585736B (zh) * 2018-09-21 2024-04-26 美光科技公司 用于选择性tsv块测试的设备
CN114822635A (zh) * 2022-06-28 2022-07-29 浙江力积存储科技有限公司 一种芯片位置识别方法及基于该方法的芯片时序设定方法

Also Published As

Publication number Publication date
CN102804281B (zh) 2015-07-01
KR101547389B1 (ko) 2015-08-25
KR20120123550A (ko) 2012-11-08
US20140241022A1 (en) 2014-08-28
EP3852110A1 (en) 2021-07-21
EP2534659A2 (en) 2012-12-19
TWI467583B (zh) 2015-01-01
WO2011100444A3 (en) 2011-12-29
US8717796B2 (en) 2014-05-06
WO2011100444A2 (en) 2011-08-18
US8437163B2 (en) 2013-05-07
US20110194326A1 (en) 2011-08-11
US8953355B2 (en) 2015-02-10
US20130229847A1 (en) 2013-09-05
TW201203264A (en) 2012-01-16
EP2534659A4 (en) 2013-08-28

Similar Documents

Publication Publication Date Title
CN102804281A (zh) 存储器裸片、堆叠式存储器、存储器装置及方法
US11693801B2 (en) Stacked semiconductor device assembly in computer system
TWI732985B (zh) 包含堆疊晶片的半導體封裝
US8546946B2 (en) Chip stack package having spiral interconnection strands
CN111081648A (zh) 包括支承上芯片层叠物的支承块的半导体封装件
CN104916305B (zh) 能通过各种路径输入信号的层叠半导体装置和半导体系统
CN108091643A (zh) 半导体封装及其制造方法
CN104733050B (zh) 半导体芯片、包括其的层叠芯片及其测试方法
CN104183262A (zh) 半导体装置和存储系统
US9345136B1 (en) Package substrates, semiconductor packages including the same, electronic systems including the same, and memory cards including the same
CN112786565A (zh) 具有中介层桥的层叠封装
US20210167017A1 (en) Semiconductor package including an interposer
US10784184B2 (en) Semiconductor device including through silicon vias distributing current
TWI699860B (zh) 包含具有階梯狀邊緣的模製層疊晶粒的半導體封裝
US20190043833A1 (en) Semiconductor packages including a plurality of stacked dies
KR20180011433A (ko) 인터포저를 포함하는 메모리 장치 및 그것을 포함하는 시스템 인 패키지
CN111668180B (zh) 包括混合布线接合结构的层叠封装件
CN102891137A (zh) 半导体封装件
CN106205670A (zh) 包括再分布层的半导体器件
KR20140128793A (ko) 반도체 칩 및 반도체 칩을 구비한 pop 구조의 반도체 패키지
KR101715632B1 (ko) 멀티 칩 패키지
US9236295B2 (en) Semiconductor chip, semiconductor apparatus having the same and method of arranging the same
EP3923325A1 (en) Chip combination and chip
KR20220156220A (ko) 적층형 반도체 장치
KR20110131578A (ko) 적층된 메모리칩에 효율적으로 파워를 공급하기 위한 반도체 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant