TWI467583B - 記憶體晶粒、記憶體裝置及其操作方法 - Google Patents

記憶體晶粒、記憶體裝置及其操作方法 Download PDF

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Description

記憶體晶粒、記憶體裝置及其操作方法
電子設備及系統之市場正將工業驅動至更高之處理器操作速度及與此等處理器一起操作之裝置中之增強之儲存容量。與此等電子裝置之增強的功能性及容量同時出現的是增加的複雜性及功率消耗。電力之消耗可導致電源資源之損耗、增加之操作成本及與該等裝置中之發熱及電流流動相關聯之效能降格。
以下詳細說明參照以圖解說明方式而非以限制方式展示本發明之各實施例之隨附圖式。對此等實施例進行充分詳細地闡述，以使熟習此項技術者能夠實踐此等及其他實施例。亦可利用其他實施例，且可對此等實施例作出結構、邏輯及有關電之改變。各實施例未必相互排斥，乃因某些實施例可與一個或多個其他實施例組合而形成新實施例。因此，不應在一限制意義上理解以下詳細說明。
圖1展示包括記憶體晶粒112-1...112-N之一堆疊110之一記憶體裝置之一方塊圖。堆疊110包括複數個外部「選擇」(例如，晶片選擇)連接節點114-1-1...114-1-M。一「連接節點」可係(舉例而言)一(或多個)離散導電結構，諸如一端子、接腳、金屬線、導電球、焊接頭、墊、金屬層(經圖案化或未經圖案化)或其他類似結構，或可僅係兩個導電結構之間的一介接點(諸如兩個以導電方式耦合之穿基板導通體交會之處)。此等連接節點可(舉例而言)用於將一晶粒以導電方式耦合至其他某物(例如，另一節點或某其他結構)。
一「晶片選擇相關」連接節點可係經組態以潛在地接收一晶片選擇信號之一連接節點，此相依於一晶粒係如何配置於一堆疊中。一「晶片選擇」連接節點可係根據一晶粒在一堆疊中之配置而經組態以接收一晶片選擇信號之一連接節點。「外部」連接節點(諸如晶片選擇連接節點114-1-1、...、114-1-M)可(舉例而言)用於以導電方式將一堆疊(諸如堆疊110)耦合至在一記憶體晶粒堆疊外部之其他某物(諸如一結構105)。一外部結構105可係(舉例而言)將各種各樣之信號提供至該記憶體晶粒堆疊之一匯流排。外部結構105亦可係(舉例而言)在該記憶體晶粒堆疊與一個或多個處理器或其他外部裝置之間提供一介接功能之一邏輯晶粒或其他介接結構。
堆疊110之每一記憶體晶粒112-i (i =1...N)可分別具有(例如，可包括)一對應識別電路120-i (i =1...N)，在至少某些實施例中，該等對應識別電路可耦合至一相關聯之輸入緩衝器130-i (i =1...N)用於晶片選擇。每一記憶體晶粒112-i 上之一識別電路120-i 可耦合(或不耦合)至複數個外部晶片選擇連接節點114-1-1...114-1-M中之一者或多者。每一記憶體晶粒114-i 上之一識別電路120-i 可回應於(舉例而言)該識別電路如何耦合至該複數個外部晶片選擇連接節點114-1-1...114-1-M中之一者或多者(例如回應於其耦合至多少個外部晶片選擇連接節點，若有)而判定(例如偵測)其各別記憶體晶粒之一識別(ID)。在各實施例中，N可等於M。
一識別電路120-i 可藉由在其各別記憶體晶粒112-i 中之穿基板導通體(TSV)116-1...116-M而耦合至外部晶片選擇連接節點114-1-1...114-1-M中之一者或多者。一TSV可包含本質上自一晶粒之一個表面(例如，該晶粒之一基板之一個表面)延伸至(例如該晶粒之該基板之)對置表面之導電材料。然而，注意，一TSV未必需要完全穿過一特定基板/晶粒。在一矽基板或基於矽之基板中，此等穿基板導通體稱作穿矽導通體。
TSV可在z方向上使一堆疊之晶粒與一下伏或上覆外部結構互連，諸如一匯流排系統、邏輯晶粒、或其他介接結構。數千個或更多個此等TSV可形成傳輸路徑之一部分，該等傳輸路徑可係以此等晶粒與具有至少同等傳輸能力而好像配置於同一水平(x-y)平面上之一下伏或上覆外部結構來實施。TSV可相依於此一3-D整合而經配置以提供資料匯流排、位址匯流排、控制線及其他通信路徑之各種組合。在本文中耦合至一晶片選擇相關連接節點之一TSV稱作一晶片選擇相關TSV，而在本文中實際耦合至一晶片選擇連接節點之一晶片選擇相關TSV稱作一晶片選擇TSV。
在一大規模生產環境中，欲用於堆疊110中之每一記憶體晶粒112無論最終如何配置於該堆疊中，若其實質上可係相同產品，例如，其可係使用相同製程形成且具有相同設計，則將係有利的。為幫助慮及彼因素，可實施根據下文將闡述之各實施例之一識別(ID)判定方案。使用此一ID判定(例如，偵測)方案，一記憶體晶粒可相依於其如何配置於堆疊中而自動地改變(舉例而言)其晶片選擇路線或記憶體映射。
圖2根據各實例性實施例展示具有四晶片選擇規格、使用浮動偵測電路、包括記憶體晶粒212-1...212-4之一堆疊210之一記憶體裝置200之一方塊圖。在一記憶體裝置之N晶片選擇規格中，在該記憶體裝置與一外部裝置(諸如一處理器)之操作中使用N個晶片選擇信號。每一記憶體晶粒212-i (i =1至4)可包括一浮動偵測電路，諸如安置於各別記憶體晶粒上之一識別電路220-i (i =1至4)中之一個電路用以判定其自身之識別。針對圖8更詳細地論述一浮動偵測電路在各實施例中之使用。
每一個別記憶體晶粒212-i 包括若干TSV。在堆疊210中，一記憶體晶粒212之一側上之至少一個晶片選擇連接節點將彼晶粒之一晶片選擇TSV耦合至一毗鄰記憶體晶粒212之一晶片選擇TSV。如在圖2中所定向，舉例而言，記憶體晶粒212-4之晶片選擇TSV 216-4-4藉由記憶體晶粒212-4之一個側上之一晶片選擇連接節點214-4-4而耦合至毗鄰記憶體晶粒212-3之晶片選擇TSV 216-3-3。在圖2中，對於每一記憶體晶粒212-i 展示連接節點為214-i -1、214-i -2、214-i -3、214-i -4，其中i =1、2、3、4。在記憶體晶粒212-4之對置側上，無連接節點。記憶體晶粒212-4不耦合至另一晶粒(亦即，其在堆疊210之「頂部」)。
同時，如在圖2中所定向，記憶體晶粒212-1之一個側上之晶片選擇連接節點214-2-2、214-2-3及214-2-4將記憶體晶粒212-1之晶片選擇TSV 216-1-1、216-1-2及216-1-3耦合至一毗鄰記憶體裝置212-2之晶片選擇TSV 216-2-2、216-2-3及216-2-4。記憶體晶粒212-1之對置側上之外部晶片選擇連接節點214-1-1至214-1-4可將記憶體晶粒212-1之晶片選擇TSV耦合至一個或多個外部裝置。可使用諸如先前針對圖1所闡述之該等介接結構中之一者之一外部結構來達成該外部耦合。
記憶體晶粒212-1係堆疊210中之第一晶粒，以使得對置於記憶體晶粒212-2側上之晶片選擇連接節點214-1-1至214-1-4係堆疊210之外部晶片選擇連接節點。記憶體晶粒212-i 中之每一者中之TSV將適當信號路由至對應記憶體晶粒212-i 。舉例而言，外部連接節點217可將一命令信號(諸如遠端位址選通(RAS))經由TSV、連接節點及內部(例如，晶粒上，諸如形成於晶粒之一基板上)節點(諸如墊219)自一外部處理器耦合至記憶體裝置200之記憶體晶粒212-1...212-4。為集中於本文中所論述之各實施例之特徵，而未展示與一記憶體裝置共同使用之諸多(若非大多數)連接。
在具有四晶片選擇規格之記憶體裝置200中，記憶體裝置200具有四個外部晶片選擇連接節點214-1-1...214-1-4。記憶體裝置200可接收四個晶片選擇信號，在該等外部晶片選擇連接節點214-1-1...214-1-4中之每一者處一個信號。該四個晶片選擇信號係可具有相同格式之不同信號，諸如係一低(L)或一高(H)之二進制信號。如在該堆疊中所配置，外部晶片選擇連接節點214-1-1...214-1-4分別藉由個別晶片選擇TSV 216-1-1、216-1-2、216-1-3及216-1-4耦合至對應內部晶片選擇節點(下文中稱作(舉例而言)「墊」)218-1-1、218-1-2、218-1-3及218-1-4。記憶體晶粒212-1上之墊218-1-1、218-1-2、218-1-3及218-1-4耦合至通常在記憶體晶粒212-1之包括作用電路之側上之識別電路220-1。識別電路220-1回應於其如何耦合至一個或多個外部晶片選擇連接節點214-1-1...214-1-4(若有)而判定其自身之識別。
可類似於記憶體晶粒212-1地建構每一記憶體晶粒212-j (J =2、3、4)。舉例而言，每一記憶體晶粒212可包括耦合至墊218-j -1、218-j -2、218-j -3及218-j -4之晶片選擇相關TSV 216-j -1、216-j -2、216-j -3及216-j -4。由於欲耦合至一晶片選擇相關節點之TSV係一晶片選擇相關TSV，因而並非一堆疊中之所有TSV 216皆係晶片選擇相關TSV。相依於晶粒212在堆疊210中之配置，TSV 216-j -1、216-j -2、216-j -3及216-j -4中之一者或多者及墊218-j -1、218-j -2、218-j -3及218-j -4中之一各別者或多者可將彼晶粒之識別電路220-j 耦合至外部晶片選擇連接節點214-1-1、214-1-2、214-1-3及214-1-4中之一者或多者。在此一組態中，每一記憶體晶粒212-j 亦可判定其自身之識別。可藉由若干方法達成在記憶體晶粒212-1...212-4之間的允許一識別電路220-j 選擇性地耦合至一個或多個外部晶片選擇連接節點214-1、214-2、214-3及214-4之耦合。
舉例而言，可以一類似型様組態記憶體晶粒212-1...212-4中之每一者內之晶片選擇相關TSV 216以使得當將記憶體晶粒212-1...212-4配置於一堆疊210中時，該等個別記憶體晶粒之晶片選擇相關TSV係垂直地對準。然而，在各實施例中，一對垂直對準之毗鄰TSV中之TSV 216未必彼此耦合。而是，堆疊200中之至少一個晶粒之至少一個晶片選擇相關TSV可耦合至該堆疊中之另一晶粒之一晶片選擇相關TSV，其中該等耦合之晶片選擇相關TSV並不垂直對準(例如，其等彼此水平偏移(諸如)一個TSV佈置)。舉例而言，晶粒212-1之TSV 216-1-1可藉由內部節點218-1-1耦合至TSV 216-2-2。因此，在各實施例，堆疊210中之至少一個記憶體晶粒212-i (i =1、2、3、4)之複數個晶片選擇相關TSV 216-i -1、216-i -2、216-i -3及216-i -4中之每一者可或可不耦合至一毗鄰記憶體晶粒之一晶片選擇相關TSV。
包括四個記憶體晶粒212-1...212-4之記憶體裝置200可使用四個識別。此等識別可係(舉例而言)十進制數0至3中之一者。在一實施例中，賦予在堆疊210頂部(亦即，在堆疊210之與外部連接節點217及214-1-1...214-1-4對置之一端)處之記憶體晶粒212-4 ID#0、賦予記憶體晶粒212-3 ID#1、賦予記憶體晶粒212-2 ID#2，且賦予在堆疊210底部(且直接耦合至外部連接節點217及214-1-1...14-1-4))之記憶體晶粒212-1 ID#3。
可藉由一記憶體晶粒211-i 之識別電路220-i (諸如具有使用一電流感測電路之一浮動偵測電路之一個識別電路)來判定記憶體晶粒211-i 之識別。術語「浮動」係用於表示浮動偵測電路之一輸入可係浮動的，亦即，該輸入並不耦合至一外部晶片選擇連接節點。如在圖2中所示，記憶體晶粒212-2、212-3及212-4中之與外部晶片選擇連接節點214-1-1(CS#0)垂直對準之TSV 216-i -1中之每一者並不特定地耦合至彼外部晶片選擇連接節點214-1-1(而是，在此實施例中其等耦合至浮動墊218-i -1)。每一記憶體晶粒可具有不同數目及位置之與外部晶片選擇連接節點214-1-1...214-1-4垂直對準之浮動墊，以使得每一記憶體晶粒312-i 可使用連接至其墊218-i -1、218-i -2、218-i -3及218-i -4(其中在此實施例中i =1至4)之電流感測電路來判定其識別。
圖3根據各實例性實施例展示具有四晶片選擇規格、使用電壓偵測電路、包括記憶體晶粒312-1...312-4之一堆疊310之一記憶體裝置300之一方塊圖。每一記憶體晶粒312-i (i =1至4)可包括安置於各別記憶體晶粒上之一各別識別電路320-i (i =1至4)中之一電壓偵測電路用以判定其自身之識別。針對圖9論述一電壓偵測電路在各實施例中之使用。
每一個別記憶體晶粒312-i 係類似於圖2之記憶體晶粒212-i 地配置，只是記憶體晶粒312-2、312-3及312-4中之與外部晶片選擇連接節點314-1-1(CS#0)垂直對準之晶片選擇相關TSV 316-i -1中之每一者係耦合至一內部參考，諸如內部電壓源VCCP ，內部電壓源VCCP 可由記憶體晶粒312-2、312-3及312-4之識別電路320-2、320-3及320-4中之電壓偵測電路使用。如在圖3中所定向，外部連接節點317及314-1-1...314-1-4經組態以將記憶體晶粒312-1耦合至一個或多個外部裝置。可使用諸如先前針對圖1所論述之該等介接結構等一外部結構來達成該外部耦合。
記憶體晶粒312-1係堆疊310中之第一晶粒，且在對置於記憶體晶粒312-2之側上之外部連接節點317及314-1-1...314-1-4係提供用以將堆疊310外部地耦合至一外部結構。記憶體晶粒312-i 中之每一者中之TSV將適當信號路由至對應記憶體晶粒312-i 。舉例而言，外部連接節點317可將一命令信號(諸如RAS)自一外部處理器經由TSV、連接節點及內部節點(諸如墊319)耦合至記憶體裝置300之記憶體晶粒312-1...312-4。為集中於本文中所論述之各實施例之特徵而未展示與一記憶體裝置共同使用之諸多(若非大多數)連接。
具有四晶片選擇規格之記憶體裝置300具有四個外部晶片選擇連接節點314-1-1...314-1-4。記憶體裝置300可接收四個晶片選擇信號，在該等外部晶片選擇連接節點314-1-1...314-1-4中之每一者處一個信號。該四個晶片選擇信號係可具有相同格式之不同信號，諸如係一邏輯低(L)或一邏輯高(H)之二進制信號。外部晶片選擇連接節點314-1-1、314-1-2、314-1-3及314-1-4經由個別晶片選擇TSV 316-1-1、316-1-2、316-1-3及316-1-4耦合至對應晶片選擇墊318-1-1、318-1-2、318-1-3及318-1-4。記憶體晶粒212-1上之墊318-1-1、318-1-2、318-1-3及318-1-4耦合至識別電路320-1，識別電路320-1可在記憶體晶粒312-1之包括作用電路之側上。識別電路320-1回應於其如何耦合至一個或多個外部晶片選擇連接節點314-1-1、314-1-2、314-1-3、314-1-4(若有)而判定其自身之識別。
可類似於記憶體晶粒312-1地建構每一記憶體晶粒312-j (j =2、3、4)。舉例而言，每一記憶體晶粒312-j 可包括耦合至各別晶片選擇相關墊318-j -1、318-j -2、318-j -3及218-j -4之晶片選擇相關TSV 316-j -1、316-j -2、316-j -3及316-j -4。相依於晶粒312-j 在該堆疊中之配置，一個或多個晶片選擇相關TSV 316-j -1、316-j -2、316-j -3及316-j -4與晶片選擇相關墊318-j -1、318-j -2、318-j -3及318-j -4中之一各別者可將彼晶粒之識別電路320-j 耦合至一個或多個外部晶片選擇連接節點314-1-1、314-1-2、314-1-3及314-1-4。在此一組態中，每一記憶體晶粒312-j 亦可判定其自身之識別。可藉由若干方法達成在記憶體晶粒312-1...312-4之間的允許一識別電路320-j 選擇性地耦合至一個或多個外部晶片選擇連接節點314-1-1、314-1-2、314-1-3及314-1-4之耦合。
舉例而言，可以一類似型様組態記憶體晶粒312-1...312-4中之每一者內之晶片選擇相關TSV 316，以使得當將記憶體晶粒312-1...312-4配置於一堆疊310中時，個別記憶體晶粒之晶片選擇相關TSV係對準的。然而，在各實施例中，一對垂直對準之毗鄰晶片選擇相關TSV中之TSV 316未必彼此耦合。而是，堆疊300中之至少一個晶粒之至少一個晶片選擇相關TSV可耦合至該堆疊中之另一晶粒之一晶片選擇相關TSV，其中該等耦合之晶片選擇相關TSV並不垂直對準(例如，其等彼此水平偏移(諸如)一個TSV佈置)。舉例而言，晶粒312-1之TSV 316-1-1可藉由內部節點318-1-1耦合至TSV 316-2-2。因此，在各實施例，堆疊310中之至少一個記憶體晶粒312-i (i =1、2、3、4)之複數個晶片選擇相關TSV 316-i -1、316-i -2、316-i -3及316-i -4中之每一者可或可不耦合至一毗鄰記憶體晶粒之一晶片選擇相關TSV。
包括四個記憶體晶粒312-1...312-4之記憶體裝置300可使用四個識別。此等識別可係(舉例而言)十進制數0至3中之一者。在一實施例中，賦予在堆疊310頂部(亦即，在堆疊310之與外部連接節點317及314-1對置之一端)處之記憶體晶粒312-4 ID#0，賦予記憶體晶粒312-3 ID#1，賦予記憶體晶粒312-2 ID#2，且賦予在堆疊310底部(且直接耦合至外部連接節點317及314-1)之記憶體晶粒312-1 ID#3。可由一記憶體晶粒311-i 之識別電路320-i 判定該記憶體晶粒之識別，該識別電路可包括(舉例而言)一電壓偵測電路。
圖4根據各實例性實施例展示具有四晶片選擇規格、具有上覆外部連接節點、包括記憶體晶粒412-1...412-4之一堆疊410之一記憶體裝置400之一方塊圖，且其中該等記憶體晶粒各自包括一各別浮動偵測電路。記憶體裝置400類似於圖2之記憶體裝置200，只是記憶體堆疊410經定向而適於相對於記憶體裝置200之記憶體堆疊210之定向之一顛倒之外部耦合。記憶體裝置400可連接至一外部結構，諸如先前針對圖1所論述之介接結構中之一者，其中該外部結構安置於記憶體裝置400頂部上。記憶體晶粒412-1之外部晶片選擇連接節點414-1-1、414-1-2、414-1-3及414-1-4可為記憶體裝置400提供至少某些外部連接。與記憶體裝置200一樣，記憶體晶粒412-2...412-4中與外部晶片選擇連接節點414-1-1(CS#0)對準之晶片選擇相關TSV 416-i -1係浮動的，且識別電路420-1...420-4中之每一者可包括一浮動偵測電路。
圖5根據各實例性實施例展示具有四晶片選擇規格、具有上覆外部連接節點、包括記憶體晶粒512-1...512-4之一堆疊之一記憶體裝置500之一方塊圖，且其中該等記憶體晶粒各自包括一各別電壓偵測電路。記憶體裝置500類似於圖3之記憶體裝置300，只是記憶體堆疊510經定向而適於相對於記憶體裝置300之記憶體堆疊310之定向之一顛倒之外部耦合。記憶體裝置500可連接至一外部結構，諸如先前針對圖1所論述之介接結構中之一者，其中該外部結構安置於記憶體裝置500頂部上。記憶體晶粒512-1之外部晶片選擇連接節點514-1-1、514-1-2、514-1-3及514-1-4可為記憶體裝置500提供至少某些外部連接。與記憶體裝置300一樣，記憶體晶粒512-2...512-4中與外部晶片選擇連接節點514-1-1(CS#0)對準之晶片選擇相關TSV 516-i -1各自耦合至一內部參考，諸如一內部電壓源VCCP ，且識別電路520-1...520-4中之每一者可包括一電壓偵測電路。
圖6根據各實例性實施例展示具有兩晶片選擇規格、包括記憶體晶粒612-1...612-4之一堆疊610之一記憶體裝置600之一方塊圖。每一記憶體晶粒612-i (i =1至4)可包括(舉例而言)安置於各別記憶體晶粒上之一各別識別電路620-i (i =1至4)中之一浮動偵測電路用以判定其自身之識別。
每一個別記憶體晶粒612-i 包括若干TSV。在堆疊610中，在至少一個記憶體晶粒612之一側上之至少一個晶片選擇連接節點將彼晶粒之一晶片選擇TSV耦合至一毗鄰記憶體晶粒612之一晶片選擇TSV。舉例而言，如在圖6中所定向，記憶體晶粒612-4之晶片選擇TSV 616-4-4係耦合至在記憶體晶粒612-4之一個側上之毗鄰記憶體裝置612-3之晶片選擇TSV 616-3-3。在記憶體晶粒612-4之對置側上，不存在外部連接節點。記憶體晶粒612-4不耦合至另一晶粒(亦即，其在堆疊610之「頂部」)。
同時，如在圖6中所定向，記憶體晶粒612-1之一個側上之晶片選擇連接節點614-2-2及614-2-3將記憶體晶粒612-1之晶片選擇TSV 616-1-1及616-1-2耦合至毗鄰記憶體裝置612-2之晶片選擇TSV 616-2-2及616-2-3。記憶體晶粒621-1之對置側上之外部晶片選擇連接節點614-1-1及614-1-2可將記憶體晶粒612-1之晶片選擇TSV 616-1-1及616-1-2分別耦合至一個或多個外部裝置。可使用諸如先前針對圖1所論述之該等介接結構中之一者之一外部結構來達成該外部耦合。
記憶體晶粒612-1係堆疊610中之第一晶粒，且在對置於記憶體晶粒612-2之側上之外部連接節點617、614-1-1及614-1-2係提供用以將堆疊610外部地耦合至一外部結構。記憶體晶粒612-i 中之每一者中之TSV將適當信號路由至對應記憶體晶粒612-i 。舉例而言，外部連接節點617可將一命令信號(諸如RAS)自一外部處理器經由TSV、連接節點及內部節點(諸如墊619)耦合至記憶體裝置600之記憶體晶粒612-1...612-4。為集中於本文中所論述之各實施例之特徵而未展示與一記憶體裝置共同使用之諸多(若非大多數)連接。
具有兩晶片選擇規格之記憶體裝置600具有兩個外部晶片選擇連接節點614-1-1及614-1-2用以針對記憶體裝置600之一晶片選擇功能為堆疊610提供外部連接節點。記憶體裝置600可接收兩個晶片選擇信號，在外部晶片選擇連接節點614-1-1及614-1-2中之每一者處一個信號。該兩個晶片選擇信號係可具有相同格式之不同信號，諸如係一邏輯低(L)或一邏輯高(H)之二進制信號。
外部晶片選擇連接節點614-1-1及614-1-2藉由個別TSV 616-1-1及616-1-2耦合至對應墊618-1-1及618-1-2。記憶體晶粒612-1上之墊618-1-1、618-1-2、618-1-3及618-1-4耦合至一識別電路620-1，該識別電路可在記憶體晶粒612-1之包括作用電路之側上。識別電路620-1回應於其如何耦合至一個或多個外部晶片選擇連接節點614-1-1及614-1-2(若有)而判定其自身之識別。
可類似於記憶體晶粒612-1地建構每一記憶體晶粒612-j (j =2、3、4)。舉例而言，每一記憶體晶粒612-j 可包括耦合至各別墊618-j -1、618-j -2、618-j -3及618-j -4之晶片選擇相關TSV 616-j -1、616-j -2、616-j -3及616-j -4。相依於晶粒612-j 在該堆疊中之配置，一個或多個晶片選擇相關TSV 616-j -1、616-j -2、616-j -3及616-j -4與一個或多個墊618-j -1、618-j -2、618-j -3及618-j -4中之一各別者可將彼晶粒之識別電路620-j 耦合至一個或多個外部晶片選擇連接節點614-1-1及614-1-2。在此一組態中，每一記憶體晶粒612-j 亦可判定其自身之識別。可藉由若干方法達成在記憶體晶粒612-1...614-4之間的允許一識別電路620-j 選擇性地耦合至外部晶片選擇連接節點614-1-1及614-1-2中之一者或多者之耦合。
舉例而言，可以一類似型様組態記憶體晶粒612-1...612-4中之每一者內之晶片選擇相關TSV 616，以使得當將記憶體晶粒612-1...612-4配置於一堆疊610中時，個別記憶體晶粒之TSV係垂直對準的。然而，在各實施例中，一對垂直對準之毗鄰TSV中之晶片選擇相關TSV 616未必彼此耦合。而是，堆疊600中之至少一個晶粒之至少一個晶片選擇相關TSV可耦合至該堆疊中之另一晶粒之一晶片選擇相關TSV，其中該等耦合之晶片選擇相關TSV並不垂直對準(例如，其等彼此水平偏移(諸如)一個TSV佈置)。舉例而言，晶粒612-1之TSV 616-1-1可藉由內部節點618-1-1耦合至TSV 616-2-2。因此，在各實施例，堆疊610中之至少一個記憶體晶粒612-i (i =1、2、3、4)之複數個晶片選擇相關TSV 616-i -1、616-i -2、616-i -3及616-i -4中之每一者可或可不耦合至一毗鄰記憶體晶粒之一晶片選擇相關TSV。
包括四個記憶體晶粒612-1...612-4之記憶體裝置600可使用四個識別。此等識別可係(舉例而言)十進制數0至3中之一者。在一實施例中，賦予在堆疊610頂部(亦即，在堆疊610之與外部連接節點617及614-1對置之一端)處之記憶體晶粒612-4 ID#0，賦予記憶體晶粒612-3 ID#1，賦予記憶體晶粒612-2 ID#2，且賦予在堆疊610底部(且直接耦合至外部連接節點617及614-1)之記憶體晶粒612-1 ID#3。可由一記憶體晶粒611-i 之識別電路620-i 判定該記憶體晶粒之識別，諸如具有一浮動偵測電路(例如，使用一電流感測電路之一個浮動偵測電路)之一個識別電路。如在圖6中所示，記憶體晶粒612-2、612-3及612-4中之與外部晶片選擇連接節點614-1-1(CS#0)垂直對準之TSV 616-i -1中之每一者並不特定地耦合至彼外部連接節點614-1-1(而是，在此實施例中其等耦合至浮動墊618-i -1)。
圖7根據各實例性實施例展示具有單晶片選擇規格、包括記憶體晶粒712-1...712-4之一堆疊710之一記憶體裝置700之一方塊圖。每一記憶體晶粒712-i (i =1至4)可包括(舉例而言)安置於各別記憶體晶粒上之一識別電路720-i (i =1至4)中之一浮動偵測電路用以判定其自身之識別。
每一個別記憶體晶粒712-i 包括若干TSV。在堆疊710中，在至少一個記憶體晶粒712之一側上之一個晶片選擇連接節點將彼晶粒之一個晶片選擇TSV耦合至一毗鄰記憶體晶粒712之一晶片選擇TSV。如在圖7中所定向，舉例而言，記憶體晶粒712-4之晶片選擇TSV 716-4-4係耦合至在記憶體晶粒712-4之一個側上之毗鄰記憶體晶粒712-3之晶片選擇TSV 716-3-3。在記憶體晶粒712-4之對置側上，不存在外部連接節點。記憶體晶粒712-4不耦合至另一晶粒(亦即，其在堆疊710之「頂部」)。
同時，如在圖7中所定向，在記憶體晶粒712-1之一個側上之一晶片選擇連接節點714-2-2將記憶體晶粒712-1之晶片選擇TSV 716-1-1耦合至毗鄰記憶體裝置712-2之晶片選擇TSV 716-2-2。在記憶體晶粒712-1對置側上之外部晶片選擇連接節點714-1-1可將記憶體晶粒712-1之晶片選擇TSV 716-1-1耦合至一個或多個外部裝置。可使用諸如先前針對圖1所闡述之該等介接結構中之一者之一外部結構來達成該外部耦合。
記憶體晶粒712-1係堆疊710中之第一晶粒，且在對置於記憶體晶粒712-2之側上之外部連接節點717及714-1-1係提供用以將堆疊710外部地耦合至一外部結構。記憶體晶粒712-i 中之每一者中之TSV將適當信號路由至對應記憶體晶粒712-i 。舉例而言，外部連接節點717可將一命令信號(諸如RAS)自一外部處理器經由TSV、連接節點及內部節點(諸如墊719)耦合至記憶體裝置700之記憶體晶粒712-1...712-4。為集中於本文中所論述之各實施例之特徵而未展示與一記憶體裝置共同使用之諸多(若非大多數)連接。
具有單晶片選擇規格之記憶體裝置700具有一單個外部晶片選擇連接節點714-1-1用以針對記憶體裝置700之一晶片選擇功能為堆疊710提供一外部連接節點。記憶體裝置700可在晶片選擇連接節點714-1-1處接收一晶片選擇信號且該晶片選擇信號可係二進制信號。TSV 716-1-2、716-1-3及716-1-4並不連接至且不自一外部結構接收晶片選擇信號用於記憶體操作。
晶片選擇相關墊718-1-1、718-1-2、718-1-3及718-1-4耦合至對應TSV 716-1-1、716-1-2、716-1-3及716-1-4。在彼等墊及TSV中，外部晶片選擇連接節點714-1-1藉由TSV 716-1-1耦合至墊718-1-1。記憶體晶粒712-1上之墊718-1-1、718-1-2、718-1-3及718-1-4係耦合至一識別電路720-1，識別電路720-1可在記憶體晶粒712-1之包括作用電路之側上。識別電路720-1回應於其如何耦合至外部晶片選擇連接節點714-1-1(若有)而判定其自身之識別。
可類似於記憶體晶粒712-1地建構每一記憶體晶粒712-j (j =2、3、4)。舉例而言，每一記憶體晶粒712-j 具有耦合至各別墊718-j -1、718-j -2、718-j -3及718-j -4之TSV 716-j -1、716-j -2、716-j -3及716-j -4。相依於晶粒在該堆疊中之配置，TSV 716-j -1、716-j -2、716-j -3及716-j -4中之一者與墊718-j -1、718-j -2、718-j -3及718-j -4中之一各別者可將彼晶粒之識別電路720-j 耦合至晶片選擇連接節點714-1-1。
在此一組態中，每一記憶體晶粒712-j 亦可判定其自身之識別。可藉由若干方法達成在記憶體晶粒712-1...712-4之間的允許一識別電路720-j 選擇性地耦合至一晶片選擇連接節點714-1-1之耦合。
舉例而言，可以一類似型様組態記憶體晶粒712-1...712-4中之每一者內之晶片選擇相關TSV 716，以使得當將記憶體晶粒712-1...712-4配置於一堆疊710中時，個別記憶體晶粒之TSV係垂直對準的。然而，在各實施例中，一對垂直對準之毗鄰晶片選擇相關TSV中之晶片選擇相關TSV 716未必彼此耦合。而是，堆疊700中之至少一個晶粒之一個晶片選擇相關TSV可耦合至該堆疊中之另一晶粒之一晶片選擇相關TSV，其中該等耦合之晶片選擇相關TSV並不垂直對準(例如，其等彼此水平偏移(諸如)一個TSV佈置)。舉例而言，晶粒712-1之TSV 716-1-1可藉由內部節點718-1-1耦合至TSV 716-2-2。因此，在各實施例，堆疊710中之至少一個記憶體晶粒712-i (i =1、2、3、4)之複數個晶片選擇相關TSV 716-i -1、716-i -2、716-i -3及716-i -4中之每一者可或可不耦合至一毗鄰記憶體晶粒之一晶片選擇相關TSV。
包括四個記憶體晶粒712-1...712-4之記憶體裝置700可使用四個識別。此等識別可係(舉例而言)十進制數0至3中之一者。在一實施例中，賦予在堆疊710頂部(亦即，在堆疊710之與外部連接節點717及714-1-1對置之一端)處之記憶體晶粒712-4 ID#0，賦予記憶體晶粒712-3 ID#1，賦予記憶體晶粒712-2 ID#2，且賦予在堆疊710底部(且直接耦合至外部連接節點717及714-1-1)之記憶體晶粒712-1ID#3。可由一記憶體晶粒711-i 之識別電路720-i 判定該記憶體晶粒之識別，諸如具有一浮動偵測電路(例如，使用一電流感測電路之一個浮動偵測電路)之一個識別電路。
如在圖7中所示，記憶體晶粒712-2、712-3及712-4中之與外部連接節點714-1-1(CS#0)垂直對準之TSV 716-i -1中之每一者並不特定地耦合至彼外部連接節點714-1-1(而是，在此實施例中其等耦合至浮動墊718-i -1)。與針對圖2至圖6所論述之堆疊式記憶體裝置一樣，記憶體裝置700之記憶體晶粒712具有一共同設計，且記憶體裝置700在晶片選擇相關TSV與每一記憶體晶粒上之一識別電路之間使用移位式連接。在(舉例而言)記憶體裝置700之浮動偵測電路耦合至其等之各別晶片選擇相關內部節點之情況下，每一記憶體晶粒712-i可判定其識別(例如，其在該堆疊內之位置)。
如先前所論述，記憶體裝置(諸如圖2、4、6及7之記憶體裝置200、400、600及700分別)可包括在該等記憶體裝置之每一記憶體晶粒上之一個或多個浮動偵測電路824(例如，每一記憶體晶粒可針對該晶粒之每一晶片選擇相關TSV包括一個浮動偵測電路)。圖8根據各實例性實施例展示在一記憶體晶粒上之一個此種浮動偵測電路824之一方塊圖。浮動偵測電路824包括一電流感測電路825，電流感測電路825耦合至該記憶體晶粒上之一內部節點，諸如一墊818。墊818可對應於(舉例而言)先前所論述之墊218、418、618或718中之一者。浮動偵測電路824可經由一靜電放電電路(ESD)826與墊818耦合。浮動偵測電路824亦可經組態以接收一重設信號RST。該重設信號亦可作為在一接通電源循環期間所產生之一脈衝輸入被引導至浮動偵測電路824。
關於電流感測電路825，感測電流IL 經組態以經由墊818流動至一耦合之連接節點(若有)。Iref 係鏡像感測電流IL 之一參考電流。當墊818浮動時(例如，所耦合之連接節點係浮動的或無連接節點耦合至該墊)，感測電流IL 將變得接近零。由於參考電流Iref 係以由n-MOS電晶體828加偏壓之其反向電流來支配，因而將其輸出信號「偵測」設定為一邏輯低位準。
當將墊818連接至並不浮動之一連接節點時，感測電流IL 將變成受限制器827限制之某一值，限制器827可由一p-MOS電晶體形成。由於參考電流Iref 大於其由一n-MOS電晶體828加偏壓之反向電流，因而將其輸出信號「偵測」設定為一邏輯高位準。因此，自浮動偵測電路824提供一偵測輸出信號DT#N，其中偵測輸出信號之狀態相依於耦合至墊818之連接節點係浮動還是不浮動的(其中N對應於耦合至墊818之晶粒之各別連接節點)。
浮動偵測電路824包括一源節點829用以提供一相對高電壓VGATE 。可將VGATE 之電壓位準設定為高於電源電壓VCC 。舉例而言，可將VGATE 位準設定為VCC +Vt ，其中Vt 係一輸入n-MOS電晶體之一臨限電壓。可將VGATE 設定為其他位準。可將一位準移位器與經設定高於VCC 之VGATE 一起使用。
如前文所論述，記憶體裝置(諸如圖3及圖5之記憶體裝置300及500分別)可替代地或額外地包括在該等記憶體裝置之每一記憶體晶粒上之一個或多個電壓偵測電路824(例如，每一記憶體晶粒可針對該晶粒之每一晶片選擇相關TSV包括一個電壓偵測電路)。圖9根據各實例性實施例展示在一記憶體晶粒上之一個此種電壓偵測電路924之一方塊圖。電壓偵測電路924耦合至該記憶體晶粒上之一內部節點，諸如墊918。墊918可對應於(舉例而言)先前所論述之墊318、518中之一者。電壓偵測電路924可經由一靜電放電電路(ESD)926與墊918耦合。電壓偵測電路924亦可經組態以接收一重設信號RST。該重設信號亦可作為在一接通電源循環期間所產生之一脈衝輸入被引導至電壓偵測電路924。
在墊918以操作方式耦合至電晶體927之情況下，墊918處之信號之狀態控制電晶體928之輸出，電晶體928之閘極耦合至一偏壓。來自電晶體之該輸出用以提供「偵測」信號。因此，自電壓偵測電路924提供一偵測輸出信號DT#N，其中偵測輸出信號之狀態相依於耦合至墊918處信號之狀態(其中N對應於耦合至墊918之晶粒之各別連接節點)。
電壓偵測電路924包括一源節點939用以提供一相對高電壓VCCP 。將VCCP 之電壓位準設定為高於電源電壓VCC 。可將VCCP 位準設定為VCC +Vt ，其中Vt 係一n-MOS電晶體之一臨限電壓。可將一位準移位器與經設定高於VCC 之VCCP 一起使用。
圖10根據各實例性實施例展示一記憶體晶粒之識別偵測波形。該波形指示來自圖8中所示之一浮動偵測電路或圖9中所示之一電壓偵測電路之一偵測信號DT#N之一改變1022。DT#N之改變1022沿著被引導至圖8及圖9之偵測電路之重設信號RST之一後沿1023而行。
圖11根據各實例性實施例展示欲用於具有四晶片選擇規格之一記憶體晶粒堆疊中之一記憶體晶粒之一識別電路1120之一方塊圖。識別電路1120包括四個偵測電路1124及一解碼器1135。雖然在圖11中展示四個偵測電路1124，但偵測電路之數目可變化，舉例而言，偵測電路之數目可係相依於解碼器1135之結構、該記憶體晶粒堆疊中所安置之記憶體晶粒數目、及/或晶片選擇規格。對於圖11中所示之該非限制性實例性實施例，識別電路1120耦合至四個墊1118-1...1118-4(分別經由ESD電路1126-1...1126-4)。
一識別電路(諸如識別電路1120)可經組態而在該堆疊之該等記憶體晶粒中之每一者上，且每一記憶體晶粒上之墊1118-1...1118-4可耦合至該堆疊式記憶體裝置之晶片選擇相關連接節點。該等晶片選擇相關連接節點中之一者或多者經組態而相依於各別晶粒在該堆疊中之配置而選擇性地耦合至一晶片選擇。識別電路1120可用於(舉例而言)圖2至圖5中所示之記憶體晶粒中之每一者上。
偵測電路1124可係一浮動偵測電路，諸如分別針對圖2及圖4之記憶體裝置200及400所闡述之彼等浮動偵測電路，或係一電壓偵測電路，諸如分別針對圖3及圖5之記憶體裝置300及500所闡述之彼等電壓偵測電路。如在圖11中所示，識別電路1120包括偵測電路1124-1...1123-4。在此等偵測電路中之每一者皆相同(雖然其等各自自該晶粒之墊1118-1...1118-4中之一不同墊接收一輸入)之情況下，可基於形成此等電路之一致性來簡化製造。然而，如熟習此項技術者可瞭解，在一替代實施例中，識別電路1120可不包括偵測電路1124-4，乃因在以下所論述之方案中不需要DT#3來識別記憶體晶粒。
分別自偵測電路1124-1...1123-3輸出之偵測信號DT#0、DT#1及DT#2輸入至解碼器1135，解碼器1135回應於該等偵測信號之狀態而偵測其各別記憶體晶粒之一識別。該識別作為信號ID<0>及ID<1>輸出。對於一堆疊式記憶體裝置中之四個或更少之記憶體晶粒，解碼器1135可提供兩個二進制ID信號，其中每一記憶體晶粒被識別為0(二進制00)、1(二進制01)、2(二進制10)或3(二進制11)。
輸入圖表1139展示回應於包括識別電路1120之一晶粒如何配置於一堆疊中而判定識別之一實例。舉例而言，假設對應於識別電路1120之記憶體晶粒係堆疊210中之記憶體晶粒212-1(其中偵測電路1124係浮動偵測電路)，則在識別期間，浮動偵測電路1124-1將輸出具有一高狀態之一偵測信號DT#0。此係由於墊1118-1(其對應於在此實例中之墊218-1-1)係耦合至外部晶片選擇連接節點214-1-1，且因此在此實施例中係不浮動的。
在此實例中，墊1118-2、1118-3及1118-4將分別對應於218-1-2、218-1-3及218-1-4，且彼等墊亦分別耦合至外部晶片選擇連接節點214-1-2、214-1-3及214-1-4。因此，墊1118-2、1118-3及1118-4亦無一係浮動的。因此，在識別期間分別由浮動偵測電路1124-2、1124-3及1124-4輸出之偵測信號DT#1、DT#2及DT#3將全部係處於一高狀態。回應於接收到偵測信號DT#0、DT#1及DT#2之高狀態，解碼器1135在ID<0>及ID<1>兩者處皆輸出一高狀態，此在此實施例中可被解釋為ID#3。
相反，假設對應於識別電路1120之記憶體晶粒係堆疊210中之記憶體晶粒212-4(其中偵測電路1124係浮動偵測電路)，則在識別期間，浮動偵測電路1124-1將輸出具有一低狀態之一偵測信號DT#0。此係由於墊1118-1(在此實例中其對應於墊218-4-1)在此實施例中係浮動的。同樣，浮動偵測電路1124-2及1124-3亦將分別輸出具有低狀態之偵測信號DT#1及DT#2。此係由於在此實例中墊1118-2及1118-3將對應於墊218-4-2及218-4-3，在此實例中，其等亦係浮動的。
另一方面，若包括浮動偵測電路1124-4，則浮動偵測電路1124-4將輸出具有一高狀態之一偵測信號DT#3。此係由於墊1118-4在此實施例中將對應於墊218-4-4。在此配置中，墊218-4-4最終耦合至外部晶片選擇連接節點214-1-1。回應於接收到偵測信號DT#0、DT#1及DT#2之低狀態，解碼器1135在ID<0>及ID<1>兩者上輸出一低狀態，此在此實施例中可解釋為ID#0。
以基於圖2中所繪示之實施例之一實例繼續，一外部晶片選擇連接節點(諸如節點214-1-1)與記憶體晶粒212-4上之一輸入緩衝器1130之間的輸入阻抗可能將遠大於(舉例 而言)一外部晶片選擇連接節點(諸如節點214-1-1)與記憶體晶粒212-1上之一輸入緩衝器1130之間的輸入阻抗，其中該輸入緩衝器1130具有一參考電壓VREF。可能該阻抗差將係不可忽略的，乃因一習用TSV之寄生阻抗係不可忽略的。
因此，在至少一個實施例中，每一記憶體晶粒(諸如記憶體晶粒212)可進一步包括一延遲電路1137。在此一實施例中，延遲電路1137可用以(舉例而言)回應於各別記憶體晶粒212在堆疊210中之配置來調整彼晶粒中之信號時序。舉例而言，延遲電路1137可耦合於一晶粒之識別電路1120與彼晶粒之一輸入緩衝器1130之間。在至少一個實施例中，延遲電路1137進一步經由一具有一閘電壓VGATE 之傳送閘1131耦合至墊1118-4。
在基於圖2及圖11之實施例中，耦合至墊1118-4之晶片選擇信號實際上將係選擇對應於識別電路1120之晶粒212之信號(例如，其中相依於該晶粒在該堆疊中之配置該對應晶片選擇信號係CS#0、CS#1、CS#2或CS#3)。延遲電路1137可經組態以回應於該所判定之識別(例如，回應於識別信號ID<0>之狀態及識別信號ID<1>之狀態)而選擇性將各別信號延遲一量，以使得相依於該晶粒在一堆疊中之配置來計及輸入阻抗之差。
圖12根據各實例性實施例展示欲用於具有兩晶片選擇規格之一記憶體晶粒堆疊中之一記憶體晶粒之一識別電路1220之一方塊圖。識別電路1220包括若干偵測電路1224-1...1224-4及一解碼器1235。然而，偵測電路1224之數目及解碼器1235之結構可相依於(舉例而言)安置於該記憶體晶粒堆疊中之記憶體晶粒之數目及/或晶片選擇規格而變化。對於圖12中所示之該非限制性實例性實施例，識別電路1220耦合至四個墊1218-1...1218-4(分別經由ESD電路1226-1...1226-4)。
一識別電路(諸如識別電路1220)經組態而在該堆疊之該等記憶體晶粒中之每一者上，且每一記憶體晶粒上之墊1218-1...1218-4可耦合至該堆疊式記憶體裝置之晶片選擇相關連接節點。該等晶片選擇相關連接節點中之一者或多者經組態而相依於各別晶粒在該堆疊中之配置而選擇性地耦合至一晶片選擇。識別電路1220可用於(舉例而言)圖6中所示之記憶體晶粒中之每一者上。
偵測電路1224-1...1224-4可各自組態為一浮動偵測電路，諸如圖8中所示之浮動偵測電路824。另一選擇係，偵測電路1224-1...1224-4可各自組態為一電壓偵測電路，諸如圖9中所示之電壓偵測電路924。如在圖12中所示，識別電路1220包括偵測電路1224-1...1223-4。在此等偵測電路中之每一者皆相同(雖然其等自該晶粒之墊1218-1...1218-4中之一不同墊接收一輸入)之情況下，可基於形成此等電路之一致性來簡化製造。然而，如熟習此項技術者可瞭解，在一替代實施例中，識別電路1220可不包括偵測電路1224-4，乃因以下所論述之方案中不需要DT#3來識別記憶體晶粒。
出於此實例之目的，假設偵測電路1224係浮動偵測電路，則回應於一對應墊1218-1、1218-2、1218-3或1218-4是浮動的還是不浮動的來判定每一各別偵測信號DT#0、DT#1、DT#2及DT#3之狀態。來自偵測電路1224-1...1223-3之輸出係輸入至解碼器1235，解碼器1235在此實例中回應於信號DT#0、DT#1及DT#2來偵測各別記憶體晶粒之一識別。在該所圖解說明之實施例中，該識別輸出係兩個二進制識別信號ID<0>及ID<1>。在一堆疊式記憶體裝置中具有四個記憶體晶粒之情況下，可將各別記憶體晶粒識別為(舉例而言)ID#0(二進制00)、ID#1(二進制10)、ID#2(二進制01)或ID#3(二進制11)。
輸入圖表1239展示回應於包括識別電路1220之一晶粒如何配置於一堆疊中而判定識別之一實例。舉例而言，假設對應於識別電路1220之記憶體晶粒係堆疊610中之記憶體晶粒612-1(其中偵測電路1224係浮動偵測電路)，則在識別期間，浮動偵測電路1224-1將輸出具有一高狀態之一偵測信號DT#0。此係由於墊1218-1(其對應於在此實例中之墊618-1-1)係耦合至外部晶片選擇連接節點614-1-1，且因此在此實施例中係不浮動的。
在此實例中，墊1218-2、1218-3及1218-4將分別對應於墊618-1-2、618-1-3及618-1-4。藉由參考圖6，墊1218-2/618-1-2亦耦合至一外部晶片選擇連接節點614-1-2。因此墊1218-2/618-1-2亦係不浮動的。因此，由浮動偵測電路1224-2輸出之偵測信號DT#2將亦處於一高狀態中。
同時，墊1218-3/618-1-3及1218-4/618-1-4分別耦合至TSV 616-1-3及616-1-4。TSV 616-1-3及616-1-4並不耦合至外部晶片選擇連接節點。因此，墊1218-3/618-1-3及1218-4/618-1-4係浮動的。因此，在識別期間分別由浮動偵測電路1224-3及1224-4輸出之偵測信號DT#2及DT#3將全部係處於一低狀態。回應於接收到偵測信號DT#0及DT#1之高狀態及偵測信號DT#2之一低狀態，解碼器1235在ID<0>及ID<1>兩者上輸出一高狀態。在此實施例中，可將ID<0>及ID<1>兩者上之高狀態解釋為ID#3。
相反，假設對應於識別電路1220之記憶體晶粒係堆疊610中之記憶體晶粒612-4(其中偵測電路1224係浮動偵測電路)，則在識別期間，浮動偵測電路1224-1將輸出具有一低狀態之一偵測信號DT#0。此係由於墊1218-1(在此實例中其對應於墊618-4-1)在此實施例中係浮動的。同樣，浮動偵測電路1224-2及1224-3亦將分別輸出具有低狀態之偵測信號DT#1及DT#2。此係由於在此實例中墊1218-2及1218-3將對應於墊618-4-2及618-4-3，在此實例中，其等亦係浮動的。
另一方面，若包括浮動偵測電路1224-4，則浮動偵測電路1224-4將輸出具有一高狀態之一偵測信號DT#3。此係由於在此實施例中墊1218-4將對應於圖6中之墊618-4-4。墊618-4-4最終耦合至外部晶片選擇連接節點614-1-1。回應於接收到偵測信號DT#0、DT#1及DT#2之低狀態，解碼器1235在ID<0>及ID<1>兩者上輸出一低狀態。在此實施例中，可將ID<0>及ID<1>兩者上之低狀態解釋為ID#0。可將ID<1>及其反演分別施加為用於傳送閘1231-1及1231-2之控制信號用以控制輸入緩衝器1230之輸入。
圖13根據各實例性實施例展示欲用於具有單晶片選擇規格之一記憶體晶粒堆疊中之一記憶體晶粒之一識別電路1320之一方塊圖。識別電路1320包括若干偵測電路1324-1...1324-4及一解碼器1335。然而，偵測電路1324之數目及解碼器1335之結構可相依於(舉例而言)安置於該記憶體晶粒堆疊中之記憶體晶粒之數目及/或晶片選擇規格而變化。對於圖13中所示之該非限制性實例性實施例，識別電路1320耦合至四個墊1318-1...1318-4(分別經由ESD電路1326-1...1326-4)。
一識別電路(諸如電路1320)經組態而在該堆疊之該等記憶體晶粒中之每一者上，且每一記憶體晶粒上之墊1318-1...1318-4可耦合至該堆疊式記憶體裝置之晶片選擇相關連接節點。每一晶粒之一個晶片選擇相關連接節點經組態而相依於各別晶粒在該堆疊中之配置選擇性地耦合至一晶片選擇。識別電路1320可用於(舉例而言)圖7中所示之記憶體晶粒中之每一者上。
偵測電路1324-1...1324-4可各自組態為一浮動偵測電路，諸如圖8中所示之浮動偵測電路824。另一選擇係，偵測電路1324-1...1324-4可各自組態為一電壓偵測電路，諸如圖9中所示之電壓偵測電路924。如在圖13中所示，識別電路1320包括偵測電路1324-1...1323-4。
出於此實例之目的，假設偵測電路1324係浮動偵測電路，則回應於一對應墊1318-1、1318-2、1318-3或1318-4是浮動的還是不浮動的來判定每一各別偵測信號DT#0、DT#1、DT#2及DT#3之狀態。來自偵測電路1324-1...1323-3之輸出係輸入至解碼器1335，解碼器1335在此實例中回應於信號DT#0、DT#1及DT#2來偵測各別記憶體晶粒之一識別。在該所圖解說明之實施例中，該識別輸出係兩個二進制識別信號ID<0>及ID<1>。在一堆疊式記憶體裝置中具有四個記憶體晶粒之情況下，可將各別記憶體晶粒識別為(舉例而言)ID#0(二進制00)、ID#1(二進制01)、ID#2(二進制10)或ID#3(二進制11)。
輸入圖表1339展示回應於包括識別電路1320之一晶粒如何配置於一堆疊中而判定識別之一實例。舉例而言，假設對應於識別電路1320之記憶體晶粒係堆疊710中之記憶體晶粒712-1(其中偵測電路1324係浮動偵測電路)，則在識別期間，浮動偵測電路1324-1將輸出具有一高狀態之一偵測信號DT#0。此係由於墊1318-1(其對應於在此實例中之墊718-1-1)係耦合至外部晶片選擇連接節點714-1-a，且因此在此實施例中係不浮動的。
在此實例中，墊1318-2、1318-3及1318-4將分別對應於墊718-1-2、718-1-3及718-1-4。墊1318-2/718-1-2、1318-3/718-1-3及1318-4/718-1-4係非連接節點，乃因其等分別耦合至TSV 716-1-2、716-1-3及716-1-4。TSV 716-1-2、716-1-3及716-1-4並不耦合至一外部晶片選擇連接節點。因此，墊1318-2/718-1-2、1318-3/718-1-3及1318-4/718-1-4係浮動的。因此，在識別期間分別由浮動偵測電路1324-2、1324-3及1324-4輸出之偵測信號DT#1、DT#2及DT#3將全部係處於一低狀態。回應於接收到偵測信號DT#0上之一高狀態及偵測信號DT#1及DT#2上之一低狀態，解碼器1235在ID<0>及ID<1>兩者上輸出一高狀態。在此實施例中，可將ID<0>及ID<1>兩者上之高狀態解釋為ID#3。
相反，假設對應於識別電路1320之記憶體晶粒係堆疊710中之記憶體晶粒712-4(其中偵測電路1324係浮動偵測電路)，則在識別期間，浮動偵測電路1324-1將輸出具有一低狀態之一偵測信號DT#0。此係由於墊1318-1(在此實例中其對應於墊718-4-1)在此實施例中係浮動的。同樣，浮動偵測電路1324-2及1324-3亦將分別輸出具有低狀態之偵測信號DT#1及DT#2。此係由於在此實例中墊1318-2及1318-3將對應於墊718-4-2及718-4-3，在此實例中，其等亦係浮動的。
另一方面，浮動偵測電路1324-4將輸出具有一高狀態之一偵測信號DT#3。此係由於在此實施例中墊1318-4將對應於圖7中之墊718-4-4。墊718-4-4最終耦合至外部晶片選擇連接節點714-1-1。回應於接收到偵測信號DT#0、DT#1及DT#2上之低狀態，解碼器1235在ID<0>及ID<1>兩者上輸出一低狀態。分別自偵測電路1324-1...1323-4輸出之偵測信號DT#0、DT#1、DT#2及DT#3可分別用作傳送閘1331-1、1331-2、1331-3及1331-4之控制信號用以控制輸入緩衝器1330之輸入。
圖14根據各實例性實施例展示再新時之記憶體晶粒1412-1...1412-4之一堆疊1410中之一記憶體晶粒之一作用區域。在堆疊式記憶體裝置之一習用情形中，該堆疊之每一記憶體裝置具有相同之記憶體映射，但不具有ID資訊。當對該堆疊執行一再新操作時，相同之記憶體區域係同時作用，以使得其作用電流流入特定電力匯流排及電力供應墊中。因此，電力供應雜訊因其電流集中而增加，在多個裝置中，尤其如此。然而，在記憶體裝置1400中使用記憶體映射及ID資訊，可將記憶體裝置1400中之再新電流分佈於其他電力供應墊及電力匯流排中，從而避免作用區域中之電流集中且減小電力供應雜訊。
圖15根據各實施例展示用以管理一記憶體晶粒堆疊之一方法之一實施例之特徵。在1510處，在一記憶體晶粒堆疊處接收一(多個)晶片選擇信號。在1520處，判定該堆疊中之一記憶體晶粒之一識別以管理該堆疊之操作。可回應於該晶粒係如何耦合來接收該(等)晶片選擇信號來進行對該記憶體晶粒之識別之判定。在判定該記憶體晶粒之識別之一過程中，可施加一重設信號以在一重設信號之一後緣設定輸入至該記憶體晶粒之一解碼器之一偵測信號。可引導來自該解碼器之輸出或該偵測信號以提供一控制信號來驅動一輸入緩衝器用於該記憶體晶粒之晶片選擇。可使用該識別來調整該記憶體堆疊所耦合至之外部輸入/輸出匯流排之一延遲。可使用該識別來自動切換記憶體映射。
圖16根據各實施例展示用以識別一記憶體晶粒堆疊中之一記憶體晶粒之一方法之一實施例之特徵。在1610處，將一(多個)晶片選擇信號路由至一記憶體晶粒堆疊之每一記憶體晶粒。在1620處，在該堆疊之一記憶體晶粒上，回應於該晶片選擇係如何路由至各別晶粒來判定彼記憶體晶粒之一識別。路由晶片選擇信號可包括路由在該堆疊處所接收之若干晶片選擇信號，其中晶片選擇信號之數目等於該堆疊中之記憶體晶粒數目。在判定該記憶體晶粒之識別之過程中，可施加一重設信號以設定輸入至該記憶體晶粒之一解碼器之一偵測信號。可使用識別來自動切換記憶體映射。
圖17根據本發明之各實施例展示一電子系統1700之各特徵之一方塊圖。系統1700可包括一控制器1701及一記憶體裝置1702。記憶體裝置1702可根據本文中所教示之實施例組態為一記憶體晶粒堆疊，且可類似於針對圖1至圖16所論述之實施例中之一者或多者或與圖1至圖16所論述之實施例中之一者或多者相同。系統1700可係以各種方法形成，諸如將系統1700之個別組件耦合在一起或使用習用技術將該等組件整合進一個或若干基於晶片之單元中。在一實施例中，系統1700亦包括一電子設備1704及一匯流排1703，其中匯流排1703在系統1700之各組件之間提供導電性。在一實施例中，匯流排1703包括各自係獨立地組態之一位址匯流排、一資料匯流排及一控制匯流排。在一替代實施例中，匯流排1703使用共同之導電線來提供位址、資料或控制中之一者或多者，匯流排1703之使用係由控制器1701來調節。在一實施例中，電子設備1704可包括用於電子系統1700之既定功能性應用程式之額外記憶體。
對於配置為一記憶體晶粒堆疊之記憶體1702，記憶體晶粒之類型可包括但不限於根據本文中所教示之各實施例配置之動態隨機存取記憶體、靜態隨機存取記憶體、同步動態隨機存取記憶體(SDRAM)、同步圖形隨機存取記憶體(SGRAM)、雙資料速率動態隨機存取記憶體(DDR)、及雙資料速率SDRAM。可以模擬封裝之形式實現根據圖1至圖16中所圖解說明之各實施例之堆疊式記憶體裝置1702之各實施例之結構，該等模擬封裝可配置為用以模擬各實施例及/或各實施例之操作之軟體、硬體或軟體封裝與硬體封裝之一組合。
在各實施例中，單個或多個周邊裝置1706係耦合至匯流排1703。周邊裝置1706可包括展示器、成像裝置、印刷裝置、無線裝置、無線介面(例如，無線收發器)、額外儲存記憶體、可結合控制器1701操作之控制裝置。在一實施例中，控制器1701可包括一個或多個處理器。在各實施例中，系統1700包括但不限於光纖系統或裝置、光電系統或裝置、光學系統或裝置、成像系統或裝置、及資訊處置系統或裝置(諸如無線系統或裝置)、電信系統或裝置及電腦。
雖然本文中已圖解說明及闡述特定實施例，但熟習此項技術者將瞭解，任何經計算以達成相同目的之配置均可替代所示的特定實施例。各實施例使用本文中所闡述之實施例之排列及/或組合。應理解，以上說明意欲為說明性的，而非限定性的，且本文中所採用之措詞或術語係出於說明目的。
105．．．外部結構
110．．．堆疊
112-1．．．記憶體晶粒
112-N．．．記憶體晶粒
114-1-1．．．外部晶片選擇連接節點
114-1-M．．．外部晶片選擇連接節點
116-1．．．穿基板導通體
116-M．．．穿基板導通體
120-N．．．識別電路
120-1．．．識別電路
130-1．．．輸入緩衝器
130-N．．．輸入緩衝器
200．．．記憶體裝置
210．．．堆疊
212-1．．．記憶體晶粒
212-2．．．記憶體晶粒
212-3．．．記憶體晶粒
212-4．．．記憶體晶粒
214-1-1．．．外部連接節點
214-1-2．．．外部連接節點
214-1-3．．．外部連接節點
214-1-4．．．外部連接節點
214-2-1．．．晶片選擇連接節點
214-2-2．．．晶片選擇連接節點
214-2-3．．．晶片選擇連接節點
214-2-4．．．晶片選擇連接節點
214-3-1．．．晶片選擇連接節點
214-3-2．．．晶片選擇連接節點
214-3-3．．．晶片選擇連接節點
214-3-4．．．晶片選擇連接節點
214-4-1．．．晶片選擇連接節點
214-4-2．．．晶片選擇連接節點
214-4-3．．．晶片選擇連接節點
214-4-4．．．晶片選擇連接節點
216-1-1．．．晶片選擇穿基板導通體
216-1-2．．．晶片選擇穿基板導通體
216-1-3．．．晶片選擇穿基板導通體
216-1-4．．．晶片選擇穿基板導通體
216-2-1．．．晶片選擇穿基板導通體
216-2-2．．．晶片選擇穿基板導通體
216-2-3．．．晶片選擇穿基板導通體
216-2-4．．．晶片選擇穿基板導通體
216-3-1．．．晶片選擇穿基板導通體
216-3-2．．．晶片選擇穿基板導通體
216-3-3．．．晶片選擇穿基板導通體
216-3-4．．．晶片選擇穿基板導通體
216-4-1．．．晶片選擇穿基板導通體
216-4-2．．．晶片選擇穿基板導通體
216-4-3．．．晶片選擇穿基板導通體
216-4-4．．．晶片選擇穿基板導通體
217．．．外部連接節點
218-1-1．．．墊
218-1-2．．．墊
218-1-3．．．墊
218-1-4．．．墊
218-2-1．．．墊
218-2-2．．．墊
218-2-3．．．墊
218-2-4．．．墊
218-3-1．．．墊
218-3-2．．．墊
218-3-3．．．墊
218-3-4．．．墊
218-4-1．．．墊
218-4-2．．．墊
218-4-3．．．墊
219．．．墊
220-1．．．識別電路
220-2．．．識別電路
220-3．．．識別電路
220-4．．．識別電路
300．．．記憶體裝置
310．．．堆疊
312-1．．．記憶體晶粒
312-2．．．記憶體晶粒
312-3．．．記憶體晶粒
312-4．．．記憶體晶粒
314-1-1．．．外部晶片選擇連接節點
314-1-2．．．外部晶片選擇連接節點
314-1-3．．．外部晶片選擇連接節點
314-1-4．．．外部晶片選擇連接節點
316-1-1．．．晶片選擇穿基板導通體
316-1-2．．．晶片選擇穿基板導通體
316-1-3．．．晶片選擇穿基板導通體
316-1-4．．．晶片選擇穿基板導通體
316-2-1．．．晶片選擇穿基板導通體
316-2-2．．．晶片選擇穿基板導通體
316-2-3．．．晶片選擇穿基板導通體
316-2-4．．．晶片選擇穿基板導通體
316-3-1．．．晶片選擇穿基板導通體
316-3-2．．．晶片選擇穿基板導通體
316-3-3．．．晶片選擇穿基板導通體
316-3-4．．．晶片選擇穿基板導通體
316-4-1．．．晶片選擇穿基板導通體
316-4-2．．．晶片選擇穿基板導通體
316-4-3．．．晶片選擇穿基板導通體
316-4-4．．．晶片選擇穿基板導通體
317．．．外部連接節點
318-1-1．．．墊
318-1-2．．．墊
318-1-3．．．墊
318-1-4．．．墊
318-2-1．．．墊
318-2-2．．．墊
318-2-3．．．墊
318-2-4．．．墊
318-3-1．．．墊
318-3-2．．．墊
318-3-3．．．墊
318-3-4．．．墊
318-4-1．．．墊
318-4-2．．．墊
318-4-3．．．墊
319．．．墊
320-1．．．識別電路
320-2．．．識別電路
320-3．．．識別電路
320-4．．．識別電路
400．．．記憶體裝置
412-1．．．記憶體晶粒
412-2．．．記憶體晶粒
412-3．．．記憶體晶粒
412-4．．．記憶體晶粒
414-1-1．．．外部晶片選擇連接節點
414-1-2．．．外部晶片選擇連接節點
414-1-3．．．外部晶片選擇連接節點
414-1-4．．．外部晶片選擇連接節點
420-1．．．記憶體裝置
420-2．．．記憶體裝置
420-3．．．記憶體裝置
420-4．．．記憶體裝置
500．．．記憶體裝置
512-1．．．記憶體晶粒
512-2．．．記憶體晶粒
512-3．．．記憶體晶粒
512-4．．．記憶體晶粒
514-1-1．．．外部晶片選擇連接節點
514-1-2．．．外部晶片選擇連接節點
514-1-3．．．外部晶片選擇連接節點
514-1-4．．．外部晶片選擇連接節點
520-1．．．識別電路
520-2．．．識別電路
520-3．．．識別電路
520-4．．．識別電路
600．．．記憶體裝置
610．．．堆疊
612-1．．．記憶體晶粒
612-2．．．記憶體晶粒
612-3．．．記憶體晶粒
612-4．．．記憶體晶粒
614-1-1．．．外部晶片選擇連接節點
614-1-2．．．外部晶片選擇連接節點
614-1-3．．．外部晶片選擇連接節點
614-1-4．．．外部晶片選擇連接節點
616-1-1．．．晶片選擇穿基板導通體
616-1-2．．．晶片選擇穿基板導通體
616-1-3．．．晶片選擇穿基板導通體
616-1-4．．．晶片選擇穿基板導通體
616-2-1．．．晶片選擇穿基板導通體
616-2-2．．．晶片選擇穿基板導通體
616-2-3．．．晶片選擇穿基板導通體
616-2-4．．．晶片選擇穿基板導通體
616-3-1．．．晶片選擇穿基板導通體
616-3-2．．．晶片選擇穿基板導通體
616-3-3．．．晶片選擇穿基板導通體
616-3-4．．．晶片選擇穿基板導通體
616-4-1．．．晶片選擇穿基板導通體
616-4-2．．．晶片選擇穿基板導通體
616-4-3．．．晶片選擇穿基板導通體
616-4-4．．．晶片選擇穿基板導通體
617．．．外部連接節點
618-1-1．．．墊
618-1-2．．．墊
618-1-3．．．墊
618-1-4．．．墊
618-2-1．．．墊
618-2-2．．．墊
618-2-3．．．墊
618-2-4．．．墊
618-3-1．．．墊
618-3-2．．．墊
618-3-3．．．墊
618-3-4．．．墊
618-4-1．．．墊
618-4-2．．．墊
618-4-3．．．墊
618-4-4．．．墊
619．．．墊
620-1．．．識別電路
620-2．．．識別電路
620-3．．．識別電路
620-4．．．識別電路
700．．．記憶體裝置
710．．．堆疊
712-1．．．記憶體晶粒
712-2．．．記憶體晶粒
712-3．．．記憶體晶粒
712-4．．．記憶體晶粒
714-1-1．．．外部晶片選擇連接節點
714-1-2．．．外部晶片選擇連接節點
714-1-3．．．外部晶片選擇連接節點
714-1-4．．．外部晶片選擇連接節點
716-1-1．．．晶片選擇穿基板導通體
716-1-2．．．晶片選擇穿基板導通體
716-1-3．．．晶片選擇穿基板導通體
716-1-4．．．晶片選擇穿基板導通體
716-2-1．．．晶片選擇穿基板導通體
716-2-2．．．晶片選擇穿基板導通體
716-2-3．．．晶片選擇穿基板導通體
716-2-4．．．晶片選擇穿基板導通體
716-3-1．．．晶片選擇穿基板導通體
716-3-2．．．晶片選擇穿基板導通體
716-3-3．．．晶片選擇穿基板導通體
716-3-4．．．晶片選擇穿基板導通體
716-4-1．．．晶片選擇穿基板導通體
716-4-2．．．晶片選擇穿基板導通體
716-4-3．．．晶片選擇穿基板導通體
716-4-4．．．晶片選擇穿基板導通體
717．．．外部連接節點
718-1-1．．．墊
718-1-2．．．墊
718-1-3．．．墊
718-1-4．．．墊
718-2-1．．．墊
718-2-2．．．墊
718-2-3．．．墊
718-2-4．．．墊
718-3-1．．．墊
718-3-2．．．墊
718-3-3．．．墊
718-3-4．．．墊
718-4-1．．．墊
718-4-2．．．墊
718-4-3．．．墊
718-4-4．．．墊
719．．．墊
720-1．．．識別電路
720-2．．．識別電路
720-3．．．識別電路
720-4．．．識別電路
818．．．墊
824．．．浮動偵測電路
825．．．電流感測電路
826．．．靜電放電電路
827．．．限制器
828．．．n-MOS電晶體
829．．．源節點
918．．．墊
924．．．電壓偵測電路
926．．．靜電放電電路
927．．．電晶體
928．．．電晶體
939．．．源節點
1118-1．．．墊
1118-2．．．墊
1118-3．．．墊
1118-4．．．墊
1120．．．識別電路
1124-1．．．偵測電路
1124-2．．．偵測電路
1124-3．．．偵測電路
1124-4．．．偵測電路
1126-1．．．靜電放電電路
1126-2．．．靜電放電電路
1126-3．．．靜電放電電路
1126-4．．．靜電放電電路
1130．．．輸入緩衝器
1131．．．傳送閘
1135．．．解碼器
1137．．．延遲電路
1218-1．．．墊
1218-2．．．墊
1218-3．．．墊
1218-4．．．墊
1220．．．識別電路
1224-1．．．偵測電路
1224-2．．．偵測電路
1224-3．．．偵測電路
1224-4．．．偵測電路
1226-1．．．靜電放電電路
1226-2．．．靜電放電電路
1226-3．．．靜電放電電路
1226-4．．．靜電放電電路
1230．．．輸入緩衝器
1231-1．．．傳送閘
1231-2．．．傳送閘
1235．．．解碼器
1318-1．．．墊
1318-2．．．墊
1318-3．．．墊
1318-4．．．墊
1320．．．識別電路
1324-1．．．偵測電路
1324-2．．．偵測電路
1324-3．．．偵測電路
1324-4．．．偵測電路
1326-1．．．靜電放電電路
1326-2．．．靜電放電電路
1326-3．．．靜電放電電路
1326-4．．．靜電放電電路
1330．．．輸入緩衝器
1331-1．．．傳送閘
1331-2．．．傳送閘
1331-3．．．傳送閘
1331-4．．．傳送閘
1335．．．解碼器
1400．．．記憶體裝置
1410．．．堆疊
1412-1．．．記憶體晶粒
1412-2．．．記憶體晶粒
1412-3．．．記憶體晶粒
1412-4．．．記憶體晶粒
1700．．．電子系統
1701．．．控制器
1702．．．記憶體裝置
1703．．．匯流排
1704．．．電子設備
1706．．．周邊裝置
在該等隨附圖式之各圖中以舉例方式而非限制方式圖解說明本發明之實施例，在附圖中：
圖1根據各實例性實施例展示包括一記憶體晶粒堆疊之一記憶體裝置之一方塊圖。
圖2根據各實例性實施例展示具有四晶片選擇規格、使用浮動偵測電路、包括一記憶體晶粒堆疊之一記憶體裝置之一方塊圖。
圖3根據各實例性實施例展示具有四晶片選擇規格、使用電壓偵測電路、包括一記憶體晶粒堆疊之一記憶體裝置之一方塊圖。
圖4根據各實例性實施例展示具有帶有上覆外部連接之四晶片選擇規格、使用浮動偵測電路、包括一記憶體晶粒堆疊之一記憶體裝置之一方塊圖。
圖5根據各實例性實施例展示具有帶有上覆外部連接之四晶片選擇規格、使用電壓偵測電路、包括一記憶體晶粒堆疊之一記憶體裝置之一方塊圖。
圖6根據各實例性實施例展示具有兩晶片選擇規格、包括一記憶體晶粒堆疊之一記憶體裝置之一方塊圖。
圖7根據各實例性實施例展示具有單晶片選擇規格、包括一記憶體晶粒堆疊之一記憶體裝置之一方塊圖。
圖8根據各實例性實施例展示一浮動偵測電路之一方塊圖。
圖9根據各實例性實施例展示一電壓偵測電路之一方塊圖。
圖10根據各實例性實施例展示一記憶體晶粒之識別偵測波形。
圖11根據各實例性實施例展示用於具有四晶片選擇規格之一記憶體晶粒堆疊中之一記憶體晶粒之一識別電路之一方塊圖。
圖12根據各實例性實施例展示用於具有兩晶片選擇規格之一記憶體晶粒堆疊中之一記憶體晶粒之一識別電路之一方塊圖。
圖13根據各實例性實施例展示用於具有單晶片選擇規格之一記憶體晶粒堆疊中之一記憶體晶粒之一識別電路之一方塊圖。
圖14根據各實例性實施例展示再新時之一記憶體晶粒堆疊中之一記憶體晶粒之一作用區域。
圖15根據各實施例展示用以管理一記憶體晶粒堆疊之一方法之一實施例之特徵。
圖16根據各實施例展示用以識別一記憶體晶粒堆疊中之一記憶體晶粒之一方法之一實施例之特徵。
圖17根據本發明之各實施例展示一電子系統之各特徵之一方塊圖。
105．．．外部結構
110．．．堆疊
112-1．．．記憶體晶粒
112-N．．．記憶體晶粒
114-1-1．．．外部晶片選擇連接節點
114-1-M．．．外部晶片選擇連接節點
116-1．．．穿基板導通體
116-M．．．穿基板導通體
120-N．．．識別電路
120-1．．．識別電路
130-1．．．輸入緩衝器
130-N．．．輸入緩衝器

Claims (37)

  1. 一種記憶體晶粒堆疊，其包含：在對應記憶體晶粒上之複數個選擇相關連接節點，每一節點經組態以相依於該等晶粒係如何配置於該記憶體晶粒堆疊中而接收一選擇信號，且其中該等選擇相關連接節點中之至少一者包含經組態以接收一選擇信號之一外部選擇連接節點；及複數個識別電路，其中該等識別電路中之每一者對應於該堆疊之該記憶體晶粒之一各別記憶體晶粒，其中該等識別電路中之每一者可相依於該各別晶粒係如何配置於該堆疊中而耦合至該複數個選擇相關連接節點中之一者或多者，且其中該等識別電路中之每一者經組態以回應於彼識別電路係如何耦合至經組態以接收一選擇信號之該等選擇相關連接節點中之至少一者(若耦合)而判定其各別記憶體晶粒之一識別，其中藉由路由與該識別電路之位置分開之另一記憶體晶粒而將在一記憶體晶粒上之該等選擇相關連接節點路由至在該另一記憶體晶粒上之該等選擇相關連接節點。
  2. 如請求項1之記憶體晶粒堆疊，其中該等識別電路中之每一者耦合至其各別記憶體晶粒中之複數個選擇相關穿基板導通體。
  3. 如請求項1之記憶體晶粒堆疊，其中每一晶粒具有若干對應選擇相關連接節點，且其中對應於每一晶粒之選擇相關連接節點之數目等於該堆疊中之記憶體晶粒之數 目。
  4. 如請求項1之記憶體晶粒堆疊，其中該堆疊中之記憶體晶粒之數目等於四且該晶粒中之每一者具有該等選擇相關連接節點中之各別四個對應選擇相關連接節點，其中該等晶粒中之一者之該等選擇相關連接節點中之該各別四個對應選擇相關連接節點包含四個外部選擇連接節點。
  5. 如請求項1之記憶體晶粒堆疊，其中該堆疊中之記憶體晶粒之數目等於四且該晶粒中之每一者具有該等選擇相關連接節點中之至少各別兩個對應選擇相關連接節點，其中該等晶粒中之一者之該等選擇相關連接節點中之該等各別兩個對應選擇相關連接節點包含兩個外部選擇連接節點，其中該晶粒中之每一者包含至少兩個浮動選擇相關穿基板導通體。
  6. 如請求項1之記憶體晶粒堆疊，其中該堆疊中之記憶體晶粒之數目等於四且該晶粒中之每一者具有該等選擇相關連接節點中之至少一各別對應選擇相關連接節點，其中該等晶粒中之一者之該各別選擇相關連接節點包含一選擇連接節點，其中該晶粒中之每一者包含至少三個浮動選擇相關穿基板導通體。
  7. 如請求項1之記憶體晶粒堆疊，其中該堆疊中之該記憶體晶粒中之一者之一選擇相關穿基板導通體耦合至該記憶體晶粒中之一毗鄰記憶體晶粒之一選擇相關穿基板導通體，其中該等經耦合之選擇相關穿基板導通體不垂直 對準。
  8. 一種記憶體裝置，其包含：在對應記憶體晶粒上之一外部選擇連接節點；及複數個記憶體晶粒，其等配置成一堆疊，其中每一記憶體晶粒包含複數個內部選擇相關節點及一識別電路，該識別電路包含複數個偵測電路，該等偵測電路中之每一者耦合至該對應晶粒之該複數個內部選擇相關節點中之一各別內部選擇相關節點，其中該等識別電路中之每一者經組態以回應於其各別記憶體晶粒之該等內部選擇相關節點中若有的話則哪些內部選擇相關節點耦合至該外部選擇連接節點而判定該各別晶粒之一識別，其中藉由路由與該識別電路之位置分開之另一記憶體晶粒而將在一記憶體晶粒上之該等內部選擇相關節點路由至在該另一記憶體晶粒上之內部選擇相關節點。
  9. 如請求項8之記憶體裝置，其中該外部選擇連接節點經組態而上覆於該堆疊。
  10. 如請求項8之記憶體裝置，其中該外部選擇連接節點經組態而下伏於該堆疊。
  11. 如請求項8之記憶體裝置，其中該記憶體裝置包括複數個外部選擇連接節點。
  12. 如請求項11之記憶體裝置，其中該複數個外部選擇連接節點經組態而上覆於該堆疊。
  13. 如請求項11之記憶體裝置，其中該複數個外部選擇連接節點經組態而下伏於該堆疊。
  14. 如請求項8之記憶體裝置，其中該記憶體裝置包含複數個外部晶片選擇連接節點以使得其各別記憶體晶粒之該識別之該判定係回應於該等內部選擇相關節點中若有的話則哪些內部選擇相關節點耦合至該等外部晶片選擇連接節點中之一者。
  15. 如請求項8之記憶體裝置，其中每一偵測電路包括一電流感測電路。
  16. 如請求項15之記憶體裝置，其中該電流感測電路包括一電流限制器以限制引導至一相關聯選擇相關連接節點之一感測電流。
  17. 如請求項15之記憶體裝置，其中該電流感測電路包括一源節點，自該源節點產生一參考電流以鏡射一感測電流以便設定來自該各別偵測電路之偵測信號。
  18. 如請求項8之記憶體裝置，其中每一偵測電路包括一電壓偵測電路。
  19. 如請求項18之記憶體裝置，其中該電壓偵測電路包括一重設輸入，該重設輸入經組態以在一重設信號之一後緣上設定來自該各別偵測電路之該偵測信號。
  20. 一種用於操作一記憶體裝置之方法，其包含：藉由一記憶體晶粒堆疊中之一記憶體晶粒接收一選擇信號，該選擇信號經組態以管理該堆疊之操作，其中該記憶體晶粒具有晶片選擇節點，其中藉由該記憶體晶粒之一外部晶片選擇節點而接收該選擇信號，自該等晶片選擇節點傳輸該選擇信號至該記憶體晶粒 之一識別電路，其中每一記憶體晶粒具有該對應之識別電路，其經組態以判定其各別記憶體晶粒之一識別；及回應於該記憶體晶粒之該識別電路係如何耦合而自該記憶體晶粒之該等晶片選擇節點接收該選擇信號以識別該記憶體晶粒，其中藉由路由與該識別電路之位置分開之另一記憶體晶粒而將在一記憶體晶粒上之該等晶片選擇節點路由至在該另一記憶體晶粒上之該等晶片選擇節點。
  21. 如請求項20之方法，進一步包括使用該識別來調整一延遲電路之一延遲。
  22. 如請求項20之方法，其中進一步包括使用該識別來自動切換記憶體映射。
  23. 如請求項20之方法，進一步包括使用該堆疊中之記憶體映射及識別資訊以便將該堆疊中之一再新電流分佈於若干電力供應墊及一電力匯流排中，以使得避免該堆疊中之一經啟動區域中之一電流集中且減小電力供應雜訊。
  24. 如請求項20之方法，其中識別該記憶體晶粒包括施加一重設信號以在該重設信號之一後緣上設定一偵測信號，該偵測信號輸入提供至該記憶體晶粒上之一解碼器。
  25. 如請求項24之方法，其中識別該記憶體晶粒包括引導來自該解碼器之一輸出以提供一控制信號至用於該記憶體晶粒之一輸入緩衝器。
  26. 如請求項20之方法，進一步包括藉由一匯流排連接一周邊裝置至該記憶體堆疊。
  27. 如請求項20之方法，其中在該堆疊中之該等記憶體晶粒基本上係相同的產品。
  28. 如請求項20之方法，進一步包括以穿基板導通體而互連在該堆疊中之該等記憶體晶粒。
  29. 如請求項20之方法，其中該識別電路具有一浮動輸入。
  30. 如請求項29之方法，進一步包括經由該識別電路輸出一具有一低狀態之偵測信號。
  31. 一種用於操作一記憶體裝置之方法，其包含：將一選擇信號路由至一記憶體晶粒堆疊之複數個記憶體晶粒之晶片選擇節點，其中藉由該等記憶體晶粒之一外部晶片選擇節點接收該選擇信號；自該等晶片選擇節點傳輸該選擇信號至該記憶體晶粒之一識別電路，其中每一記憶體晶粒具有該對應之識別電路，其經組態以判定其各別記憶體晶粒之一識別；及回應於該選擇信號係如何自該記憶體晶粒之該等晶片選擇節點路由至該記憶體晶粒之該識別電路，其中藉由路由與該識別電路之位置分開之另一記憶體晶粒而將在一記憶體晶粒上之該等晶片選擇節點路由至在該另一記憶體晶粒上之該等晶片選擇節點。
  32. 如請求項31之方法，進一步包括使用該識別來自動切換記憶體映射。
  33. 如請求項31之方法，其中判定該各別記憶體晶粒之該識別包括施加一重設信號以設定輸入至該記憶體晶粒上之一解碼器之一偵測信號。
  34. 如請求項31之方法，其中路由該選擇信號包括路由在該堆疊處所接收之若干選擇信號，該等選擇信號之數目等於該堆疊中之記憶體晶粒之數目。
  35. 如請求項31之方法，其中路由該選擇信號包括路由在該堆疊處所接收之若干選擇信號。
  36. 如請求項31之方法，進一步包括藉由一匯流排連接一電子設備至該記憶體堆疊。
  37. 如請求項31之方法，進一步包括以穿基板導通體而互連在該堆疊中之該等記憶體晶粒。
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