TWI671752B - 記憶體裝置 - Google Patents
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Abstract
一種記憶體裝置，包括多個接腳及多個記憶體晶粒。各個記憶體晶粒耦接這些接腳，並且各個記憶體晶粒包括一匹配電路及一核心電路。於上電的過程中，依據資料腳位或控制腳位的電壓準位，匹配電路可自動選擇所要啟動的記憶體晶粒。當核心致能信號致能時，核心電路進行運作，當核心致能信號禁能時，核心電路停止運作。當這些記憶體晶粒的其中之一的核心電路進行運作時，其餘的記憶體晶粒的核心電路為停止運作。
Description
本發明是有關於一種記憶體裝置，且特別是有關於一種具有多個記憶體晶粒的記憶體裝置。
隨著半導體製程的發展，積體電路(IC)的面積得以大幅的縮減，使用串列週邊介面（Serial Peripheral Interface，SPI）的通信協定逐變成了主流，例如低腳位計數（Low Pin Count，LPC）。為了享受串列週邊介面低腳位數所帶來的封裝優勢，在增加容量或備份的需求下會考慮將數顆晶粒（DIE）或積體電路垂直堆疊在一起。然而，為了選擇堆疊在一起的各別晶粒或積體電路，各別晶粒或積體電路的晶片選擇（CS）腳位需要獨立控制。換言之，利用低腳位計數的堆疊積體電路的腳數會超過8隻，無法使用8腳位的封裝方式，因此須選用更大的封裝，例如16腳位或24腳位，使得積體電路的成本無法降低。
本發明提供一種記憶體裝置，可不用增加選擇晶粒用的腳位，以降低記憶體裝置的硬體成本。
本發明的記憶體裝置，包括多個接腳及多個記憶體晶粒。各個記憶體晶粒耦接這些接腳，並且各個記憶體晶粒包括一匹配電路及一核心電路。匹配電路耦接這些接腳，並且在上電的過程中依據這些接腳的至少其一的電壓準位提供一核心致能信號來選擇所要啟動的晶粒。核心電路耦接這些接腳及匹配電路，以接收核心致能信號。當核心致能信號致能時，核心電路進行運作，當核心致能信號禁能時，核心電路停止運作。當這些記憶體晶粒的其中之一的核心電路進行運作時，其餘的記憶體晶粒的核心電路為停止運作。
基於上述，本發明實施例的記憶體裝置，其匹配電路依據接腳的電壓準位提供核心致能信號，以致能某一個記憶體晶粒中的核心電路。藉此，記憶體裝置在不用增加接腳的情況下，可自動啟動多個核心電路的其中之一。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為依據本發明一實施例的記憶體裝置的系統示意圖。請參照圖1，在本實施例中，記憶體裝置100包括多個接腳（在此假設由電源接腳VCC、接地接腳GND、時脈接腳CLK、晶片選擇接腳/CS、第一輸出輸入接腳IO0
、第二輸出輸入接腳IO1
、第三輸出輸入接腳IO2
及第四輸出輸入接腳IO3
所構成）及多個記憶體晶粒（如110、120），其中記憶體晶粒（如110、120）例如為垂直堆疊。
在本實施例中，各個記憶體晶粒（如110、120）都會耦接上述接腳，並且各個記憶體晶粒（如110、120）都包括（或配置有）一個匹配電路（如111）及一個核心電路（如113）。核心電路（如113）例如具有記憶體胞陣列（未繪示）及對應的讀寫電路(未繪示)，但本發明實施例不以此為限。
匹配電路（如111）耦接上述接腳及同一記憶體晶粒（如110、120）中的核心電路（如113），並且依據上述接腳的至少其一的電壓準位提供核心致能信號SCE至同一記憶體晶粒（如110、120）中的核心電路（如113），以決定核心電路（如113）是否啟動。進一步來說，當核心致能信號SCE致能時，核心電路（如113）才會啟動而進行運作；當核心致能信號SCE禁能時，核心電路（如113）不會被啟動，亦即會停止運作。
在本實施例中，只有一個記憶體晶粒（如110、120）的核心電路（如113）會運作，亦即當記憶體晶粒（如110、120）的其中之一的核心電路進行運作時，其餘的記憶體晶粒（如110、120）的核心電路為停止運作。換言之，在所有的記憶體晶粒（如110、120）中，同一時間中只有一個匹配電路（如111）會提供致能的核心致能信號SCE，而其餘的匹配電路（如111）只會提供禁能的核心致能信號SCE。
在本實施例中，匹配電路（如111）會在上電後的特定時間點（或時間區間）進行電壓準位偵測，以設定所提供核心致能信號SCE。舉例來說，當電源接腳VCC上升至觸發電壓位準（Trigger Voltage/Level）（例如0.7倍的電源電壓）時，匹配電路（如111）偵測上述接腳當下的電壓準位，以提供核心致能信號SCE；或者，當電源接腳VCC上升至觸發電壓位準後經一預設時間時，匹配電路（如111）偵測上述接腳當下的電壓準位，以提供核心致能信號SCE。
上述是依據電源接腳VCC的電壓準位判斷系統是否上電，但在其他實施例中，可依據重置（reset）接腳（未繪示）的電壓腳位來判斷系統是否上電，此可依據電路設計而定，本發明實施例不以此為限。
一般而言，兩個記憶體晶粒（如110、120）可以透過一位元來選擇，亦即記憶體晶粒110、120可以透過單一接腳的電壓準位來選擇。換言之，當記憶體晶粒（如110、120）的數量為2時，所有記憶體晶粒（如110、120）中的匹配電路（如111）共同依據第一輸出輸入接腳IO0
、第二輸出輸入接腳IO1
、第三輸出輸入接腳IO2
及第四輸出輸入接腳IO3
的其中之一的電壓準位提供核心致能信號SCE。並且，在提供核心致能信號SCE後，匹配電路（如111）會自行關閉，亦即停止偵測，直到下次系統上電。
在本發明的實施例中，輸出輸入接腳在特定模式下可具有控制功能，例如第一輸出輸入接腳IO0
可以作為資料輸入接腳DI使用，第二輸出輸入接腳IO1
可以作為資料輸出接腳DO使用，第三輸出輸入接腳IO2
可以作為狀態鎖定接腳/HOLD使用，第四輸出輸入接腳IO3
可以作為寫入保護接腳/WP使用，此為依據電路設計而定，本發明實施例不以此為限。
圖2為依據本發明一實施例的匹配電路的系統示意圖。請參照圖1及圖2，匹配電路200為匹配電路111的一範例，本發明實施例不以此為限。在本實施例中，匹配電路200包括偵測器210、識別電路220及比較器230。
偵測器210耦接記憶體裝置（如100）上的接腳，以偵測上述接腳的電壓準位，並且依據上述接腳的電壓準位提供識別選擇信號IDsel。識別電路220用以提供預設且固定不變的識別設定信號IDcon，其中識別設定信號IDcon的位元數會相同於識別選擇信號IDsel的位元數。比較器230耦接偵測器210及識別電路220，用以比較識別選擇信號IDsel與識別設定信號IDcon，並且對應地提供核心致能信號SCE。
進一步來說，當識別選擇信號IDsel與識別設定信號IDcon相同時，比較器230提供致能的核心致能信號SCE；當識別選擇信號IDsel與識別設定信號IDcon不同時，比較器230提供禁能的核心致能信號SCE。
在本實施例運作時，不同記憶體晶粒（如110、120）的偵測器（如210）均會提供相同的識別選擇信號IDsel至比較器(如230)，而不同記憶體晶粒（如110、120）的識別電路（如220）則預先設定好不同的識別設定信號IDcon，並提供至比較器(如230)，以致於所有記憶體晶粒（如110、120）中，同一時間只會有一個比較器230提供致能的核心致能信號SCE。
如圖1所示，是以兩個記憶體晶粒110、120為例，而記憶體晶粒110、120可以透過單一接腳的電壓準位來選擇，亦即識別選擇信號IDsel及識別設定信號IDcon是一位元的數位信號。假設記憶體晶粒110的識別設定信號IDcon為“0”，記憶體晶粒120的識別設定信號IDcon為“1”。當識別選擇信號IDsel為“0”時，啟動記憶體晶粒110的核心電路（如113），記憶體晶粒120的核心電路（如113）不會運作；當識別選擇信號IDsel為“1”時，啟動記憶體晶粒120的核心電路（如113），記憶體晶粒110的核心電路（如113）不會運作。
圖3為依據本發明另一實施例的記憶體裝置的系統示意圖，其中相同或相似元件使用相同或相似標號。請參照圖1及圖3，記憶體裝置300大致相同於記憶體裝置100，其不同之處在於記憶體裝置300具有4個垂直堆疊記憶體晶粒310、320、330、340，其中匹配電路311可參照匹配電路111的說明，核心電路313可參照核心電路113，在此則不再贅述。
一般而言，四個記憶體晶粒（如310、320、330、340）可以透過二位元來選擇，亦即記憶體晶粒310、320、330、340可以透過兩個接腳的電壓準位來選擇。換言之，當記憶體晶粒（如310、320、330、340）的數量為4時，所有記憶體晶粒（如310、320、330、340）中的匹配電路（如311）共同依據第一輸出輸入接腳IO0
、第二輸出輸入接腳IO1
、第三輸出輸入接腳IO2
及第四輸出輸入接腳IO3
的其中之二的電壓準位提供核心致能信號SCE。並且，在提供核心致能信號SCE後，匹配電路（如311）會自行關閉，亦即停止偵測，直到下次系統上電。
請參照圖2及圖3，在四個記憶體晶粒（如310、320、330、340）的情況下，記憶體晶粒（如310、320、330、340）可以透過兩個接腳的電壓準位來選擇，亦即識別選擇信號IDsel及識別設定信號IDcon是二位元的數位信號。
例如假設記憶體晶粒310的識別設定信號IDcon為“00”，記憶體晶粒320的識別設定信號IDcon為“01”，記憶體晶粒330的識別設定信號IDcon為“10”，記憶體晶粒340的識別設定信號IDcon為“11”。
則當識別選擇信號IDsel為“00”時，啟動記憶體晶粒310的核心電路（如313），記憶體晶粒320、330及340的核心電路（如313）不會運作；當識別選擇信號IDsel為“01”時，啟動記憶體晶粒320的核心電路（如313），記憶體晶粒310、330及340的核心電路（如313）不會運作；當識別選擇信號IDsel為“10”時，啟動記憶體晶粒330的核心電路（如313），記憶體晶粒310、320及340的核心電路（如313）不會運作；當識別選擇信號IDsel為“11”時，啟動記憶體晶粒340的核心電路（如313），記憶體晶粒310、320及330的核心電路（如313）不會運作。
在上述實施例中，是以一個接腳的電壓準位決定一個位元的邏輯準位，但在其他實施例中，一個接腳的電壓準位可決定兩個位元的邏輯準位，此可依據偵測器（210）的電路設計而定。並且，記憶體裝置（如100、300）中堆疊的記憶體晶粒（如110、120、310、320、330、340）的數量是以2的冪次倍為佳，以避免系統上電後沒有核心電路（如113、313）被啟動。
綜上所述，本發明實施例的記憶體裝置，其匹配電路依據接腳的電壓準位提供核心致能信號，以致能某一個記憶體晶粒中的核心電路。藉此，記憶體裝置在不用增加接腳的情況下，可自動啟動多個核心電路的其中之一。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
/CS‧‧‧晶片選擇接腳
/HOLD‧‧‧狀態鎖定接腳
110、120、310、320、330、340‧‧‧記憶體晶粒
111、200、311‧‧‧匹配電路
113、313‧‧‧核心電路
210‧‧‧偵測器
220‧‧‧識別電路
230‧‧‧比較器
CLK‧‧‧時脈接腳
DI‧‧‧資料輸入接腳
DO‧‧‧資料輸出接腳
GND‧‧‧接地接腳
/WP‧‧‧寫入保護接腳
100、300‧‧‧記憶體裝置
IDcon‧‧‧識別設定信號
IDsel‧‧‧識別選擇信號
IO0‧‧‧第一輸出輸入接腳
IO1‧‧‧第二輸出輸入接腳
IO2‧‧‧第三輸出輸入接腳
IO3‧‧‧第四輸出輸入接腳
SCE‧‧‧核心致能信號
VCC‧‧‧電源接腳
圖1為依據本發明一實施例的記憶體裝置的系統示意圖。 圖2為依據本發明一實施例的匹配電路的系統示意圖。 圖3為依據本發明另一實施例的記憶體裝置的系統示意圖。
Claims (10)
- 一種記憶體裝置，包括：多個接腳；以及多個記憶體晶粒，各該些記憶體晶粒耦接該些接腳，並且各該些記憶體晶粒包括：一匹配電路，耦接該些接腳，並且當依據該些接腳中電源接腳的電壓準位判斷該記憶體裝置上電時，提供一核心致能信號；以及一核心電路，耦接該些接腳及該匹配電路，以接收該核心致能信號，並且當該核心致能信號致能時，該核心電路進行運作，當該核心致能信號禁能時，該核心電路停止運作；其中當該些記憶體晶粒的其中之一的該核心電路進行運作時，其餘的該些記憶體晶粒的該核心電路為停止運作。
- 如申請專利範圍第1項所述的記憶體裝置，其中該匹配電路包括：一偵測器，耦接該些接腳，以偵測該些接腳的電壓準位，並且依據該些接腳的至少其一的電壓準位提供一識別選擇信號；一識別電路，用以提供一識別設定信號；以及一比較器，耦接該偵測器及該識別電路，用以比較該識別選擇信號與該識別設定信號，並且對應地提供該核心致能信號。
- 如申請專利範圍第2項所述的記憶體裝置，其中在不同的記憶體晶粒中，該識別電路提供不同的該識別設定信號，並且在不同的記憶體晶粒中，該偵測器提供相同的該識別選擇信號。
- 如申請專利範圍第1項或第2項所述的記憶體裝置，其中該些接腳由該電源接腳、一接地接腳、一時脈接腳、一晶片選擇接腳、一第一輸出輸入接腳、一第二輸出輸入接腳、一第三輸出輸入接腳及一第四輸出輸入接腳所構成。
- 如申請專利範圍第4項所述的記憶體裝置，其中當該些記憶體晶粒的數量為2時，該匹配電路依據一第一輸出輸入接腳、一第二輸出輸入接腳、一第三輸出輸入接腳及一第四輸出輸入接腳的其中之一的電壓準位提供該核心致能信號。
- 如申請專利範圍第4項所述的記憶體裝置，其中當該些記憶體晶粒的數量為4時，該匹配電路依據一第一輸出輸入接腳、一第二輸出輸入接腳、一第三輸出輸入接腳及一第四輸出輸入接腳的其中之二的電壓準位提供該核心致能信號。
- 如申請專利範圍第4項所述的記憶體裝置，其中當該電源接腳的電壓準位上升至一觸發電壓位準(Trigger Voltage/Level)時，該匹配電路偵測該些接腳的電壓準位，以提供該核心致能信號。
- 如申請專利範圍第4項所述的記憶體裝置，其中當該電源接腳的電壓準位上升至一觸發電壓位準(Trigger Voltage/Level)後經一預設時間時，該匹配電路偵測該些接腳的電壓準位，以提供該核心致能信號。
- 如申請專利範圍第1項所述的記憶體裝置，其中該些記憶體晶粒為垂直堆疊。
- 如申請專利範圍第1項所述的記憶體裝置，其中該些記憶體晶粒的數量是為2的冪次倍。
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Citations (4)
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-
2017
- 2017-01-04 TW TW106100126A patent/TWI671752B/zh active
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