CN112585736B - 用于选择性tsv块测试的设备 - Google Patents

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Abstract

本发明的实施例涉及用于测试可例如用于耦合半导体存储器装置的层的硅/衬底穿孔TSV的设备及方法。所述TSV及/或所述TSV周围的裸片可需要测试。开关电路可用于将一或多个测试电路选择性地耦合到放大器。所述测试电路可产生和正测试的所述TSV的一或多个参数有关的电压。所述放大器可放大所述电压，所述电压可用于确定所述TSV是否通过由所述开关电路所选择的所述测试电路确定的特定测试。所述开关电路及/或所述测试电路的其它组件可由控制信号控制以确定特定测试的操作。

Description

用于选择性TSV块测试的设备
相关申请案的交叉参考
本申请案主张2018年9月21日提出申请的第16/138,435号美国申请案的优先权，所述美国申请案出于任一目的以其全文引用方式并入本文中。
背景技术
半导体装置可用于各种应用，例如用以将信息存储于计算机系统中且检索计算机系统中的信息的半导体存储器装置。现代半导体装置可含有彼此上下地堆叠的多个芯片(或裸片)。为了提供堆叠的层之间的通信，可有必要提供用以耦合所述层的导电元件，例如硅/衬底穿孔(TSV)。所述TSV可在所述裸片中的一或多者上布置成TSV块。测试电路系统可设置于所述半导体装置中以确定所述TSV块的特性以便测试所述半导体装置的恰当操作。
图1展示具有泄漏测试电路的现有技术存储器装置100。存储器装置100可包含堆叠于接口芯片(IF芯片或IF裸片)104的顶部上的存储器芯片(核心芯片或核心裸片)102。存储器裸片102通过层之间的导电元件(一般称为TSV 110)耦合到IF裸片104。
图1展示经配置以测量TSV块中的邻近TSV 110之间的泄漏电流的实例性存储器装置100。IF裸片104可包含用以测量泄漏电流的测试电路系统，所述测试电路系统包含复制电路108及比较器106。TSV 110可借助缓冲器电路114、116选择性地耦合到测试电路系统，使得可测量目标TSV 110’与邻近TSV 110”之间的泄漏电流。
当选择目标TSV 110’时，激活IF裸片104中的TSV缓冲器电路116以允许电流从目标TSV 110’的下部分流动。然而，将耦合到目标TSV 110’的上部分的TSV缓冲器电路114撤销激活。替代地，激活邻近TSV 110”的存储器裸片102中的TSV缓冲器电路114。此形成允许电流从TSV缓冲器114流动到邻近TSV 110”中且然后经由泄漏路径118穿过目标TSV 110’的电路路径。此形成由经激活TSV缓冲器电路116耦合到比较器106的第一端子的电压。复制电路108可含有沿着泄漏路径118的目标TSV 110’与邻近TSV110”之间的电路路径的模型。复制电路108可使用参考电阻器作为泄漏路径118的模型，且可将参考电压提供到比较器106的另一端子。所述比较器可基于由穿过泄漏路径118的电流导致的电压与参考电压之间的比较而提供输出。
图2展示具有裂缝检测测试电路的现有技术存储器装置200。图2图解说明可用于测量存储器装置200中的TSV块的性质的测试电路的另一实例。存储器装置200包含存储器裸片202(在此处在“俯视”图中表示)，存储器裸片202包含布置成TSV块的若干个TSV 210。如图2中所展示，裸片202的表面中存在裂缝220。存储器裸片202包含用以确定裂缝220的存在的测试电路系统，所述测试电路系统包含电压源209、判断电压源208及比较器206。电压源209沿着裂缝测试路径207耦合到比较器206的一个输入，裂缝测试路径207是环绕在TSV块的TSV 210周围而不耦合到TSV 210的导电路径。裂缝测试路径207还经由复位电路211选择性地耦合到接地，可激活复位电路211以使裂缝测试路径207的电压下降到电路的接地电压。
在存储器装置200的裂缝测试期间，首先通过激活复位电路211而将裂缝测试路径207的电压复位到接地。然后激活电压源209以将裂缝测试路径207的电压充电(通过经展示在比较器206附近的耦合到接地的电容器)。将裂缝测试路径207的电压作为输入提供到比较器206。判断电压源208将判断电压提供到比较器206的另一输入。当存在裂缝220时，增加沿着裂缝测试路径207的电阻，此抑制增加提供到比较器206的电压。因此，比较器206可基于裂缝测试路径207的电压是否小于判断电压而提供结果。
图3展示现有技术IF裸片300。IF裸片300经展示为框图表示322及323两者。IF裸片300可包含一或多个TSV块324及一或多个TSV测试块325，TSV测试块325可包含测试电路系统(例如，图1及2中所描述的测试电路系统组件)。TSV块324可与堆叠于IF裸片300上的存储器裸片中的TSV块垂直对准。IF裸片300中的TSV块324可以是含有将IF裸片300耦合到存储器装置的其它裸片的TSV(例如，TSV 110)的IF裸片300的区。TSV测试块325可位于TSV块324下面。TSV测试块325可位于与TSV块324的区域垂直对准的IF裸片300的区中。多个TSV测试块325可布置于多个TSV块324下面。TSV测试块325可基于每一TSV测试块325能够测试的个别TSV的数目而以若干间隔重复。
可有必要使TSV测试块325位于IF裸片300的在TSV块324下面的区域中以便(举例来说)减少TSV测试块325与TSV块324之间的布线的电阻。TSV测试块325可含有庞大及/或功率密集型组件，例如放大器(其可用作(举例来说)图1及2的比较器106、206)。可需要针对TSV测试块325所耦合的每一测试电路提供多个放大器。因此，测试电路的位置及测试电路系统中的组件数目可增加存储器装置的大小。
发明内容
在至少一个方面中，本发明涉及一种包含接口(IF)裸片及至少一个存储器裸片的设备。所述至少一个存储器裸片通过多个硅/衬底穿孔(TSV)堆叠于所述IF裸片上方。所述IF裸片包含可耦合到所述多个TSV中的选定一者或若干者以执行以下功能中的至少一者的仪表放大器。第一测试可测量和所述多个TSV中的目标TSV与所述多个TSV中的一或多个其它TSV之间的电压降有关的第一电压降。第二测试可测量和所述多个TSV中的目标TSV与第一电力供应线之间的电压降有关的第二电压降。第三测试可测量和所述多个TSV中的目标TSV与第二电力供应线之间的电压降有关的第三电压降。第四测试可测量和跨越形成于所述多个TSV周围的导电线的电压降有关的第四电压降。
所述仪表放大器可包含第一输入节点及第二输入节点。可通过以下方式来执行所述第一测试：使电流流动穿过所述目标TSV及所述一或多个其它TSV；将所述仪表放大器的所述第一节点耦合到所述目标TSV；及将所述仪表放大器的所述第二节点耦合到一或多个TSV。
所述仪表放大器可包含第一输入节点及第二输入节点。可通过以下方式来执行所述第二测试：使电流流动穿过位于第一电力线与第二电力线之间的所述目标TSV；将所述仪表放大器的所述第一节点耦合到所述第一电力线；及将所述仪表放大器的所述第二节点耦合到目标TSV。
所述IF裸片还可包含电阻器且所述仪表放大器可包含第一及第二输入节点。可通过以下方式来执行所述第三测试：将所述电阻器耦合于所述仪表放大器的所述第一输入节点与所述第二输入节点之间；及使电流穿过位于所述第一电力线与所述第二电力线之间的所述电阻器流动至所述目标TSV中。
所述IF裸片还可包含电阻器且所述仪表放大器可包含第一及第二输入节点。可通过以下方式来执行所述第四测试：将所述电阻器耦合于所述仪表放大器的所述第一输入节点与所述第二输入节点之间；及使电流穿过位于所述第一电力线与所述第二电力线之间的所述电阻器流动至导电线中。
在至少一个方面中，本发明可涉及一种包含接口(IF)裸片及堆叠于所述IF裸片上的存储器裸片的设备，所述IF裸片包含耦合到开关电路的放大器。所述存储器裸片包含多个测试电路，且所述开关电路将所述多个测试电路中的测试电路选择性地耦合到所述放大器。
所述放大器可以是仪表放大器。所述存储器裸片可包含布置成TSV块的多个硅/衬底穿孔(TSV)。所述放大器可定位于所述IF裸片的在与所述TSV块垂直对准的区域之外的区域中。所述多个TSV中的每一者可经由TSV缓冲器电路选择性地耦合到所述多个测试电路。所述多个TSV缓冲器电路可耦合到所述存储器裸片中的第一移位寄存器及第二移位寄存器。所述多个TSV可经由电流供应电路选择性地耦合到电力供应电压。所述开关电路可包含多个开关，且所述多个开关中的每一者可耦合到多个控制信号中的一或多者，所述多个控制信号中的每一者对应于所述多个测试电路中的一者。
在至少一个方面中，本发明可涉及一种包含存储器裸片及IF裸片的设备。所述存储器裸片包含多个TSV，其中所述TSV布置成TSV块。所述IF裸片包含选择性地耦合到所述TSV的放大器。所述存储器裸片堆叠于所述IF裸片上。所述IF裸片具有与所述经堆叠存储器裸片的所述TSV块垂直地对准的TSV块。所述放大器定位于所述IF裸片的在所述TSV块之外的区域中。
所述IF裸片可进一步包含开关电路以将所述放大器选择性地耦合到多个测试电路中的测试电路。所述TSV块的所述多个TSV可布置成网格。所述存储器裸片可进一步包含定位于所述TSV块中且布置成介于所述多个TSV的若干列之间的若干列的电流供应电路。
在至少一个方面中，本发明可涉及一种设备，其包含多个硅/衬底穿孔(TSV)、裂缝测试路径、耦合到所述裂缝测试路径的多个测量分接头、耦合到所述多个测量分接头的移位寄存器及耦合到作用测量区的放大器。所述裂缝测试路径至少部分地环绕所述多个TSV中的每一者的周界。所述移位寄存器选择性地激活所述多个测量分接头中的一或多者以确定所述裂缝测试路径的作用测量区。
所述移位寄存器可包含多个数字且每一数字可耦合到所述多个测量分接头中的一者。所述数字的值确定所述经耦合测量分接头的激活状态。所述作用测量区可位于经激活测量分接头与非经激活测量分接头之间。所述多个TSV可布置成TSV块，且所述多个测量分接头可交替地布置于所述TSV块的相对侧上。
附图说明
图1是具有泄漏测试电路的现有技术存储器装置的示意图。
图2是具有裂缝检测测试电路的现有技术存储器装置的示意图。
图3是现有技术IF裸片的框图。
图4是根据本发明的实施例的存储器装置的示意图。
图5是根据本发明的实施例的TSV电阻测试电路的示意图。
图6是根据本发明的实施例的信号到信号TSV短路测试电路的示意图。
图7A到7B是根据本发明的实施例的信号到信号短路测试配置中的TSV块的操作的示意图。
图8是根据本发明的实施例的信号到Vdd TSV短路测试电路的示意图。
图9是根据本发明的实施例的信号到Vss TSV短路测试电路的示意图。
图10是根据本发明的实施例的TSV总泄漏测试电路的示意图。
图11是根据本发明的实施例的存储器装置的示意图。
图12是根据本发明的实施例的TSV裂缝测试电路的示意图。
图13是根据本发明的实施例的TSV裂缝测试电路的操作的示意图。
图14是根据本发明的实施例的替代TSV裂缝测试电路的示意图。
图15是根据本发明的实施例的替代裂缝测试电路的操作的示意图。
图16是根据本发明的实施例的开关电路的示意图。
具体实施方式
对特定实施例的以下说明本质上仅仅是示范性的且决不打算限制本发明或其应用或使用的范围。在对本发明系统及方法的实施例的以下详细说明中，参考形成本发明的一部分且以图解说明方式展示特定实施例(其中可实践所描述系统及方法)的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够实践目前所揭示系统及方法，且应理解，可利用其它实施例且可在不背离本发明的精神及范围的情况下做出结构及逻辑改变。此外，出于清晰目的，当所属领域的技术人员将明了特定特征时将不论述对特定特征的详细说明以便不使对本发明的实施例的说明模糊。因此，不应将以下详细说明视为具有限制性意义，且本发明的范围仅由随附权利要求书界定。
半导体装置(例如存储器装置)的层可通过例如硅/衬底穿孔(TSV)的导电元件耦合在一起。含有所述TSV的层的所述TSV(个别地或以群组形式)及/或区可需要测试来确保半导体装置的恰当操作。可期望执行各种不同测试以确保所述TSV及所述层的性质属于可接受范围内。一个实例性测试是可测量穿过TSV的电阻以确保装置的层之间的恰当耦合的TSV电阻测试。另一实例性测试是可测量离开TSV去往装置的各种其它组件的电流泄漏(例如，到邻近TSV中的电流泄漏)的TSV短路测试(或TSV泄漏测试)。另一实例性测试是可使用定位在TSV周围的布线来确定含有TSV的层中是否存在裂缝的裂缝测试。可期望将用于多个测试的电路组合到单个芯片上。然而，测试电路系统可涉及块体式电路组件(例如放大器及/或比较器)。
本发明目标在于提供用于具有通过开关电路耦合到放大器的多个测试电路的半导体装置的设备及方法。所述开关电路可将测试电路中的一或多者选择性地耦合到所述放大器，此可提供测试的结果(例如，输出电压)。所述放大器及/或开关电路可位于装置的其它层下面的接口(IF)裸片中。所述放大器及/或开关电路可位于所述IF裸片的区域(其位于所述IF裸片的在堆叠于所述IF裸片上的所述其它层的TSV下面的区域之外)中。由于所述测试电路可共享组件(例如，通过开关电路)，因此可需要提供较少组件，且所述测试电路可占据存储器装置上的较少空间(例如，额外开销)。
可关于特定定向说明(例如，上表面、下部分、垂直对准等)而提及本发明的实施例。应理解，这些仅用于说明性目的以描述特定组件相对于彼此的定位，且本发明的实施例可具有空间中的任何定向。
图4展示根据本发明的实施例的存储器装置400。尽管存储器装置400经描述为本发明的实例性应用，但应理解，本发明的TSV及TSV测试电路可与涉及堆叠式元件的任何集成电路装置一起使用。存储器装置400包含接口裸片(接口芯片，IF裸片)404及堆叠于IF裸片404上的两个存储器裸片(核心裸片，存储器芯片)402a到402b以形成存储器装置400的层。尽管展示仅两个存储器裸片402a到402b，但应理解，此仅出于图解说明目的，且任何数目个存储器裸片402可堆叠于IF裸片404上。存储器裸片402a到402b彼此耦合且通过硅/衬底穿孔(TSV)410及436耦合到IF裸片404，硅/衬底穿孔(TSV)410及436是经定位以耦合存储器装置400的层的导电元件。存储器装置400可包含布置成穿过存储器装置400的列的信号TSV 410及感测TSV 436。存储器裸片402a到402b中的每一者可包含电流供应电路438、裂缝测试路径407及TSV缓冲器电路440a。IF裸片404可包含可通过TSV缓冲器电路440b选择性地耦合到信号TSV 410的力放大器434及开关电路430。开关电路430可将各种不同测试电路(本文中所描述)选择性地耦合到放大器432，以便使用单个放大器432运行若干个不同TSV测试。
在一些实施例中，存储器装置400可以是动态随机存取存储器装置(DRAM)。在一些实施例中，存储器装置400可以是高带宽存储器(HBM)。存储器装置400可包含在IF裸片404上堆叠在一起的存储器裸片402a到402b。存储器裸片402a到402b中的每一者可包含例如存储器单元的内部电路系统(未展示)。IF裸片404可含有接口组件，例如存储器装置400的I/O电路。信号TSV 410可将存储器裸片402a到402d的内部电路系统选择性地耦合到IF裸片404的接口组件。尽管在图4中展示存储器装置400的特定配置，但应理解，可形成各种布置。举例来说，存储器裸片的更多或更少层可以存储器装置400的不同布置来提供。
TSV 410、436可以是将半导体存储器装置400的层耦合在一起的导电元件。每一TSV 410、436可包含沿着层的上表面定位的上部分及沿着层的下表面定位的下部分。每一TSV的上部分及下部分可通过穿过层的导电路径耦合在一起。每一TSV的上部分及下部分可包含定位于层402a到402b的上表面及下表面上以用于耦合到邻近层上的对应触点的触点。因此，当裸片经堆叠时，可耦合对应TSV的上部分及下部分，从而允许层之间的电耦合。TSV可将邻近层耦合在一起，因此存储器裸片402b耦合到存储器裸片402a，而存储器裸片402a耦合到存储器裸片402b及IF裸片404两者。TSV还可通过将沿着裸片的上表面的TSV的上部分耦合到沿着邻近裸片的下表面的对应TSV的下部分而以列的形式耦合在一起。存储器裸片402a到402b中的每一者可彼此基本上完全相同，因此在经堆叠时可针对沿着顶部裸片(例如，存储器裸片402b)的上表面的TSV的上部分存在未耦合到任何对应下部TSV部分的触点。
IF裸片可含有将存储器装置400耦合到外部组件的输入/输出(I/O)电路系统(未展示)。每一存储器裸片402a到402b可含有存储于存储器单元(未展示)中的信息，所述存储器单元沿着信号TSV 410耦合到IF裸片404。IF裸片404可提供待在写入操作期间存储于所述存储器单元中的数据，且可在读取操作期间从所述存储器单元接收数据。在一些实施例中，由于IF裸片404定位于存储器装置400的层堆叠的底部处，因此IF裸片404可具有TSV410、436，TSV 410、436具有沿着IF裸片404的顶部表面定位的上部分，但不具有对应下部分。
如本文中所描述，每一层中的信号TSV 410可选择性地耦合到存储器装置400中所含有的各种不同测试电路。一般来说，所述测试电路可提供由所执行的测试产生的电压(例如，电阻测试可将已知电流传递穿过电阻元件以产生电压)。由测试电路提供的电压可表示由所执行的测试产生的测试结果。开关电路430可选择性地激活测试电路且将其耦合到放大器432，放大器432可放大由测试提供的电压且提供所述电压作为输出电压Vout。输出电压Vout可用于判断测试的结果。在图5到15中描述各种测试电路可形成的组件的布置及耦合实例。在图16中更详细地描述开关电路的实例。
放大器432耦合到开关电路430，且从开关电路430接收第一输入电压(Vin+)及第二输入电压(Vin-)。电压Vin+及/或Vin-可以是通过开关电路430耦合的测试电路的结果。在一些实施例中，第二输入电压Vin-可以是由通过开关电路430选择性地耦合的参考电路提供的参考电压。在一些实施例中，放大器432可以是差分放大器，所述差分放大器放大Vin+与Vin-之间的电压差。放大器可提供输出Vout，所述输出Vout是差分电压输入Vdif1的倍数(例如，Vx)。差分输入电压Vdif1可通过增益(其可大于1)与输出Vout有关。因此，可从输入Vdif1增加输出Vout。在一些实施例中，放大器432可以是仪表放大器。仪表放大器可以是多级放大器，与其它类型的放大器相比较，所述多级放大器对输入端子的阻抗匹配的需要可减少。
TSV缓冲器电路440a到440b可用于选择一或多个信号TSV 410来进行测试。TSV缓冲器电路440a可设置于存储器裸片402a到402b中、耦合到存储器裸片402a到402b中的每一者中的信号TSV 410的下部分，而TSV缓冲器电路440b可设置于IF裸片404中、耦合到IF裸片404中的信号TSV 410的上部分。每一TSV缓冲器电路440a到440b可包含晶体管，所述晶体管可用作开关且可用于将给定信号TSV选择性地耦合到其它组件，例如电流供应电路438、力放大器434及/或开关电路430。TSV缓冲器电路440a到440b的晶体管可耦合到可由控制电路(例如移位寄存器)提供的一或多个控制信号(未展示)。
如图4中所展示，存储器裸片402a到402b中的每一者包含电流源电路438。电流源电路438可以是晶体管，所述晶体管用作开关以将电力供应电压(Vdd)选择性地耦合到线Force+，所述线Force+耦合到TSV缓冲器电路440a。TSV缓冲器电路440b将信号TSV410选择性地耦合到力放大器434。在一些测试电路中，力放大器434可连同电流源电路438操作以驱动来自电流源电路438的电流穿过信号TSV的选定线且到达力放大器434。电流源电路438及/或力放大器434可仅用于特定测试操作中(如由开关电路430所耦合的测试电路确定)且因此在特定测试期间可以是非有源的。在一些实施例中，不是位于每一存储器裸片402a到402b中，而是可存在沿着TSV耦合到存储器裸片402a到402b的单个电流源电路438(例如，位于IF裸片404中)。
裂缝测试路径407可沿着存储器裸片402a到402b中的一或多者的表面而设置。裂缝测试路径407可包含在未耦合到信号TSV 410的情况下缠绕信号TSV 410中的一或多者的周界的至少一部分的导电路径。如图4的视图中所绘示，裂缝测试路径407沿着其边缘而被看到。将在图12到15中论述裂缝测试路径407的布局。如图4中所展示，裂缝测试路径可沿着存储器裸片402a到402b的上表面而安置(例如，缠绕信号TSV 410的上部分)。然而，在其它实例中，裂缝测试路径可安置于其它位置中，例如沿着存储器裸片402a到402b的底部表面或沿着存储器裸片402a到402b的上表面及下表面两者。裂缝测试路径可经由开关电路430选择性地耦合到放大器432。
开关电路430及/或存储器装置400的其它测试组件(例如，电流供应电路438、TSV缓冲器电路440a到440b、裂缝测试电路407、力放大器434等)可接收一或多个控制信号。所述控制信号可确定开关电路430及其它测试组件的操作。作为实例，所述控制信号可操作开关电路430及TSV缓冲器电路440a到440b以将用于测试的目标TSV 410耦合到放大器432。所述控制信号可从在存储器装置400外部的组件(例如，耦合到存储器装置400的存储器控制器)提供。在一些实施例中，所述控制信号中的一或多者可由存储器装置400的额外组件(未展示)(例如，举例来说，定位于每一存储器裸片402a到402b及IF裸片404中的移位寄存器电路)提供。
存储器裸片402a到402b及/或IF裸片404的TSV 410、436可布置成TSV块444。对应TSV可具有彼此垂直对准使得其在堆叠时经耦合的上部分及下部分。TSV块444可以是其中定位有TSV的存储器裸片402a到402b的区(经展示于图4的虚线之间)。TSV块444可以是彼此垂直对准的存储器裸片402a到402b及IF裸片404中的每一者的区。IF裸片404中的TSV块444可包含含有IF裸片404中的TSV 410、436的上部分的区域。在一些实施例中，IF裸片404的测试电路系统组件(例如，开关电路430、放大器432及/或力放大器434)可位于IF裸片404的在TSV块444之外的区域中(例如，IF裸片404的未在存储器裸片402a到402b的TSV块444下面的区域中)。在一些实施例中，测试电路系统组件可位于IF裸片404的空区域(例如，未含有其它组件的IF裸片的区域)中。在IF裸片404的TSV块区之外的测试电路系统组件的位置可致使存储器装置400的占用面积减小。
图5到16绘示根据本发明的各种实施例的各种不同测试电路。在一些实施例中，可在图4的存储器装置400中实施测试电路中的一或多者。这些测试电路中的每一者可涉及一或多个电路组件(例如，电流源电路438、TSV缓冲器电路440a到440b)，所述一或多个电路组件可经选择性地激活及/或撤销激活，且沿着电路路径经由开关电路430耦合到放大器432。为简洁起见，图5到15中的每一者仅突出显示单个有源测试电路。然而，存储器装置400可包含全部通过开关电路430选择性地耦合到放大器432的多个不同测试电路。为了图解说明清晰，图5到16中的每一者省略存储器装置400的分层结构，然而应理解，图5到16中所展示的组件可安置于存储器装置400的一或多个层中(例如，存储器裸片402a到402b及/或IF裸片404中的一或多者中)。
图5是根据本发明的实施例的TSV电阻测试电路500的示意图。当开关电路430与放大器进行特定耦合时，可在图4的存储器装置400中实施TSV电阻测试电路500。由TSV电阻测试电路500执行的测试可确定给定TSV是否具有充分导电性(例如，足够低电阻)。举例来说，TSV电阻测试电路500可用于确定存储器装置的层是否沿着TSV充分地耦合。
TSV电阻测试电路500包含将使其电阻受测试的目标TSV 510’以及其它TSV 510及信号TSV 536。TSV 510’、510及536可将半导体存储器装置的层耦合在一起。目标TSV 510’及非选定TSV 510耦合到TSV缓冲器电路540a及540b。TSV缓冲器电路540a及540b包含可用作开关的晶体管。目标TSV 510’使经耦合TSV缓冲器电路540a到540b中的所有四个开关经激活，而非选定TSV 510耦合到TSV缓冲器电路540a到540b，非选定TSV 510使所有四个开关经撤销激活。非选定TSV 510可通过改变TSV缓冲器电路540a到540b中的哪一者经激活而经选择以用于利用TSV电阻测试电路500进行未来测试。
电流源538通过TSV缓冲器电路540a耦合到目标TSV 510’。电流源538包含晶体管，在TSV电阻测试期间激活所述晶体管(例如，通过将适当电压施加到晶体管的栅极)以将目标TSV 510’耦合到电力供应电压Vdd。力放大器534经由TSV缓冲器电路540b耦合到目标TSV510’。力放大器534包含差分放大器(例如，运算放大器(operational amplifier或op-amp))，所述差分放大器具有耦合到参考电压Vref的非反相输入。所述差分放大器将输出电压提供到晶体管的栅极，所述晶体管具有耦合到TSV缓冲器电路540b的漏极及通过电阻器R0耦合到接地的源极。差分放大器的反相输入耦合于源极与电阻器R0之间。
TSV电阻测试电路500还包含经建模核心电阻Rfl_core及经建模IF电阻Rfl_if。这些可表示沿着TSV电阻测试电路500的组件之间的耦合件而非插入到电路500中的特定电阻元件的电阻。特定来说，经建模核心电阻Rfl_core表示电流供应电路538与穿过存储器裸片(例如，图4的存储器裸片402a到402b)的目标TSV 510’之间的电阻。Rfl_if表示目标TSV510’与力放大器534之间的电阻。
电流供应电路538及力放大器534一起作用以产生恒定参考电流Iref，所述恒定参考电流Iref从电流供应电路538流动穿过目标TSV 510’且进入力放大器534。电流Iref可跨越目标TSV 510’产生电压Vx。TSV缓冲器电路540a可经由感测TSV 536将目标TSV 510’的第一侧耦合到放大器532的第一输入(Vin+)。TSV缓冲器电路540b可将目标TSV 510’的第二侧耦合到放大器532的第二输入(Vin-)。因此，由电流Iref跨越目标TSV 510’产生的电压Vx可以是放大器532的输入之间的电压差Vdif1(Vdif1＝(Vin+)–(Vin-))。放大器532可提供输出Vout，所述输出Vout是Vx的经放大版本(例如，通过放大器532的增益而增加)。
图6是根据本发明的实施例的信号到信号TSV短路测试电路600的示意图。一般来说，信号到信号TSV短路测试电路600的布局可类似于图5的测试电路500。在一些实施例中，图4的开关电路430可进行相同耦合以达成测试电路500及测试电路600，其中操作差异由TSV缓冲器电路540a到540b及640a到640b的激活的差异提供。
测试电路600可用于测量存储器装置的邻近TSV之间的短路。在制造存储器装置期间，无意电耦合件可形成于邻近TSV之间。举例来说，留在表面上的蚀刻残留物可在邻近TSV之间形成导电路径。测试电路600以与测试电路500类似的方式工作以通过使已知电流Iref流动穿过电阻元件而测量电阻，然而在测试电路600中，Iref可仅在邻近TSV之间(而非穿过单个TSV，如在图5的测试电路500中)流动。
类似于测试电路500，测试电路600包含电流供应电路638及力放大器634以及放大器632。所述组件通过包含感测TSV 636、信号TSV 610及目标信号TSV 610’的TSV来耦合。信号TSV 610、610’耦合到TSV缓冲器电路640a到640b。为了简洁，将不再次描述测试电路600的组件(类似于所述组件在测试电路500中的对应物)。
在测试电路600中，激活将目标TSV 610’耦合到力放大器634及放大器632的TSV缓冲器电路640b，但未激活耦合到目标TSV 610’的另一侧的TSV缓冲器电路640a。因此，目标TSV 610’未通过TSV缓冲器电路640a耦合到电流供应电路638及放大器632的另一输入。替代地，激活相邻TSV 610(例如，邻近于目标信号TSV 610’的信号TSV)的TSV缓冲器电路640a。将耦合到相邻TSV 610的TSV缓冲器电路640b撤销激活。因此，用于使电流Iref流动的仅有路径是从电流供应电路638、穿过缓冲器电路640a且进入相邻TSV 610且接着跨越(电势)短路进入目标TSV 610’且穿过经耦合TSV缓冲器电路640b进入力放大器634。
所述短路可由耦合于目标TSV 610’与相邻TSV 610之间的电阻器建模，所述电阻器具有R_short的电阻。此可表示沿着短路路径的杂散电阻。电流Iref流动穿过R_short可产生电压，所述电压可经由耦合到相邻TSV 610的TSV缓冲器电路640a及耦合到目标TSV610’的TSV缓冲器电路640b耦合到放大器632的输入。放大器632可放大跨越短路的电压，此可用于确定短路的电阻(及/或是否存在短路)。可调整电流Iref及放大器632的增益以准确地测量/检测R_short的宽值阵列。
图7A到7B是根据本发明的实施例的信号到信号短路测试配置中的TSV块700a到700b的操作的示意图。图7A到7B表示TSV块700a到700b的“俯视”图，其中信号TSV710布置成网格格式。在一些实施例中，TSV块700a到700b可实施图4的层中的一者的TSV块444。信号TSV 710、710’中的每一者可沿着类似于图6的测试电路600的信号到信号TSV测试电路耦合到测试电路系统。图7A到7B表示在信号到信号TSV短路测试期间操作TSV块700a到700b的实例性方法。TSV块700a到700b可在信号到信号TSV短路测试期间的不同操作阶段表示相同TSV块。
信号TSV 710中的每一者可耦合到x移位寄存器742a及y移位寄存器742b。x移位寄存器742a及y移位寄存器742b可耦合到信号TSV 710的控制电路(例如，TSV缓冲器电路，例如图6的TSV缓冲器电路640a)。如所展示，移位寄存器742a、742b可确定沿着给定行或列的TSV的激活(经由耦合缓冲器电路)。因此，x移位寄存器742a可控制沿着列的TSV 710的激活，而y移位寄存器742b可控制沿着行的TSV 710的激活。在一些实施例中，移位寄存器742a、742b可以是给定装置的每一层(例如，图4的存储器裸片402a到402b)的组件。
测试电路(例如，图6的测试电路600)可用于确定目标TSV 710’与相邻TSV之间的短路。如关于图6所论述，为测试信号到信号TSV短路，应在激活相邻信号TSV 710的同时将目标TSV 710’撤销激活。在TSV块700a中，已通过x移位寄存器将含有目标TSV 710’的列撤销激活。在移位块700a中，可确定目标TSV 710’与其相邻TSV 710(惟在与目标TSV 710’相同的列中的两个相邻TSV 710除外)之间的短路。类似地，TSV块700b展示其中通过y移位寄存器742b将含有目标TSV 710’的行撤销激活的情景。在TSV块700b中，可确定目标TSV 710’与其相邻TSV 710(惟在与目标TSV 710’相同的行中的两个相邻TSV 710除外)之间的短路。因此，为了测试目标TSV 710’周围的所有相邻TSV 710之间的短路，可有必要操作如TSV块700a及700b两者中所展示的TSV块。存储器装置(例如，图4的存储器装置400)的控制器可操作移位寄存器以在给定目标TSV 710’的信号到信号TSV短路测试期间在TSV块700a到700b的配置之间交替。因此，对于任何给定目标TSV 710’，可操作图6的测试电路600两次，在TSV块700a的配置中一次及在TSV块700b的配置中一次。
图8是根据本发明的实施例的信号到Vdd TSV短路测试电路800的示意图。测试电路800可一般分别类似于图5及6的测试电路500及600。测试电路800可通过穿过图4的开关电路430的耦合及/或电路组件(例如，电流供应电路838、TSV缓冲器电路840a到840b等)的选择性激活而建立。为了简洁，在此处将不再次详细描述与已关于图4到6所描述的那些组件类似的组件。
信号到Vdd TSV短路测试电路800可用于确定/测量电力供应电压(Vdd)与目标TSV810’之间的短路。在一些实施例中，Vdd可利用类似于信号TSV 810及/或感测TSV 836的电力供应TSV穿过芯片的层而分布。在一些实例中，电力TSV与信号TSV 810中的一或多者之间的短路是可能的，从而沿着信号TSV 810导致不合意结果。在其它实例中，Vdd可经由其它结构短接到信号TSV 810。
测试电路800经配置使得电流Iref沿着耦合于Vdd与目标TSV 810’之间的短路路径818(在此处经建模为短路电阻器R_short)传递。类似于本文中所描述的(图5及6的)测试电路500及600，电流Iref产生耦合到放大器832的电压。放大器832的输出电压Vout可用于确定及/或测量短路路径818的电阻。
在测试电路800的实例性配置中，仅激活耦合到目标TSV 810’的TSV缓冲器电路840b。将耦合到目标TSV 810’的TSV缓冲器电路840a以及其它信号TSV 810的TSV缓冲器电路840a到840b两者撤销激活。还将电流供应电路838撤销激活。因此，目标TSV 810’经由TSV缓冲器电路840b耦合到力放大器834且耦合到放大器832的输入。因此，电流Iref可仅由电力供应电压Vdd与目标TSV 810’之间的电势短路818产生。电流Iref可从Vdd流动穿过短路路径818、穿过目标TSV 810’及TSV缓冲器电路840b且经由力放大器834到达接地。放大器832的一个输入可经由TSV缓冲器电路840b耦合到目标TSV 810’的一个侧，且另一输入可耦合到Vdd。
图9是根据本发明的实施例的信号到Vss TSV短路测试电路900的示意图。测试电路900可一般分别类似于图5到6及8的测试电路500、600及800。测试电路900可通过穿过图4的开关电路430的耦合及/或电路组件(例如，电流供应电路938、TSV缓冲器电路940a到940b等)的选择性激活而建立。为了简洁，在此处将不再次详细描述与已关于图4到8所描述的那些组件类似的组件。
测试电路900可确定及/或测量目标TSV 910’与接地电压(例如，Vss)之间的短路。在一些实施例中，接地电压可沿着类似于信号TSV 910及感测TSV 936的接地TSV穿过装置的层而分布。在一些情景(例如，制造缺陷)中，目标TSV 910’与接地电压之间可存在短路路径918。在一些实施例中，短路路径918可表示沿着存储器裸片(例如，进入裸片的衬底)的泄漏路径。短路路径918可经建模为耦合到目标TSV 910’且耦合到接地电压的电阻器R_short。类似于本文中所描述的其它测试电路500到800，测试电路900可通过将电流Ileak传递穿过目标TSV 910’且放大由电流Ileak产生的电压而操作。与先前所论述的测试电路不同，在测试电路900中，提供额外电阻器RLS 942以依据Ileak产生电压。在一些实施例中，额外电阻器RLS可以是图4的开关电路430的组件。
在测试电路900的实例性配置中，将所有TSV缓冲器电路940a到940b(惟耦合到目标TSV 910’的经激活的TSV缓冲器电路940a除外)撤销激活。还将电流供应电路938撤销激活。在一些实施例中，可将力放大器934撤销激活。额外电阻器942可耦合于放大器932的第一输入与第二输入之间。放大器的第一输入还可耦合到电力供应电压Vdd。放大器的第二输入可经由信号TSV 936及TSV缓冲器电路940a耦合到目标TSV 910’。
泄漏电流Ileak可从Vdd流动穿过额外电阻器942、感测TSV 936、TSV缓冲器电路940a、目标TSV 910’及短路路径918到达接地。放大器932可放大由电流Ileak产生的跨越额外电阻器942的电压。跨越额外电阻器942的电压Vdif1可在下文由方程式2给出：
Vdif1＝Vdd-RLS*Ileak 方程式2
图10展示根据本发明的实施例的TSV总泄漏测试电路1000的示意图。测试电路1000可一般类似于图9的测试电路900。测试电路1000可通过穿过图4的开关电路430的耦合及/或电路组件(例如，电流供应电路1038、TSV缓冲器电路1040a到1040b等)的选择性激活而建立。为了简洁，在此处将不再次详细描述与已关于图4到8所描述的那些组件类似的组件。测试电路1000可确定/测量类似于图9的测试电路900的短路(或泄漏)路径1018。然而，与涉及单个目标TSV 910’的测试电路900不同，测试电路1000可确定/测量多个目标TSV1010’的泄漏路径1018。在一些实施例中，所述多个目标TSV 1010’可以是存储器裸片中的所有信号TSV，或可以是存储器裸片中的信号TSV群组。
一般来说，测试电路1000可在电路元件之间进行针对测试电路900进行的相同连接。然而，在测试电路1000中，激活待测试的目标TSV 1010’中的每一者的TSV缓冲器电路1040a。因此，跨越额外电阻器1042的电压Vdif1可取决于电流Ileak，因为其流动穿过耦合到经激活目标TSV 1010’中的任一者的泄漏路径1018。
图11展示根据本发明的实施例的存储器装置1100。在一些实施例中，存储器装置1100可以是图4的存储器装置400。存储器装置1100可用于操作图10的测试电路1000。为了清晰，未在存储器装置1100的视图中展示测试电路1000的特定组件及耦合件。存储器装置1100可经展示为“俯视”图(与图4中所表示的剖面图相反)。TSV缓冲器电路1140a(及对应TSV)可布置成网格以形成TSV块。电流供应电路1138的列可布置于TSV块中的TSV缓冲器电路1140a的分组之间。裸片1100的其它组件(例如x移位寄存器1142a及y移位寄存器1142b)可布置在TSV块的周边周围。存储器装置1100包含力放大器1134及放大器1132，力放大器1134及放大器1132还定位于裸片1100的在含有TSV块1144的区域之外的区域中。应理解，放大器1132及/或力放大器1134可定位于与TSV块及移位寄存器(举例来说，其可在存储器裸片402a到402b中的每一者中)不同的装置的层中(例如，IF裸片404中)。
x移位寄存器1142a可以是多个不同移位寄存器XSR<i>(其中i是从0到n的索引计数器)，每一移位寄存器对应于TSV块1144的n个不同子群组1146中的一者。如图11中所展示，TSV块1144的每一分组(子块)1146包含TSV缓冲器电路1140a的8个列及20个行。每一子块1146可基于其与电流供应电路1138的耦合而进一步细分。子块1146的每一行可耦合到电流供应电路1138。前3个行可各自耦合到定位于行的左侧上的电流供应电路1138。接下来的3个行可耦合到定位于行的右侧上的电流供应电路1138。电流供应电路1138的放置可每3个行地进行交替。因此，沿着TSV块中的电流供应电路1138的列向下，其可以其耦合到左边还是右边每3个列地进行交替。在其它实例中，其它布局(例如，在右侧开始、从底部行到顶部行向上数而多于或少于3个行的间隔)也是可能的。
存储器装置1100可用于操作图5到10中所描述的测试电路500到1000中的一或多者。作为实例，存储器装置1100可操作图9的信号到Vss TSV短路测试电路900及图10的TSV总泄漏测试电路1000。可在一时间处测试TSV的不同分组。举例来说，可立刻测试整个裸片以进行通过/拒斥确定。作为另一实例，作为故障分析的一部分，可测试较小TSV群组以便缩小泄漏发生率。当期望测试仅单个TSV的短路时，可操作x移位寄存器1142a及y移位寄存器1142b使得仅激活单个TSV(例如，通过仅激活单个行及列)。在一些情形中，可激活多个子块，但仅x移位寄存器1142a中的单个x移位寄存器可耦合到放大器1132。当期望立刻测试多个TSV时，可操作x移位寄存器1142a及y移位寄存器到1142b以激活多个TSV缓冲器电路1140a(例如，通过激活多个行及列)。x移位寄存器1142a中的一或多者可耦合到放大器1132。
图12到13是根据本发明的实施例的TSV裂缝测试电路1200的示意图。测试电路1200可通过穿过图4的开关电路430的耦合及/或电路组件(例如，电流供应电路1038、TSV缓冲器电路1040a到1040b等)的选择性激活而建立。为了简洁，在此处将不再次描述与已关于图4到11所描述的那些组件类似的组件。TSV裂缝测试电路1200可用于确定裸片(例如，图4的存储器裸片402a到402b)的表面中是否存在裂缝(或其它实体缺陷)。在一些实施例中，测试电路1200可用于确定在含有包含某一数目个信号TSV 1210的TSV块1244的裸片的一部分中或周围存在裂缝。
测试电路1200可包含裂缝测试路径1207。电路路径1207可以是定位于TSV块1244周围的导电元件。在一些实施例中，电路路径1207可至少部分地环绕TSV块1246的每一TSV1210的周界。裂缝电路路径1207可(举例来说)遵循在TSV 1210中的每一者的周界的全部或一部分周围的路径。电路路径1207可在不耦合到TSV 1210的情况下缠绕TSV 1210。电路路径1207的一个端可耦合到接地电压(例如，Vss)。电路路径1207的另一端可耦合到放大器1232的第二输入(通过感测TSV 1236)。类似于图10的测试电路1000，放大器1232的第一输入可耦合到电力供应电压Vdd，且放大器的第一输入及第二输入可通过具有电阻RLS的电阻器1242耦合在一起。
裂缝测试路径1207可连接到一或多个测量分接头1250。裂缝测试路径1207可划分成若干测量区1246，测量区1246可以是任何两个测量分接头1250经耦合的位置之间的裂缝测试路径1207的区段(还存在在第一测量分接头1246前面及在最后测量分接头1246后面的测量区1246)。测量分接头1250可用于选择性地确定/测量沿着裂缝测试路径1207的每一测量区1246的裂缝。所述测量分接头可耦合到控制信号(例如，SidMatch及/或tmTsvCrack)及/或移位寄存器1248。
在一个实施例中，每一测量分接头1250可包括一对晶体管(感测晶体管及接地晶体管)。所述感测晶体管及所述接地晶体管可以是相反类型的晶体管。举例来说，所述感测晶体管可以是具有耦合到裂缝测试路径1207的源极及耦合到感测TSV 1236的漏极的p型晶体管。所述接地晶体管可以是具有耦合到裂缝测试路径1207的源极及耦合到接地电压(例如，Vss)的漏极的n类型晶体管。两个晶体管的栅极可共同耦合到“与非”逻辑门的输出。所述“与非”逻辑门可接受命令信号线及移位寄存器1248的值中的一者作为输入。
图13展示裂缝检测测试电路1200的操作。两个命令信号SidMatch及TsvCrack可两者均处于正状态中。SidMatch在含有待操作的测试电路1200的层中可为正的(例如，高逻辑电平，Vdd)且在所有其它层中为负的(例如，低逻辑电平，接地电压)。命令信号TsvCrack可为作用的以指示正在发生裂缝测试。两个命令信号耦合到“与”门，所述“与”门将输出提供到测量分接头1250的“与非”门的一个端子。当所耦合命令信号两者均为正时，所述“与”门可仅提供正信号(例如，高逻辑值Vdd)，此指示正在以特定电平发生裂缝测试。测量分接头1250的“与非”门中的每一者的另一输入端子连接到移位寄存器1248的数字。
当操作移位寄存器1248时，移位寄存器1248的数字中的一者以跨越移位寄存器1248(如所展示，从左到右)的序列从低逻辑电平(‘0’)改变到高逻辑电平(‘1’)。由于测量分接头1250中的每一者中的两个晶体管是相反类型，因此晶体管中的一者是“接通”(允许电流流动)，而另一者是“关断”(阻挡电流流动)。假定命令信号SidMatch及TsvCrack两者均是作用的，移位寄存器1248的所耦合数字的值可确定测量分接头1250中的每一者的激活状态。耦合到具有“1”的值的移位寄存器1248数字的经激活测量分接头1250可具有有源感测晶体管及非有源接地晶体管，其可在测量分接头1250耦合到裂缝测试路径1207的点处将裂缝测试路径1207耦合到感测TSV 1236。耦合到具有“0”的值的移位寄存器1248数字的未经激活测量分接头1250可具有有源接地晶体管及非有源感测晶体管，其可在测量分接头1250耦合到裂缝测试路径1207的点处将裂缝测试路径1207耦合到接地。
以此方式，可在耦合到“1”的移位寄存器1248值的测量分接头1250与耦合到“0”的移位寄存器值的测量分接头1250之间激活测量区1246。当经激活测量区1246中不存在裂缝时(例如，当电路路径1207在所述区中是连续的时)，跨越电阻器1242可存在大约Vdd的电压差Vdif1。如果沿着经激活测量区1246存在断开或部分断开(例如，由制造缺陷引起的电阻的增加)，那么电压Vdif1将减小，且放大器1232的输出电压Vout也将减小。
图14到15是根据本发明的实施例的TSV裂缝测试电路1400的示意图。测试电路1400可通过穿过图4的开关电路430的耦合及/或电路组件(例如，电流供应电路438、TSV缓冲器电路440a到440b等)的选择性激活而建立。测试电路1400可一般类似于图12的测试电路1200。为了简洁，在此处将不再次详细描述与已关于图12到13所描述的那些组件类似的组件。
与测试电路1200相比较，在测试电路1400中，测量分接头1450可布置于TSV块1444的相对侧上。测量分接头1450可沿着裂缝测试路径1407沿着TSV块1444的相对侧交替地布置。因此，每一对测量分接头1450之间的测量区1446可仅是TSV 1410的单个列。移位寄存器1448及测量分接头1450可一般位于由TSV块1444界定的区域中或周围。放大器1442可位于由TSV块1444界定的区域之外。与放大器1442相比较，移位寄存器1448及测量分接头1450可具有经减小大小(例如，更少电路额外负担)。
图16是根据本发明的实施例的开关电路1600的示意图。开关电路1600可以是图4的开关电路430的实施方案。开关电路1600经展示为耦合到放大器1632而且耦合到感测TSV1636、目标TSV 1610’、其它信号TSV 1610及TSV缓冲器电路1640a到1640b。开关电路1600可包含额外电阻器1642以及多个开关1650a到1650h，其中的每一者可耦合到一或多个命令信号TM1到TM4。
开关电路1600可用于针对图5到15中所描述的测试电路中的一或多者配置存储器装置(例如，图4的存储器装置400)。开关电路1600可接收命令信号TM1到TM4。命令信号TM1到TM4中的每一者可与测试电路配置中的一者对应。在开关电路1600的特定实施例中，TM1对应于信号到信号TSV测试电路(例如，图6的测试电路600)，TM2对应于信号到Vdd TSV测试电路(例如，图8的测试电路800)，TM3对应于信号到Vss TSV测试电路(例如，图9的测试电路900)，且TM4对应于TSV裂缝测试电路(例如，图12到15的测试电路1200到1400)。命令信号TM1到TM4可提供到一或多个开关1650a到1650h以在耦合到其的命令信号TM1到TM4中的一者(或多者)是作用的时选择性地激活开关1650a到1650h。当开关耦合到命令信号TM1到TM4中的一者以上时，其可通过“或”逻辑门耦合到命令信号TM1到TM4，所述“或”逻辑门可在经耦合命令信号中的任一者是正的时提供正信号。所述开关可回应于正信号而闭合(激活)且回应于负信号而断开。在一些实施例中，开关1650a到1650h中的每一者可以是例如晶体管的固态装置。
开关1650a耦合于信号TSV 1610(包含目标TSV 1610’)与感测TSV 1636之间。可通过命令信号TM1到TM3中的任一者(例如，涉及一或多个信号TSV 1610的测试电路中的任一者)激活开关1650a。开关1650b可耦合于感测TSV 1636与裂缝测试路径(例如，图12到15的测试电路1200及1400)之间且可回应于命令信号TM4而经激活。开关1650c可回应于命令信号TM1而将感测TSV 1636选择性地耦合到放大器1632的第一输入。开关1650d可回应于命令信号TM2到TM4中的任一者而将电力供应电压选择性地耦合到放大器1632的第一输入。开关1650e可回应于命令信号TM3或TM4中的任一者而将感测TSV 1636选择性地耦合到放大器1632的第二输入。开关1650f可回应于TM3或TM4而将放大器1632的第一输入耦合到额外电阻器1642。开关1650g还可回应于TM3或TM4的激活而将额外电阻器1642的另一侧类似地耦合到放大器1632的第二输入。开关1650h可回应于命令信号TM1或TM2的激活而将放大器1632的第二输入选择性地耦合到TSV缓冲器1640b。
当然，应了解，根据本发明系统、装置及方法，本文中所描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合或可在单独装置或装置部分之间分开及/或执行。
最终，以上论述打算仅说明本发明系统且不应解释为将所附权利要求书限于任一特定实施例或实施例群组。因此，虽然已参考示范性实施例特别详细地描述本发明系统，但还应了解，所属领域的技术人员可在不背离如以下权利要求书中所陈述的本发明系统的较宽广且预期精神及范围的情况下设想众多修改及替代实施例。因此，说明书及图式被视为具有说明性方式且不打算限制所附权利要求书的范围。

Claims (18)

1.一种半导体设备，其包括：
接口IF裸片；及
至少一个存储器裸片，其中所述至少一个存储器裸片通过多个衬底穿孔TSV堆叠于所述IF裸片上方；
其中所述IF裸片包括：
开关电路，其经配置以选择多个测试中的一者；以及
仪表放大器，其经配置以耦合到所述多个TSV中的目标TSV以执行所述多个测试中的经选择一者，所述多个测试包含：
第一测试，其用以测量和所述多个TSV中的所述目标TSV与所述多个TSV中的一或多个其它TSV之间的电压降有关的第一电压降；
第二测试，其用以测量和所述多个TSV中的所述目标TSV与第一电力供应线之间的电压降有关的第二电压降；
第三测试，其用以测量和所述多个TSV中的所述目标TSV与第二电力供应线之间的电压降有关的第三电压降；及
第四测试，其用以测量和跨越形成于所述多个TSV周围的导电线的电压降有关的第四电压降。
2.根据权利要求1所述的半导体设备，
其中所述仪表放大器包含第一输入节点及第二输入节点；且
其中通过以下方式执行所述第一测试：
使电流流动穿过所述目标TSV及所述一或多个其它TSV，
将所述仪表放大器的所述第一输入节点耦合到所述目标TSV，及
将所述仪表放大器的所述第二输入节点耦合到一或多个TSV。
3.根据权利要求1所述的半导体设备，
其中所述仪表放大器包含第一输入节点及第二输入节点；且
其中通过以下方式执行所述第二测试：
使电流流动穿过所述第一电力供应线与所述第二电力供应线之间的所述目标TSV，
将所述仪表放大器的所述第一输入节点耦合到所述第一电力供应线，及
将所述仪表放大器的所述第二输入节点耦合到目标TSV。
4.根据权利要求1所述的半导体设备，
其中所述IF裸片进一步包括电阻器；
其中所述仪表放大器包含第一输入节点及第二输入节点；且
其中通过以下方式执行所述第三测试：
将所述电阻器耦合于所述仪表放大器的所述第一输入节点与所述第二输入节点之间，及
使电流穿过位于所述第一电力供应线与所述第二电力供应线之间的所述电阻器流动到所述目标TSV中。
5.根据权利要求1所述的半导体设备，
其中所述IF裸片进一步包括电阻器；
其中所述仪表放大器包含第一输入节点及第二输入节点；且
其中通过以下方式执行所述第四测试：
将所述电阻器耦合于所述仪表放大器的所述第一输入节点与所述第二输入节点之间，及
使电流穿过位于所述第一电力供应线与所述第二电力供应线之间的所述电阻器流动到所述导电线中。
6.一种半导体设备，其包括：
接口IF裸片，其包括耦合到开关电路的放大器；及
存储器裸片，其堆叠于所述IF裸片上，所述存储器裸片包括多个测试电路，所述多个测试电路选择性地配置以至少执行经配置以测量第一电压降的第一类型的测试以及经配置以测量第二电压降的第二类型的测试，
其中所述开关电路耦合到所述多个测试电路，且
其中所述开关电路经配置以将所述多个测试电路中的一或多个测试电路选择性地耦合到所述放大器。
7.根据权利要求6所述的半导体设备，其中所述放大器是仪表放大器。
8.根据权利要求6所述的半导体设备，其中所述存储器裸片包括布置成衬底穿孔TSV块的多个TSV。
9.根据权利要求8所述的半导体设备，其中所述放大器定位于所述IF裸片的在与所述TSV块垂直对准的区域之外的区域中。
10.根据权利要求8所述的半导体设备，其中所述多个TSV中的每一者经由TSV缓冲器电路选择性地耦合到所述多个测试电路。
11.根据权利要求10所述的半导体设备，其中所述多个TSV缓冲器电路耦合到所述存储器裸片中的第一移位寄存器及第二移位寄存器。
12.根据权利要求8所述的半导体设备，其中所述多个TSV经由电流供应电路选择性地耦合到电力供应电压。
13.根据权利要求6所述的半导体设备，其中开关电路包括多个开关，其中所述多个开关中的每一者耦合到多个控制信号中的一或多者，所述多个控制信号中的每一者对应于所述多个测试电路中的一者。
14.一种半导体设备，其包括：
存储器裸片，其包括多个TSV，其中所述TSV布置成TSV块；及
IF裸片，其包括选择性地耦合到所述TSV的放大器，其中所述存储器裸片堆叠于所述IF裸片上，所述IF裸片具有与经堆叠存储器裸片的所述TSV块垂直对准的TSV块，且其中所述放大器定位于所述IF裸片的在所述TSV块之外的区域中；及
开关电路，其耦合到多个测试电路且经配置以选择性地将所述放大器耦合到所述多个测试电路中的一或多个测试电路，其中所述多个测试电路选择性地配置以至少执行经配置以测量第一电压降的第一类型的测试以及经配置以测量第二电压降的第二类型的测试。
15.根据权利要求14所述的半导体设备，其中所述TSV块的所述多个TSV布置成网格，且其中所述存储器裸片进一步包括定位于所述TSV块中且布置成介于所述多个TSV的若干列之间的若干列的电流供应电路。
16.一种半导体设备，其包括：
多个硅穿孔TSV；
裂缝测试路径，其中所述裂缝测试路径至少部分地环绕所述多个TSV中的每一者的周界；
多个测量分接头，其耦合到所述裂缝测试路径；
移位寄存器，其耦合到所述多个测量分接头，其中所述移位寄存器选择性地激活所述多个测量分接头中的一或多者以确定所述裂缝测试路径的作用测量区；及
放大器，其耦合到所述作用测量区，其中所述移位寄存器包括多个数字，其中每一数字耦合到所述多个测量分接头中的一者，且其中所述数字的值确定经耦合测量分接头的激活状态。
17.根据权利要求16所述的半导体设备，其中所述多个TSV布置成TSV块，且其中所述多个测量分接头交替地布置于所述TSV块的相对侧上。
18.一种半导体设备，其包括：
多个硅穿孔TSV；
裂缝测试路径，其中所述裂缝测试路径至少部分地环绕所述多个TSV中的每一者的周界；
多个测量分接头，其耦合到所述裂缝测试路径，其中所述多个测量分接头中的每一测量分接头包括感测晶体管；
移位寄存器，其耦合到所述多个测量分接头，其中所述移位寄存器选择性地激活所述多个测量分接头中的一或多者以确定所述裂缝测试路径的作用测量区；及
放大器，其耦合到所述作用测量区，其中所述作用测量区包括所述裂缝测试路径的一部分，所述裂缝测试路径包含耦合到经激活测量分接头的一端以及耦合到非激活测量分接头的另一端。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10432158B1 (en) 2018-08-01 2019-10-01 Micron Technology, Inc. Apparatuses and methods for a chopper instrumentation amplifier
US10797033B2 (en) 2018-09-04 2020-10-06 Micron Technology, Inc. Apparatuses and methods for high sensitivity TSV resistance measurement circuit
US11393790B2 (en) * 2019-12-06 2022-07-19 Micron Technology, Inc. Memory with TSV health monitor circuitry
JP2024525817A (ja) * 2021-07-13 2024-07-12 ズィナイト コーポレイション 薄膜半導体スイッチングデバイス
US20230296659A1 (en) * 2022-03-18 2023-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Crack detector units and the related semiconductor dies and methods
KR102613884B1 (ko) * 2023-10-13 2023-12-14 위더맥스(주) Dvd 개선을 위한 q-게이팅 적용 장치 및 방법
CN118116450B (zh) * 2024-04-29 2024-08-20 浙江力积存储科技有限公司 存储器内部电压测试系统和方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102804281A (zh) * 2010-02-11 2012-11-28 美光科技公司 存储器裸片、堆叠式存储器、存储器装置及方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3429994B2 (ja) * 1997-11-25 2003-07-28 沖電気工業株式会社 セルバッファ回路
US6768318B2 (en) * 2001-02-22 2004-07-27 Texas Instruments Incorporated Signal conditioning circuit for resistive sensors
JP3932259B2 (ja) 2001-12-12 2007-06-20 株式会社ルネサステクノロジ 高周波電力増幅回路および無線通信用電子部品
US6734723B2 (en) 2002-04-05 2004-05-11 Maxim Integrated Products, Inc. Chopper chopper-stabilized operational amplifiers and methods
US6753727B2 (en) 2002-06-13 2004-06-22 Skyworks Solutions, Inc. Sequential DC offset correction for amplifier chain
US7262654B2 (en) 2005-01-14 2007-08-28 Cirrus Logic, Inc. Circuits and methods for minimizing chopping artifacts at the output of a chopper-stabilized operational amplifier
US7933361B2 (en) 2006-04-05 2011-04-26 Integrated System Solution Corp. Hybrid DC-offset reduction method and system for direct conversion receiver
US7746170B2 (en) 2007-05-04 2010-06-29 Micron Technology, Inc. Class AB amplifier and imagers and systems using same
US7724080B2 (en) 2008-06-11 2010-05-25 Intersil Americas Inc. Chopper stabilized amplifier
US7977962B2 (en) * 2008-07-15 2011-07-12 Micron Technology, Inc. Apparatus and methods for through substrate via test
JP5690469B2 (ja) 2008-08-28 2015-03-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 差動増幅器、基準電圧発生回路、差動増幅方法及び基準電圧発生方法
US8514015B2 (en) 2008-12-10 2013-08-20 Qualcomm, Incorporated Amplifier with programmable off voltage
US8531199B2 (en) 2009-10-01 2013-09-10 National Tsing Hua University Method for testing through-silicon-via and the circuit thereof
JP2012078332A (ja) * 2009-10-09 2012-04-19 Elpida Memory Inc 半導体装置、半導体装置の試験方法、及びデータ処理システム。
JP5654855B2 (ja) 2010-11-30 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US9121894B2 (en) 2011-06-09 2015-09-01 Panasonic Intellectual Property Management Co., Ltd. Three-dimensional integrated circuit and testing method for the same
US9164147B2 (en) * 2011-06-16 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for 3D IC test
US8618647B2 (en) 2011-08-01 2013-12-31 Tessera, Inc. Packaged microelectronic elements having blind vias for heat dissipation
US20130153896A1 (en) 2011-12-19 2013-06-20 Texas Instruments Incorporated SCAN TESTABLE THROUGH SILICON VIAs
US9157960B2 (en) 2012-03-02 2015-10-13 Micron Technology, Inc. Through-substrate via (TSV) testing
JP2013197576A (ja) * 2012-03-23 2013-09-30 Elpida Memory Inc 半導体装置
US9472284B2 (en) * 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
JP6212922B2 (ja) 2013-04-23 2017-10-18 株式会社リコー チョッパ増幅装置
KR102085973B1 (ko) 2013-06-18 2020-03-06 에스케이하이닉스 주식회사 반도체 장치의 테스트 회로 및 방법
KR102255204B1 (ko) 2013-08-28 2021-05-24 삼성전자주식회사 재구성 가능한 측정 장치 및 그 장치를 제어하는 방법
EP3195358A4 (en) 2014-09-17 2018-04-25 Intel Corporation DIE WITH INTEGRATED MICROPHONE DEVICE USING THROUGH-SILICON VIAS (TSVs)
US9869713B2 (en) 2015-03-05 2018-01-16 Qualcomm Incorporated Through-silicon via (TSV) crack sensors for detecting TSV cracks in three-dimensional (3D) integrated circuits (ICs) (3DICs), and related methods and systems
US9627340B2 (en) 2015-05-28 2017-04-18 Kabushiki Kaisha Toshiba Semiconductor device
WO2017135244A1 (ja) 2016-02-01 2017-08-10 株式会社ニコン 撮像素子の製造方法、撮像素子、および撮像装置
CN107332394B (zh) 2016-04-29 2020-08-04 德昌电机(深圳)有限公司 一种磁传感器、磁传感器集成电路、电机组件及应用设备
US10083722B2 (en) 2016-06-08 2018-09-25 Samsung Electronics Co., Ltd. Memory device for performing internal process and operating method thereof
US10020046B1 (en) 2017-03-03 2018-07-10 Micron Technology, Inc. Stack refresh control for memory device
CN107994883A (zh) 2017-12-27 2018-05-04 山东师范大学 一种人体生物微弱小信号的斩波放大调理芯片系统
US11211333B2 (en) 2018-07-16 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via optimization for three-dimensional integrated circuits
US10432158B1 (en) 2018-08-01 2019-10-01 Micron Technology, Inc. Apparatuses and methods for a chopper instrumentation amplifier
US10797033B2 (en) 2018-09-04 2020-10-06 Micron Technology, Inc. Apparatuses and methods for high sensitivity TSV resistance measurement circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102804281A (zh) * 2010-02-11 2012-11-28 美光科技公司 存储器裸片、堆叠式存储器、存储器装置及方法

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