CN110323206A - 测试元件组和包括该测试元件组的半导体晶片 - Google Patents

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Abstract

一种测试元件组包括：测试元件，该测试元件包括在第一节点与第二节点之间串联连接的多个测试晶体管，其中第二节点连接到地节点；第一晶体管，连接在第一节点与电源节点之间；以及第二晶体管，被配置为生成与第一节点处的电压成比例的输出电流，并且连接到第一节点和电源节点。

Description

测试元件组和包括该测试元件组的半导体晶片
相关申请的交叉引用
本申请要求于2018年3月29日在韩国知识产权局递交的韩国专利申请号10-2018-0036600的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思涉及一种测试元件组，并且更具体地，涉及一种包括该测试元件组的半导体晶片。
背景技术
在使用半导体晶片制造或制作半导体器件的过程中，可以在晶片上提供用于验证该制造或制作过程的测试元件组。测试元件组可以被设置在其中没有形成要制造的集成电路芯片的有限区域中，并且可以包括多个待测试元件。随着包括在测试元件组中的器件的数量的增加，可以被验证的制作过程的数量也可能增加。因此，已经研究了通过将尽可能多的元件包括到半导体晶片的有限区域中来精确地验证制作过程的各种方法。
发明内容
本发明构思的一些实施例可以提供一种测试元件组和包括该测试元件组的半导体晶片，该测试元件组用于通过使用其中多个测试晶体管串联连接的测试元件来验证在形成连接到漏极/源极区域的触点的过程中是否发生故障。
根据本发明构思的一些实施例，一种测试元件组包括：测试元件，该测试元件包括在第一节点与第二节点之间串联连接的多个测试晶体管，该第二节点连接到参考节点；第一晶体管，连接在第一节点与电源节点之间；以及第二晶体管，被配置为生成与第一节点处的电压成比例的输出电流，并且连接到第一节点和电源节点。
根据本发明构思的一些实施例，一种测试元件组包括：第一晶体管，被配置为控制第一节点的电压，并且连接在电源节点与第一节点之间；第二晶体管，被配置作为源极跟随放大器，并且还被配置为生成与第一节点的电压成比例的输出电流；以及测试元件，该测试元件包括在第一节点与参考节点之间串联连接的多个测试晶体管，其中，当第一晶体管从导通状态转变为截止状态时，该多个测试晶体管为第一节点的电压提供放电路径。
根据本发明构思的一些实施例，一种半导体晶片包括：多个芯片区域，该多个芯片区域包括多个半导体元件；以及分离区域，位于该多个芯片区域之间，并且具有多个测试元件组，其中该多个测试元件组中的每一个包括：第一焊盘，被配置为接收电源电压；测试元件，该测试元件包括在第一节点与第二节点之间串联连接的多个测试晶体管，该多个测试晶体管的栅电极连接到与第一焊盘不同的第二焊盘；第一晶体管，被配置为控制第一节点的电压，并且具有连接到第三焊盘的栅电极；以及第二晶体管，被配置为生成由第一节点的电压确定的输出电流。
附图说明
根据结合附图给出的以下具体实施方式，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：
图1是示出了根据本发明构思的一些实施例的半导体晶片的平面图；
图2是图1中区域A的放大图；
图3A和图3B是示出了根据本发明构思的一些实施例的可能在半导体晶片中发生的开路故障的截面图；
图4和图5是示出了根据本发明构思的一些实施例的测试元件组的示意图；
图6A、图6B、图6C和图7是示出了根据本发明构思的一些实施例的测试元件组的操作的示意图；
图8和图9是示出了根据本发明构思的一些实施例的测试元件组的操作的曲线图；以及
图10A、图10B、图10C、图11A、图11B和图11C是示出了根据本发明构思的一些实施例的测试元件组的操作的示意图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例实施例。
半导体晶片可以具有芯片区域和分离区域，该分离区域可以包括使用与用于形成芯片区域中的元件相同的过程所形成的测试元件。这些测试元件可以是测试的主体，以确定在制作过程中是否引起了开路故障，开路故障涉及漏极/源极区域与触点的分离。用于确定是否存在开路故障的一种技术是向多个测试晶体管施加电压并检测电流。然而，当测试晶体管的数量相对大时，这种测试操作可能是困难的，并且当测试晶体管的数量减少时，这种测试操作可能不太精确。本发明构思的一些实施例源于认识到多个测试晶体管可以被用作已经被充电到初始电压的节点的放电路径。确定是否存在开路故障可以基于节点电压的放电速率。节点处的电压可以基于晶体管的输出电流，其中该晶体管被配置作为基于节点电压的源极跟随放大器来操作。
图1是示出了根据本发明构思的一些实施例的半导体晶片的平面图。
参照图1，根据一些实施例，半导体器件10可以包括其中形成集成电路芯片的多个芯片区域11，以及由多个芯片区域11中的每一个限定的分离区域12。多个芯片区域11中的每一个可以包括至少一个集成电路芯片。例如，可以在多个芯片区域11中的每一个中形成各种电路元件，例如电阻器、电容器、晶体管、二极管等。多个芯片区域11可以被布置成多个行和多个列。
分离区域12可以是用于通过用划线工艺将多个芯片区域11彼此分离来形成集成电路芯片的区域。因此，集成电路芯片中包括的电路元件也可能不被设置在分离区域12中。考虑到划线工艺的效率和可靠性，分离区域可以被定义为由沿着多个行和多个列布置的多个芯片区域11中的每一个限定的多条直线。
可以执行多个半导体制作过程来在多个芯片区域11中形成集成电路芯片。当不恰当地执行多个半导体制作过程中的一个或多个过程时，可能发生开路或短路故障，这可能是降低集成电路芯片的性能度量的因素。因此，在集成电路芯片的制造期间，根据本发明构思的一些实施例的方法可以被用于确定是否已经恰当地执行了多个半导体制作过程中的每一个。
在一些实施例中，可以在分离区域12中设置测试元件，以确定用于制作集成电路芯片的半导体工艺的适合性。测试元件可以是与另一元件(例如包括在集成电路芯片中的电容器、电阻器或晶体管)一起形成的元件。在一些实施例中，在集成电路芯片中形成电阻器的过程中，可以形成用于在分离区域12中进行测试过程的测试晶体管。测试晶体管可以连接到在分离区域12中形成的焊盘。用于执行测试过程的测试器件可以通过检测来自至少一个焊盘的电流和/或电压来确定测试晶体管是否有缺陷。
图2是图1中区域A的放大图。
参照图2，分离区域12可以由彼此相邻的多个芯片区域11中的每一个来限定，并且多个测试元件组13和多个焊盘14可以形成在分离区域12中。多个测试元件组13中的每一个可以包括用于进行测试的多个测试元件，并且多个测试元件可以连接到多个焊盘14中的至少一个。
例如，多个测试元件可以包括晶体管、电阻器、电容器、金属线等。可以作为在多个芯片区域11中形成晶体管、电阻器、电容器、金属线等的过程的一部分来一起形成多个测试元件。例如，根据一些实施例，可以在晶片中限定多个芯片区域11和分离区域12，并且可以在多个芯片区域11的至少一部分中形成元件，同时作为相同的制作过程或操作的一部分，可以在分离区域12中形成用于进行测试过程的多个测试元件。换句话说，一个或多个制作操作可以有助于同时形成在多个芯片区域11之一中的元件和在分离区域12之一中的测试元件。
在一些实施例中，当在多个芯片区域11中形成多个晶体管时，可以同时在分离区域12中形成与所述多个晶体管相对应的多个测试晶体管。在用于验证形成在多个芯片区域11中的多个晶体管是否有缺陷的测试过程中，测试器件可以向形成在分离区域12中的多个测试晶体管输入电压和/或电流。通过向多个测试晶体管输入电压和/或电流，并测量响应于该电压和/或电流而检测到的电压和/或电流，测试器件可以确定形成在多个芯片区域11中的多个晶体管是否有缺陷。
图3A和图3B是示出了根据本发明构思的一些实施例的可能在半导体晶片中发生的开路故障的截面图。
参照图3A，晶体管100A可以包括漏极/源极区域120和栅电极130，它们被形成在半导体衬底101的销结构110上。销结构110可以包括从半导体衬底101延伸的第一区域111，以及从第一区域111延伸的第二区域112。栅电极130可以被形成为跨越第一区域111上的第二区域112。同时，漏极/源极区域120可以从第一区域111延伸，并且例如，漏极/源极区域120可以通过对第一区域111施加选择性外延生长工艺而形成。漏极/源极区域120可以包括第一层121和第二层122。
栅电极130可以形成在侧墙140之间，并且可以包括栅极绝缘层131、第一栅极金属层132、第二栅极金属层133、覆盖层134等。根据示例实施例，可以对栅电极130的堆叠结构进行各种修改。在一个示例中，第一栅极金属层132和第二栅极金属层133中的至少一个可以包括多个层。
漏极/源极区域120可以连接到触点150。可以通过以下操作来形成触点150：用蚀刻工艺去除被形成为围绕栅电极130的层间绝缘层170的一部分，并且用导电材料填充其中去除了层间绝缘层170的空间。触点150可以具有第一接触层151和第二接触层152，其中第一接触层151可以是阻挡金属层，并且第二接触层152可以是填充金属层。例如，触点150的上表面可以被形成为与栅电极130的上表面共面，并且上绝缘层IML可以形成在栅电极130的上表面和触点150的上表面上。上绝缘层IML可以包括多个层IML1和IML2，并且金属线可以形成在上绝缘层IML中。
接下来，参照图3B，可能发生触点150和漏极/源极区域120没有彼此连接的开路故障，这可能是由于在形成晶体管的过程中发生的错误而导致的。如上所述，可以通过用蚀刻工艺去除层间绝缘层170的一部分并且用导电材料填充其中去除了层间绝缘层170的空间来形成触点150。因此，当用蚀刻工艺没有充分去除层间绝缘层170时，可能发生触点150和漏极/源极区域120分离的开路故障，如图3B所示。
在一些实施例中，可以通过使用形成在分离区域中的测试元件组来有效地检测触点150和漏极/源极区域120彼此分离的开路故障。在一些实施例中，当在多个芯片区域中形成晶体管时，可以在多个芯片区域之间的分离区域中一起形成测试晶体管。测试晶体管可以彼此串联连接，并且在测试过程中，测试晶体管可以作为一种传输门来操作。例如，进行测试过程的测试器件可以通过检测流过串联连接的测试晶体管的电流来确定是否存在开路故障。
图4和图5是示出了根据本发明构思的一些实施例的测试元件组的示意图。
参照图4，根据一些实施例的测试元件组300可以包括测试元件TE、第一晶体管T1和第二晶体管T2。测试元件TE可以包括在第一节点N1与第二节点N2之间串联连接的多个测试晶体管TT1-TTn，并且第二节点N2可以包括地或参考电压GND。例如，多个测试晶体管TT1-TTn可以是NMOS晶体管，并且多个测试晶体管TT1-TTn的栅电极可以提供单个公共栅电极CG。
第一晶体管T1可以连接在供应电源电压VDD的电源节点与第一节点N1之间。第一晶体管T1可以通过栅电极接收控制信号CNT，并且可以通过控制信号CNT而导通和截止。第二晶体管T2可以作为根据第一节点N1的电压的源极跟随放大器来操作，并且可以生成可与第一节点N1的电压成比例的输出电流IOUT。第一晶体管T1可以是PMOS晶体管，第二晶体管T2可以是NMOS晶体管。
可以提供图4所示的根据一些实施例的测试元件组300来确定在具有串联连接的多个测试晶体管TT1-TTn的测试元件TE中是否存在开路故障。例如，相邻的测试晶体管TT1-TTn的漏极和源极区域可以通过触点和金属线彼此连接，并且可能由于漏极和/或源极区域未连接到触点而产生开路故障。
在测试操作期间，测试元件组300可以通过多个焊盘连接到测试器件。测试器件可以检测输出电流IOUT，同时导通测试元件TE的多个测试晶体管TT1-TTn并导通和截止第一晶体管T1，以确定是否存在开路故障。
参照图5，测试元件组300可以连接到第一至第四焊盘P1-P4。例如，第一焊盘P1可以连接到电源节点并且供应电源电压VDD，第二焊盘P2可以连接到多个测试晶体管TT1-TTn的公共栅电极CG。第三焊盘P3可以连接到第一晶体管T1的栅电极，第四焊盘P4可以连接到第二晶体管T2的源极端子或源极区域以检测输出电流IOUT。
在测试过程期间，测试器件可以向第一焊盘P1输入电源电压VDD，并且向第二焊盘P2输入与能够导通多个测试晶体管TT1-TTn的高逻辑值相对应的电压。在多个测试晶体管TT1-TTn被导通时，测试器件可以通过第三焊盘P3输入控制信号CNT，以顺序地导通和截止第一晶体管T1，当第一晶体管T1被截止时，可以通过第四焊盘P4来检测输出电流IOUT。测试器件可以基于输出电流IOUT来确定是否存在多个测试晶体管TT1-TTn中的至少一个与漏极区域和/或源极区域分离的开路故障。
图6A、图6B、图6C和图7是示出了根据本发明构思的一些实施例的测试元件组的操作的示意图。
参照图6A，为了进行测试操作，可以向多个测试晶体管TT1-TTn的栅电极共同输入高逻辑值H，以导通多个测试晶体管TT1-TTn。测试器件可以向第一晶体管T1的栅电极输入低逻辑值L，以导通第一晶体管T1。当第一晶体管T1被导通时，可以将电源电压VDD输入到第一节点N1，并且第一节点N1的电压可以升高。
因为多个测试晶体管TT1-TTn的导通电阻远大于第一晶体管T1的导通电阻，所以尽管多个测试晶体管TT1-TTn被导通，但是第一节点N1的电压可以通过电源电压VDD而升高。随着第一节点N1的电压增大，由作为源极跟随放大器操作的第二晶体管T2生成的输出电流IOUT也可以增大。
接下来，参照图6B和图6C，测试器件可以向第一晶体管T1的栅电极输入高逻辑值H，以使第一晶体管T1截止。当第一晶体管T1被截止时，第一节点N1的电压可以通过多个测试晶体管TT1-TTn进行放电。例如，多个测试晶体管TT1-TTn可以作为传输门来操作。
此时，基于在多个测试晶体管TT1-TTn中是否存在开路故障，第一节点N1的电压进行放电的速率可以变化，并且测试器件可以检测输出电流IOUT的下降特性，以估计第一节点N1的电压的放电速率。因此，测试器件可以基于输出电流IOUT的下降特性来确定在多个测试晶体管TT1-TTn中是否存在开路故障。
当多个测试晶体管TT1-TTn中没有开路故障时，第一节点N1的电压可在第一晶体管T1被截止之后快速地下降。相反，当多个测试晶体管TT1-TTn中存在开路故障时，在第一晶体管T1被截止之后，第一节点N1的电压可花费相对长的时间来进行放电。在一些实施例中，测试器件可以通过在第一晶体管T1被截止后经过预定时间之后将输出电流IOUT的量值与参考量值进行比较来确定在多个测试晶体管TT1-TTn中是否存在开路故障。
接下来参照图7，根据一些实施例的测试元件组400可以包括多个单元测试元件组401-499。尽管在图7所示的实施例中假设在测试元件组400中包括99个单元测试元件组401-499，但是单元测试元件组401-499的数量可以根据本发明构思的不同实施例而变化。
单元测试元件组401-499可以彼此并联连接，并且可以彼此共用焊盘。在一个示例中，用于向单元测试元件组401-499供应电源电压VDD的电源节点可以连接到单个第一焊盘，多个测试晶体管TT1-TTn的栅电极可以连接到单个第二焊盘。类似地，第一晶体管T1的栅电极可以连接到单个第三焊盘，用于对输出电流IOUT进行输出的第二晶体管T2的源极区域可以连接到单个第四焊盘。因此，可以使用四个焊盘来检测存在于大量测试元件(例如，TE1-TE99)中的开路故障。结果，可以增加半导体晶片的分离区域中形成的测试元件组的集成程度。
图8和图9是示出了根据本发明构思的一些实施例的测试元件组的操作的曲线图。例如，图8和图9可以是根据图7所示的实施例的将测试元件组400用作主体的测试过程的进度图的结果。
首先，图8是示出了根据本发明构思的一些实施例的当在多个测试晶体管TT1-TTn中没有开路故障时输出电流IOUT的下降特性的曲线图。当没有开路故障时，在第一晶体管T1被截止之后，输出电流IOUT可快速地下降。例如，如图8所示，在第一时间点t1处，输出电流IOUT可以减小到接近多个测试晶体管TT1-TTn的截止电流电平。然而，由于多个测试晶体管TT1-TTn的截止电流Isoff×N，即使在经过足够的时间之后，输出电流IOUT也不会下降到零。
接下来，图9是示出了根据本发明构思的一些实施例的当在多个测试晶体管TT1-TTn中的至少一个中存在开路故障时输出电流IOUT的下降特性的曲线图。当在多个测试晶体管TT1-TTn中的至少一个中存在开路故障时，第一节点N1处的电压将不会快速放电，并且因此输出电流IOUT也可以缓慢地下降。参照图9，在第一时间点t1处，输出电流IOUT可以下降到饱和电流Idsat电平，并且然后逐渐下降到在第二时间点t2处等于多个测试晶体管TT1-TTn的截止电流Isoff×N。
因此，在一些实施例中，在第一时间点t1与第二时间点t2之间的第三时间点t3处，测试器件可以通过将预定参考量值Iref与输出电流IOUT的量值进行比较来确定在多个测试晶体管TT1-TTn中的至少一个中是否存在开路故障。如图8和图9所示，当第三时间点t3处的输出电流IOUT的量值大于参考量值Iref时，可以确定在多个测试晶体管TT1-TTn中的至少一个中存在开路故障。相反，当第三时间点t3处的输出电流IOUT的量值小于参考量值Iref时，可以确定在多个测试晶体管TT1-TTn中没有开路故障。
图10A、图10B、图10C、图11A、图11B和图11C是示出了根据本发明构思的一些实施例的测试元件组的操作的示意图。
参照图10A、图10B和图10C，测试元件组500可以包括具有多个测试晶体管TT1-TTn的测试元件TE、第一晶体管T1和第二晶体管T2。在图10A、图10B和图10C所示的实施例中，第一晶体管T1的栅电极可以连接到多个测试晶体管TT1-TTn的栅电极和第二晶体管T2的漏极区域。因为第一晶体管T1的栅电极可以连接到多个测试晶体管TT1-TTn的栅电极，因此可以减少用于使用测试元件组500进行的测试操作的焊盘的数量。
参照图10A，可以向第一晶体管T1和多个测试晶体管TT1-TTn的栅电极输入与低逻辑值L相对应的电压，以导通第一晶体管T1并截止多个测试晶体管TT1-TTn。可以导通第一晶体管T1，以使用电源电压VDD对第一节点N1的电压进行充电。随着第一节点N1的电压增加，第二晶体管T2可以作为源极跟随放大器来操作，以生成输出电流IOUT。
参照图10B，可以向第一晶体管T1和多个测试晶体管TT1-TTn的栅电极输入与高逻辑值H相对应的电压，以截止第一晶体管T1并导通多个测试晶体管TT1-TTn。因此，如图10C所示，第一节点N1的电压可以通过多个测试晶体管TT1-TTn进行放电。
由第二晶体管T2生成的输出电流IOUT的量值可以由第一节点N1的电压来确定。在图10B所示的操作中，当第一晶体管T1被截止并且第一节点N1的电压下降时，输出电流IOUT也可以下降。可以基于通过多个测试晶体管TT1-TTn对第一节点N1的电压进行放电的方式来确定输出电流IOUT的下降特性。例如，当第一节点N1的电压通过多个测试晶体管TT1-TTn快速地放电时，输出电流IOUT也可快速地减小，而相反地，当第一节点N1的电压缓慢地放电时，输出电流IOUT也可缓慢地下降。
连接到测试元件组500的测试器件可以基于输出电流IOUT的下降特性来确定在多个测试晶体管TT1-TTn中的至少一个中是否存在开路故障。当在多个测试晶体管TT1-TTn中的至少一个中存在开路故障时，第一节点N1的电压可以通过多个测试晶体管TT1-TTn缓慢地放电。因此，测试器件可以在输出电流IOUT快速地下降时确定在多个测试晶体管TT1-TTn中没有开路故障，而在输出电流IOUT缓慢地下降时确定在多个测试晶体管TT1-TTn中存在开路故障。例如，测试器件可以基于多个测试晶体管TT1-TTn的导通电阻来确定开路故障的存在或不存在。
参照图11A、图11B和图11C，测试元件组600可以包括具有多个测试晶体管TT1-TTn的测试元件TE、第一晶体管T1和第二晶体管T2。在图11A、图11B和图11C所示的一些实施例中，第一晶体管T1可以被实现为NMOS晶体管。
参照图11A，可以向第一晶体管T1的栅电极和多个测试晶体管TT1-TTn的栅电极输入与高逻辑值H相对应的电压，以导通晶体管T1和多个测试晶体管TT1-TTn。可以导通第一晶体管T1以使用电源电压VDD对第一节点N1的电压进行充电，并且可以通过多个测试晶体管TT1-TTn的高导通电阻来保持对节点N1的电压进行充电。同样，随着第一节点N1的电压增加，第二晶体管T2可以作为源极跟随放大器来操作，以生成输出电流IOUT。
接下来，参照图11B，可以向第一晶体管T1的栅电极输入与低逻辑值L相对应的电压，以使第一晶体管T1截止。如图11C所示，第一节点N1的电压可以通过作为传输门操作的多个测试晶体管TT1-TTn来进行放电。
类似于参照图10A、图10B和图10C所描述的实施例，由第二晶体管T2生成的输出电流IOUT的量值可以由第一节点N1的电压来确定。在图11B所示的操作中，当第一晶体管T1被截止并且第一节点N1的电压下降时，输出电流IOUT也可以下降。例如，当第一节点N1的电压通过多个测试晶体管TT1-TTn快速地放电时，输出电流IOUT也可快速地减小，而相反地，当第一节点N1的电压缓慢地放电时，输出电流IOUT可缓慢地下降。
结果，测试器件可以基于输出电流IOUT的下降特性来估计多个测试晶体管TT1-TTn的导通电阻。当确定多个测试晶体管TT1-TTn的导通电阻相对大时，测试器件可以确定在多个测试晶体管TT1-TTn中的至少一个中存在开路故障。
根据本发明构思的一些实施例的测试元件组可以包括在第一节点与第二节点之间串联连接的多个测试晶体管。可以通过将多个测试晶体管配置为第一节点的电压的放电路径来使用该多个测试晶体管验证在该多个测试晶体管的至少一部分中是否存在使漏极/源极区域与触点分离的开路故障。因此，可以增加测试元件组的集成程度，以执行大量元件的测试过程并改善测试过程的精确度。
本发明构思的各种优点和效果不限于以上描述。
此外，虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种测试元件组，包括：
测试元件，所述测试元件包括在第一节点与第二节点之间串联连接的多个测试晶体管，其中所述第二节点连接到参考节点；
第一晶体管，连接在所述第一节点与电源节点之间；以及
第二晶体管，被配置为生成与所述第一节点处的电压成比例的输出电流，并且连接到所述第一节点和所述电源节点。
2.根据权利要求1所述的测试元件组，其中，所述多个测试晶体管和所述第二晶体管是NMOS晶体管，并且所述第一晶体管是PMOS晶体管。
3.根据权利要求1所述的测试元件组，其中，所述多个测试晶体管被配置为在所述测试元件的测试操作期间处于导通状态。
4.根据权利要求1所述的测试元件组，其中，所述多个测试晶体管的栅电极彼此连接。
5.根据权利要求4所述的测试元件组，其中，所述多个测试晶体管的栅电极在所述测试元件的测试操作期间连接到所述电源节点。
6.根据权利要求4所述的测试元件组，其中，所述多个测试晶体管的栅电极连接到所述第一晶体管的栅电极。
7.根据权利要求1所述的测试元件组，还包括：
第一焊盘，连接到所述电源节点；
第二焊盘，连接到所述多个测试晶体管的栅电极；
第三焊盘，连接到所述第一晶体管的栅电极；以及
第四焊盘，连接到所述第二晶体管的源极区域。
8.根据权利要求1所述的测试元件组，其中，在所述多个测试晶体管中彼此相邻的测试晶体管中的一个测试晶体管的漏极区域通过金属线连接到所述彼此相邻的测试晶体管中的另一个测试晶体管的源极区域。
9.根据权利要求1所述的测试元件组，其中，所述测试元件的测试操作由测试器件执行，所述测试器件被配置为检测所述输出电流并且确定在所述多个测试晶体管中的至少一个中是否存在开路故障，并且所述测试器件在所述第一晶体管截止之后检测所述输出电流的下降特性，以在所述第一晶体管从导通状态转变为截止状态之后基于所述输出电流的下降特性来确定是否存在使所述多个测试晶体管中的至少一个中的漏极区域和/或源极区域与触点分离的开路故障。
10.根据权利要求9所述的测试元件组，其中，所述测试器件还被配置为：在所述第一晶体管转变为所述截止状态并且过去了预定参考时间之后，当所述输出电流的量值大于参考量值时，确定存在所述开路故障。
11.根据权利要求9所述的测试元件组，其中，当所述第一晶体管转变为所述截止状态时，所述多个测试晶体管为所述第一节点的电压提供放电路径。
12.一种测试元件组，包括：
第一晶体管，被配置为控制第一节点的电压，并且连接在电源节点与所述第一节点之间；
第二晶体管，被配置作为源极跟随放大器，并且还被配置为生成与所述第一节点的电压成比例的输出电流；以及
测试元件，包括在所述第一节点与参考节点之间串联连接的多个测试晶体管，其中，当所述第一晶体管从导通状态转变为截止状态时，所述多个测试晶体管为所述第一节点的电压提供放电路径。
13.一种半导体晶片，包括：
多个芯片区域，包括多个半导体元件；以及
分离区域，位于所述多个芯片区域之间，并且具有多个测试元件组，
其中，所述多个测试元件组中的每一个包括：
第一焊盘，被配置为接收电源电压；
测试元件，包括在第一节点与第二节点之间串联连接的多个测试晶体管，所述多个测试晶体管的栅电极连接到与所述第一焊盘不同的第二焊盘；
第一晶体管，被配置为控制所述第一节点处的电压，并且具有连接到第三焊盘的栅电极；以及
第二晶体管，被配置为基于所述第一节点处的电压来生成输出电流。
14.根据权利要求13所述的半导体晶片，其中，所述第一焊盘、所述第二焊盘和所述第三焊盘中的至少一个由所述测试元件组中的两个或更多个测试元件组共用。
15.根据权利要求14所述的半导体晶片，其中，共用所述第一焊盘、所述第二焊盘和所述第三焊盘中的至少一个的所述两个或更多个测试元件组彼此并联连接。
16.根据权利要求13所述的半导体晶片，其中，所述多个测试晶体管被配置为响应于由测试器件执行的用于所述多个测试元件组的测试操作而导通，其中所述测试器件被配置为检测所述输出电流。
17.根据权利要求16所述的半导体晶片，其中，所述第一晶体管被配置为响应于由所述测试器件执行的所述测试操作而导通，以增加所述第一节点的电压，并且
其中，所述第一晶体管被配置为响应于由所述测试器件执行的所述测试操作而截止，所述测试器件被配置为在所述第一晶体管被截止并且过去了预定参考时间之后，当所述输出电流的量值大于参考量值时，确定在所述多个测试晶体管中的至少一个中存在开路故障。
18.根据权利要求17所述的半导体晶片，其中，所述开路故障是所述多个测试晶体管中的至少一个的漏极区域和/或源极区域与触点分离的故障。
19.根据权利要求13所述的半导体晶片，其中，所述第三焊盘连接到所述多个测试晶体管的栅电极。
20.根据权利要求13所述的半导体晶片，其中，所述第一焊盘连接到所述多个测试晶体管的栅电极和所述第二晶体管的漏极区域，并且所述输出电流通过所述第三焊盘输出。
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