KR20190114218A - 테스트 소자 그룹 및 이를 포함하는 반도체 웨이퍼 - Google Patents

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KR20190114218A
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Abstract

본 발명의 실시 형태에 따른 테스트 소자 그룹은, 제1 노드와 제2 노드 사이에서 서로 직렬로 연결되는 복수의 테스트 트랜지스터들을 포함하며, 상기 제2 노드는 접지 노드에 연결되는 테스트 소자, 상기 제1 노드와 전원 노드 사이에 연결되는 제1 트랜지스터, 및 상기 제1 노드 및 상기 전원 노드에 연결되며, 상기 제1 노드의 전압에 비례하는 출력 전류를 생성하는 제2 트랜지스터를 포함한다.

Description

테스트 소자 그룹 및 이를 포함하는 반도체 웨이퍼{TEST ELEMENT GROUP AND SEMICONDUCTOR WAFER INCLUDING THE SAME}
본 발명은 테스트 소자 그룹 및 이를 포함하는 반도체 웨이퍼에 관한 것이다.
반도체 웨이퍼를 이용하여 반도체 장치를 제조하는 공정에 있어서, 공정을 검증하기 위한 테스트 소자 그룹이 웨이퍼에 마련될 수 있다. 테스트 소자 그룹은 제조하고자 하는 집적 회로 칩이 형성되지 않는 제한된 영역 내에 마련되며, 테스트하고자 하는 복수의 소자들을 포함할 수 있다. 테스트 소자 그룹 내에 포함되는 소자들의 개수가 늘어날수록 검증할 수 있는 공정의 개수 역시 증가하므로, 제한된 영역 내에 가능한 많은 수의 소자들을 포함시켜 공정을 정확하게 검증하기 위한 방안이 다양하게 연구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 복수의 테스트 트랜지스터들을 직렬로 연결한 테스트 소자를 이용하여, 드레인/소스 영역과 연결되는 컨택을 형성하는 공정의 불량 발생 여부를 정확하게 검증할 수 있는 테스트 소자 그룹, 및 이를 포함하는 반도체 웨이퍼를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 테스트 소자 그룹은, 제1 노드와 제2 노드 사이에서 서로 직렬로 연결되는 복수의 트랜지스터들을 포함하며, 상기 제2 노드는 접지 노드에 연결되는 테스트 소자, 상기 제1 노드와 전원 노드 사이에 연결되는 제1 트랜지스터, 및 상기 제1 노드 및 상기 전원 노드에 연결되며, 상기 제1 노드의 전압에 비례하는 출력 전류를 생성하는 제2 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 테스트 소자 그룹은, 전원 노드와 제1 노드 사이에 연결되며, 상기 제1 노드의 전압을 제어하는 제1 트랜지스터, 상기 제1 노드의 전압에 의해 소스-팔로워 증폭기로 동작하며, 상기 제1 노드의 전압에 비례하는 출력 전류를 생성하는 제2 트랜지스터, 및 상기 제1 노드와 접지 노드 사이에서 직렬로 연결되는 복수의 테스트 트랜지스터들을 포함하며, 상기 복수의 테스트 트랜지스터들은 상기 제1 트랜지스터가 턴-오프되면 상기 제1 노드의 전압에 대한 방전 경로를 제공하는 테스트 소자를 포함한다.
본 발명의 일 실시예에 따른 반도체 웨이퍼는, 복수의 반도체 소자들을 포함하는 복수의 칩 영역들, 및 상기 복수의 칩 영역들 사이에 정의되며, 복수의 테스트 소자 그룹들을 갖는 분리 영역을 포함하고, 상기 복수의 테스트 소자 그룹들 각각은, 전원 전압을 입력받는 제1 패드, 접지 전압을 입력받는 제2 패드, 제1 노드와 제2 노드 사이에서 서로 직렬로 연결되는 복수의 트랜지스터들을 포함하며, 상기 제2 노드는 상기 제2 패드에 연결되는 테스트 소자, 제3 패드와 연결되는 게이트 전극을 가지며, 상기 제1 노드의 전압을 제어하는 제1 트랜지스터, 및 상기 제1 노드의 전압에 의해 결정되는 출력 전류를 생성하는 제2 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 테스트 소자 그룹은 제1 노드와 제2 노드 사이에서 직렬로 연결되는 복수의 테스트 트랜지스터들을 포함하며, 복수의 테스트 트랜지스터들을 제1 노드의 전압의 방전 경로로 이용함으로써, 복수의 테스트 트랜지스터들 중 적어도 일부에서 드레인/소스 영역과 컨택이 분리되는 오픈 불량이 존재하는지를 검증할 수 있다. 따라서, 테스트 소자 그룹의 집적도를 높여 많은 개수의 소자들에 대한 테스트 공정을 진행할 수 있으며, 테스트 공정의 정확도를 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 웨이퍼를 나타낸 도면이다.
도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 웨이퍼에서 발생할 수 있는 오픈 불량을 설명하기 위해 제공되는 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 테스트 소자 그룹을 설명하기 위해 제공되는 도면들이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 테스트 소자 그룹의 동작을 설명하기 위해 제공되는 도면이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 테스트 소자 그룹의 동작을 설명하기 위해 제공되는 그래프들이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 테스트 소자 그룹의 동작을 설명하기 위해 제공되는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 웨이퍼를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(10)는, 집적회로 칩이 형성되는 복수의 칩 영역들(11)과, 복수의 칩 영역들(11) 사이에 정의되는 분할 영역(12)을 포함할 수 있다. 복수의 칩 영역들(11) 각각은 적어도 하나의 집적회로 칩을 포함할 수 있다. 즉, 복수의 칩 영역들(11) 각각에는 저항, 커패시터, 트랜지스터, 다이오드 등과 같은 다양한 회로 소자들이 형성될 수 있다. 복수의 칩 영역들(11)은 복수의 행과 열을 따라 배열될 수 있다.
분할 영역(12)은 스크라이빙(Scribing) 공정에 의해 복수의 칩 영역들(11)을 서로 분리하여 집적회로 칩을 형성하기 위한 영역일 수 있다. 따라서 분할 영역(12)에는 집적회로 칩에 포함되는 회로 소자가 배치되지 않을 수 있다. 스크라이빙 공정의 효율성과 신뢰성 등을 고려하여, 분할 영역은 복수의 행과 열을 따라 배열된 복수의 칩 영역들(11) 사이에 정의되는 복수의 직선들로 정의될 수 있다.
복수의 칩 영역들(11)에 집적회로 칩을 형성하기 위해 복수의 반도체 공정이 진행될 수 있다. 복수의 반도체 공정이 적절히 진행되지 않을 경우, 오픈 또는 쇼트 불량 등이 발생할 수 있으며, 이는 집적회로 칩의 성능을 크게 저하시키는 주요 요인이 될 수 있다. 따라서, 집적회로 칩을 제조하는 도중에, 복수의 반도체 공정 각각이 적절히 수행되었는지 여부를 판단하기 위한 방법이 필요할 수 있다.
일 실시예로, 집적회로 칩을 제조하는 반도체 공정의 적절성을 판단하기 위해, 분할 영역(12) 내에 테스트 소자가 마련될 수 있다. 테스트 소자는 집적회로 칩에 포함되는 커패시터, 저항, 트랜지스터 등의 소자와 함께 형성되는 소자일 수 있다. 일 실시예로, 집적회로 칩에 저항을 형성하는 공정에서, 분할 영역(12) 내에 테스트 공정을 진행하기 위한 테스트 트랜지스터들을 형성할 수 있다. 테스트 트랜지스터들은 분할 영역(12) 내에 형성되는 패드들과 연결될 수 있다. 테스트 공정을 진행하는 테스트 장치는, 상기 패드들 중 적어도 하나로부터 전류 및/또는 전압을 검출하여 테스트 트랜지스터들의 불량 여부를 판단할 수 있다.
도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 2를 참조하면, 서로 인접한 복수의 칩 영역들(11) 사이에 분할 영역(12)이 정의되고, 분할 영역(12)에는 복수의 테스트 소자 그룹들(13)과 복수의 패드들(14)이 형성될 수 있다. 복수의 테스트 소자 그룹들(13) 각각은 테스트하기 위한 복수의 테스트 소자들을 포함할 수 있으며, 복수의 소자들은 복수의 패드들(14) 중 적어도 하나와 연결될 수 있다.
일례로 복수의 테스트 소자들은 트랜지스터, 저항, 커패시터, 메탈 라인 등을 포함할 수 있다. 복수의 테스트 소자들은 복수의 칩 영역들(11)에 트랜지스터, 저항, 커패시터, 메탈 라인 등을 형성하는 공정에 의해 함께 형성될 수 있다. 즉, 본 발명의 실시예에 따르면, 복수의 칩 영역들(11)과 분할 영역(12)을 웨이퍼에서 정의하고, 복수의 칩 영역들(11) 중 적어도 일부에 소자들 형성함과 동시에 분할 영역(12)에 테스트 공정을 진행하기 위한 복수의 테스트 소자들을 형성할 수 있다.
일 실시예로, 복수의 칩 영역들(11)에 복수의 트랜지스터들이 형성될 때, 분할 영역(12)에는 상기 복수의 트랜지스터들에 대응하는 복수의 테스트 트랜지스터들이 동시에 형성될 수 있다. 복수의 칩 영역들(11)에 형성된 복수의 트랜지스터들의 불량 여부를 검증하기 위한 테스트 공정에서, 테스트 장치는 분할 영역(12)에 형성된 복수의 테스트 트랜지스터들에 전압 및/또는 전류를 입력할 수 있다. 테스트 장치는 복수의 테스트 트랜지스터들에 전압 및/또는 전류를 입력하고, 그에 응답하여 검출되는 전압 및/또는 전류를 측정함으로써, 복수의 칩 영역들(11)에 형성된 복수의 트랜지스터들의 불량 여부를 판단할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 웨이퍼에서 발생할 수 있는 오픈 불량을 설명하기 위해 제공되는 도면이다.
먼저 도 3(a)를 참조하면, 트랜지스터(100A)는 반도체 기판(101)의 핀 구조체(110) 상에 형성되는 드레인/소스 영역(120)과 게이트 전극(130)을 포함할 수 있다. 핀 구조체(110)는 반도체 기판(101)으로부터 연장되는 제1 영역(111) 및 제1 영역(111)으로부터 연장되는 제2 영역(112)을 포함할 수 있으며, 게이트 전극(130)은 제1 영역(111) 상에서 제2 영역(112)을 타고 넘어가도록 형성될 수 있다. 한편, 드레인/소스 영역(120)은 제1 영역(111)으로부터 연장되며, 일례로 드레인/소스 영역(120)은 제1 영역(111)에 선택적 에피택시 성장 공정을 적용함으로써 형성될 수 있다. 드레인 소스 영역(120)은 제1층(121) 및 제2층(122)을 포함할 수 있다.
게이트 전극(130)은 스페이서(140) 내에 형성되며, 게이트 절연층(131), 제1 게이트 금속층(132), 제2 게이트 금속층(133) 및 캡핑층(134) 등을 포함할 수 있다. 게이트 전극(130)의 적층 구조는 실시예들에 따라 다양하게 변형될 수 있다. 일례로, 제1 게이트 금속층(132)과 제2 게이트 금속층(133) 중 적어도 하나는, 복수의 층들을 포함할 수 있다.
드레인/소스 영역(120)은 컨택(150)과 연결될 수 있다. 컨택(150)은 게이트 전극(130)을 둘러싸도록 형성되는 층간 절연층(170)의 일부를 식각 공정으로 제거하고, 층간 절연층(170)이 제거된 공간에 도전성 물질을 채워넣음으로써 형성될 수 있다. 컨택(150)은 제1 컨택층(151) 및 제2 컨택층(152)을 가질 수 있으며, 제1 컨택층(151)은 배리어 금속층이고 제2 컨택층(152)은 필 금속(fill metla)층일 수 있다. 일례로 컨택(150)의 상면은 게이트 전극(130)의 상면과 공면(co-planar)을 형성할 수 있으며, 게이트 전극(130)과 컨택(150)의 상부에는 상부 절연층(IML)이 형성될 수 있다. 상부 절연층(IML)은 복수의 층들(IML1, IML2)을 포함할 수 있으며, 상부 절연층(IML) 내부에는 메탈 라인들이 형성될 수 있다.
다음으로 도 3(b)를 참조하면, 트랜지스터(100B)를 형성하는 공정에서 발생하는 오차로 인해, 컨택(150)과 드레인/소스 영역(120)이 서로 연결되지 않는 오픈(open) 불량이 발생할 수 있다. 앞서 설명한 바와 같이 컨택(150)은 층간 절연층(170)의 일부를 식각 공정으로 제거하고, 층간 절연층(170)이 제거된 공간에 도전성 물질을 채워넣음으로써 형성될 수 있다. 따라서, 식각 공정에 의해 층간 절연층(170)이 충분히 제거되지 않을 경우, 도 3(b)에 도시한 바와 같이 컨택(150)과 드레인/소스 영역(120)이 분리되는 오픈 불량이 발생할 수 있다.
본 발명의 일 실시예에서는, 분리 영역에 형성되는 테스트 소자 그룹을 이용하여, 컨택(150)과 드레인/소스 영역(120)이 분리되는 오픈 불량을 효과적으로 탐지할 수 있다. 본 발명의 일 실시예에서는, 복수의 칩 영역들에 트랜지스터들을 형성할 때, 복수의 칩 영역들 사이의 분리 영역에 테스트 트랜지스터들을 함께 형성할 수 있다. 테스트 트랜지스터들은 서로 직렬로 연결되며, 테스트 공정에서 테스트 트랜지스터들은 일종의 패스 게이트로서 동작할 수 있다. 일례로 테스트 공정을 진행하는 테스트 장치는, 직렬로 연결된 테스트 트랜지스터들에 흐르는 전류를 검출함으로써, 오픈 불량이 존재하는지 여부를 판단할 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 테스트 소자 그룹을 설명하기 위해 제공되는 도면들이다.
먼저 도 4를 참조하면, 본 발명의 일 실시예에 따른 테스트 소자 그룹(300)은, 테스트 소자(TE), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 테스트 소자(TE)는 제1 노드(N1)와 제2 노드(N2) 사이에서 직렬로 연결되는 복수의 테스트 트랜지스터들(TT1-TTn)을 포함할 수 있으며, 제2 노드(N2)는 접지 전압(GND)에 연결될 수 있다. 일례로, 복수의 테스트 트랜지스터들(TT1-TTn)은 NMOS 트랜지스터일 수 있으며, 복수의 테스트 트랜지스터들(TT1-TTn)의 게이트 전극들은 하나의 공통 게이트 전극(CG)을 제공할 수 있다.
제1 트랜지스터(T1)는 전원 전압(VDD)을 공급하는 전원 노드와, 제1 노드(N1)의 사이에 연결될 수 있다. 제1 트랜지스터(T1)는 게이트 전극을 통해 제어 신호(CNT)을 수신할 수 있으며, 제어 신호(CNT)에 의해 턴-온 및 턴-오프될 수 있다. 제2 트랜지스터(T2)는 제1 노드(N1)의 전압에 의해 소스-팔로워 증폭기로 동작할 수 있으며, 제1 노드(N1)의 전압에 비례하는 출력 전류(IOUT)를 생성할 수 있다. 제1 트랜지스터(T1)는 PMOS 트랜지스터일 수 있으며, 제2 트랜지스터(T2)는 NMOS 트랜지스터일 수 있다.
도 4에 도시한 일 실시예에 따른 테스트 소자 그룹(300)은, 복수의 테스트 트랜지스터들(TT1-TTn)이 직렬로 연결된 테스트 소자(TE)에 오픈 불량이 존재하는지 여부를 판단하기 위해 제공될 수 있다. 일례로, 서로 인접한 테스트 트랜지스터들(TT1-TTn)의 드레인 영역과 소스 영역은 컨택 및 메탈 라인을 통해 서로 연결될 수 있으며, 오픈 불량은 드레인 영역 및/또는 소스 영역이 컨택과 연결되지 않음으로써 발생하는 불량일 수 있다.
테스트 동작이 진행되는 동안 테스트 소자 그룹(300)은 복수의 패드들을 통해 테스트 장치와 연결될 수 있다. 테스트 장치는 테스트 소자(TE)의 복수의 테스트 트랜지스터들(TT1-TTn)을 턴-온시키고, 제1 트랜지스터(T1)를 턴-온 및 턴-오프시키면서 출력 전류(IOUT)를 검출하여 오픈 불량의 존재 여부를 판단할 수 있다.
도 5를 참조하면, 테스트 소자 그룹(300)은 제1 내지 제4 패드들(P1-P4)과 연결될 수 있다. 일례로 제1 패드(P1)은 전원 전압(VDD)을 공급할 수 있으며, 제2 패드(P2)는 복수의 테스트 트랜지스터들(TT1-TTn)의 공통 게이트 전극(CG)에 연결될 수 있다. 한편, 제3 패드(P3)는 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있으며, 제4 패드(P4)는 출력 전류(IOUT)를 검출할 수 있도록 제2 트랜지스터(T2)의 소스 영역에 연결될 수 있다.
테스트 공정이 진행되는 동안, 테스트 장치는 제1 패드(P1)에 전원 전압(VDD)을 입력하고, 복수의 테스트 트랜지스터들(TT1-TTn)을 턴-온시킬 수 있는 하이 로직 값에 해당하는 전압을 제2 패드(P2)에 입력할 수 있다. 테스트 장치는 복수의 테스트 트랜지스터들(TT1-TTn)이 턴-온된 동안, 제3 패드(P3)를 통해 제어 신호(CNT)를 입력하여 제1 트랜지스터(T1)를 순차적으로 턴-온 및 턴-오프시키면서 제4 패드(P4)를 통해 출력 전류(IOUT)를 검출할 수 있다. 테스트 장치는 출력 전류(IOUT)에 기초하여, 복수의 테스트 트랜지스터들(TT1-TTn) 중 적어도 하나에서 드레인 영역 및/또는 소스 영역이 컨택과 분리되는 오픈 불량이 존재하는지 여부를 판단할 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 테스트 소자 그룹의 동작을 설명하기 위해 제공되는 도면이다.
먼저 도 6(a)를 참조하면, 테스트 동작을 진행하기 위해 복수의 테스트 트랜지스터들(TT1-TTn)의 게이트 전극들에 공통으로 하이 로직 값(H)이 입력되어 복수의 테스트 트랜지스터들(TT1-TTn)이 턴-온될 수 있다. 한편, 테스트 장치는 제1 트랜지스터(T1)의 게이트 전극에 로우 로직 값(L)을 입력하여 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 제1 트랜지스터(T1)가 턴-온됨에 따라, 전원 전압(VDD)이 제1 노드(N1)로 입력되며, 제1 노드(N1)의 전압이 상승할 수 있다.
복수의 테스트 트랜지스터들(TT1-TTn)이 턴-온 저항이 제1 트랜지스터(T1)의 턴-온 저항보다 매우 크기 때문에, 복수의 테스트 트랜지스터들(TT1-TTn)이 턴-온되어 있음에도 불구하고 제1 노드(N1)의 전압이 전원 전압(VDD)에 의해 상승할 수 있다. 제1 노드(N1)의 전압이 증가함에 따라, 소스-팔로워 증폭기로 동작하는 제2 트랜지스터(T2)가 생성하는 출력 전류(IOUT)가 증가할 수 있다.
다음으로 도 6(b) 및 도 6(c)를 참조하면, 테스트 장치는 제1 트랜지스터(T1)의 게이트 전극에 하이 로직 값(H)을 입력하여 제1 트랜지스터(T1)를 턴-오프시킬 수 있다. 제1 트랜지스터(T1)가 턴-오프됨에 따라 제1 노드(N1)의 전압은 복수의 테스트 트랜지스터들(TT1-TTn)을 통해 방전될 수 있다. 즉, 복수의 테스트 트랜지스터들(TT1-TTn)이 패스 게이트로 동작할 수 있다.
이때, 복수의 테스트 트랜지스터들(TT1-TTn)에 오픈 불량이 존재하는지 여부에 따라, 제1 노드(N1)의 전압이 방전되는 속도가 달라질 수 있으며, 테스트 장치는 출력 전류(IOUT)의 감소 특성을 검출하여 제1 노드(N1)의 전압의 방전 속도를 추정할 수 있다. 따라서, 테스트 장치는 출력 전류(IOUT)의 감소 특성에 기초하여 복수의 테스트 트랜지스터들(TT1-TTn)에 오픈 불량이 존재하는지를 판단할 수 있다.
복수의 테스트 트랜지스터들(TT1-TTn)에 오픈 불량이 존재하지 않으면, 제1 노드(N1)의 전압은 제1 트랜지스터(T1)가 턴-오프된 이후 빠르게 감소할 수 있다. 반면, 복수의 테스트 트랜지스터들(TT1-TTn)에 오픈 불량이 존재하면, 제1 트랜지스터(T1)가 턴-오프된 이후 제1 노드(N1)의 전압이 방전되는 데에 상대적으로 긴 시간이 걸릴 수 있다. 일 실시예로 테스트 장치는, 제1 트랜지스터(T1)가 턴-오프되고 소정의 시간이 경과한 후, 출력 전류(IOUT)의 크기를 기준 크기와 비교하여 복수의 테스트 트랜지스터들(TT1-TTn)에 오픈 불량이 존재하는지를 판단할 수 있다.
다음으로 도 7을 참조하면, 본 발명의 일 실시예에 따른 테스트 소자 그룹(400)은 복수의 단위 테스트 소자 그룹들(401-499)을 포함할 수 있다. 도 7에 도시한 일 실시예에서는 테스트 소자 그룹(400) 내에 99개의 단위 테스트 소자 그룹들(401-499)이 포함되는 것을 가정하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니며, 단위 테스트 소자 그룹들(401-499)의 개수는 다양하게 변형될 수 있다.
단위 테스트 소자 그룹들(401-499)은 서로 병렬로 연결될 수 있으며, 서로 패드들을 공유할 수 있다. 일례로, 단위 테스트 소자 그룹들(401-499)에 전원 전압(VDD)을 공급하기 위한 전원 노드는 하나의 제1 패드에 연결될 수 있으며, 복수의 테스트 트랜지스터들(TT1-TTn)의 게이트 전극들은 하나의 제2 패드에 연결될 수 있다. 마찬가지로, 제1 트랜지스터(T1)의 게이트 전극은 하나의 제3 패드에 연결되며, 출력 전류(IOUT)를 내보내는 제2 트랜지스터(T2)의 소스 영역은 하나의 제4 패드에 연결될 수 있다. 따라서, 4개의 패드들을 이용하여 더 많은 개수의 테스트 소자들(TE1-TE99)에 존재하는 오픈 불량을 검출할 수 있다. 결과적으로, 반도체 웨이퍼의 분리 영역에 형성되는 테스트 소자 그룹의 집적도를 높일 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 테스트 소자 그룹의 동작을 설명하기 위해 제공되는 그래프들이다. 일례로 도 8 및 도 9는 도 7에 도시한 일 실시예에 따른 테스트 소자 그룹(400)을 대상으로 테스트 공정을 진행한 결과 그래프일 수 있다.
먼저 도 8은 복수의 테스트 트랜지스터들(TT1-TTn)에 오픈 불량이 존재하지 않는 경우에 출력 전류(IOUT)의 감소 특성을 나타낸 그래프일 수 있다. 오픈 불량이 존재하지 않으면, 제1 트랜지스터(T1)가 턴-오프된 이후 출력 전류(IOUT)가 빠르게 감소할 수 있다. 일례로 도 8에 도시한 바와 같이, 제1 시점(t1)에 출력 전류(IOUT)는 복수의 테스트 트랜지스터들(TT1-TTn)의 오프 전류에 가깝게 감소할 수 있다. 다만, 복수의 테스트 트랜지스터들(TT1-TTn)의 오프 전류로 인해, 시간이 충분히 경과한 뒤에도 출력 전류(IOUT)가 0으로 감소하지는 않을 수도 있다.
다음으로 도 9는 복수의 테스트 트랜지스터들(TT1-TTn) 중 적어도 하나에 오픈 불량이 존재하는 경우에 출력 전류(IOUT)의 감소 특성을 나타낸 그래프일 수 있다. 복수의 테스트 트랜지스터들(TT1-TTn) 중 적어도 하나에 오픈 불량이 존재하면, 제1 노드(N1)의 전압이 빠르게 방전되지 못 하며, 따라서 출력 전류(IOUT) 역시 느리게 감소할 수 있다. 도 9를 참조하면, 제1 시점(t1)에 출력 전류(IOUT)는 포화 전류(Idsat)까지 감소하며, 이후 천천히 감소하여 제2 시점(t2)에 복수의 테스트 트랜지스터들(TT1-TTn)의 오프 전류와 같아질 수 있다.
따라서, 본 발명의 일 실시예에서는, 테스트 장치가 제1 시점(t1)과 제2 시점(t2) 사이의 제3 시점(t3)에서, 소정의 기준 크기(Iref)와 출력 전류(IOUT)의 크기를 비교함으로써 복수의 테스트 트랜지스터들(TT1-TTn) 중 적어도 하나에 오픈 불량이 존재하는지를 판단할 수 있다. 도 8 및 도 9에 도시한 바와 같이, 제3 시점(t3)에 출력 전류(IOUT)의 크기가 기준 크기(Iref)보다 크면, 복수의 테스트 트랜지스터들(TT1-TTn) 중 적어도 하나에 오픈 불량이 존재하는 것으로 판단할 수 있다. 반대로, 제3 시점(t3)에 출력 전류(IOUT)의 크기가 기준 크기(Iref)보다 작으면, 복수의 테스트 트랜지스터들(TT1-TTn)에 오픈 불량이 존재하지 않는 것으로 판단할 수 있다.
도 10 및 도 11은 본 발명의 실시예들에 따른 테스트 소자 그룹의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 10을 참조하면, 테스트 소자 그룹(500)은 복수의 테스트 트랜지스터들(TT1-TTn)을 갖는 테스트 소자(TE), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 도 10에 도시한 일 실시예에서는, 제1 트랜지스터(T1)의 게이트 전극이 복수의 테스트 트랜지스터들(TT1-TTn)의 게이트 전극들 및 제2 트랜지스터(T2)의 드레인 영역과 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극이 복수의 테스트 트랜지스터들(TT1-TTn)의 게이트 전극들과 연결되므로, 테스트 소자 그룹(500)을 이용한 테스트 동작에 필요한 패드들의 개수를 줄일 수 있다.
도 10(a)를 참조하면, 제1 트랜지스터(T1)와 복수의 테스트 트랜지스터들(TT1-TTn)의 게이트 전극들에 로우 논리 값(L)에 대응하는 전압이 입력되어 제1 트랜지스터(T1)가 턴-온되고 복수의 테스트 트랜지스터들(TT1-TTn)은 턴-오프될 수 있다. 제1 트랜지스터(T1)가 턴-온되어 제1 노드(N1)의 전압이 전원 전압(VDD)에 의해 충전될 수 있다. 제1 노드(N1)의 전압이 증가함에 따라 제2 트랜지스터(T2)가 소스-팔로워 증폭기로 동작하여 출력 전류(IOUT)를 생성할 수 있다.
다음으로 도 10(b)를 참조하면, 제1 트랜지스터(T1)와 복수의 테스트 트랜지스터들(TT1-TTn)의 게이트 전극들에 하이 논리 값(H)에 대응하는 전압이 입력되어 제1 트랜지스터(T1)가 턴-오프되고 복수의 테스트 트랜지스터들(TT1-TTn)은 턴-온될 수 있다. 따라서, 도 10(c)에 도시한 바와 같이, 제1 노드(N1)의 전압이 복수의 테스트 트랜지스터들(TT1-TTn)을 통해 방전될 수 있다.
제2 트랜지스터(T2)가 생성하는 출력 전류(IOUT)의 크기는 제1 노드(N1)의 전압에 의해 결정될 수 있다. 도 10(b)에 도시한 단계에서 제1 트랜지스터(T1)가 턴-오프되고 제1 노드(N1)의 전압이 감소함에 따라, 출력 전류(IOUT) 역시 감소할 수 있다. 출력 전류(IOUT)의 감소 특성은 복수의 테스트 트랜지스터들(TT1-TTn)을 통해 제1 노드(N1)의 전압이 방전되는 추세에 따라 결정될 수 있다. 일례로, 복수의 테스트 트랜지스터들(TT1-TTn)을 통해 제1 노드(N1)의 전압이 빠르게 방전되면 출력 전류(IOUT) 역시 빠르게 감소하며, 반대의 경우 출력 전류(IOUT)는 천천히 감소할 수 있다.
테스트 소자 그룹(500)에 연결된 테스트 장치는 출력 전류(IOUT)의 감소 특성에 기초하여 복수의 테스트 트랜지스터들(TT1-TTn) 중 적어도 하나에 오픈 불량이 존재하는지 판단할 수 있다. 복수의 테스트 트랜지스터들(TT1-TTn) 중 적어도 하나에 오픈 불량이 존재하면, 복수의 테스트 트랜지스터들(TT1-TTn)을 통해 제1 노드(N1)의 전압이 천천히 방전될 수 있다. 따라서 테스트 장치는, 출력 전류(IOUT)가 빠르게 감소하면 복수의 테스트 트랜지스터들(TT1-TTn)에 오픈 불량이 존재하지 않는 것으로 판단하고, 출력 전류(IOUT)가 천천히 감소하면 복수의 테스트 트랜지스터들(TT1-TTn)에 오픈 불량이 존재하는 것으로 판단할 수 있다. 즉, 테스트 장치는 복수의 테스트 트랜지스터들(TT1-TTn)의 턴-온 저항에 기초하여 오픈 불량의 존재 여부를 결정할 수 있다.
다음으로 도 11을 참조하면, 테스트 소자 그룹(600)은 복수의 테스트 트랜지스터들(TT1-TTn)을 갖는 테스트 소자(TE), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 도 11에 도시한 일 실시예에서는, 제1 트랜지스터(T1)가 NMOS 트랜지스터로 구현될 수 있다.
먼저 도 11(a)를 참조하면, 제1 트랜지스터(T1)의 게이트 전극과 복수의 테스트 트랜지스터들(TT1-TTn)의 게이트 전극들에 하이 논리 값(H)에 대응하는 전압이 입력되어 제1 트랜지스터(T1) 및 복수의 테스트 트랜지스터들(TT1-TTn)이 턴-온될 수 있다. 제1 트랜지스터(T1)가 턴-온되어 제1 노드(N1)의 전압이 전원 전압(VDD)에 의해 충전되며, 복수의 테스트 트랜지스터들(TT1-TTn)의 높은 턴-온 저항에 의해 제1 노드(N1)의 전압이 충전된 상태를 유지할 수 있다. 또한, 제1 노드(N1)의 전압이 증가함에 따라 제2 트랜지스터(T2)가 소스-팔로워 증폭기로 동작하여 출력 전류(IOUT)를 생성할 수 있다.
다음으로 도 11(b)를 참조하면, 제1 트랜지스터(T1)의 게이트 전극에 로우 논리 값(L)에 대응하는 전압이 입력되어 제1 트랜지스터(T1)가 턴-오프될 수 있다. 도 11(c)에 도시한 바와 같이, 제1 노드(N1)의 전압은 패스 게이트로 동작하는 복수의 테스트 트랜지스터들(TT1-TTn)을 통해 방전될 수 있다.
도 10을 참조하여 설명한 바와 유사하게, 제2 트랜지스터(T2)가 생성하는 출력 전류(IOUT)의 크기는 제1 노드(N1)의 전압에 의해 결정될 수 있다. 도 11(b)에 도시한 단계에서 제1 트랜지스터(T1)가 턴-오프되고 제1 노드(N1)의 전압이 감소함에 따라, 출력 전류(IOUT) 역시 감소할 수 있다. 일례로, 복수의 테스트 트랜지스터들(TT1-TTn)을 통해 제1 노드(N1)의 전압이 빠르게 방전되면 출력 전류(IOUT) 역시 빠르게 감소하며, 반대의 경우 출력 전류(IOUT)는 천천히 감소할 수 있다.
결과적으로 테스트 장치는, 출력 전류(IOUT)의 감소 특성에 기초하여, 복수의 테스트 트랜지스터들(TT1-TTn)의 턴-온 저항을 추정할 수 있다. 테스트 장치는 복수의 테스트 트랜지스터들(TT1-TTn)의 턴-온 저항이 큰 것으로 판단되면 복수의 테스트 트랜지스터들(TT1-TTn) 중 적어도 하나에 오픈 불량이 존재하는 것으로 판단할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 반도체 웨이퍼
11: 칩 영역
12: 분리 영역
100A, 100B: 트랜지스터
200, TE: 테스트 소자
300, 400, 500, 600, 700: 테스트 소자 그룹
401-499: 단위 테스트 소자 그룹
TT1-TTn: 테스트 트랜지스터들

Claims (10)

  1. 제1 노드와 제2 노드 사이에서 서로 직렬로 연결되는 복수의 테스트 트랜지스터들을 포함하며, 상기 제2 노드는 접지 노드에 연결되는 테스트 소자;
    상기 제1 노드와 전원 노드 사이에 연결되는 제1 트랜지스터; 및
    상기 제1 노드 및 상기 전원 노드에 연결되며, 상기 제1 노드의 전압에 비례하는 출력 전류를 생성하는 제2 트랜지스터; 를 포함하는 테스트 소자 그룹.
  2. 제1항에 있어서,
    상기 복수의 테스트 트랜지스터들 및 상기 제2 트랜지스터는 NMOS 트랜지스터이며, 상기 제1 트랜지스터는 PMOS 트랜지스터인 테스트 소자 그룹.
  3. 제1항에 있어서,
    상기 복수의 테스트 트랜지스터들은, 상기 테스트 소자에 대한 테스트 동작이 진행되는 동안 턴-온되는 테스트 소자 그룹.
  4. 제1항에 있어서,
    상기 복수의 테스트 트랜지스터들의 게이트 전극들은 서로 연결되는 테스트 소자 그룹.

  5. 제1항에 있어서,
    상기 테스트 소자에 대한 테스트 동작은 상기 출력 전류를 검출하는 테스트 장치에 의해 실행되며,
    상기 테스트 장치는 상기 제1 트랜지스터를 턴-오프한 후 상기 출력 전류의 감소 특성을 검출하여 상기 복수의 테스트 트랜지스터들 중 적어도 하나에서 드레인 영역 및/또는 소스 영역이 컨택과 분리되는 오픈(open) 불량이 존재하는지 여부를 판단하는 테스트 소자 그룹.
  6. 제5항에 있어서,
    상기 제1 트랜지스터가 턴-오프되고 소정의 기준 시간이 경과한 후, 상기 출력 전류의 크기가 기준 크기보다 크면 상기 테스트 소자에 상기 오픈 불량이 존재하는 것으로 판단하는 테스트 소자 그룹.
  7. 제5항에 있어서,
    상기 제1 트랜지스터가 턴-오프되면 상기 복수의 테스트 트랜지스터들은 상기 제1 노드의 전압에 대한 방전 경로를 제공하는 테스트 소자 그룹.
  8. 전원 노드와 제1 노드 사이에 연결되며, 상기 제1 노드의 전압을 제어하는 제1 트랜지스터;
    상기 제1 노드의 전압에 의해 소스-팔로워 증폭기로 동작하며, 상기 제1 노드의 전압에 비례하는 출력 전류를 생성하는 제2 트랜지스터; 및
    상기 제1 노드와 접지 노드 사이에서 직렬로 연결되는 복수의 테스트 트랜지스터들을 포함하며, 상기 복수의 테스트 트랜지스터들은 상기 제1 트랜지스터가 턴-오프되면 상기 제1 노드의 전압에 대한 방전 경로를 제공하는 테스트 소자; 를 포함하는 테스트 소자 그룹.
  9. 복수의 반도체 소자들을 포함하는 복수의 칩 영역들; 및
    상기 복수의 칩 영역들 사이에 정의되며, 복수의 테스트 소자 그룹들을 갖는 분리 영역; 을 포함하고,
    상기 복수의 테스트 소자 그룹들 각각은,
    전원 전압을 입력받는 제1 패드;
    제1 노드와 제2 노드 사이에서 서로 직렬로 연결되는 복수의 테스트 트랜지스터들을 포함하며, 상기 복수의 테스트 트랜지스터들의 게이트 전극들은 상기 제1 패드와 다른 제2 패드에 연결되는 테스트 소자;
    제3 패드와 연결되는 게이트 전극을 가지며, 상기 제1 노드의 전압을 제어하는 제1 트랜지스터; 및
    상기 제1 노드의 전압에 의해 결정되는 출력 전류를 생성하는 제2 트랜지스터; 를 포함하는 반도체 웨이퍼.
  10. 제9항에 있어서,
    상기 제1 내지 제3 패드들 중 적어도 일부는, 둘 이상의 상기 테스트 소자 그룹들에 의해 서로 공유되는 반도체 웨이퍼.
KR1020180036600A 2018-03-29 2018-03-29 테스트 소자 그룹 및 이를 포함하는 반도체 웨이퍼 KR102543184B1 (ko)

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