JP4112300B2 - 電気的検査方法及び半導体表示装置の作製方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型の半導体表示装置の作製過程または完成後において、画素部の電気的検査方法（以下、単に検査方法と呼ぶ）に関する。さらに本発明は、該検査方法を用いた半導体表示装置の作製方法に関する。
【０００２】
【従来の技術】
近年、絶縁表面上に形成された厚さ数〜数百ｎｍ程度の半導体膜を用いて、薄膜トランジスタ（ＴＦＴ）を作製する技術が注目されている。その理由は、ＴＦＴをスイッチング素子として用いるアクティブマトリクス型の半導体表示装置の需要が高まってきたことによる。アクティブマトリクス型の半導体表示装置には、代表的には液晶表示装置、発光装置、ＤＭＤ（Digital Micromirror Device）等が挙げられる。
【０００３】
アクティブマトリクス型の半導体表示装置は、マトリクス状に区切られた数十〜数百万個の領域に相当する画素に、それぞれスイッチング素子が配置されている。該スイッチング素子により、各画素に配置された半導体素子への電圧または電流の入力が制御される。なお、以下電圧とは、特に記載のない限り特定の固定電位との電位差を意味するものとする。
【０００４】
そして、画素を選択するための走査線駆動回路や、選択された画素にビデオ信号を入力するための信号線駆動回路等の駆動回路を、画素が配置された画素部と同一の基板へ一体形成する技術、所謂システムオンパネル化が実現されつつある。システムオンパネル化により接続端子の数を激減させることができるので、接続端子を配置するスペースを削減でき、接続不良の発生確率を抑えて歩留りを向上させることができる。
【０００５】
【発明が解決しようとする課題】
ところでアクティブマトリクス型の半導体表示装置（以下、単に半導体表示装置と呼ぶ）は、様々な作製工程を経て完成する。例えば液晶表示装置の場合、半導体膜の成膜とパターン形成を行なうパターン形成工程と、カラー化を実現するためのカラーフィルタ形成工程と、半導体を含む素子を有する素子基板と、対向電極を有する対向基板との間に液晶を封入して液晶パネルを形成するセル組立工程と、セル組立工程において組み立てられた液晶パネルに、該液晶パネルを動作させるための駆動部品やバックライトを取り付け、液晶表示装置として完成させるモジュール組み立て工程とを主に有している。
【０００６】
なお素子基板とは、半導体表示装置を作製する過程において表示素子が完成する前の一形態に相当する。
【０００７】
そして半導体表示装置の種類や仕様によって多少の違いはあるが、上記各工程の最後に検査工程が設けられていることがある。製品として完成する前に、工程の早い段階で不良品を見分けることができたら、そのパネルに関しては後の工程を省略することが可能である。よって検査工程はコスト削減という観点から見て、非常に有効な手段である。
【０００８】
半導体表示装置が有する画素部の動作を確認するための、検査方法の原理について説明する。検査は画素が有する保持容量への電荷の蓄積と、該電荷の保持と、該電荷の読み出しの３つの段階を有する。
【０００９】
まず図１２（Ａ）に示すように、画素が有するスイッチング素子１２０１がオンのときに、信号線に１２０２に検査用の信号（以下、検査信号と呼ぶ）を入力する。すると、該検査信号の電流または電圧によって、各画素に設けられた保持容量１２０３に電荷が蓄積される。
【００１０】
次に図１２（Ｂ）に示すように、スイッチング素子１２０１をオフにすると、保持容量１２０３に蓄積された電荷が保持される。
【００１１】
そして図１２（Ｃ）に示すように再びスイッチング素子１２０１をオンにし、保持容量１２０３に保持されている電荷を信号線１２０２を介して読み出す。読み出された電荷量によって、該画素への信号の入力及び保持容量における電荷の保持が正常に行なわれるかどうかを検査することができる。
【００１２】
なお実際のパネルでは、信号線は直接接続端子に接続されていないので、信号線から接続端子まで電荷を読み出すための経路が必要である。この電荷を読み出すための経路として、従来ではビデオ信号線が一般的に用いられてきた。
【００１３】
図１３（Ａ）に、一般的な半導体表示装置の素子基板の構成を示す。なお素子基板は、保持容量と、該保持容量における電荷の蓄積を制御するＴＦＴ等の半導体素子とが完成した状態であれば良く、なおかつ表示素子が完成する前の状態である。
【００１４】
図１３（Ａ）では、信号線駆動回路１２１０において入力されたクロック信号（ＣＫ）とスタートパルス信号（ＳＰ）に同期して、シフトレジスタ１２１１がタイミング信号を生成し、サンプリング回路１２１２に入力する。サンプリング回路１２１２では、入力されたタイミング信号に同期してビデオ信号線と信号線（Ｓ１〜Ｓ４）とを電気的に接続することができる。なお、以下接続とは、特に記載のない限り電気的な接続を意味するものとする。
【００１５】
上述した図１３（Ａ）に示す素子基板の場合、電荷の読み出しは該信号線からビデオ信号線（Video signal line）を介して行なうことができる。よって検査のために素子基板の構成を変更する必要はなく、比較的容易に検査を行なうことが可能である。
【００１６】
しかし近年、ビデオ信号のデジタル化、画素数の増加、画素内における半導体素子の接続構成の複雑化等によって、信号線駆動回路の構成が複雑化し、単純に信号線とビデオ信号線とを接続できなくなっている。
【００１７】
図１３（Ｂ）にデジタルのビデオ信号（デジタルビデオ信号）を用いる半導体表示装置の素子基板の構成を示す。図１３（Ｂ）では、信号線駆動回路１２２０において入力されたクロック信号（ＣＫ）とスタートパルス信号（ＳＰ）に同期して、シフトレジスタ１２２１がタイミング信号を生成し、ラッチ（Latch）１２２２に入力する。ラッチ１２２２では、入力されたタイミング信号に同期してビデオ信号線に入力されたデジタルビデオ信号をラッチする。そしてラッチされたデジタルビデオ信号に従って、バッファとして機能するインバータ１２２３のスイッチングが制御され、電源電圧ＶＤＤまたはＶＳＳ（ＶＤＤ＞ＶＳＳ）が信号線Ｓ１〜Ｓ４に与えられる。
【００１８】
上記構成の素子基板では、インバータ１２２３が有する２つのＴＦＴのゲートにデジタルビデオ信号が入力されており、また信号線が該２つのＴＦＴのドレインに接続されている。さらにビデオ信号線はラッチ１２２２の入力側に接続されているが、ラッチ１２２２の入力側と出力側が必ずしも接続可能であるとは限らない。したがって、図１３（Ｂ）に示した信号線駆動回路を用いている場合、ビデオ信号線と信号線を電気的に接続するのが難しく、電荷を読み出す経路としてビデオ信号線を用いることはできない。
【００１９】
そこで上記構成を有する素子基板の検査には、電荷を読み出すための専用回路（検査専用回路）が用いられる。図１３に示した素子基板に検査専用回路を接続した様子を、図１４に示す。
【００２０】
図１４に示す検査専用回路１２２５は、電荷を読み出す経路として用いる検査専用の配線１２２８と各信号線Ｓ１〜Ｓ４の接続を制御する検査用のサンプリング回路１２２７と、該検査用のサンプリング回路１２２７の動作を制御する検査用のシフトレジスタ１２２６が設けられている。
【００２１】
上記構成によりビデオ信号線を電荷の読み出しの経路として用いる必要がないので、ビデオ信号線と信号線とが接続不可能であっても、電荷の読み出しを行なうことができる。
【００２２】
しかし図１４に示したように検査専用回路を用いる場合も、幾つかの問題点がある。
【００２３】
まず検査専用回路を素子基板の外部に設けた場合、接続端子を介して信号線と検査専用回路とを接続する必要が生じる。そのため、素子基板側に検査専用回路用の接続端子を設けなくてはならず、該接続端子用のスペースが検査終了後に無駄になる。また接続端子の配置場所を確保するためだけに基板の面積を拡大することは、半導体表示装置の小型化を妨げる要因ともなり望ましくない。
【００２４】
また、検査専用回路を画素部と同一基板上に作り込む場合、検査専用回路は製品として出荷する際には不要であるので半導体表示装置の小型化を妨げる要因となる。そして検査終了後に基板の切断によって検査専用回路を切り離すとしても、マザーガラスとなる大型基板１枚から作製される素子基板の枚数が、検査専用回路の占めるスペースによって少なくなってしまう。
【００２５】
上述した問題に鑑み本発明では、ビデオ信号線を電荷の読み出しの経路として用いず、なおかつ検査専用回路を別途設ずに、画素への信号の入力及び保持容量における電荷の保持が正常に行なわれるかどうかを検査することができる、半導体表示装置の電気的検査方法の提供を課題とする。
【００２６】
【課題を解決するための手段】
本発明者は、信号線とビデオ信号線が接続されない場合、ビデオ信号に従って電源電圧の信号線への供給を制御する回路または回路素子が信号線駆動回路に設けられていることに注目し、電源電圧の供給経路である電源線を、電荷の読み出しの経路として用いることを考えた。本発明は、信号線と接続することが可能な２つの電源線を、一方を各画素の保持容量への検査信号の入力の経路として、他方を各画素の保持容量からの電荷の読み出しの経路として用いることを特徴とする。
【００２７】
図１を用いて、本発明の検査方法の概念について説明する。図１において破線１００で囲んだ領域が画素に相当し、該画素は入力された信号により蓄積された電荷を保持する保持容量１０１と、該保持容量１０１への信号の入力を制御するスイッチング素子１０２とを有している。１０３はビデオ信号に従って信号線Ｓｉ（ｉ＝１〜ｘ）と電源線１０４ａ、１０４ｂとの接続を制御する手段に相当し、ここでは接続制御回路と呼ぶ。接続制御回路１０３は信号線と電源線との接続を制御する手段であれば良く、例えばインバータ、クロックドインバータ、アナログスイッチ等が含まれる。
【００２８】
電源線１０４ｂには電源電圧ＶＳＳが供給されている。
【００２９】
電源線のいずれか１つ（ここでは例えば電源線１０４ａ）は、接続端子１０５を介して、素子基板の外部に設けられた測定手段１０６と接続されている。測定手段１０６は、接続端子１０５への電源電圧ＶＤＤの供給を制御する手段と、電荷量を測定する測定点Ａへの電源電圧ＶＤＤの供給を制御する手段と、測定点Ａと接続端子との接続を制御する手段とを有する。なおこれら３つの手段のうち複数の手段を１つの手段で賄うようにしても良い。
【００３０】
具体的に図１では、接続端子１０５への電源電圧ＶＤＤの供給は第１のスイッチＳＷ１で制御されており、測定点Ａと接続端子との接続は第２のスイッチＳＷ２で制御されている。そして、ＳＷ１及びＳＷ２により測定点Ａへの電源電圧ＶＤＤの供給が制御される。つまり、第１のスイッチＳＷ１は電源線１０４ａと電源電圧ＶＤＤを供給する電源（図示せず）との接続を制御している。
【００３１】
次に、検査時における素子基板と測定手段の動作について説明する。検査方法は、画素が有する保持容量への電荷の蓄積と、該電荷の保持と、測定点における電圧のプリチャージと、該電荷の読み出しの４つの段階に分けて説明することができる。
【００３２】
まず第１の段階として、検査用のダミーのビデオ信号により接続制御回路１０３を制御し、信号線Ｓｉと電源線１０４ｂとを接続することで、信号線Ｓｉに検査信号に相当する電源電圧ＶＳＳを供給する。さらにスイッチング素子１０２をオンすることで、電源電圧ＶＳＳにより保持容量１０１に電荷が蓄積される。
【００３３】
次に第２の段階として、スイッチング素子１０２をオフにし、保持容量１０１に電荷が保持される状態にする。
【００３４】
次に第３の段階として、ＳＷ１をオン、ＳＷ２をオンにし、また検査用のダミーのビデオ信号により接続制御回路１０３を制御し、信号線Ｓｉと電源線１０４ａとを接続する。上記構成により、測定点Ａから信号線Ｓｉまでの経路に電源電圧ＶＤＤが供給されることで、測定点がプリチャージされた状態になる。
【００３５】
次に第４の段階として、ＳＷ１をオフ、ＳＷ２をオンにし、測定点Ａをフローティングの状態にする。そして、スイッチング素子１０２をオンにして測定点Ａの電圧もしくは電流、またはそれらの波形を測定することで、各画素の保持容量に蓄積されている電荷を読み出すことができ、画素への信号の入力及び保持容量における電荷の保持が正常に行なわれるかどうかを確認することができる。
【００３６】
図１の場合、検査信号の電圧をＶＳＳとし、読み出し直前における測定点Ａの電圧をＶＤＤとしていることから、画素への信号の入力及び保持容量における電荷の保持が正常に行なわれている場合、電荷の読み出しにより測定点Ａの電圧もしくは電流、またはそれらの波形は、読み出された電荷の分だけ変動する。
【００３７】
また、第２の段階の動作と第３の段階の動作とを同時に行なうことで、検査の迅速化を図ることができる。
【００３８】
上記構成によって、ビデオ信号線を電荷の読み出しの経路として用いる必要がないので、信号線駆動回路においてビデオ信号線と信号線とが接続不可能であっても電荷の読み出しを行なうことができる。また検査専用回路を設ける必要がないので半導体表示装置の小型化を妨げるのを防ぐことができ、大型基板１枚から作製される素子基板の枚数が検査専用回路の占めるスペースによって少なくなってしまうのを防ぐことができる。また素子基板の構成自体を変更することなく、容易に検査を行うことができる。
【００３９】
なお本発明の検査方法は、デジタルビデオ信号を用いて表示を行う発光装置の素子基板に限らず、アナログビデオ信号を用いて表示を行う発光装置の素子基板にも用いることが可能である。
【００４０】
また、表示素子を形成した後、または半導体表示装置が完成した後に本発明の検査方法を用いることも可能である。
【００４１】
【発明の実施の形態】
（実施の形態１）
本実施の形態では、本発明の検査方法について詳細に説明する。
【００４２】
図２（Ａ）に、検査を行う素子基板と、測定手段の構成を示す。素子基板には画素部２０１と、信号線駆動回路２０２と、走査線駆動回路２０３とが設けられている。画素部２０１には信号線Ｓ１〜Ｓ４と、走査線Ｇ１〜Ｇ３が設けられている。なお画素部に設けられる配線は上記信号線と走査線とに限定されず、それ以外の配線が設けられていてもよく、また信号線と走査線の数はこれに限定されない。
【００４３】
信号線と走査線とを１つずつ含む領域が画素２０４に相当し、画素部２０１には複数の画素２０４が設けられている。各画素にはスイッチング素子が設けられており、図２（Ａ）ではスイッチング素子としてＴＦＴ２０５を用いている。さらに各画素には保持容量２０６が設けられている。
【００４４】
信号線駆動回路２０２はシフトレジスタ２０７と、ラッチ２０８と、インバータ２０９とを有している。インバータ２０９は接続制御回路に相当し、ラッチ２０８から入力されるビデオ信号によって電源線２１０ａ、２１０ｂと信号線Ｓ１〜Ｓ４との接続を制御することができる。
【００４５】
インバータ２０９はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを１つずつ有する。そして、該２つのＴＦＴはゲートが互いに接続されており、ｐチャネル型ＴＦＴのソースは電源線２１０ａに、ｎチャネル型ＴＦＴのソースが電源線２１０ｂに接続されている。さらに該２つのＴＦＴはドレインが互いに接続されている。
【００４６】
また電源線２１０ａは測定手段２１１と接続されており、電源線２１０ｂは電源電圧ＶＳＳが供給されている。
【００４７】
測定手段２１１は、接続端子への電源電圧ＶＤＤの供給を制御する第１のスイッチＳＷ１と、電荷量を測定する測定点Ａと接続端子との接続を制御する第２のスイッチＳＷ２とを有しており、ＳＷ１及びＳＷ２により測定点Ａへの電源電圧ＶＤＤの供給が制御される。
【００４８】
次に、検査時における素子基板と測定手段の動作について説明する。上述したように本発明の検査方法は、画素が有する保持容量への電荷の蓄積と、該電荷の保持と、測定点における電圧のプリチャージと、該電荷の読み出しの４つの段階に分けて説明することができる。
【００４９】
第１の段階において、走査線Ｇ１〜Ｇ３に入力される信号と、インバータ２０９が有する２つのＴＦＴのゲート（図２（Ａ）においてノードＮ１〜Ｎ４として示す）に入力される信号の、タイミングチャートを図３に示す。また図５（Ａ）に、第１の段階における測定手段２１１と、インバータ２０９と、画素２０４が有するＴＦＴ２０５及び保持容量２０６の動作を簡略的に示す。なお図５においてＳｉはＳ１〜Ｓ４のいずれか１つを意味し、ＧｊはＧ１〜Ｇ３のいずれか１つを意味する。
【００５０】
第１の段階では、検査用のダミーのビデオ信号により接続制御回路に相当するインバータ２０９を制御し、信号線Ｓ１〜Ｓ４と電源線２１０ｂとを接続することで、信号線Ｓ１〜Ｓ４に検査信号に相当する電源電圧ＶＳＳを供給する。そして、走査線駆動回路２０３により走査線Ｇ１〜Ｇ３を順にまたは同時に選択することによって、各画素のスイッチング素子２０５をオンにし、保持容量２０６に電源電圧ＶＳＳに相当する電荷を蓄積する。なお図２（Ａ）では走査線Ｇ１〜Ｇ３を順に選択している。
【００５１】
次に第２の段階の動作が開始される。第２の段階では、全画素のＴＦＴ２０５をオフにし、保持容量２０６に電荷が保持される状態にする。
【００５２】
次に第３の段階の動作が開始される。第３の段階では、ＳＷ１をオン、ＳＷ２をオンにし、また検査用のダミーのビデオ信号によりインバータ２０９を制御し、信号線Ｓ１〜Ｓ４と電源線２０４ａとを接続する。上記構成により、測定点Ａから信号線Ｓ１〜Ｓ４までの経路に電源電圧ＶＤＤが供給されることで、測定点がプリチャージされた状態になる。
【００５３】
なお、第２の段階と第３の段階の動作は互いに並行して行なわれていても良い。図５（Ｂ）に、第２の段階と第３の段階における、測定手段２１１と、インバータ２０９と、画素２０４が有するＴＦＴ２０５及び保持容量２０６の動作を簡略的に示す。
【００５４】
次に第４の段階の動作が開始される。第４の段階において、走査線Ｇ１〜Ｇ３に入力される信号と、ノードＮ１〜Ｎ４に入力される信号の、タイミングチャートを図４に示す。また図５（Ｃ）に、第４の段階における測定手段２１１と、インバータ２０９と、画素２０４が有するＴＦＴ２０５及び保持容量２０６の動作を簡略的に示す。
【００５５】
次に第４の段階では、ＳＷ１をオフ、ＳＷ２をオンにする。そして検査用のダミーのビデオ信号によりインバータ２０９を制御し、各信号線Ｓ１〜Ｓ４を順に電源線２１０ａに接続する。そして、信号線の１つが電源線２１０ａに接続されている各期間において、走査線駆動回路２０３により走査線Ｇ１〜Ｇ３を順に選択することによって、各行の画素のＴＦＴ２０５をオンする。そして測定点Ａの電圧もしくは電流、またはそれらの波形を測定することで、電源線２１０ｂに接続されている一の信号線を介して、該一の信号線にＴＦＴ２０５が接続されている画素の保持容量２０６から、順に電荷を読み出すことができる。読み出された電荷量から画素への信号の入力及び保持容量における電荷の保持が正常に行なわれるかどうかを確認することができる。
【００５６】
図２（Ａ）に示すように、センスアンプ２３０を用いて測定点Ａの電流の変動を測定しても良い。ただしセンスアンプに供給する固定電圧は、プリチャージの電源電圧と同じにする。
【００５７】
（実施の形態２）
本実施の形態では、図２（Ａ）に示した素子基板の電源線２１０ｂを電荷の読み出しの経路として用いる例について説明する。
【００５８】
図６に、検査を行う素子基板と、測定手段の構成を示す。なお素子基板は図２（Ａ）に示したものと同じ構成を有しており、既に示したものは同じ符号を付している。
【００５９】
図６において測定手段２１１は、接続端子への電源電圧ＶＳＳの供給を制御する第１のスイッチＳＷ１と、電荷量を測定する測定点Ａと接続端子との接続を制御する第２のスイッチＳＷ２とを有しており、ＳＷ１及びＳＷ２により測定点Ａへの電源電圧ＶＳＳの供給が制御される。
【００６０】
検査時における測定手段の各スイッチの動作は、実施の形態１の場合と同じである。また検査方法は実施の形態１の場合と同様に、画素が有する保持容量への電荷の蓄積と、該電荷の保持と、測定点における電圧のプリチャージと、該電荷の読み出しの４つの段階に分けて説明することができる。ただし、各段階において信号線Ｓ１〜Ｓ４と電源線２１０ａ、２１０ｂとの接続の仕方が異なる。
【００６１】
実施の形態１では、第１の段階において信号線Ｓ１〜Ｓ４が電源線２１０ｂに接続され、検査信号として電源電圧ＶＳＳが印加される。しかし本実施の形態では第１の段階において信号線Ｓ１〜Ｓ４を電源線２１０ａに接続し、検査信号として電源電圧ＶＤＤを印加する。
【００６２】
また実施の形態１では第３の段階において、信号線Ｓ１〜Ｓ４と電源線２０４ａとを接続し、測定点Ａから信号線Ｓ１〜Ｓ４までの経路に電源電圧ＶＤＤを供給する。しかし本実施の形態では第３の段階において、信号線Ｓ１〜Ｓ４と電源線２０４ｂとを接続し、測定点Ａから信号線Ｓ１〜Ｓ４までの経路に電源電圧ＶＳＳを供給する。
【００６３】
また実施の形態１では第４の段階において、各信号線Ｓ１〜Ｓ４を順に電源線２１０ａに接続する。しかし本実施の形態では第４の段階において、各信号線Ｓ１〜Ｓ４を順に電源線２１０ｂに接続する。
【００６４】
（実施の形態３）
本実施の形態では、検査時における画素の構成と、検査終了後の表示素子が完成した状態における画素の構成について説明する。
【００６５】
図７（Ａ）に検査時における画素の一例を示す。図７（Ａ）に示す画素は、図２（Ａ）と、図６に示した素子基板の画素の構成と同じである。３０１はスイッチング素子として機能するＴＦＴであり、図２（Ａ）と、図６に示した素子基板ではｎチャネル型ＴＦＴを用いているが、ｐチャネル型ＴＦＴであっても良い。
【００６６】
また３０２は保持容量である。ＴＦＴ３０１のゲートは走査線Ｇｊ（ｊ＝１〜ｙ）に接続されている。ＴＦＴ３０１のソースとドレインは、一方は信号線Ｓｉ（ｉ＝１〜ｘ）に接続されており、もう一方は保持容量３０２の一方の電極に接続されている。そして保持容量３０２のもう一方の電極には電源の電圧が印加される。
【００６７】
図７（Ａ）に示した画素の検査終了後、表示素子の１つである液晶セルを形成した場合の画素の一例を、図７（Ｂ）に示す。図７（Ｂ）において３０３は液晶セルを意味しており、液晶セル３０３は画素電極と、対向電極と、該２つの電極間に挟まれた液晶を含む層（液晶層）とを有している。液晶セル３０３の画素電極は、ＴＦＴ３０１のソースとドレインのうち、信号線Ｓｉに接続されている方とは異なる一方に接続されている。また液晶セル３０３の対向電極は、電源の電圧が印加される保持容量３０２の一方の電極と接続されている。
【００６８】
ＴＦＴ３０１がオフしている際に、液晶セル３０３の画素電極と対向電極の間に印加される電圧は、保持容量３０２によって保持される。
【００６９】
次に、図７（Ｃ）に検査時における画素の、別の一例を示す。３１１はスイッチング素子として機能するＴＦＴであり、その極性は限定されない。また３１２は保持容量であり、ＴＦＴ３１３は後に形成される表示素子に供給する電流を制御するための素子である。
【００７０】
ＴＦＴ３１１のゲートは走査線Ｇｊ（ｊ＝１〜ｙ）に接続されている。ＴＦＴ３１１のソースとドレインは、一方は信号線Ｓｉ（ｉ＝１〜ｘ）に接続されており、もう一方はＴＦＴ３１３のゲートに接続されている。ＴＦＴ３１３のソースとドレインのいずれか一方は、電流供給線Ｖｉ（ｉ＝１〜ｘ）に接続されている。保持容量３１２の２つの電極は、一方はＴＦＴ３１３のゲートに接続されており、もう一方は電流供給線Ｖｉに接続されている
【００７１】
図７（Ｃ）に示した画素の検査終了後、表示素子の１つである発光素子を形成した場合の画素の一例を、図７（Ｄ）に示す。発光素子は、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる電界発光材料を含む層（以下、電界発光層と記す）と、陽極と、陰極とを有している。電界発光層は陽極と陰極の間に設けられており、単層または複数の層で構成されている。これらの層はそれぞれ有機化合物単独で形成されていても良いし、無機化合物単独で形成されていても良い。また有機化合物と無機化合物が混合されている材料で形成されていても良いし、これらの層どうしが互いに一部混合していても良い。
【００７２】
図７（Ｄ）において３１４は発光素子を意味しており、発光素子３１４の陽極が、ＴＦＴ３１３のソースとドレインのうち、電流供給線Ｖｉに接続されている方とは異なる一方に接続されている。また発光素子３１４の陰極には電源の電圧が印加される。
【００７３】
ＴＦＴ３１１がオフしている際に、ＴＦＴ３１３のゲート電圧が保持容量３１２によって保持される。
【００７４】
なお発光素子３１４の陽極と陰極は逆に接続されていても良い。具体的には、発光素子３１４の陰極が、ＴＦＴ３１３のソースとドレインのうち、電流供給線Ｖｉに接続されている方とは異なる一方に接続され、また発光素子３１４の陽極に電源の電圧が印加されるようにしても良い。
【００７５】
次に、図７（Ｅ）に検査時における画素の、別の一例を示す。３２１はスイッチング素子として機能するＴＦＴであり、その極性は限定されない。３２２は保持容量である。また、ＴＦＴ３２３は後に形成される表示素子に供給する電流を制御するための素子である。ＴＦＴ３２４はＴＦＴ３２３のゲート電圧を制御するための素子である。
【００７６】
ＴＦＴ３２１のゲートは第１の走査線Ｇａｊ（ｊ＝１〜ｙ）に接続されている。ＴＦＴ３２１のソースとドレインは、一方は信号線Ｓｉ（ｉ＝１〜ｘ）に接続されており、もう一方はＴＦＴ３２３のゲートに接続されている。ＴＦＴ３２４のゲートは第２の走査線Ｇｂｊ（ｊ＝１〜ｙ）に接続されている。ＴＦＴ３２４のソースとドレインは、一方は電流供給線Ｖｉ（ｉ＝１〜ｘ）に接続されており、もう一方はＴＦＴ３２３のゲートに接続されている。ＴＦＴ３２３のソースとドレインのいずれか一方は、電流供給線Ｖｉ（ｉ＝１〜ｘ）に接続されている。保持容量３２２の２つの電極は、一方はＴＦＴ３２３のゲートに接続されており、もう一方は電流供給線Ｖｉに接続されている
【００７７】
図７（Ｅ）に示した画素の検査終了後、表示素子の１つである発光素子を形成した場合の画素の一例を、図７（Ｆ）に示す。図７（Ｆ）において３２５は発光素子を意味しており、発光素子３２５の陽極が、ＴＦＴ３２３のソースとドレインのうち、電流供給線Ｖｉに接続されている方とは異なる一方に接続されている。また発光素子３２５の陰極には電源の電圧が印加される。
【００７８】
ＴＦＴ３２１及びＴＦＴ３２４がオフしている際に、ＴＦＴ３２３のゲート電圧が保持容量３２２によって保持される。
【００７９】
なお発光素子３２５の陽極と陰極は逆に接続されていても良い。具体的には、発光素子３２５の陰極が、ＴＦＴ３２３のソースとドレインのうち、電流供給線Ｖｉに接続されている方とは異なる一方に接続され、また発光素子３２５の陽極に電源の電圧が印加されるようにしても良い。
【００８０】
なお本発明の検査方法を用いる画素において、スイッチング素子は図７（Ａ）〜図７（Ｆ）に示した構成に限らず、ＴＦＴやその他の半導体素子を単独または複数組み合わせて、１つのスイッチング素子として用いることができる。
【００８１】
また本発明の検査方法を用いる画素は、上記構成に限定されない。
【００８２】
なお、実施の形態１〜３では素子基板の検査について説明したが、表示素子を形成した後、または半導体表示装置が完成した後に本発明の検査方法を用いることも可能である。
【００８３】
【実施例】
以下、本発明の実施例について説明する。
【００８４】
（実施例１）
本実施例では、本発明の検査方法を行なう際の画素の断面図と、検査終了後において発光素子が完成された画素の断面図について、図７（Ｃ）、図７（Ｄ）に示した画素の構成を例に挙げて説明する。
【００８５】
図８（Ａ）に、検査時における画素の断面図を示す。５０１はスイッチング素子として機能するＴＦＴであり、５０２は後に形成される発光素子に供給する電流を制御するためのＴＦＴであり、５０３は保持容量である。
【００８６】
ＴＦＴ５０１はソース又はドレインとして機能する不純物領域５１０、５１１と、該２つの不純物領域の間に設けられたチャネル形成領域５１２と、ゲート絶縁膜５１３と、ゲートとして機能する電極５１４を有している。電極５１４はゲート絶縁膜５１３を間に挟んでチャネル形成領域５１２と重なっている。
【００８７】
ＴＦＴ５０２はソース又はドレインとして機能する不純物領域５２０、５２１と、該２つの不純物領域の間に設けられたチャネル形成領域５２２と、ゲート絶縁膜５１３と、ゲートとして機能する電極５２４を有している。電極５２４はゲート絶縁膜５１３を間に挟んでチャネル形成領域５２２と重なっている。
【００８８】
保持容量５０３は、一部に不純物領域５３１、５３２が形成された保持容量用の半導体膜５３０が、ゲート絶縁膜５１３を間に挟んで保持容量用の電極５３３と重なり合っている部分に相当する。
【００８９】
そして、ＴＦＴ５０１の不純物領域５１０は信号線として機能する配線５４０に接続されており、不純物領域５１１は配線５４１に接続されている。配線５４１は図８においては図示していないが、ＴＦＴ５０２の電極５２４に直接または電気的に接続されている。
【００９０】
ＴＦＴ５０２の不純物領域５２１は電流供給線として機能する配線５４２に接続されており、該配線５４２は保持容量用の半導体膜５３０が有する不純物領域５３１に接続されている。また図８においては図示していないが、保持容量用の電極５３３は、ＴＦＴ５２４の電極５２４に直接または電気的に接続されている。
【００９１】
不純物領域５２０は配線５４３を介して陽極５４５に接続されている。
【００９２】
上記図８（Ａ）に示した構成を有する素子基板において、画素への信号の入力及び保持容量における電荷の保持が正常に行なわれているかどうかが本発明の検査方法により検査される。なお、本発明の検査方法は、検査信号の入力により保持容量に電荷を蓄積し、該電荷を保持し、読み出すという一連の動作を行なうことができる程度にまで画素が形成されている状態の素子基板であれば、実施可能である。よって図８（Ｂ）に示した発光装置の場合、陽極５４５を形成する前であっても、形成した後であっても行なうことが可能である。さらに、陽極となる導電膜を成膜した後、パターニングして陽極を形成する前の状態であっても検査が可能である。また発光素子を封止した後、半導体表示装置として完成してからでも検査が可能である。
【００９３】
そして検査終了後、図８（Ｂ）に示すように陽極上に電界発光層５４６、陰極５４７を形成することで、発光素子５４８が完成する。実際には陰極５４７が形成された後、発光素子５４８が大気に曝されないように封止する。
【００９４】
（実施例２）
本実施例では、電源線と接続配線との接続について説明する。図９に素子基板の上面図を示す。
【００９５】
図９に示す素子基板は、基板４００１上に、画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とが設けられている。
【００９６】
４００６は接続端子であり、接続端子４００６に入力された各種信号及び電源電圧は、基板４００１上に引き回された引き回し配線４００５を介して画素部４００２、信号線駆動回路４００３または走査線駆動回路４００４に供給されている。
【００９７】
本発明の検査方法において、測定手段から与えられる検査信号としての電源電圧や、プリチャージのための電源電圧、その他検査に際して画素部４００２、信号線駆動回路４００３または走査線駆動回路４００４を動作させるのに必要となる各種信号及び電源電圧は、接続端子４００６を介して素子基板に供給される。また逆に電荷の読み出しも接続端子４００６を介して行なわれる。
【００９８】
（実施例３）
本実施例では、図２（Ａ）とは異なる素子基板の検査方法について説明する。
【００９９】
図１０（Ａ）に、本発明の検査方法を用いることができる素子基板の、信号線駆動回路の構成を示す。本実施例の信号線駆動回路４０１はシフトレジスタ４０２、バッファ４０３、サンプリング回路４０４、電流変換回路４０５を有している。
【０１００】
シフトレジスタ４０２にクロック信号（ＣＫ）とスタートパルス信号（ＳＰ）が入力されると、タイミング信号が生成される。生成されたタイミング信号は、バッファ４０３において増幅または緩衝増幅されて、サンプリング回路４０４に入力される。なお、バッファの代わりにレベルシフタを設けて、タイミング信号を増幅しても良い。また、バッファとレベルシフタを両方設けていても良い。
【０１０１】
サンプリング回路４０４では、ビデオ信号線４３０から入力されたアナログのビデオ信号を、タイミング信号に同期して後段の電流変換回路４０５に入力する。電流変換回路４０５では、入力されたアナログのビデオ信号の電圧に見合った大きさの電流を生成し、対応する各信号線Ｓ１〜Ｓｘに供給する。
【０１０２】
図１０（Ｂ）にサンプリング回路４０４と、電流変換回路４０５が有する電流設定回路Ｃ１〜Ｃｘの具体的な構成を示す。なおサンプリング回路４０４は、端子４１０においてバッファ４０３と接続されている。
【０１０３】
サンプリング回路４０４には、複数のスイッチ４１１が設けられている。そしてサンプリング回路４０４には、ビデオ信号線４３０からアナログのビデオ信号が入力されており、スイッチ４１１はタイミング信号に同期して、該アナログのビデオ信号をサンプリングし、後段の電流設定回路Ｃ１に入力する。なお図１０（Ｂ）では、電流設定回路Ｃ１〜Ｃｘのうち、サンプリング回路４０４が有するスイッチ４１１の１つに接続されている電流設定回路Ｃ１だけを示しているが、各スイッチ４１１の後段に、図１０（Ｂ）に示したような電流設定回路Ｃ１が接続されているものとする。
【０１０４】
サンプリングされたアナログのビデオ信号は、電流設定回路Ｃ１が有する電流出力回路４１２に入力される。電流出力回路４１２は、入力されたビデオ信号の電圧に見合った値の電流を出力する。
【０１０５】
電流出力回路４１２から出力された電流は、同じく電流設定回路Ｃ１が有するリセット回路４１７に入力される。リセット回路４１７は、２つのトランスミッションゲート４１３、４１４と、インバーター４１６と、を有している。
【０１０６】
トランスミッションゲート４１４にはリセット信号（Ｒｅｓ）が入力されており、トランスミッションゲート４１３には、インバーター４１６によって反転されたリセット信号（Ｒｅｓ）が入力されている。そしてトランスミッションゲート４１３とトランスミッションゲート４１４は、反転したリセット信号とリセット信号にそれぞれ同期して動作しており、一方がオンのとき片一方がオフになっている。
【０１０７】
そして、トランスミッションゲート４１３がオンのときに電流は対応する信号線に入力される。逆に、トランスミッションゲート４１４がオンのときに電源４１５の電圧が対応する信号線に与えられる。
【０１０８】
図１１に、検査を行う素子基板と、測定手段の構成を示す。なお図１０において既に示したものは同じ符号を付す。図１１に示す素子基板が有する画素４５１はスイッチング素子として機能する２つのＴＦＴ４５２、４５３と、信号線に供給される電流を電圧に変換し、スイッチング素子がオフになった後に該電圧を電流に変換するＴＦＴ４５４と、ＴＦＴ４５４のドレイン電流の発光素子への供給を制御するＴＦＴ４５５と、保持容量４５６とを有している。
【０１０９】
具体的には、ＴＦＴ４５２とＴＦＴ４５３はゲートが走査線Ｇｊに接続されている。ＴＦＴ４５２のソースとドレインは、一方は信号線Ｓｉに、もう一方はＴＦＴ４５４のドレインに接続されている。ＴＦＴ４５３のソースとドレインは、一方はＴＦＴ４５４のドレインに、もう一方はＴＦＴ４５４のゲートに接続されている。ＴＦＴ４５４のソースは電流供給線Ｖｉに接続されており、ＴＦＴ４５５のソースとドレインのいずれか一方はＴＦＴ４５４のドレインに接続されている。
【０１１０】
また保持容量４５６が有する２つの電極は、一方はＴＦＴ４５４のゲートに、もう一方は電流供給線Ｖｉに接続されている。
【０１１１】
また、トランスミッションゲート４１３、４１４はそれぞれｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを１つずつ有しており、該２つのＴＦＴはソースとドレインが互いに接続されている。そして、トランスミッションゲート４１３が有するｎチャネル型ＴＦＴと、トランスミッションゲート４１４が有するｐチャネル型ＴＦＴはゲートが互いに接続されており、トランスミッションゲート４１３が有するｐチャネル型ＴＦＴと、トランスミッションゲート４１４が有するｎチャネル型ＴＦＴはゲートが互いに接続されている。
【０１１２】
また、トランスミッションゲート４１３、４１４のそれぞれにおいて、ｐチャネル型ＴＦＴのソースとｎチャネル型ＴＦＴのドレインが接続されているノードをＮ１、ｐチャネル型ＴＦＴのドレインとｎチャネル型ＴＦＴのソースが接続されているノードをＮ２とする。このとき、トランスミッションゲート４１３、４１４のノードＮ２は共に信号線Ｓｉに接続されており、トランスミッションゲート４１３のノードＮ１は電流出力回路４１２の出力側に接続されている。またトランスミッションゲート４１４のノードＮ１は、電源線４６０に接続されている。
【０１１３】
電源線４６０は、素子基板に設けられた接続端子を介して測定手段４５０に接続されている。測定手段４５０は、接続端子への電源電圧ＶＤＤの供給を制御する第１のスイッチＳＷ１と、電荷量を測定する測定点Ａと接続端子との接続を制御する第２のスイッチＳＷ２とを有しており、ＳＷ１及びＳＷ２により測定点Ａへの電源電圧ＶＤＤの供給が制御される。
【０１１４】
次に、検査時における素子基板と測定手段の動作について説明する。上述したように本発明の検査方法は、画素が有する保持容量への電荷の蓄積と、該電荷の保持と、測定点における電圧のプリチャージと、該電荷の読み出しの４つの段階に分けて説明することができる。
【０１１５】
まず第１の段階として、リセット信号Ｒｅｓにより接続制御回路として機能するトランスミッションゲート４１３をオフ、トランスミッションゲート４１４をオンにするよう制御する。そして、ＳＷ１をオンにすることで、電源線４６０を介して信号線Ｓｉに検査信号としての電源電圧ＶＤＤを供給する。さらにＴＦＴ４５２、４５３をオンすることで、電源電圧ＶＤＤにより保持容量４５６に電荷が蓄積される。
【０１１６】
次に第２の段階として、ＴＦＴ４５２、４５３をオフにし、保持容量４５６に電荷が保持される状態にする。
【０１１７】
次に第３の段階として、ＳＷ１をオン、ＳＷ２をオンにし、またリセット信号Ｒｅｓによりトランスミッションゲート４１３をオフ、トランスミッションゲート４１４をオンした状態にし、信号線Ｓｉと電源線４６０とを接続する。上記構成により、測定点Ａから信号線Ｓｉまでの経路に電源電圧ＶＤＤが供給されることで、測定点がプリチャージされた状態になる。
【０１１８】
次に第４の段階として、ＳＷ１をオフ、ＳＷ２をオンにする。そして、ＴＦＴ４５２、４５３をオンにして測定点Ａの電圧もしくは電流、またはそれらの波形を測定することで、各画素の保持容量に蓄積されている電荷を読み出すことができ、画素への信号の入力及び保持容量４５６における電荷の保持が正常に行なわれるかどうかを確認することができる。
【０１１９】
図１１の場合、検査信号の電圧をＶＤＤとし、読み出し直前における測定点Ａの電圧もＶＤＤとしている。よって、画素への信号の入力及び保持容量における電荷の保持が正常に行なわれている場合、測定点Ａの電圧もしくは電流、またはそれらの波形は、画素への信号の入力及び保持容量における電荷の保持が正常に行なわれていれば、電荷の読み出し時において変動が生じないか、無視できる程度の変動となるはずである。逆に、電荷の読み出し時において測定点Ａの電圧もしくは電流、またはそれらの波形に、正常と見なされる範囲を逸脱した程度の変動が生じた場合は、画素への信号の入力及び保持容量における電荷の保持が正常に行なわれていないと判断できる。
【０１２０】
また、第２の段階の動作と第３の段階の動作とを同時に行なうことで、検査の迅速化を図ることができる。
【０１２１】
【発明の効果】
本発明は上記構成によって、ビデオ信号線を電荷の読み出しの経路として用いる必要がないので、信号線駆動回路においてビデオ信号線と信号線とが接続不可能であっても電荷の読み出しを行なうことができる。また検査専用回路を設ける必要がないので半導体表示装置の小型化を妨げるのを防ぐことができ、大型基板１枚から作製される素子基板の枚数が検査専用回路の占めるスペースによって少なくなってしまうのを防ぐことができる。また素子基板の構成自体を変更することなく、容易に検査を行うことができる。
【図面の簡単な説明】
【図１】 本発明の検査方法の上位概念を示す図。
【図２】 素子基板と測定手段の接続関係を示す図。
【図３】 検査時におけるタイミングチャート。
【図４】 検査時におけるタイミングチャート。
【図５】 検査時における測定手段と測定手段の接続関係を示す図。
【図６】 素子基板と測定手段の接続関係を示す図。
【図７】 検査時と検査終了後における画素構成を示す図。
【図８】 検査時と検査終了後における画素の断面構造を示す図。
【図９】 検査時における素子基板の上面図。
【図１０】 信号線駆動回路の構成を示す図。
【図１１】 素子基板と測定手段の接続関係を示す図。
【図１２】 検査方法の原理を示す図。
【図１３】 従来の検査方法を説明する図。
【図１４】 従来の検査方法を説明する図。
【符号の説明】
１０１ 保持容量
１０２ スイッチング素子
１０３ 接続制御回路
１０４ａ 電源線
１０４ｂ 電源線
１０５ 接続端子
１０６ 測定手段

Claims (18)

1. 信号線と、前記信号線から供給された電荷を保持するための保持容量が設けられた画素と、前記信号線と接続制御回路を介してそれぞれ電気的に接続された第１の電源線及び第２の電源線とを有する素子基板の電気的検査方法であって、
   前記信号線と電気的に接続された前記第１の電源線から電源電圧を前記信号線に供給することで、前記保持容量に所定の電荷が蓄積し、
   前記信号線と前記第１の電源線との電気的な接続を切り離し、前記信号線と前記第２の電源線とを電気的に接続することで前記蓄積された電荷を、前記信号線及び前記第２の電源線を介して読み出し、
   前記読み出された電荷を用いて前記画素を検査することを特徴とする電気的検査方法。
2. 信号線と、前記信号線から供給された電荷を保持するための保持容量が設けられた画素と、前記信号線と接続制御回路を介してそれぞれ電気的に接続された第１の電源線及び第２の電源線とを有する素子基板の電気的検査方法であって、
   前記信号線と電気的に接続された前記第１の電源線から第１の電源電圧を前記信号線に供給することで、前記保持容量に、所定の電荷が蓄積し、
   前記信号線と前記第１の電源線との電気的な接続を切り離し、前記信号線と前記第２の電源線とを電気的に接続することで、前記蓄積された電荷を、前記信号線及び前記第２の電源線を介して読み出し、前記読み出された電荷を用いて前記画素を検査し、
   前記信号線と前記第２の電源線とを電気的に接続した後、前記蓄積された電荷を読み出す前に、前記信号線及び前記第２の電源線に第２の電源電圧を供給することを特徴とする電気的検査方法。
3. 信号線と、前記信号線から供給された電荷を保持するための保持容量、及び前記信号線と前記保持容量との間に設けられたスイッチング素子が設けられた画素と、前記信号線と接続制御回路を介してそれぞれ電気的に接続された第１の電源線及び第２の電源線とを有する素子基板の電気的検査方法であって、
   第１の電源電圧が供給される前記第１の電源線を前記信号線と電気的に接続し、なおかつ前記スイッチング素子をオンにして前記信号線と前記保持容量とを電気的に接続し、
   前記スイッチング素子をオフにし、
   前記第１の電源線と前記信号線との電気的な接続を切り離し、前記第２の電源線と前記信号線とを電気的に接続し、なおかつ前記第２の電源線に第２の電源電圧を供給した後、前記保持容量と電気的に接続される測定点をフローティングにし、
   前記スイッチング素子をオンにすることで、前記測定点の電圧値又は電流値によって前記保持容量に保持されている電荷を読み出し、
   前記電荷を用いて前記画素の検査をすることを特徴とする電気的検査方法。
4. 請求項２乃至請求項３のいずれか一において、
   前記第１の電源電圧は、前記素子基板に設けられた接続端子を介して前記第１の電源線に供給されていることを特徴とする電気的検査方法。
5. 請求項２乃至請求項４のいずれか一において、
   前記第２の電源電圧は、前記素子基板に設けられた接続端子を介して前記第２の電源線に供給されていることを特徴とする電気的検査方法。
6. 請求項２乃至請求項５のいずれか一において、
   前記第１の電源電圧と前記第２の電源電圧とは互いに高さが異なっていることを特徴とする電気的検査方法。
7. 請求項１乃至請求項６のいずれか一において、
   前記接続制御回路はインバータを有することを特徴とする電気的検査方法。
8. 請求項７において、
   前記第１の電源線と前記信号線との電気的な接続及び前記第２の電源線と前記信号線との電気的な接続は、前記インバータにより制御されていることを特徴とする電気的検査方法。
9. 請求項１乃至請求項８のいずれか一において、
   前記素子基板には、前記保持容量と電気的に接続された発光素子の電極が設けられていることを特徴とする電気的検査方法。
10. 信号線と、前記信号線から供給された電荷を保持するための保持容量が設けられた画素と、前記信号線と接続制御回路を介してそれぞれ電気的に接続された第１の電源線及び第２の電源線とを有する半導体表示装置の作製方法であって、
    前記信号線と電気的に接続された前記第１の電源線から電源電圧を前記信号線に供給することで、前記保持容量に所定の電荷が蓄積し、
    前記信号線と前記第１の電源線との電気的な接続を切り離し、前記信号線と前記第２の電源線とを電気的に接続することで前記蓄積された電荷を、前記信号線及び前記第２の電源線を介して読み出し、前記読み出された電荷を用いて前記画素を検査する工程を含むことを特徴とする半導体表示装置の作製方法。
11. 信号線と、前記信号線から供給された電荷を保持するための保持容量が設けられた画素と、前記信号線と接続制御回路を介してそれぞれ電気的に接続された第１の電源線及び第２の電源線とを有する半導体表示装置の作製方法であって、
    前記信号線と電気的に接続された前記第１の電源線から第１の電源電圧を前記信号線に供給することで、前記保持容量に所定の電荷が蓄積し、
    前記信号線と前記第１の電源線との電気的な接続を切り離し、前記信号線と前記第２の電源線とを電気的に接続することで前記蓄積された電荷を、前記信号線及び前記第２の電源線を介して読み出し、
    前記読み出された電荷を用いて前記画素を検査する工程を含み、
    前記信号線と前記第２の電源線とを電気的に接続した後、前記蓄積された電荷を読み出す前に、前記信号線及び前記第２の電源線に第２の電源電圧を供給することを特徴とする半導体表示装置の作製方法。
12. 信号線と、前記信号線から供給された電荷を保持するための保持容量、及び信号線と前記保持容量との間に設けられたスイッチング素子が設けられた画素と、前記信号線と接続制御回路を介してそれぞれ電気的に接続された第１の電源線及び第２の電源線とを有する半導体表示装置の作製方法であって、
    前記信号線と、第１の電源電圧が供給される前記第１の電源線とを電気的に接続し、なおかつ前記スイッチング素子をオンにして前記信号線と前記保持容量とを電気的に接続し、
    前記スイッチング素子をオフにし、
    前記第１の電源線と前記信号線との電気的な接続を切り離し、前記第２の電源線と前記信号線とを電気的に接続し、なおかつ前記第２の電源線に第２の電源電圧を供給した後、前記保持容量と電気的に接続される測定点をフローティングにし、
    前記スイッチング素子をオンにすることで、前記測定点の電圧値又は電流値によって前記保持容量に保持されている電荷を読み出し、前記電荷を用いて前記画素の検査をする工程を含むことを特徴とする半導体表示装置の作製方法。
13. 請求項１１又は請求項１２において、
    前記第１の電源電圧は、接続端子を介して前記第１の電源線に供給されていることを特徴とする半導体表示装置の作製方法。
14. 請求項１１乃至請求項１３のいずれか一において、
    前記第２の電源電圧は、接続端子を介して前記第２の電源線に供給されていることを特徴とする半導体表示装置の作製方法。
15. 請求項１１乃至請求項１４のいずれか一において、
    前記第１の電源電圧と前記第２の電源電圧とは互いに高さが異なっていることを特徴とする半導体表示装置の作製方法。
16. 請求項１０乃至請求項１５のいずれか一において、
    前記接続制御回路はインバータを有することを特徴とする半導体表示装置の作製方法。
17. 請求項１６において、
    前記第１の電源線と前記信号線との電気的な接続及び前記第２の電源線と前記信号線との電気的な接続は、前記インバータにより制御されていることを特徴とする半導体表示装置の作製方法。
18. 請求項１０乃至請求項１７のいずれか一において、
    前記検査をする工程の後、素子基板上に発光素子を形成することを特徴とする半導体表示装置の作製方法。

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