JPH05307167A - アクティブマトリクスパネル - Google Patents
アクティブマトリクスパネルInfo
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- JPH05307167A JPH05307167A JP11132392A JP11132392A JPH05307167A JP H05307167 A JPH05307167 A JP H05307167A JP 11132392 A JP11132392 A JP 11132392A JP 11132392 A JP11132392 A JP 11132392A JP H05307167 A JPH05307167 A JP H05307167A
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Abstract
(57)【要約】
【目的】 検査工程の後に検査回路に対する配線形成を
不要化して、生産性および信頼性を向上可能なアクティ
ブマトリクスパネルを実現すること。 【構成】 アクティブマトリクスパネル１において、ソ
ース線Ｘ1 〜ＸN に対する検査回路２０の制御用信号線
電位切換回路３０では、検査が終了して、画面を表示す
るときに、正側の電源線Ｖddy に電位が印加されると、
ＴＦＴ３０ａ，３０ｂがＯＮ状態になって、検査回路２
０と画素マトリクス１１とを絶縁状態に切換されると共
に、ＴＦＴ制御用信号線２３ａ，２３ｂはローレベルの
電位に保持される。
不要化して、生産性および信頼性を向上可能なアクティ
ブマトリクスパネルを実現すること。 【構成】 アクティブマトリクスパネル１において、ソ
ース線Ｘ1 〜ＸN に対する検査回路２０の制御用信号線
電位切換回路３０では、検査が終了して、画面を表示す
るときに、正側の電源線Ｖddy に電位が印加されると、
ＴＦＴ３０ａ，３０ｂがＯＮ状態になって、検査回路２
０と画素マトリクス１１とを絶縁状態に切換されると共
に、ＴＦＴ制御用信号線２３ａ，２３ｂはローレベルの
電位に保持される。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示パネルなどのア
クティブマトリクスパネルに関し、特に、その信号線に
対する検査回路に関する。
クティブマトリクスパネルに関し、特に、その信号線に
対する検査回路に関する。
【０００２】
【従来の技術】液晶の配向状態などを利用して情報を表
示するフラット型表示パネルのうち、アクティブマトリ
クス方式の液晶表示パネルにおいて、その全体構成を図
４にブロック図で示すように、ソース線Ｘ1 ，Ｘ2 ・・
・ＸN （信号線）とゲート線Ｙ1 ，Ｙ2 ・・・ＹM （走
査線）とが格子状に配置されて、その交点に画素が形成
された画素マトリクス５１を有しており、いずれの画素
にも、薄膜トランジスタ（ＴＦＴ）と液晶セルとを有す
る。ここで、ソース線Ｘ1 ，Ｘ2 ・・・ＸN は画素マト
リクス５１と同一基板上のソース線駆動回路５２の側に
導電接続し、このソース線駆動回路５２の側にはシフト
レジスタ部５３，サンプルホールド回路５４およびビデ
オ信号線Ｖｉｄｅｏを有する。一方、ゲート線Ｙ1 ，Ｙ
2 ・・・ＹM は画素マトリクス５１と同一基板上のゲー
ト線駆動回路５５の側に導電接続し、このゲート線駆動
回路５５の側にはシフトレジスタおよび必要に応じてバ
ッファ回路を有する。さらに、ソース線駆動回路５２の
側には、そのシフトレジスタ部５３にクロック信号ＣＫ
Ａを入力すべきクロック信号線５６および開始信号ＤX
を供給すべき開始信号線５７が配置されている一方、ゲ
ート線駆動回路５５の側にも、そのシフトレジスタにク
ロック信号を入力すべきクロック信号線５８および開始
信号を供給すべき開始信号線５９が配置されている。こ
こで、シフトレジスタ部、たとえば、ソース線駆動回路
５２の側のシフトレジスタ部５３は、１ビット当たり、
図３に示すように、クロック信号ＣＫＡのうちのクロッ
ク信号φおよびクロック信号φと逆相のクロック信号φ
＊（φバー）で駆動される単位シフトレジスタ部５３
ａ，５３ｂで構成され、いずれの単位シフトレジスタ部
５３ａ，５３ｂも、１つのインバータ５３１と、２つの
クロックドインバータ５３２ａ，５３３ａもしくは２つ
のクロックドインバータ５３２ｂ，５３３ｂで構成され
て、クロック信号φまたはクロック信号φ＊で駆動可能
になっている。
示するフラット型表示パネルのうち、アクティブマトリ
クス方式の液晶表示パネルにおいて、その全体構成を図
４にブロック図で示すように、ソース線Ｘ1 ，Ｘ2 ・・
・ＸN （信号線）とゲート線Ｙ1 ，Ｙ2 ・・・ＹM （走
査線）とが格子状に配置されて、その交点に画素が形成
された画素マトリクス５１を有しており、いずれの画素
にも、薄膜トランジスタ（ＴＦＴ）と液晶セルとを有す
る。ここで、ソース線Ｘ1 ，Ｘ2 ・・・ＸN は画素マト
リクス５１と同一基板上のソース線駆動回路５２の側に
導電接続し、このソース線駆動回路５２の側にはシフト
レジスタ部５３，サンプルホールド回路５４およびビデ
オ信号線Ｖｉｄｅｏを有する。一方、ゲート線Ｙ1 ，Ｙ
2 ・・・ＹM は画素マトリクス５１と同一基板上のゲー
ト線駆動回路５５の側に導電接続し、このゲート線駆動
回路５５の側にはシフトレジスタおよび必要に応じてバ
ッファ回路を有する。さらに、ソース線駆動回路５２の
側には、そのシフトレジスタ部５３にクロック信号ＣＫ
Ａを入力すべきクロック信号線５６および開始信号ＤX
を供給すべき開始信号線５７が配置されている一方、ゲ
ート線駆動回路５５の側にも、そのシフトレジスタにク
ロック信号を入力すべきクロック信号線５８および開始
信号を供給すべき開始信号線５９が配置されている。こ
こで、シフトレジスタ部、たとえば、ソース線駆動回路
５２の側のシフトレジスタ部５３は、１ビット当たり、
図３に示すように、クロック信号ＣＫＡのうちのクロッ
ク信号φおよびクロック信号φと逆相のクロック信号φ
＊（φバー）で駆動される単位シフトレジスタ部５３
ａ，５３ｂで構成され、いずれの単位シフトレジスタ部
５３ａ，５３ｂも、１つのインバータ５３１と、２つの
クロックドインバータ５３２ａ，５３３ａもしくは２つ
のクロックドインバータ５３２ｂ，５３３ｂで構成され
て、クロック信号φまたはクロック信号φ＊で駆動可能
になっている。
【０００３】このような構成のアクティブマトリクスパ
ネルにおいて、その基板上にはソース線Ｘ1 ，Ｘ2 ・・
・ＸN に対する検査回路６０も形成されている。この検
査回路６０は、ソース線Ｘ1 ，Ｘ2 ・・・ＸN に対して
ＴＦＴ６１ａ1 ，６１ａ2 ・・・６１ａN （スイッチン
グ回路）を介して導電接続する２つの検査用信号線６２
ａ，６２ｂと、ＴＦＴ６１ａ1 ，６１ａ2 ・・・６１ａ
N のゲートに導電接続する２つのＴＦＴ制御用信号線６
３ａ，６３ｂとを有し、そのうち、ＴＦＴ制御用信号線
６３ａは奇数番目のＴＦＴ６１ａ1 ，６１ａ3 ・・・６
１ａN-1 を駆動可能に、また、ＴＦＴ制御用信号線６３
ｂは偶数番目のＴＦＴ６１ａ2 ，６１ａ4 ・・・６１ａ
N を駆動可能になっていると共に、それぞれの端部には
ＴＦＴ制御用信号入力端子ＴＸ1 ，ＴＸ2 を備える。ま
た、検査用信号線６２ａ，６２ｂは、端部に検査用信号
出力端子ＣＸ1 ，ＣＸ2 を備える。
ネルにおいて、その基板上にはソース線Ｘ1 ，Ｘ2 ・・
・ＸN に対する検査回路６０も形成されている。この検
査回路６０は、ソース線Ｘ1 ，Ｘ2 ・・・ＸN に対して
ＴＦＴ６１ａ1 ，６１ａ2 ・・・６１ａN （スイッチン
グ回路）を介して導電接続する２つの検査用信号線６２
ａ，６２ｂと、ＴＦＴ６１ａ1 ，６１ａ2 ・・・６１ａ
N のゲートに導電接続する２つのＴＦＴ制御用信号線６
３ａ，６３ｂとを有し、そのうち、ＴＦＴ制御用信号線
６３ａは奇数番目のＴＦＴ６１ａ1 ，６１ａ3 ・・・６
１ａN-1 を駆動可能に、また、ＴＦＴ制御用信号線６３
ｂは偶数番目のＴＦＴ６１ａ2 ，６１ａ4 ・・・６１ａ
N を駆動可能になっていると共に、それぞれの端部には
ＴＦＴ制御用信号入力端子ＴＸ1 ，ＴＸ2 を備える。ま
た、検査用信号線６２ａ，６２ｂは、端部に検査用信号
出力端子ＣＸ1 ，ＣＸ2 を備える。
【０００４】このような検査回路６０において、ソース
線Ｘ1 ，Ｘ2 ・・・ＸN の断線を検出するための検査工
程においては、図２に示す波形図のうちの左側の波形図
に示すように、ＴＦＴ制御用信号入力端子ＴＸ1 ，ＴＸ
2 のうち、ＴＦＴ制御用信号入力端子ＴＸ1 からハイレ
ベル（Ｈレベル）のゲート電位１０１ａを奇数番目のＴ
ＦＴ６１ａ1 ，６１ａ3 ・・・６１ａN-1 のゲートに供
給してそれらをＯＮ状態として、ソース線Ｘ1 ，Ｘ3 ・
・・ＸN-1 と検査用信号線６２ａとを導通状態（スイッ
チング回路が低インピーダンス状態）とする一方、ＴＦ
Ｔ制御用信号入力端子ＴＸ2 からはローレベル（Ｌレベ
ル）のゲート電位１０１ｂを偶数番目のＴＦＴ６１
ａ2 ，６１ａ4 ・・・６１ａN のゲートに供給して、そ
れらをＯＦＦ状態（スイッチング回路が高インピーダン
ス状態）にしておく。この状態で、ビデオ信号線Ｖｉｄ
ｅｏから所定の検査用電流を供給すると共に、シフトレ
ジスタ部５３にクロック信号φ，φ＊を供給して、シフ
トレジスタ部５３からサンプルホールド回路５４にビッ
ト信号１０２ａ，１０２ｂを送出すると、ビット信号１
０２ａ，１０２ｂに対応して、サンプルホールド回路５
４の各アナログスイッチが動作して、ビデオ信号線Ｖｉ
ｄｅｏの検査用電流をソース線Ｘ1 ，Ｘ3 ・・・ＸN-1
に導く。ここで、ソース線Ｘ1 ，Ｘ2 ・・・ＸN のう
ち、奇数番目のソース線Ｘ1 ，Ｘ3 ・・・ＸN-1 と検査
用信号線６２ｂとの間に配置された奇数番目のＴＦＴ６
１ａ1 ，６１ａ3 ・・・６１ａN-1 のみがＯＮ状態にあ
るため、奇数番目のソース線Ｘ1 ，Ｘ3 ・・・ＸN-1 を
通して、検査用電流が検査用信号出力端子ＣＸ1 から検
査出力電流信号１０３ａとして時系列的に出力される。
これに対して、ソース線Ｘ2 ，Ｘ4 ・・・ＸN の側から
の検査出力電流信号１０３ｂは流れない。逆に、図２に
示す波形図のうちの右側の波形図に示すように、ＴＦＴ
制御用信号入力端子ＴＸ2 からＨレベルのゲート電位１
０１ｂを偶数番目のＴＦＴ６１ａ2 ，６１ａ4 ・・・６
１ａN に供給すると、ソース線Ｘ2 ，Ｘ4 ・・・ＸN の
側からの検査出力電流信号１０３ｂが検査用信号出力端
子ＣＸ2 から出力される。このため、図４に示すよう
に、ソース線Ｘ2 に断線が生じていると、検査出力電流
信号１０３ｂには、ソース線Ｘ2 に対応するタイミング
で電流が流れないことを示す信号１０４が出現して、ソ
ース線Ｘ2 に断線が生じていることが確認できる。
線Ｘ1 ，Ｘ2 ・・・ＸN の断線を検出するための検査工
程においては、図２に示す波形図のうちの左側の波形図
に示すように、ＴＦＴ制御用信号入力端子ＴＸ1 ，ＴＸ
2 のうち、ＴＦＴ制御用信号入力端子ＴＸ1 からハイレ
ベル（Ｈレベル）のゲート電位１０１ａを奇数番目のＴ
ＦＴ６１ａ1 ，６１ａ3 ・・・６１ａN-1 のゲートに供
給してそれらをＯＮ状態として、ソース線Ｘ1 ，Ｘ3 ・
・・ＸN-1 と検査用信号線６２ａとを導通状態（スイッ
チング回路が低インピーダンス状態）とする一方、ＴＦ
Ｔ制御用信号入力端子ＴＸ2 からはローレベル（Ｌレベ
ル）のゲート電位１０１ｂを偶数番目のＴＦＴ６１
ａ2 ，６１ａ4 ・・・６１ａN のゲートに供給して、そ
れらをＯＦＦ状態（スイッチング回路が高インピーダン
ス状態）にしておく。この状態で、ビデオ信号線Ｖｉｄ
ｅｏから所定の検査用電流を供給すると共に、シフトレ
ジスタ部５３にクロック信号φ，φ＊を供給して、シフ
トレジスタ部５３からサンプルホールド回路５４にビッ
ト信号１０２ａ，１０２ｂを送出すると、ビット信号１
０２ａ，１０２ｂに対応して、サンプルホールド回路５
４の各アナログスイッチが動作して、ビデオ信号線Ｖｉ
ｄｅｏの検査用電流をソース線Ｘ1 ，Ｘ3 ・・・ＸN-1
に導く。ここで、ソース線Ｘ1 ，Ｘ2 ・・・ＸN のう
ち、奇数番目のソース線Ｘ1 ，Ｘ3 ・・・ＸN-1 と検査
用信号線６２ｂとの間に配置された奇数番目のＴＦＴ６
１ａ1 ，６１ａ3 ・・・６１ａN-1 のみがＯＮ状態にあ
るため、奇数番目のソース線Ｘ1 ，Ｘ3 ・・・ＸN-1 を
通して、検査用電流が検査用信号出力端子ＣＸ1 から検
査出力電流信号１０３ａとして時系列的に出力される。
これに対して、ソース線Ｘ2 ，Ｘ4 ・・・ＸN の側から
の検査出力電流信号１０３ｂは流れない。逆に、図２に
示す波形図のうちの右側の波形図に示すように、ＴＦＴ
制御用信号入力端子ＴＸ2 からＨレベルのゲート電位１
０１ｂを偶数番目のＴＦＴ６１ａ2 ，６１ａ4 ・・・６
１ａN に供給すると、ソース線Ｘ2 ，Ｘ4 ・・・ＸN の
側からの検査出力電流信号１０３ｂが検査用信号出力端
子ＣＸ2 から出力される。このため、図４に示すよう
に、ソース線Ｘ2 に断線が生じていると、検査出力電流
信号１０３ｂには、ソース線Ｘ2 に対応するタイミング
で電流が流れないことを示す信号１０４が出現して、ソ
ース線Ｘ2 に断線が生じていることが確認できる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
アクティブマトリクスパネルの検査回路６０において、
ソース線Ｘ1 ，Ｘ2 ・・・ＸN に対する検査工程は、そ
の製造工程の途中に行われ、検査工程に用いたＴＦＴ制
御用信号線６３ａ，６３ｂをアクティブマトリクスパネ
ルの完成後もフロート状態のままにしておくと、ソース
線Ｘ1 ，Ｘ2 ・・・ＸN とが完全に絶縁分離されていな
いことなどに起因して、ＴＦＴ制御用信号線６３ａ，６
３ｂや検査回路６０の側からのノイズがソース線Ｘ1 ，
Ｘ2 ・・・ＸN に伝わって、画面の表示品位が低下す
る。このため、検査工程の後に、再び配線工程を行っ
て、ＴＦＴ制御用信号線６３ａ，６３ｂと、たとえばゲ
ート線駆動回路５５の負側の電源線Ｖssy とを導電接続
する工程を必要とするので、アクティブマトリクスパネ
ルの製造工程が複雑になって、その生産性の向上の妨げ
になっているという問題点がある。また、ソース線
Ｘ1 ，Ｘ2 ・・・ＸN の検査工程の後に配線工程を行う
ため、この工程において、ソース線Ｘ1 ，Ｘ2 ・・・Ｘ
N に断線が生じやすいことに加えて、この工程において
発生した断線は検査されずに最終工程にまで残り、歩留
りを低下させてしまうという問題点がある。
アクティブマトリクスパネルの検査回路６０において、
ソース線Ｘ1 ，Ｘ2 ・・・ＸN に対する検査工程は、そ
の製造工程の途中に行われ、検査工程に用いたＴＦＴ制
御用信号線６３ａ，６３ｂをアクティブマトリクスパネ
ルの完成後もフロート状態のままにしておくと、ソース
線Ｘ1 ，Ｘ2 ・・・ＸN とが完全に絶縁分離されていな
いことなどに起因して、ＴＦＴ制御用信号線６３ａ，６
３ｂや検査回路６０の側からのノイズがソース線Ｘ1 ，
Ｘ2 ・・・ＸN に伝わって、画面の表示品位が低下す
る。このため、検査工程の後に、再び配線工程を行っ
て、ＴＦＴ制御用信号線６３ａ，６３ｂと、たとえばゲ
ート線駆動回路５５の負側の電源線Ｖssy とを導電接続
する工程を必要とするので、アクティブマトリクスパネ
ルの製造工程が複雑になって、その生産性の向上の妨げ
になっているという問題点がある。また、ソース線
Ｘ1 ，Ｘ2 ・・・ＸN の検査工程の後に配線工程を行う
ため、この工程において、ソース線Ｘ1 ，Ｘ2 ・・・Ｘ
N に断線が生じやすいことに加えて、この工程において
発生した断線は検査されずに最終工程にまで残り、歩留
りを低下させてしまうという問題点がある。
【０００６】以上の問題点に鑑みて、本発明の課題は、
検査を終了後の検査回路側の制御用信号線を自動的に所
定の電位に固定しておく制御用信号線電位切換回路を設
けて、検査工程後に検査回路に対する配線形成を不要化
することによって、生産性および信頼性を向上可能なア
クティブマトリクスパネルを実現することにある。
検査を終了後の検査回路側の制御用信号線を自動的に所
定の電位に固定しておく制御用信号線電位切換回路を設
けて、検査工程後に検査回路に対する配線形成を不要化
することによって、生産性および信頼性を向上可能なア
クティブマトリクスパネルを実現することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明において講じた手段は、信号線駆動回路側に
導電接続する複数の信号線および走査線駆動回路側に導
電接続する複数の走査線が格子状に配置されて画面の各
画素が形成された画素マトリクスと、制御用信号線を介
して印加された電位に基づいて高インピーダンス状態お
よび低インピーダンス状態に切り換えられるスイッチン
グ回路と、このスイッチング回路を介して信号線に導電
接続し、スイッチング回路が低インピーダンス状態にあ
るときに信号線駆動回路側から信号線に入力された検査
用信号を検査用信号出力端子から出力する検査用信号線
と、画面の表示状態および非表示状態に対応して電位が
変化する信号線駆動回路側および走査線駆動回路側のい
ずれかの配線から供給された電位に基づいて動作し、こ
の電位が画面の表示状態に相当するレベルであるときに
は制御用信号線をスイッチング回路が高インピーダンス
状態となるレベルの電位に固定する制御用信号線電位切
換回路とを、アクティブマトリクスパネルに設けること
である。
に、本発明において講じた手段は、信号線駆動回路側に
導電接続する複数の信号線および走査線駆動回路側に導
電接続する複数の走査線が格子状に配置されて画面の各
画素が形成された画素マトリクスと、制御用信号線を介
して印加された電位に基づいて高インピーダンス状態お
よび低インピーダンス状態に切り換えられるスイッチン
グ回路と、このスイッチング回路を介して信号線に導電
接続し、スイッチング回路が低インピーダンス状態にあ
るときに信号線駆動回路側から信号線に入力された検査
用信号を検査用信号出力端子から出力する検査用信号線
と、画面の表示状態および非表示状態に対応して電位が
変化する信号線駆動回路側および走査線駆動回路側のい
ずれかの配線から供給された電位に基づいて動作し、こ
の電位が画面の表示状態に相当するレベルであるときに
は制御用信号線をスイッチング回路が高インピーダンス
状態となるレベルの電位に固定する制御用信号線電位切
換回路とを、アクティブマトリクスパネルに設けること
である。
【０００８】ここで、制御用信号線電位切換回路の動作
を規定する電位をそれに供給する配線として、走査線駆
動回路側の電源線を利用することが好ましい。
を規定する電位をそれに供給する配線として、走査線駆
動回路側の電源線を利用することが好ましい。
【０００９】
【作用】上記手段を講じた本発明に係るアクティブマト
リクスパネルにおいて、制御用信号線を介してスイッチ
ング回路に所定の電位を供給して、スイッチング回路を
低インピーダンス状態に切り換えた状態で、信号線駆動
回路側から信号線に検査用信号を入力すると、検査用電
流信号はスイッチング回路および検査用信号線を介して
検査用信号出力端子から出力されるため、その電流信号
に基づいて、ソース線の断線の有無をソース線毎に検査
できる。ここで、検査工程は画面が非表示状態のときに
行われ、表示状態とは異なる電位が信号線駆動回路側ま
たは走査線駆動回路側のいずれかの配線に印加された状
態にあるのに対して、画面が表示状態になるときには、
この配線の電位は異なるレベルの電位に移行するため、
この電位の変化に基づいて、制御用信号線電位切換回路
は制御用信号線をスイッチング回路が高インピーダンス
状態となるレベルの電位に切り換える。たとえば、走査
線駆動回路側の電源線に対しては、信号線の検査中は電
位が印加されないかもしくは低い電位が印加されるが、
画面を表示状態とするときには、電位が印加されるかも
しくは高い電位が印加されるため、この電源線の電位の
変化に対応して、制御用信号線電位切換回路は制御用信
号線の電位を規定する。それ故、スイッチング回路を自
動的に高インピーダンス状態にして、検査回路と画素マ
トリクス側とを自動的に絶縁状態とすると共に、その電
位に制御用信号線の電位を自動的に固定するため、検査
工程の後に、制御用信号線を他の配線に接続する必要が
ない。
リクスパネルにおいて、制御用信号線を介してスイッチ
ング回路に所定の電位を供給して、スイッチング回路を
低インピーダンス状態に切り換えた状態で、信号線駆動
回路側から信号線に検査用信号を入力すると、検査用電
流信号はスイッチング回路および検査用信号線を介して
検査用信号出力端子から出力されるため、その電流信号
に基づいて、ソース線の断線の有無をソース線毎に検査
できる。ここで、検査工程は画面が非表示状態のときに
行われ、表示状態とは異なる電位が信号線駆動回路側ま
たは走査線駆動回路側のいずれかの配線に印加された状
態にあるのに対して、画面が表示状態になるときには、
この配線の電位は異なるレベルの電位に移行するため、
この電位の変化に基づいて、制御用信号線電位切換回路
は制御用信号線をスイッチング回路が高インピーダンス
状態となるレベルの電位に切り換える。たとえば、走査
線駆動回路側の電源線に対しては、信号線の検査中は電
位が印加されないかもしくは低い電位が印加されるが、
画面を表示状態とするときには、電位が印加されるかも
しくは高い電位が印加されるため、この電源線の電位の
変化に対応して、制御用信号線電位切換回路は制御用信
号線の電位を規定する。それ故、スイッチング回路を自
動的に高インピーダンス状態にして、検査回路と画素マ
トリクス側とを自動的に絶縁状態とすると共に、その電
位に制御用信号線の電位を自動的に固定するため、検査
工程の後に、制御用信号線を他の配線に接続する必要が
ない。
【００１０】
【実施例】つぎに、添付図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００１１】図１は本発明の実施例に係るアクティブマ
トリクスパネル（液晶表示パネル）の構成を示すブロッ
ク図である。ここで、本例のアクティブマトリクスパネ
ルの構成のうち、ソース線（信号線），ゲート線（走査
線），画素マトリクス，ソース線駆動回路およびゲート
線駆動回路については、従来のアクティブマトリクスパ
ネルと同様な構成になっているため、対応する部分同
士、たとえばソース線およびゲート線などについては同
符号を付してある。
トリクスパネル（液晶表示パネル）の構成を示すブロッ
ク図である。ここで、本例のアクティブマトリクスパネ
ルの構成のうち、ソース線（信号線），ゲート線（走査
線），画素マトリクス，ソース線駆動回路およびゲート
線駆動回路については、従来のアクティブマトリクスパ
ネルと同様な構成になっているため、対応する部分同
士、たとえばソース線およびゲート線などについては同
符号を付してある。
【００１２】この図において、本例のアクティブマトリ
クスパネル１は、ソース線，ゲート線，画素マトリク
ス，ソース線駆動回路，ゲート線駆動回路およびソース
線の断線の有無を検査する検査回路が同一の基板上に形
成されており、その基板上において、ソース線Ｘ1 ，Ｘ
2 ・・・ＸN （信号線）とゲート線Ｙ1 ，Ｙ2 ・・・Ｙ
M （走査線）とが格子状に配置されて、その交点に画素
を備える画素マトリクス１１を有する。また、いずれの
画素にも、薄膜トランジスタ（ＴＦＴ）と液晶セルとを
有し、薄膜トランジスタの動作に対応して、液晶セルに
所定の電位が印加されて、各画素の液晶の配向状態に対
応する画面が表示される。ここで、ソース線Ｘ1 ，Ｘ2
・・・ＸN は、画素マトリクス１１と同一基板上に形成
されたソース線駆動回路１２に導電接続しており、この
ソース線駆動回路１２の側にはシフトレジスタ部１３，
サンプルホールド回路１４およびビデオ信号線Ｖｉｄｅ
ｏを有する。そして、ソース線Ｘ1 ，Ｘ2 ・・・Ｘ
N は、サンプルホールド回路１４の各アナログスイッチ
を介してシフトレジスタ部１３の１ビット毎の単位シフ
トレジタ部に対応している。このため、シフトレジスタ
部１３から出力されたビット信号に基づいて、ＴＦＴ１
４ａ1 ，１４ａ2 ・・・１４ａN はＯＮ状態またはＯＦ
Ｆ状態に制御されて、ソース線Ｘ1 ，Ｘ2 ・・・ＸN に
ビデオ信号線Ｖｉｄｅｏからのビデオ信号をホールド可
能になっている。一方、ゲート線Ｙ1 ，Ｙ2・・・ＹM
は、同一基板上の画素マトリクス１１の両側に配置され
たゲート線駆動回路１５の側に導電接続し、このゲート
線駆動回路１５の側にはシフトレジスタおよび必要に応
じてバッファ回路を有する。ここで、ゲート線駆動回路
１５のシフトレジスタ部も複数のＴＦＴで構成され、そ
れらを駆動するために、ゲート線駆動回路１５の側にも
負側の電源線Ｖssy および正側の電源線Ｖddy が配置さ
れている。さらに、ソース線駆動回路１２の側には、そ
のシフトレジスタ部１３にクロック信号ＣＫＡを入力す
べきクロック信号線１６および開始信号ＤX を供給すべ
き開始信号線１７が配置されている一方、ゲート線駆動
回路１５の側にも、そのシフトレジスタ部にクロック信
号を入力すべきクロック信号線１８および開始信号を供
給すべき開始信号線１９が配置されている。ここで、シ
フトレジスタ部、たとえば、ソース線駆動回路１２の側
のシフトレジスタ部１３は、１ビット当たり、図３を用
いて説明した従来のアクティブマトリクスのシフトレジ
スタ部と同様に、クロック信号ＣＫＡのうちのクロック
信号φおよびクロック信号φと逆相のクロック信号φ＊
（φバー）で駆動される単位シフトレジスタ部１３ａ，
１３ｂで構成され、いずれの単位シフトレジスタ部１３
ａ，１３ｂも、１つのインバータ５３１と、２つのクロ
ックドインバータ５３２ａ，５３３ａもしくは２つのク
ロックドインバータ５３２ｂ，５３３ｂで構成されて、
クロック信号φまたはクロック信号φ＊で駆動可能にな
っている。
クスパネル１は、ソース線，ゲート線，画素マトリク
ス，ソース線駆動回路，ゲート線駆動回路およびソース
線の断線の有無を検査する検査回路が同一の基板上に形
成されており、その基板上において、ソース線Ｘ1 ，Ｘ
2 ・・・ＸN （信号線）とゲート線Ｙ1 ，Ｙ2 ・・・Ｙ
M （走査線）とが格子状に配置されて、その交点に画素
を備える画素マトリクス１１を有する。また、いずれの
画素にも、薄膜トランジスタ（ＴＦＴ）と液晶セルとを
有し、薄膜トランジスタの動作に対応して、液晶セルに
所定の電位が印加されて、各画素の液晶の配向状態に対
応する画面が表示される。ここで、ソース線Ｘ1 ，Ｘ2
・・・ＸN は、画素マトリクス１１と同一基板上に形成
されたソース線駆動回路１２に導電接続しており、この
ソース線駆動回路１２の側にはシフトレジスタ部１３，
サンプルホールド回路１４およびビデオ信号線Ｖｉｄｅ
ｏを有する。そして、ソース線Ｘ1 ，Ｘ2 ・・・Ｘ
N は、サンプルホールド回路１４の各アナログスイッチ
を介してシフトレジスタ部１３の１ビット毎の単位シフ
トレジタ部に対応している。このため、シフトレジスタ
部１３から出力されたビット信号に基づいて、ＴＦＴ１
４ａ1 ，１４ａ2 ・・・１４ａN はＯＮ状態またはＯＦ
Ｆ状態に制御されて、ソース線Ｘ1 ，Ｘ2 ・・・ＸN に
ビデオ信号線Ｖｉｄｅｏからのビデオ信号をホールド可
能になっている。一方、ゲート線Ｙ1 ，Ｙ2・・・ＹM
は、同一基板上の画素マトリクス１１の両側に配置され
たゲート線駆動回路１５の側に導電接続し、このゲート
線駆動回路１５の側にはシフトレジスタおよび必要に応
じてバッファ回路を有する。ここで、ゲート線駆動回路
１５のシフトレジスタ部も複数のＴＦＴで構成され、そ
れらを駆動するために、ゲート線駆動回路１５の側にも
負側の電源線Ｖssy および正側の電源線Ｖddy が配置さ
れている。さらに、ソース線駆動回路１２の側には、そ
のシフトレジスタ部１３にクロック信号ＣＫＡを入力す
べきクロック信号線１６および開始信号ＤX を供給すべ
き開始信号線１７が配置されている一方、ゲート線駆動
回路１５の側にも、そのシフトレジスタ部にクロック信
号を入力すべきクロック信号線１８および開始信号を供
給すべき開始信号線１９が配置されている。ここで、シ
フトレジスタ部、たとえば、ソース線駆動回路１２の側
のシフトレジスタ部１３は、１ビット当たり、図３を用
いて説明した従来のアクティブマトリクスのシフトレジ
スタ部と同様に、クロック信号ＣＫＡのうちのクロック
信号φおよびクロック信号φと逆相のクロック信号φ＊
（φバー）で駆動される単位シフトレジスタ部１３ａ，
１３ｂで構成され、いずれの単位シフトレジスタ部１３
ａ，１３ｂも、１つのインバータ５３１と、２つのクロ
ックドインバータ５３２ａ，５３３ａもしくは２つのク
ロックドインバータ５３２ｂ，５３３ｂで構成されて、
クロック信号φまたはクロック信号φ＊で駆動可能にな
っている。
【００１３】このような構成のアクティブマトリクスパ
ネル１において、ソース線Ｘ1 ，Ｘ2 ・・・ＸN はゲー
ト線Ｙ1 ，Ｙ2 ・・・ＹM に層間絶縁膜を介して上層側
に形成されているため、ゲート線Ｙ1 ，Ｙ2 ・・・ＹM
に比較して段差切れなどの断線が発生しやすい。そこ
で、ソース線Ｘ1 ，Ｘ2 ・・・ＸN の断線の有無を確認
可能なように、基板上には、ソース線Ｘ1 ，Ｘ2 ・・・
ＸN に対する検査回路２０が形成されている。この検査
回路２０は、ソース線Ｘ1 ，Ｘ2 ・・・ＸN に対してＴ
ＦＴ２１ａ1 ，２１ａ2 ・・・２１ａN （スイッチング
回路）を介して導電接続する２つの検査用信号線２２
ａ，２２ｂと、画素マトリクス１１の辺方向に沿って配
置されてＴＦＴ２１ａ1 ，２１ａ2 ・・・２１ａN のゲ
ートに導電接続する２つのＴＦＴ制御用信号線２３ａ，
２３ｂ（制御用信号線）とを有し、そのうち、ＴＦＴ制
御用信号線２３ａは奇数番目のＴＦＴ２１ａ1 ，２１ａ
3 ・・・２１ａN-1 を駆動可能に、また、ＴＦＴ制御用
信号線２３ｂは偶数番目のＴＦＴ２１ａ2 ，２１ａ4 ・
・・２１ａN を駆動可能になっている。また、検査用信
号線２２ａ，２２ｂは端部に検査用信号出力端子Ｃ
Ｘ1 ，ＣＸ2 を備え、ＴＦＴ制御用信号線２３ａ，２３
ｂは端部にＴＦＴ制御用信号入力端子ＴＸ1 ，ＴＸ2を
備える。
ネル１において、ソース線Ｘ1 ，Ｘ2 ・・・ＸN はゲー
ト線Ｙ1 ，Ｙ2 ・・・ＹM に層間絶縁膜を介して上層側
に形成されているため、ゲート線Ｙ1 ，Ｙ2 ・・・ＹM
に比較して段差切れなどの断線が発生しやすい。そこ
で、ソース線Ｘ1 ，Ｘ2 ・・・ＸN の断線の有無を確認
可能なように、基板上には、ソース線Ｘ1 ，Ｘ2 ・・・
ＸN に対する検査回路２０が形成されている。この検査
回路２０は、ソース線Ｘ1 ，Ｘ2 ・・・ＸN に対してＴ
ＦＴ２１ａ1 ，２１ａ2 ・・・２１ａN （スイッチング
回路）を介して導電接続する２つの検査用信号線２２
ａ，２２ｂと、画素マトリクス１１の辺方向に沿って配
置されてＴＦＴ２１ａ1 ，２１ａ2 ・・・２１ａN のゲ
ートに導電接続する２つのＴＦＴ制御用信号線２３ａ，
２３ｂ（制御用信号線）とを有し、そのうち、ＴＦＴ制
御用信号線２３ａは奇数番目のＴＦＴ２１ａ1 ，２１ａ
3 ・・・２１ａN-1 を駆動可能に、また、ＴＦＴ制御用
信号線２３ｂは偶数番目のＴＦＴ２１ａ2 ，２１ａ4 ・
・・２１ａN を駆動可能になっている。また、検査用信
号線２２ａ，２２ｂは端部に検査用信号出力端子Ｃ
Ｘ1 ，ＣＸ2 を備え、ＴＦＴ制御用信号線２３ａ，２３
ｂは端部にＴＦＴ制御用信号入力端子ＴＸ1 ，ＴＸ2を
備える。
【００１４】このような検査回路２０において、ＴＦＴ
制御用信号線２３ａ，２３ｂをアクティブマトリクスパ
ネル１の完成後もフロート状態のままにしておくと、ソ
ース線Ｘ1 ，Ｘ2 ・・・ＸN と検査回路２０とが完全に
絶縁分離されていないことに起因して、ＴＦＴ制御用信
号線２３ａ，２３ｂや検査回路２０の側からのノイズが
ソース線Ｘ1 ，Ｘ2 ・・・ＸN に伝わって、画面の表示
品位が低下する。そこで、本例のアクティブマトリクス
パネル１においては、アクティブマトリクスパネル１に
画面表示するとき、すなわち検査が終了した後におい
て、ＴＦＴ制御用信号線２３ａ，２３ｂを自動的にアー
ス電位などの低い電位レベルに固定するための制御用信
号線電位切換回路３０を有する。この制御用信号線電位
切換回路３０には、ＴＦＴ制御用信号線２３ａ，２３ｂ
に対応する２つのｎ型のＴＦＴ３０ａ，３０ｂを有し、
これらのＴＦＴ３０ａ，３０ｂのいずれのゲートも、ア
クティブマトリクスパネル１の画面が表示状態および非
表示状態に変化するのに対応して電位が変化する配線と
して、ゲート線駆動回路１５の正側の電源線Ｖddy に導
電接続している。すなわち、ゲート線駆動回路１５の正
側の電源線Ｖddy には、画面の表示状態においては、正
の駆動電位が供給されるが、画面の非表示状態において
は、駆動電位が印加されないかもしくは低電位が印加さ
れる。このため、断線を検査するときには、正側の電源
線Ｖddy にはハイレベルの電位が印加されないため、い
ずれのＴＦＴ３０ａ，３０ｂもＯＦＦ状態であるので、
ＴＦＴ２１ａ1 ，２１ａ2 ・・・２１ａN のゲート電位
はＴＦＴ制御用信号入力端子ＴＸ1 ，ＴＸ2 に印加され
た電位に規定可能になっている。一方、検査が終了、す
なわち画面を表示するときには、正側の電源線Ｖddy に
ハイレベルの電位が印加されるので、いずれのＴＦＴ３
０ａ，３０ｂもＯＮ状態になって、ＴＦＴ制御用信号線
２３ａ，２３ｂの電位、すなわち、ＴＦＴ２１ａ1 ，２
１ａ2 ・・・２１ａN のゲート電位は低レベルになっ
て、それらは高インピーダンス状態になる。このため、
検査回路２０と画素マトリクス１１とを絶縁状態に切換
可能になっていると共に、ＴＦＴ制御用信号線２３ａ，
２３ｂの電位を低レベル（アース電位）に固定した状態
に保持可能になっている。
制御用信号線２３ａ，２３ｂをアクティブマトリクスパ
ネル１の完成後もフロート状態のままにしておくと、ソ
ース線Ｘ1 ，Ｘ2 ・・・ＸN と検査回路２０とが完全に
絶縁分離されていないことに起因して、ＴＦＴ制御用信
号線２３ａ，２３ｂや検査回路２０の側からのノイズが
ソース線Ｘ1 ，Ｘ2 ・・・ＸN に伝わって、画面の表示
品位が低下する。そこで、本例のアクティブマトリクス
パネル１においては、アクティブマトリクスパネル１に
画面表示するとき、すなわち検査が終了した後におい
て、ＴＦＴ制御用信号線２３ａ，２３ｂを自動的にアー
ス電位などの低い電位レベルに固定するための制御用信
号線電位切換回路３０を有する。この制御用信号線電位
切換回路３０には、ＴＦＴ制御用信号線２３ａ，２３ｂ
に対応する２つのｎ型のＴＦＴ３０ａ，３０ｂを有し、
これらのＴＦＴ３０ａ，３０ｂのいずれのゲートも、ア
クティブマトリクスパネル１の画面が表示状態および非
表示状態に変化するのに対応して電位が変化する配線と
して、ゲート線駆動回路１５の正側の電源線Ｖddy に導
電接続している。すなわち、ゲート線駆動回路１５の正
側の電源線Ｖddy には、画面の表示状態においては、正
の駆動電位が供給されるが、画面の非表示状態において
は、駆動電位が印加されないかもしくは低電位が印加さ
れる。このため、断線を検査するときには、正側の電源
線Ｖddy にはハイレベルの電位が印加されないため、い
ずれのＴＦＴ３０ａ，３０ｂもＯＦＦ状態であるので、
ＴＦＴ２１ａ1 ，２１ａ2 ・・・２１ａN のゲート電位
はＴＦＴ制御用信号入力端子ＴＸ1 ，ＴＸ2 に印加され
た電位に規定可能になっている。一方、検査が終了、す
なわち画面を表示するときには、正側の電源線Ｖddy に
ハイレベルの電位が印加されるので、いずれのＴＦＴ３
０ａ，３０ｂもＯＮ状態になって、ＴＦＴ制御用信号線
２３ａ，２３ｂの電位、すなわち、ＴＦＴ２１ａ1 ，２
１ａ2 ・・・２１ａN のゲート電位は低レベルになっ
て、それらは高インピーダンス状態になる。このため、
検査回路２０と画素マトリクス１１とを絶縁状態に切換
可能になっていると共に、ＴＦＴ制御用信号線２３ａ，
２３ｂの電位を低レベル（アース電位）に固定した状態
に保持可能になっている。
【００１５】このような構成のアクティブマトリクス１
の検査回路２０において、ソース線Ｘ1 ，Ｘ2 ・・・Ｘ
N に対する検査工程を、図２に示す各信号の波形図を参
照して説明する。ここで、画面を表示する必要がないた
め、正側の電源線Ｖddy には電位が印加されておらず、
ＴＦＴ３０ａ，３０ｂはＯＦＦ状態であるので、ＴＦＴ
制御用信号線２３ａ，２３ｂはフロート状態にある。
の検査回路２０において、ソース線Ｘ1 ，Ｘ2 ・・・Ｘ
N に対する検査工程を、図２に示す各信号の波形図を参
照して説明する。ここで、画面を表示する必要がないた
め、正側の電源線Ｖddy には電位が印加されておらず、
ＴＦＴ３０ａ，３０ｂはＯＦＦ状態であるので、ＴＦＴ
制御用信号線２３ａ，２３ｂはフロート状態にある。
【００１６】この状態から検査工程を行うには、まず、
図２に示す波形図のうちの左側の波形図に示すように、
ＴＦＴ制御用信号入力端子ＴＸ1 ，ＴＸ2 のうち、ＴＦ
Ｔ制御用信号入力端子ＴＸ1 からＨレベルのゲート電位
１０１ａを奇数番目のＴＦＴ２１ａ1 ，２１ａ3 ・・・
２１ａN-1 のゲート電位に供給して、それらをＯＮ状態
とし、ソース線Ｘ1 ，Ｘ3 ・・・ＸN-1 と検査用信号線
１２ａとを導通状態（スイッチング回路が低インピーダ
ンス状態）とする。一方、ＴＦＴ制御用信号入力端子Ｔ
Ｘ2 からはＬレベル（低い電位レベル）のゲート電位１
０１ｂを偶数番目のＴＦＴ２１ａ2 ，２１ａ4 ・・・２
１ａN のゲートに供給して、それらをＯＦＦ状態とす
る。この状態で、ビデオ信号線Ｖｉｄｅｏから所定の検
査用電流を供給すると共に、シフトレジスタ部１３にク
ロック信号φ，φ＊を供給して、シフトレジスタ部１３
からサンプルホールド回路１４にビット信号１０２ａ，
１０２ｂを送出すると、ビット信号１０２ａ，１０２ｂ
に対応して、サンプルホールド回路１４の各アナログス
イッチが動作し、ビデオ信号線Ｖｉｄｅｏの検査用電流
をソース線Ｘ1 ，Ｘ2 ・・・ＸN に導く。ここで、ソー
ス線Ｘ1 ，Ｘ2 ・・・ＸN のうち、奇数番目のソース線
Ｘ1 ，Ｘ3 ・・・ＸN-1 と検査用信号線１２ｂとの間に
配置された奇数番目のＴＦＴ２１ａ1 ，２１ａ3 ・・・
２１ａN-1 のみがＯＮ状態にあるため、奇数番目のソー
ス線Ｘ1 ，Ｘ3 ・・・ＸN-1 を通して、検査用電流が検
査用信号出力端子ＣＸ1 から検査出力電流信号１０３ａ
として時系列的に出力される。これに対して、偶数番目
のソース線Ｘ2 ，Ｘ4 ・・・ＸNの側からの検査出力電
流信号１０３ｂは流れない。逆に、図２に示す波形図の
うちの右側の波形図に示すように、ＴＦＴ制御用信号入
力端子ＴＸ2 からＨレベルのゲート電位１０１ｂを偶数
番目のＴＦＴ２１ａ2 ，２１ａ4 ・・・２１ａN に供給
して、それらをＯＮ状態とすることによって、偶数番目
のソース線Ｘ2 ，Ｘ4 ・・・ＸN の側からの検査用電流
が検査用信号出力端子ＣＸ2 を介して検査出力電流信号
１０３ｂとして出力される。このため、図１に示すよう
に、ソース線Ｘ2 に断線が生じていると、検査出力電流
信号１０３ｂには、ソース線Ｘ2 に対応するタイミング
で電流が流れないことを示す信号１０４が出現している
ことを開始信号Ｄｘとの対比から識別して、ソース線Ｘ
2 に断線が生じていることが確認できる。
図２に示す波形図のうちの左側の波形図に示すように、
ＴＦＴ制御用信号入力端子ＴＸ1 ，ＴＸ2 のうち、ＴＦ
Ｔ制御用信号入力端子ＴＸ1 からＨレベルのゲート電位
１０１ａを奇数番目のＴＦＴ２１ａ1 ，２１ａ3 ・・・
２１ａN-1 のゲート電位に供給して、それらをＯＮ状態
とし、ソース線Ｘ1 ，Ｘ3 ・・・ＸN-1 と検査用信号線
１２ａとを導通状態（スイッチング回路が低インピーダ
ンス状態）とする。一方、ＴＦＴ制御用信号入力端子Ｔ
Ｘ2 からはＬレベル（低い電位レベル）のゲート電位１
０１ｂを偶数番目のＴＦＴ２１ａ2 ，２１ａ4 ・・・２
１ａN のゲートに供給して、それらをＯＦＦ状態とす
る。この状態で、ビデオ信号線Ｖｉｄｅｏから所定の検
査用電流を供給すると共に、シフトレジスタ部１３にク
ロック信号φ，φ＊を供給して、シフトレジスタ部１３
からサンプルホールド回路１４にビット信号１０２ａ，
１０２ｂを送出すると、ビット信号１０２ａ，１０２ｂ
に対応して、サンプルホールド回路１４の各アナログス
イッチが動作し、ビデオ信号線Ｖｉｄｅｏの検査用電流
をソース線Ｘ1 ，Ｘ2 ・・・ＸN に導く。ここで、ソー
ス線Ｘ1 ，Ｘ2 ・・・ＸN のうち、奇数番目のソース線
Ｘ1 ，Ｘ3 ・・・ＸN-1 と検査用信号線１２ｂとの間に
配置された奇数番目のＴＦＴ２１ａ1 ，２１ａ3 ・・・
２１ａN-1 のみがＯＮ状態にあるため、奇数番目のソー
ス線Ｘ1 ，Ｘ3 ・・・ＸN-1 を通して、検査用電流が検
査用信号出力端子ＣＸ1 から検査出力電流信号１０３ａ
として時系列的に出力される。これに対して、偶数番目
のソース線Ｘ2 ，Ｘ4 ・・・ＸNの側からの検査出力電
流信号１０３ｂは流れない。逆に、図２に示す波形図の
うちの右側の波形図に示すように、ＴＦＴ制御用信号入
力端子ＴＸ2 からＨレベルのゲート電位１０１ｂを偶数
番目のＴＦＴ２１ａ2 ，２１ａ4 ・・・２１ａN に供給
して、それらをＯＮ状態とすることによって、偶数番目
のソース線Ｘ2 ，Ｘ4 ・・・ＸN の側からの検査用電流
が検査用信号出力端子ＣＸ2 を介して検査出力電流信号
１０３ｂとして出力される。このため、図１に示すよう
に、ソース線Ｘ2 に断線が生じていると、検査出力電流
信号１０３ｂには、ソース線Ｘ2 に対応するタイミング
で電流が流れないことを示す信号１０４が出現している
ことを開始信号Ｄｘとの対比から識別して、ソース線Ｘ
2 に断線が生じていることが確認できる。
【００１７】以上の検査工程が終了した後に、アクティ
ブマトリクスパネル１の全製造工程を完了して、アクテ
ィブマトリクスパネル１に画面を表示するときには、ゲ
ート線駆動回路１５の正側の電源線Ｖddy に高い電位レ
ベルの駆動電位が印加される。このため、ＴＦＴ３０
ａ，３０ｂがいずれもＯＮ状態になって、ＴＦＴ制御用
信号線２３ａ，２３ｂの電位、すなわち、全てのＴＦＴ
２１ａ1 ，２１ａ2 ・・・２１ａN のゲート電位は低い
電位レベルになって、それらは自動的に高インピーダン
ス状態となり、検査回路２０と画素マトリクス１１とが
絶縁状態に自動的に切換される。また、ＴＦＴ制御用信
号線２３ａ，２３ｂの電位はアース電位（低い電位レベ
ル）に自動的に固定される。
ブマトリクスパネル１の全製造工程を完了して、アクテ
ィブマトリクスパネル１に画面を表示するときには、ゲ
ート線駆動回路１５の正側の電源線Ｖddy に高い電位レ
ベルの駆動電位が印加される。このため、ＴＦＴ３０
ａ，３０ｂがいずれもＯＮ状態になって、ＴＦＴ制御用
信号線２３ａ，２３ｂの電位、すなわち、全てのＴＦＴ
２１ａ1 ，２１ａ2 ・・・２１ａN のゲート電位は低い
電位レベルになって、それらは自動的に高インピーダン
ス状態となり、検査回路２０と画素マトリクス１１とが
絶縁状態に自動的に切換される。また、ＴＦＴ制御用信
号線２３ａ，２３ｂの電位はアース電位（低い電位レベ
ル）に自動的に固定される。
【００１８】このように、本例のアクティブマトリクス
パネル１においては、画面を表示するときにハイレベル
の電位が印加されるゲート線駆動回路１５の正側の電源
線Ｖddy を利用して、画面を表示するときには、検査回
路２０を画素マトリクス１１の側から確実にかつ自動的
に絶縁分離すると共に、ＴＦＴ制御用信号線２３ａ，２
３ｂの電位レベルを確実にかつ自動的にアース電位に固
定した状態とする。このため、配線工程が完了した後
に、ソース線Ｘ1 ，Ｘ2 ・・・ＸN に対する断線の有
無の検査工程を行なえ、検査工程の後に再度配線工程を
行う必要がない。
パネル１においては、画面を表示するときにハイレベル
の電位が印加されるゲート線駆動回路１５の正側の電源
線Ｖddy を利用して、画面を表示するときには、検査回
路２０を画素マトリクス１１の側から確実にかつ自動的
に絶縁分離すると共に、ＴＦＴ制御用信号線２３ａ，２
３ｂの電位レベルを確実にかつ自動的にアース電位に固
定した状態とする。このため、配線工程が完了した後
に、ソース線Ｘ1 ，Ｘ2 ・・・ＸN に対する断線の有
無の検査工程を行なえ、検査工程の後に再度配線工程を
行う必要がない。
【００１９】それ故、アクティブマトリクスパネル１の
生産性および信頼性のいずれもを向上することができ
る。
生産性および信頼性のいずれもを向上することができ
る。
【００２０】なお、検査時に、ＴＦＴ制御用信号入力端
子ＴＸ1 ，ＴＸ2 にハイレベルの電位を印加する電源と
しては、外部からの定電圧電源または定電圧発生回路を
用いることができるが、その他にも、ゲート線駆動回路
１５の正側の電源線Ｖddy とＴＦＴ制御用信号入力端子
ＴＸ1 ，ＴＸ2 と導電接続しておき、検査時には、電源
線Ｖddy に対して、ＴＦＴ１１ａ1 ，１１ａ2 ・・・１
１ａN をオン状態、かつ、ＴＦＴ３０ａ，３０ｂをオフ
状態とする電位を供給してもよい。また、上記の検査回
路の構成に部分的な変更を加えて、本例の検査回路をゲ
ート線の検査回路側に採用することもできる。
子ＴＸ1 ，ＴＸ2 にハイレベルの電位を印加する電源と
しては、外部からの定電圧電源または定電圧発生回路を
用いることができるが、その他にも、ゲート線駆動回路
１５の正側の電源線Ｖddy とＴＦＴ制御用信号入力端子
ＴＸ1 ，ＴＸ2 と導電接続しておき、検査時には、電源
線Ｖddy に対して、ＴＦＴ１１ａ1 ，１１ａ2 ・・・１
１ａN をオン状態、かつ、ＴＦＴ３０ａ，３０ｂをオフ
状態とする電位を供給してもよい。また、上記の検査回
路の構成に部分的な変更を加えて、本例の検査回路をゲ
ート線の検査回路側に採用することもできる。
【００２１】
【発明の効果】以上のとおり、本発明に係るアクティブ
マトリクスパネルには、画面の表示状態および非表示状
態に対応して電位が変化する信号線駆動回路側および走
査線駆動回路側の配線、たとえば走査線駆動回路の電源
線などから供給された電位に基づいて動作して、制御用
信号線の電位のレベルに切り換える制御用信号線電位切
換回路を有する。従って、本発明によれば、画面が表示
状態になったときの電位に基づいて、制御用信号線電位
切換回路は制御用信号線をスイッチング回路が高インピ
ーダンス状態となるレベルの電位に切り換えて、検査回
路と画素マトリクス側とを自動的に絶縁状態とすると共
に、その電位に制御用信号線の電位を自動的に固定する
ため、検査工程の後に、制御用信号線を他の配線に接続
させる必要がない。それ故、検査工程の後に再度配線工
程を行う必要がないので、アクティブマトリクスパネル
の生産性および信頼性が向上するという効果を奏する。
マトリクスパネルには、画面の表示状態および非表示状
態に対応して電位が変化する信号線駆動回路側および走
査線駆動回路側の配線、たとえば走査線駆動回路の電源
線などから供給された電位に基づいて動作して、制御用
信号線の電位のレベルに切り換える制御用信号線電位切
換回路を有する。従って、本発明によれば、画面が表示
状態になったときの電位に基づいて、制御用信号線電位
切換回路は制御用信号線をスイッチング回路が高インピ
ーダンス状態となるレベルの電位に切り換えて、検査回
路と画素マトリクス側とを自動的に絶縁状態とすると共
に、その電位に制御用信号線の電位を自動的に固定する
ため、検査工程の後に、制御用信号線を他の配線に接続
させる必要がない。それ故、検査工程の後に再度配線工
程を行う必要がないので、アクティブマトリクスパネル
の生産性および信頼性が向上するという効果を奏する。
【図１】本発明の実施例１に係るアクティブマトリクス
パネルの構成を示すブロック図である。
パネルの構成を示すブロック図である。
【図２】本発明の実施例に係るアクティブマトリクスパ
ネルおよび従来のアクティブマトリクスパネルに対する
ソース線の断線検査工程において、各部位に入出力され
る信号の波形図である。
ネルおよび従来のアクティブマトリクスパネルに対する
ソース線の断線検査工程において、各部位に入出力され
る信号の波形図である。
【図３】本発明の実施例に係るアクティブマトリクスパ
ネルおよび従来のアクティブマトリクスパネルのソース
線駆動回路のシフトレジスタの回路図である。
ネルおよび従来のアクティブマトリクスパネルのソース
線駆動回路のシフトレジスタの回路図である。
【図４】従来のアクティブマトリクスパネルの構成を示
すブロック図である。
すブロック図である。
１・・・アクティブマトリクスパネル １１，５１・・・画素マトリクス １２，５２・・・ソース線駆動回路 １３，５３・・・シフトレジスタ部 １４，５４・・・サンプルホールド回路 １５，５５・・・ゲート線駆動回路 １６，１８，５６，５８・・・クロック信号線 ２０，６０・・・検査回路 ２１ａ1 〜２１ａN ，６１ａ1 〜６１ａN ・・・ＴＦＴ
（スイッチング回路） ２２ａ，２２ｂ，６２ａ，６２ｂ・・・検査用信号線 ２３ａ，２３ｂ，２３ａ，２３ｂ・・・ＴＦＴ制御用信
号線（制御用信号線） ３０・・・制御用信号線電位切換回路 ３０ａ，３０ｂ・・・ＴＦＴ ＣＸ1 ，ＣＸ2 ・・・検査用信号出力端子 ＴＸ1 ，ＴＸ2 ・・・ＴＦＴ制御用信号入力端子 Ｖssy ・・・ゲート線駆動回路の負側の電源線 Ｖddy ・・・ゲート線駆動回路の正側の電源線 Ｖｉｄｅｏ・・・ビデオ信号線 Ｘ1 〜ＸN ・・・ソース線（信号線） Ｙ1 〜ＹM ・・・ゲート線（走査線）
（スイッチング回路） ２２ａ，２２ｂ，６２ａ，６２ｂ・・・検査用信号線 ２３ａ，２３ｂ，２３ａ，２３ｂ・・・ＴＦＴ制御用信
号線（制御用信号線） ３０・・・制御用信号線電位切換回路 ３０ａ，３０ｂ・・・ＴＦＴ ＣＸ1 ，ＣＸ2 ・・・検査用信号出力端子 ＴＸ1 ，ＴＸ2 ・・・ＴＦＴ制御用信号入力端子 Ｖssy ・・・ゲート線駆動回路の負側の電源線 Ｖddy ・・・ゲート線駆動回路の正側の電源線 Ｖｉｄｅｏ・・・ビデオ信号線 Ｘ1 〜ＸN ・・・ソース線（信号線） Ｙ1 〜ＹM ・・・ゲート線（走査線）
Claims (2)
- 【請求項１】 信号線駆動回路側に導電接続する複数の
信号線および走査線駆動回路側に導電接続する複数の走
査線が格子状に配置されて画面の各画素が形成された画
素マトリクスと、制御用信号線を介して印加された電位
に基づいて高インピーダンス状態と低インピーダンス状
態との間で切り換えられるスイッチング回路と、このス
イッチング回路を介して前記信号線に導電接続し、前記
スイッチング回路が低インピーダンス状態にあるときに
前記信号線駆動回路側から前記信号線に入力された検査
用信号を検査用信号出力端子から出力可能な検査用信号
線と、前記画面の表示状態および非表示状態に対応して
電位が変化する前記信号線駆動回路側および前記走査線
駆動回路側のいずれかの配線から供給された電位に基づ
いて動作し、この電位が前記画面の表示状態に相当する
レベルであるときに、前記制御用信号線の電位を前記ス
イッチング回路が高インピーダンス状態となるレベルの
電位に切り換えて保持する制御用信号線電位切換回路
と、を有していることを特徴とするアクティブマトリク
スパネル。 - 【請求項２】 請求項１において、前記制御用信号線電
位切換回路の動作を規定する電位をそれに供給する前記
配線は、前記走査線駆動回路側の電源線であることを特
徴とするアクティブマトリクスパネル。
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|---|---|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005227505A (ja) * | 2004-02-12 | 2005-08-25 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2007256958A (ja) * | 2002-04-26 | 2007-10-04 | Toshiba Matsushita Display Technology Co Ltd | Ｅｌ表示パネルの駆動方法 |
| US7777698B2 (en) | 2002-04-26 | 2010-08-17 | Toshiba Matsushita Display Technology, Co., Ltd. | Drive method of EL display panel |
| JP2010224279A (ja) * | 2009-03-24 | 2010-10-07 | Kyocera Corp | 画像表示装置 |
| US7924248B2 (en) | 2002-04-26 | 2011-04-12 | Toshiba Matsushita Display Technology Co., Ltd. | Drive method of EL display apparatus |
| JP2011186450A (ja) * | 2010-02-11 | 2011-09-22 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JP2016194712A (ja) * | 2000-05-12 | 2016-11-17 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置 |
| US12007656B2 (en) | 2010-02-11 | 2024-06-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
-
1992
- 1992-04-30 JP JP11132392A patent/JP3535878B2/ja not_active Expired - Lifetime
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016194712A (ja) * | 2000-05-12 | 2016-11-17 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置 |
| JP2007256958A (ja) * | 2002-04-26 | 2007-10-04 | Toshiba Matsushita Display Technology Co Ltd | Ｅｌ表示パネルの駆動方法 |
| US7777698B2 (en) | 2002-04-26 | 2010-08-17 | Toshiba Matsushita Display Technology, Co., Ltd. | Drive method of EL display panel |
| US7924248B2 (en) | 2002-04-26 | 2011-04-12 | Toshiba Matsushita Display Technology Co., Ltd. | Drive method of EL display apparatus |
| US7932880B2 (en) | 2002-04-26 | 2011-04-26 | Toshiba Matsushita Display Technology Co., Ltd. | EL display panel driving method |
| US8063855B2 (en) | 2002-04-26 | 2011-11-22 | Toshiba Matsushita Display Technology Co., Ltd. | Drive method of EL display panel |
| JP2005227505A (ja) * | 2004-02-12 | 2005-08-25 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2010224279A (ja) * | 2009-03-24 | 2010-10-07 | Kyocera Corp | 画像表示装置 |
| US8947337B2 (en) | 2010-02-11 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9465271B2 (en) | 2010-02-11 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2011186450A (ja) * | 2010-02-11 | 2011-09-22 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| US9798211B2 (en) | 2010-02-11 | 2017-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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| JP2020129123A (ja) * | 2010-02-11 | 2020-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US11143925B2 (en) | 2010-02-11 | 2021-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11500254B2 (en) | 2010-02-11 | 2022-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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