JPH06281944A - 修復可能の冗長駆動マトリックス表示装置 - Google Patents
修復可能の冗長駆動マトリックス表示装置Info
- Publication number
- JPH06281944A JPH06281944A JP30654593A JP30654593A JPH06281944A JP H06281944 A JPH06281944 A JP H06281944A JP 30654593 A JP30654593 A JP 30654593A JP 30654593 A JP30654593 A JP 30654593A JP H06281944 A JPH06281944 A JP H06281944A
- Authority
- JP
- Japan
- Prior art keywords
- matrix display
- display device
- row
- shift register
- conductors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/86—Masking faults in memories by using spares or by reconfiguring in serial access memories, e.g. shift registers, CCDs, bubble memories
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
Landscapes
- Engineering & Computer Science (AREA)
- Liquid Crystal (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】 二重のアドレス回路を備えて画素行導線を両
端から冗長的に駆動するマトリックス表示装置におい
て、各アドレス回路に、それぞれバッファ素子を介して
行導線に結合した順次の段を有するシフトレジスタを設
け、論理「１」の行選択パルスが少なくとも一方のシフ
トレジスタの各段を介して伝搬するのを妨げる欠陥を回
避するために、 【構成】 適切に選択したシフトレジスタの段毎の入力
側に開閉可能の接続素子対を設け、選択した段の入力端
を前段から切離して行導線に接続し、行導線の他端に結
合したシフトレジスタ段からの行選択パルスを受入れる
とともに、開閉可能の接続素子により、適切に選択した
バッファ素子を高出力インピーダンスにして、欠陥バッ
ファ素子により該当行導線他端のバッファ素子が過負荷
になるのを防止する。
端から冗長的に駆動するマトリックス表示装置におい
て、各アドレス回路に、それぞれバッファ素子を介して
行導線に結合した順次の段を有するシフトレジスタを設
け、論理「１」の行選択パルスが少なくとも一方のシフ
トレジスタの各段を介して伝搬するのを妨げる欠陥を回
避するために、 【構成】 適切に選択したシフトレジスタの段毎の入力
側に開閉可能の接続素子対を設け、選択した段の入力端
を前段から切離して行導線に接続し、行導線の他端に結
合したシフトレジスタ段からの行選択パルスを受入れる
とともに、開閉可能の接続素子により、適切に選択した
バッファ素子を高出力インピーダンスにして、欠陥バッ
ファ素子により該当行導線他端のバッファ素子が過負荷
になるのを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、行および列の導線の行
列配置によるアドレス可能の画素群を有するマトリック
ス表示装置、特に、冗長な画素アドレス手段を有するマ
トリックス表示装置に関するものである。
列配置によるアドレス可能の画素群を有するマトリック
ス表示装置、特に、冗長な画素アドレス手段を有するマ
トリックス表示装置に関するものである。
【０００２】
【従来の技術】一般に、従来の上述した種類のマトリッ
クス表示装置の最良のものは液晶表示装置（ＬＣＤ）で
あり、薄膜トランジスタ（ＴＦＴ）を用いて対応するＬ
ＣＤ画素を活性化している。通例、画素群およびそれぞ
れ組合わせたＴＦＴ群は、互いに直交配置した行および
列の導線群の交点に位置し、特定の画素がそれぞれ互い
に直交した行および列の導線群をアドレスすることによ
り選択される。ＬＣＤの構成およびＴＦＴにより活性化
する画素をアドレスする回路の詳細に関しては、E. Kan
eko 著「液晶テレビジョン表示装置」 D. Reidel出版会
社、Kluwer大学出版業者グループ、1987年刊行の文献を
参照されたい。
クス表示装置の最良のものは液晶表示装置（ＬＣＤ）で
あり、薄膜トランジスタ（ＴＦＴ）を用いて対応するＬ
ＣＤ画素を活性化している。通例、画素群およびそれぞ
れ組合わせたＴＦＴ群は、互いに直交配置した行および
列の導線群の交点に位置し、特定の画素がそれぞれ互い
に直交した行および列の導線群をアドレスすることによ
り選択される。ＬＣＤの構成およびＴＦＴにより活性化
する画素をアドレスする回路の詳細に関しては、E. Kan
eko 著「液晶テレビジョン表示装置」 D. Reidel出版会
社、Kluwer大学出版業者グループ、1987年刊行の文献を
参照されたい。
【０００３】画素群、組合わせたＴＦＴ群並びに行およ
び列の導線群の行列配置と画素群をアドレスするに必要
な回路とのマトリックス装置は複雑であるから、その装
置のなるべく多くの部分をＬＣＤパネル自体の基板上に
おける薄膜技術によって製作するのが望ましい。最大の
効果を得るために、マトリックス装置に、行および列の
導線群を両端から同時にアドレスする二重回路もしくは
冗長回路を組合わせることは既知である。
び列の導線群の行列配置と画素群をアドレスするに必要
な回路とのマトリックス装置は複雑であるから、その装
置のなるべく多くの部分をＬＣＤパネル自体の基板上に
おける薄膜技術によって製作するのが望ましい。最大の
効果を得るために、マトリックス装置に、行および列の
導線群を両端から同時にアドレスする二重回路もしくは
冗長回路を組合わせることは既知である。
【０００４】かかる冗長行アドレス回路を備えた従来の
液晶表示装置の回路構成を図１に示す。この表示装置に
は、各画素をアドレスする特定の行と列との導線をｍと
ｎとによりそれぞれ識別するものとした場合に、記号Ｐ
m,n によりそれぞれを識別する多数の画素群およびその
画素群とそれぞれ組合わせたＴＦＴ群を設けてある。行
および列の導線群は、それぞれ、ＬＲ1 ，ＬＲ2 -----
, ＬＲM およびＬＣ1,ＬＣ2,----, ＬＣN と表わす。
冗長行アドレス回路は、二重の回路１０と１０′とを備
えており、そのそれぞれが、行クロックパルスを受入れ
る入力端、周期的開始パルスを受入れる入力端およびそ
れぞれの行導線に電気的に接続した多数の出力端を有し
ている。この表示装置には、また、列タイミングパルス
を受入れる第１入力端、像信号を受入れる第２入力端お
よびそれぞれの列導線に電気的に接続した多数の出力端
を設けてある。
液晶表示装置の回路構成を図１に示す。この表示装置に
は、各画素をアドレスする特定の行と列との導線をｍと
ｎとによりそれぞれ識別するものとした場合に、記号Ｐ
m,n によりそれぞれを識別する多数の画素群およびその
画素群とそれぞれ組合わせたＴＦＴ群を設けてある。行
および列の導線群は、それぞれ、ＬＲ1 ，ＬＲ2 -----
, ＬＲM およびＬＣ1,ＬＣ2,----, ＬＣN と表わす。
冗長行アドレス回路は、二重の回路１０と１０′とを備
えており、そのそれぞれが、行クロックパルスを受入れ
る入力端、周期的開始パルスを受入れる入力端およびそ
れぞれの行導線に電気的に接続した多数の出力端を有し
ている。この表示装置には、また、列タイミングパルス
を受入れる第１入力端、像信号を受入れる第２入力端お
よびそれぞれの列導線に電気的に接続した多数の出力端
を設けてある。
【０００５】ＬＣＤ装置の典型的な用途は、テレビジョ
ン映像の投写および直視表示である。かかる用途のため
に像信号は映像信号から取出し、列タイミングパルス、
行クロックパルスおよび開始パルスは垂直および水平の
同期パルスから取出す。像信号は、時間的に変化する電
圧を有しており、その電圧を継続的に標本化して、列導
線を介し、表示装置の順次にアドレスした画素に印加す
る。かかる回路系の中には、１行分の映像情報をライン
メモリに蓄積して列導線群を同時に並列にアドレスし得
るようにしたものもある。
ン映像の投写および直視表示である。かかる用途のため
に像信号は映像信号から取出し、列タイミングパルス、
行クロックパルスおよび開始パルスは垂直および水平の
同期パルスから取出す。像信号は、時間的に変化する電
圧を有しており、その電圧を継続的に標本化して、列導
線を介し、表示装置の順次にアドレスした画素に印加す
る。かかる回路系の中には、１行分の映像情報をライン
メモリに蓄積して列導線群を同時に並列にアドレスし得
るようにしたものもある。
【０００６】行アドレス回路１０は、各段Ｓ1,Ｓ2, ---
--, ＳM を有するＭ段シフトレジスタおよびシフトレジ
スタ各段の出力端を行導線ＬＲ1 , ＬＲ2, ----- ,ＬＲ
M にそれぞれ結合させるＭ出力バッファ素子Ｂ1,Ｂ2,--
-- ,ＢM を備えている。各段Ｓm の出力端は次段Ｓm+1
の入力端に電気的に接続してあるので、論理「１」は、
行クロックパルスの制御のもとにシフトレジスタ中を継
続的に伝搬する。
--, ＳM を有するＭ段シフトレジスタおよびシフトレジ
スタ各段の出力端を行導線ＬＲ1 , ＬＲ2, ----- ,ＬＲ
M にそれぞれ結合させるＭ出力バッファ素子Ｂ1,Ｂ2,--
-- ,ＢM を備えている。各段Ｓm の出力端は次段Ｓm+1
の入力端に電気的に接続してあるので、論理「１」は、
行クロックパルスの制御のもとにシフトレジスタ中を継
続的に伝搬する。
【０００７】各バッファ素子Ｂm は、それぞれのシフト
レジスタ段Ｓm に電気的に接続した入力端を有するとと
もに、それぞれの行導線ＬＲm に電気的に接続した出力
端を有している。論理「１」は、シフトレジスタ中を伝
搬しながら、バッファ素子Ｂ1,Ｂ2,---- ,ＢM の入力端
に順次に現われて、それぞれの行導線に沿って位置する
各行の画素を順次にアドレスする。さらに詳述すると、
論理「１」に対応する電圧レベルは、シフトレジスタ各
段の出力端に現われると、選択した行の画素群に組合わ
さったＴＦＴ群をオン状態に切換える。
レジスタ段Ｓm に電気的に接続した入力端を有するとと
もに、それぞれの行導線ＬＲm に電気的に接続した出力
端を有している。論理「１」は、シフトレジスタ中を伝
搬しながら、バッファ素子Ｂ1,Ｂ2,---- ,ＢM の入力端
に順次に現われて、それぞれの行導線に沿って位置する
各行の画素を順次にアドレスする。さらに詳述すると、
論理「１」に対応する電圧レベルは、シフトレジスタ各
段の出力端に現われると、選択した行の画素群に組合わ
さったＴＦＴ群をオン状態に切換える。
【０００８】列アドレス回路１２は、行アドレス回路１
０と同様に機能する。しかしながら、列アドレス回路１
２は、列導線ＬＣ1,ＬＣ2,---- ,ＬＣN をアドレスする
他に、これらの列導線に、映像信号の標本値を表わすデ
ータ信号を供給する。特に、行アドレス回路１０がいず
れかの行の画素群をアドレスしている間に、列アドレス
回路１２は、これらの画素群について、それらの画素群
が表示すべき映像片に対応する輝度すなわちグレーレベ
ルを表わすデータ信号を列導線群に供給する。列アドレ
ス回路については、本発明の理解に必要がないので、特
に記述することはしない。データ供給の幾多の変形につ
いて列アドレス回路はよく知られている。
０と同様に機能する。しかしながら、列アドレス回路１
２は、列導線ＬＣ1,ＬＣ2,---- ,ＬＣN をアドレスする
他に、これらの列導線に、映像信号の標本値を表わすデ
ータ信号を供給する。特に、行アドレス回路１０がいず
れかの行の画素群をアドレスしている間に、列アドレス
回路１２は、これらの画素群について、それらの画素群
が表示すべき映像片に対応する輝度すなわちグレーレベ
ルを表わすデータ信号を列導線群に供給する。列アドレ
ス回路については、本発明の理解に必要がないので、特
に記述することはしない。データ供給の幾多の変形につ
いて列アドレス回路はよく知られている。
【０００９】行アドレス回路１０′は行アドレス回路１
０の複製物であり、同じ行クロック信号を受入れる。こ
の複製回路は、行アドレス回路１０にいくつかの行導線
をアドレスし得ない欠点があっても、確実に各行導線を
アドレスし得るように設けたものである。理想的には、
行アドレス回路全体の複製回路を設けてあれば、行アド
レス回路１０が完全に失敗しても、表示する像には何ら
劣化が生じない。しかしながら、残念なことに、そのよ
うなことは滅多に起らない。
０の複製物であり、同じ行クロック信号を受入れる。こ
の複製回路は、行アドレス回路１０にいくつかの行導線
をアドレスし得ない欠点があっても、確実に各行導線を
アドレスし得るように設けたものである。理想的には、
行アドレス回路全体の複製回路を設けてあれば、行アド
レス回路１０が完全に失敗しても、表示する像には何ら
劣化が生じない。しかしながら、残念なことに、そのよ
うなことは滅多に起らない。
【００１０】
【発明が解決しようとする課題】複製行アドレス回路に
よっては救済し得ない欠陥には一般に二つの部類があ
る。その第１は、複製回路自体が不完全であって、回路
１０と回路１０′との両方に欠陥があり、少なくとも１
行の画素群全体が悪影響を受けるものである。実際に、
２個の行アドレス回路それぞれの唯一個の欠陥によって
多数の行が完全に作動し得なくなることがあり得る。例
えば、シフトレジスタ段Ｓ3 の欠陥によって、伝搬中の
論理「１」がその段の出力端に現われなくなると、その
段もしくは後続段ではそれぞれの行の画素群をアドレス
し得なくなる。行導線ＬＲ3 乃至ＬＲ M は複製行アドレ
ス回路１０′のみによってアドレス可能ではある。しか
しながら、複製回路のシフトレジスタ段Ｓ4 ′に欠陥が
あって複製シフトレジスタにおける論理「１」の伝搬が
同様に停止すると、表示装置において画素をアドレスし
得る最終行は第３行となり、後続行の画素はすべて作動
しなくなる。
よっては救済し得ない欠陥には一般に二つの部類があ
る。その第１は、複製回路自体が不完全であって、回路
１０と回路１０′との両方に欠陥があり、少なくとも１
行の画素群全体が悪影響を受けるものである。実際に、
２個の行アドレス回路それぞれの唯一個の欠陥によって
多数の行が完全に作動し得なくなることがあり得る。例
えば、シフトレジスタ段Ｓ3 の欠陥によって、伝搬中の
論理「１」がその段の出力端に現われなくなると、その
段もしくは後続段ではそれぞれの行の画素群をアドレス
し得なくなる。行導線ＬＲ3 乃至ＬＲ M は複製行アドレ
ス回路１０′のみによってアドレス可能ではある。しか
しながら、複製回路のシフトレジスタ段Ｓ4 ′に欠陥が
あって複製シフトレジスタにおける論理「１」の伝搬が
同様に停止すると、表示装置において画素をアドレスし
得る最終行は第３行となり、後続行の画素はすべて作動
しなくなる。
【００１１】複製行アドレス回路によっては一般に救済
し得ない欠陥の部類の第２は、低出力インピーダンスモ
ードでロックされるバッファ素子に関するものである。
かかる欠陥は、例えば、ＣＭＯＳ出力転換器を有するバ
ッファ素子にはどれにでも生じ得るものである。かかる
モードのロックは、入力端を電気的に接続されたバッフ
ァ素子自体もしくはシフトレジスタ段の欠陥によって生
じ得るものである。低インピーダンスにより、バッファ
素子の出力端に接続された行導線からバッファ素子に供
給する電圧源の一つに到る通路が設けられる。かかる電
圧通路によりそれぞれの行導線の他端までバッファ素子
の出力端が負荷されてその行の画素群の少なくとも一部
が不作動となる。
し得ない欠陥の部類の第２は、低出力インピーダンスモ
ードでロックされるバッファ素子に関するものである。
かかる欠陥は、例えば、ＣＭＯＳ出力転換器を有するバ
ッファ素子にはどれにでも生じ得るものである。かかる
モードのロックは、入力端を電気的に接続されたバッフ
ァ素子自体もしくはシフトレジスタ段の欠陥によって生
じ得るものである。低インピーダンスにより、バッファ
素子の出力端に接続された行導線からバッファ素子に供
給する電圧源の一つに到る通路が設けられる。かかる電
圧通路によりそれぞれの行導線の他端までバッファ素子
の出力端が負荷されてその行の画素群の少なくとも一部
が不作動となる。
【００１２】
【課題を解決するための手段】本発明の目的は、表示装
置の画素群を過剰にアドレスするために改良した手段を
有するマトリックス表示装置を提供することにある。
置の画素群を過剰にアドレスするために改良した手段を
有するマトリックス表示装置を提供することにある。
【００１３】本発明によれば、行および列の導線群をア
ドレスする手段に、少なくとも、複数の順次にアドレス
する導線群については、それぞれシフトレジスタを備え
た第１および第２のアドレス回路を設ける。そのシフト
レジスタは、それぞれ、順次にアドレスする導線群にそ
れぞれ結合した出力端を有する複数の順次のレジスタ段
を備えている。さらに第１および第２のアドレス回路
は、所定のシフトレジスタ段の入力端を、正常時に接続
してある先行段の出力端から電気的に切離して、それぞ
れの先行段がアドレスした行導線群に接続するための交
互接続手段を備えている。これにより、各シフトレジス
タ段の入力端を、論理「１」のタイミングパルスを伝搬
させていない先行段の出力端から切離して、他のシフト
レジスタにおいて対応する先行段の出力端に接続するこ
とが可能となる。
ドレスする手段に、少なくとも、複数の順次にアドレス
する導線群については、それぞれシフトレジスタを備え
た第１および第２のアドレス回路を設ける。そのシフト
レジスタは、それぞれ、順次にアドレスする導線群にそ
れぞれ結合した出力端を有する複数の順次のレジスタ段
を備えている。さらに第１および第２のアドレス回路
は、所定のシフトレジスタ段の入力端を、正常時に接続
してある先行段の出力端から電気的に切離して、それぞ
れの先行段がアドレスした行導線群に接続するための交
互接続手段を備えている。これにより、各シフトレジス
タ段の入力端を、論理「１」のタイミングパルスを伝搬
させていない先行段の出力端から切離して、他のシフト
レジスタにおいて対応する先行段の出力端に接続するこ
とが可能となる。
【００１４】本発明の好適な実施例においては、交互接
続手段のそれぞれに、切離し可能の導線のような開路可
能の接続手段および相互の連合が容易となるように配置
した第１および第２の導線のような閉路可能の接続手段
を備えている。かかる交互接続手段に加えて、第１およ
び第２のアドレス回路におけるシフトレジスタ段の少な
くとも一部は、高出力インピーダンスの状態に選択的に
なし得るバッファ素子を介してそれぞれの行導線に接続
し得るようになっている。
続手段のそれぞれに、切離し可能の導線のような開路可
能の接続手段および相互の連合が容易となるように配置
した第１および第２の導線のような閉路可能の接続手段
を備えている。かかる交互接続手段に加えて、第１およ
び第２のアドレス回路におけるシフトレジスタ段の少な
くとも一部は、高出力インピーダンスの状態に選択的に
なし得るバッファ素子を介してそれぞれの行導線に接続
し得るようになっている。
【００１５】
【実施例】以下に図面を参照して実施例につき本発明を
詳細に説明する。図２には、表示装置における画素の各
行を過剰にアドレスするために改良した手段を有するマ
トリックス表示装置の典型的な構成例を示す。図１に示
した装置の対応する部分とほぼ同一の部分には同じ記号
を付してある。
詳細に説明する。図２には、表示装置における画素の各
行を過剰にアドレスするために改良した手段を有するマ
トリックス表示装置の典型的な構成例を示す。図１に示
した装置の対応する部分とほぼ同一の部分には同じ記号
を付してある。
【００１６】図２を検討すれば判るように、重要な相違
点は、参照番号２０および２０′を付してある行アドレ
ス回路にある。特に、多数の開路可能の接続素子Ｐおよ
び閉路可能の接続素子Ｑを、行アドレス回路の回路素子
群および行導線群を相互に接続し、もしくは、付勢する
回路中に戦略的に配置してある。
点は、参照番号２０および２０′を付してある行アドレ
ス回路にある。特に、多数の開路可能の接続素子Ｐおよ
び閉路可能の接続素子Ｑを、行アドレス回路の回路素子
群および行導線群を相互に接続し、もしくは、付勢する
回路中に戦略的に配置してある。
【００１７】開路可能の接続素子Ｐは、それぞれ、切離
し可能の導体により互いに電気的に接続した一対の導体
片を備えている。これらの素子は、替わりに、容易に切
離し得る導体の部分として簡単に構成することもでき
る。その導体は、機械的に、もしくは、過大な電流を流
すことにり、切離すことができ、あるいは、レーザによ
って蒸発させるなどの他の技術によって切離すことがで
きる。一方、閉路可能の接続素子Ｑは、それぞれ、正常
時には互いに電気的に絶縁されているが、導線の溶着、
導電性塗料の塗布、あるいはレーザ溶着のような他の技
術により、互いに電気的に接続し得る一対の導体片を備
えている。後者の技術は、導体片が絶縁層の反対側に配
置されていて、レーザビームをそれらの導体片および介
在層に集束することにより相互に溶着させ得る場合に特
に適用可能である。かかる溶着技術の例は、D. E. Cast
leberry 他著「１メガ画素カラー珪素ＴＦＴ液晶表示装
置」１９８８年、技術論文ＳＩＤ抄録集、２３２頁乃至
２３４頁、13.1編に記載されている。
し可能の導体により互いに電気的に接続した一対の導体
片を備えている。これらの素子は、替わりに、容易に切
離し得る導体の部分として簡単に構成することもでき
る。その導体は、機械的に、もしくは、過大な電流を流
すことにり、切離すことができ、あるいは、レーザによ
って蒸発させるなどの他の技術によって切離すことがで
きる。一方、閉路可能の接続素子Ｑは、それぞれ、正常
時には互いに電気的に絶縁されているが、導線の溶着、
導電性塗料の塗布、あるいはレーザ溶着のような他の技
術により、互いに電気的に接続し得る一対の導体片を備
えている。後者の技術は、導体片が絶縁層の反対側に配
置されていて、レーザビームをそれらの導体片および介
在層に集束することにより相互に溶着させ得る場合に特
に適用可能である。かかる溶着技術の例は、D. E. Cast
leberry 他著「１メガ画素カラー珪素ＴＦＴ液晶表示装
置」１９８８年、技術論文ＳＩＤ抄録集、２３２頁乃至
２３４頁、13.1編に記載されている。
【００１８】行アドレス回路における一方もしくは両方
のシフトレジスタ中を通る論理「１」の伝搬を停止させ
る欠陥を回避するためには、選択したシフトレジスタ段
の入力端を、開路可能の接続素子Ｐを介して出力端に電
気的に接続する。さらに、これらの入力端を、それぞ
れ、閉路可能の接続素子Ｑの一方の導体片に電気的に接
続する。それらの接続素子Ｑの他方の導体片は、前段の
シフトレジスタ段がアドレスした行導線に電気的に接続
する。
のシフトレジスタ中を通る論理「１」の伝搬を停止させ
る欠陥を回避するためには、選択したシフトレジスタ段
の入力端を、開路可能の接続素子Ｐを介して出力端に電
気的に接続する。さらに、これらの入力端を、それぞ
れ、閉路可能の接続素子Ｑの一方の導体片に電気的に接
続する。それらの接続素子Ｑの他方の導体片は、前段の
シフトレジスタ段がアドレスした行導線に電気的に接続
する。
【００１９】この典型的な実施例においては、接続素子
Ｐ，Ｑの対が入力側から３段おきのシフトレジスタ段毎
に接続され、かかる接続が、各行アドレス回路のシフト
レジスタに対して行なわれる。他に幾多の構成が可能で
あるが、欠陥修復の可能性は、それぞれシフトレジスタ
段に接続する接続素子Ｐ，Ｑの対の対数とともに増大す
る。
Ｐ，Ｑの対が入力側から３段おきのシフトレジスタ段毎
に接続され、かかる接続が、各行アドレス回路のシフト
レジスタに対して行なわれる。他に幾多の構成が可能で
あるが、欠陥修復の可能性は、それぞれシフトレジスタ
段に接続する接続素子Ｐ，Ｑの対の対数とともに増大す
る。
【００２０】図２に示した回路構成を如何にして欠陥の
修復に用いる得るかの例として、シフトレジスタ段Ｓ3
およびＳ4 ′に欠陥があって第４行から第Ｍ行までを不
動作にした場合を考える。図２に示した装置において
は、シフトレジスタ段Ｓ4 およびＳ7 ′の入力端におけ
る接続素子Ｐを開路するとともに、同じ入力端における
接続素子Ｑを閉路することにより、これらの欠陥を修復
して、全行を作動可能にすることができる。したがっ
て、シフトレジスタ段Ｓ4 は、欠陥が生じたシフトレジ
スタ段Ｓ3 の出力端に現われる如何なる偽信号からも隔
離されるとともに、シフトレジスタ段Ｓ3 ′から伝搬す
る論理「１」を受入れることになる。同様に、シフトレ
ジスタ段Ｓ7 ′は、欠陥が生じたシフトレジスタ段
Ｓ4 ′の出力端からシフトレジスタ段Ｓ6 ′へ伝搬した
偽信号から隔離されるとともに、シフトレジスタ段Ｓ6
から伝搬する論理「１」を受入れることになる。２系列
のシフトレジスタにおける他の段は、すべて、それぞれ
の先行段から伝搬する論理「１」を受入れることにな
る。
修復に用いる得るかの例として、シフトレジスタ段Ｓ3
およびＳ4 ′に欠陥があって第４行から第Ｍ行までを不
動作にした場合を考える。図２に示した装置において
は、シフトレジスタ段Ｓ4 およびＳ7 ′の入力端におけ
る接続素子Ｐを開路するとともに、同じ入力端における
接続素子Ｑを閉路することにより、これらの欠陥を修復
して、全行を作動可能にすることができる。したがっ
て、シフトレジスタ段Ｓ4 は、欠陥が生じたシフトレジ
スタ段Ｓ3 の出力端に現われる如何なる偽信号からも隔
離されるとともに、シフトレジスタ段Ｓ3 ′から伝搬す
る論理「１」を受入れることになる。同様に、シフトレ
ジスタ段Ｓ7 ′は、欠陥が生じたシフトレジスタ段
Ｓ4 ′の出力端からシフトレジスタ段Ｓ6 ′へ伝搬した
偽信号から隔離されるとともに、シフトレジスタ段Ｓ6
から伝搬する論理「１」を受入れることになる。２系列
のシフトレジスタにおける他の段は、すべて、それぞれ
の先行段から伝搬する論理「１」を受入れることにな
る。
【００２１】バッファ素子が低出力インピーダンス・モ
ードに固定された状態になったときに生ずる問題の解決
を可能にするためには、上述の実施例におけるバッファ
素子、すなわちＢＢ1,ＢＢ2,----, ＢＢM およびＢ
Ｂ1 ′，ＢＢ2 ′, ----, ＢＢM′を、電源電圧の印加
を制御することににり高出力インピーダンス・モードに
なし得る型のものにする。このことは、これらのバッフ
ァ素子群のうちの選択したものから電源電圧Ｖddを切離
すことによって行なわれる。かかる電源電圧切離しを可
能にするためには、バッファ素子群を複数のグループに
分けて、各グループ毎に、開路可能の接続素子Ｐを介
し、電源電圧Ｖddを印加する導線に電気的に接続する。
図２の典型的実施例においては、各グループが３個のバ
ッファ素子からなっている。
ードに固定された状態になったときに生ずる問題の解決
を可能にするためには、上述の実施例におけるバッファ
素子、すなわちＢＢ1,ＢＢ2,----, ＢＢM およびＢ
Ｂ1 ′，ＢＢ2 ′, ----, ＢＢM′を、電源電圧の印加
を制御することににり高出力インピーダンス・モードに
なし得る型のものにする。このことは、これらのバッフ
ァ素子群のうちの選択したものから電源電圧Ｖddを切離
すことによって行なわれる。かかる電源電圧切離しを可
能にするためには、バッファ素子群を複数のグループに
分けて、各グループ毎に、開路可能の接続素子Ｐを介
し、電源電圧Ｖddを印加する導線に電気的に接続する。
図２の典型的実施例においては、各グループが３個のバ
ッファ素子からなっている。
【００２２】上述のように動作するバッファ素子の典型
的な構成例を図３に示す。図示のバッファ素子には、入
力端子３０、トランジスタ３１ａおよび３１ｂからなる
第１ＣＭＯＳインバータ３１、トランジスタ３２ａおよ
び３２ｂからなる第２ＣＭＯＳインバータ、トランジス
タ３３ａおよび３３ｂからなるＰＭＯＳ回路３３および
出力端子３４を備えている。トランジスタ３１ａおよび
３２ａのソース電極、並びに、トランジスタ３３ａのド
レイン電極は、電圧ＶSSの電源に電気的に接続してあ
り、トランジスタ３１ｂ，３２ｂおよび３３ｂのドレイ
ン電極は、電圧Ｖ ddの電源に電気的に接続してある。入
力端子３０は、シフトレジスタ段の一つに対する接続の
ために設けてあり、他方、出力端子３４は、行導線の一
つに対する接続のために設けてある。
的な構成例を図３に示す。図示のバッファ素子には、入
力端子３０、トランジスタ３１ａおよび３１ｂからなる
第１ＣＭＯＳインバータ３１、トランジスタ３２ａおよ
び３２ｂからなる第２ＣＭＯＳインバータ、トランジス
タ３３ａおよび３３ｂからなるＰＭＯＳ回路３３および
出力端子３４を備えている。トランジスタ３１ａおよび
３２ａのソース電極、並びに、トランジスタ３３ａのド
レイン電極は、電圧ＶSSの電源に電気的に接続してあ
り、トランジスタ３１ｂ，３２ｂおよび３３ｂのドレイ
ン電極は、電圧Ｖ ddの電源に電気的に接続してある。入
力端子３０は、シフトレジスタ段の一つに対する接続の
ために設けてあり、他方、出力端子３４は、行導線の一
つに対する接続のために設けてある。
【００２３】トランジスタ３１および３２は、それぞ
れ、単一の入力端および単一の出力端を有しており、イ
ンバータ３１の出力端は、インバータ３２の入力端に電
気的に接続してある。各インバータにおいては、入力端
子は２個のトランジスタの互いに電気的に接続してある
ゲート電極に対応し、他方、出力端子は同じ２個のトラ
ンジスタの互いに電気的に接続してあるドレイン電極に
対応する。しかしながら、ＰＭＯＳ回路３３は、２個の
入力端と単一の出力端とを有している。第１の入力端
は、トランジスタ３３ａのゲート電極に対応し、そのゲ
ート電極は、第２インバータ３２の出力端に電気的に接
続してある。第２の入力端は、トランジスタ３３ｂのゲ
ート電極に対応し、そのゲート電極は、第１インバータ
３１の出力端に電気的に接続してある。ＰＭＯＳ回路３
３の出力端は、トランジスタ３３ａおよび３３ｂのそれ
ぞれ互いに電気的に接続してあるソース電極およびドレ
イン電極にそれぞれ対応する。
れ、単一の入力端および単一の出力端を有しており、イ
ンバータ３１の出力端は、インバータ３２の入力端に電
気的に接続してある。各インバータにおいては、入力端
子は２個のトランジスタの互いに電気的に接続してある
ゲート電極に対応し、他方、出力端子は同じ２個のトラ
ンジスタの互いに電気的に接続してあるドレイン電極に
対応する。しかしながら、ＰＭＯＳ回路３３は、２個の
入力端と単一の出力端とを有している。第１の入力端
は、トランジスタ３３ａのゲート電極に対応し、そのゲ
ート電極は、第２インバータ３２の出力端に電気的に接
続してある。第２の入力端は、トランジスタ３３ｂのゲ
ート電極に対応し、そのゲート電極は、第１インバータ
３１の出力端に電気的に接続してある。ＰＭＯＳ回路３
３の出力端は、トランジスタ３３ａおよび３３ｂのそれ
ぞれ互いに電気的に接続してあるソース電極およびドレ
イン電極にそれぞれ対応する。
【００２４】正常な動作においては、入力端子３０にお
ける信号レベルは、論理１、すなわち、＋１５ボルト程
度の電圧Ｖdd、あるいは、論理０、すなわち、ほぼ０ボ
ルトの電圧ＶSSのいずれかである。ＰＭＯＳ回路３３
は、これと同じ信号レベルを、インバータ３１および３
２による二重反転の後に、第１入力端に受入れるととも
に、これとは逆の信号レベルを、インバータ３１による
反転の後に、第２入力端に受入れる。ＰＭＯＳ回路３３
の出力端３４に現われる論理出力は、入力端子３０に加
わった信号と同じになる。トランジスタ３３ａおよび３
３ｂの一方がオフになるとともに、他方のトランジスタ
がオンになり、したがって、そのトランジスタが接続さ
れている電圧源、すなわち、ＶSSもしくはＶddと行導線
の１本が電気的に接続されている出力端子３４との間に
低インピーダンスの通路が設けられる。
ける信号レベルは、論理１、すなわち、＋１５ボルト程
度の電圧Ｖdd、あるいは、論理０、すなわち、ほぼ０ボ
ルトの電圧ＶSSのいずれかである。ＰＭＯＳ回路３３
は、これと同じ信号レベルを、インバータ３１および３
２による二重反転の後に、第１入力端に受入れるととも
に、これとは逆の信号レベルを、インバータ３１による
反転の後に、第２入力端に受入れる。ＰＭＯＳ回路３３
の出力端３４に現われる論理出力は、入力端子３０に加
わった信号と同じになる。トランジスタ３３ａおよび３
３ｂの一方がオフになるとともに、他方のトランジスタ
がオンになり、したがって、そのトランジスタが接続さ
れている電圧源、すなわち、ＶSSもしくはＶddと行導線
の１本が電気的に接続されている出力端子３４との間に
低インピーダンスの通路が設けられる。
【００２５】バッファ素子は、その入力端に接続されて
いるシフトレジスタ段、もしくは、そのバッファ素子自
体に欠陥が生ずると、上述した低出力インピーダンスの
状態の一つに固定された状態になり得る。この状態にな
ると、行導線の他端に接続されているバッファ素子が逆
の低インピーダンスの状態にあるときには、いつでも、
接続してある行導線によってアドレスした画素が限定さ
れない状態になる。例えば、バッファ素子ＢＢ2 が接地
に対して低出力インピーダンス通路を設けた状態に固定
された状態になると、バッファ素子ＢＢ2 ′が逆の状
態、すなわち、電源Ｖddに対して低出力インピーダンス
の状態にあるときには、いつでも、行導線ＬＲ2 によっ
てアドレスした薄膜画素トランジスタに個々に印加され
る電圧は、ＶSSとＶddとの間のいずれかの電圧値とな
る。かかる個々の印加電圧は、それぞれのトランジスタ
をオンにして、それぞれのトランジスタが接続されてい
る画素を活性化するに必要な電圧閾値の上もしくは下と
なり得る。事実、かかる状態にある行導線には大きい電
流が流れ、その抵抗が充分に大くて、その長さに沿い、
大きい電圧降下が生ずるので、トランジスタ群のあるも
のはオンとなり、他のものはオフとなり得る。
いるシフトレジスタ段、もしくは、そのバッファ素子自
体に欠陥が生ずると、上述した低出力インピーダンスの
状態の一つに固定された状態になり得る。この状態にな
ると、行導線の他端に接続されているバッファ素子が逆
の低インピーダンスの状態にあるときには、いつでも、
接続してある行導線によってアドレスした画素が限定さ
れない状態になる。例えば、バッファ素子ＢＢ2 が接地
に対して低出力インピーダンス通路を設けた状態に固定
された状態になると、バッファ素子ＢＢ2 ′が逆の状
態、すなわち、電源Ｖddに対して低出力インピーダンス
の状態にあるときには、いつでも、行導線ＬＲ2 によっ
てアドレスした薄膜画素トランジスタに個々に印加され
る電圧は、ＶSSとＶddとの間のいずれかの電圧値とな
る。かかる個々の印加電圧は、それぞれのトランジスタ
をオンにして、それぞれのトランジスタが接続されてい
る画素を活性化するに必要な電圧閾値の上もしくは下と
なり得る。事実、かかる状態にある行導線には大きい電
流が流れ、その抵抗が充分に大くて、その長さに沿い、
大きい電圧降下が生ずるので、トランジスタ群のあるも
のはオンとなり、他のものはオフとなり得る。
【００２６】上述の問題を解決するためには、３個のバ
ッファ素子ＢＢ1 ，ＢＢ2 およびＢＢ3 にバスを介して
電源電圧Ｖddを供給する接続素子Ｐを開路することによ
り、バッファ素子ＢＢ2 を高出力インピーダンスの状態
にする。これにより、Ｖdd用バス上の電圧は、ほぼ電圧
ＶSSに変化し、その電圧ＶSSが３個のバッファ素子にそ
のまま印加されて、これら３個のバッファ素子のそれぞ
れにおける出力トランジスタ３３ａ，３３ｂが導通状態
となるのを防ぐ。行導線ＬＲ1 , ＬＲ2 およびＬＲ3 上
の各電圧は、全面的に各バッファ素子ＢＢ1 ′, Ｂ
Ｂ2 ′およびＢＢ3′によって決まることになる。
ッファ素子ＢＢ1 ，ＢＢ2 およびＢＢ3 にバスを介して
電源電圧Ｖddを供給する接続素子Ｐを開路することによ
り、バッファ素子ＢＢ2 を高出力インピーダンスの状態
にする。これにより、Ｖdd用バス上の電圧は、ほぼ電圧
ＶSSに変化し、その電圧ＶSSが３個のバッファ素子にそ
のまま印加されて、これら３個のバッファ素子のそれぞ
れにおける出力トランジスタ３３ａ，３３ｂが導通状態
となるのを防ぐ。行導線ＬＲ1 , ＬＲ2 およびＬＲ3 上
の各電圧は、全面的に各バッファ素子ＢＢ1 ′, Ｂ
Ｂ2 ′およびＢＢ3′によって決まることになる。
【００２７】バッファ素子群中の一つのバッファ素子に
対する接続素子Ｐが開路した場合には、開路したＶdd用
バス上の電圧は、バッファ素子群における各トランジス
タに漏洩電流が流れるために、電圧ＶSSまでは変化しな
いことがある。この問題は、例えば、バッファ素子の群
毎にそれぞれ閉路可能の接続素子Ｑを設けることによ
り、解決することができる。
対する接続素子Ｐが開路した場合には、開路したＶdd用
バス上の電圧は、バッファ素子群における各トランジス
タに漏洩電流が流れるために、電圧ＶSSまでは変化しな
いことがある。この問題は、例えば、バッファ素子の群
毎にそれぞれ閉路可能の接続素子Ｑを設けることによ
り、解決することができる。
【００２８】
【発明の効果】以上の説明から明らかなとおり、本発明
によれば、マトリックス表示装置における画素群をアク
セスする行および列の駆動回路をそれぞれ２系統のシフ
トレジスタを並置して構成し、相互間を開路可能のスイ
ッチ素子および閉路可能のスイッチ素子を伴ったバッフ
ァ素子により接続し、回路構成の冗長度は増すが、いず
れの回路素子に故障が生じても、完全動作のシフトレジ
スタを一系統確保して、マトリックス表示に支障が生じ
ないようにする、という格別の効果を挙げることができ
る。
によれば、マトリックス表示装置における画素群をアク
セスする行および列の駆動回路をそれぞれ２系統のシフ
トレジスタを並置して構成し、相互間を開路可能のスイ
ッチ素子および閉路可能のスイッチ素子を伴ったバッフ
ァ素子により接続し、回路構成の冗長度は増すが、いず
れの回路素子に故障が生じても、完全動作のシフトレジ
スタを一系統確保して、マトリックス表示に支障が生じ
ないようにする、という格別の効果を挙げることができ
る。
【図１】従来の冗長画素アドレス手段付液晶表示装置を
模式的に示すブロック線図である。
模式的に示すブロック線図である。
【図２】本発明による液晶表示装置の好適な構成例を模
式的に示すブロック線図である。
式的に示すブロック線図である。
【図３】図２の液晶表示装置に有用なバッファ素子を模
式的に示す線図である。
式的に示す線図である。
Claims (15)
- 【請求項１】 多数の画素、互いに絶縁するとともに相
互の交点に空間的に組合わせた画素に電気的に結合した
行および列の導線の行列配置および当該装置に表示すべ
き映像を表わす信号を対応する画素に選択的に印加し得
るように行および列の導線をアドレスする手段を備えた
マトリックス表示装置において、少なくとも順次にアド
レスした複数の前記導線に関し、前記行および列の導線
をアドレスする手段に、前記順次にアドレスした複数の
導線に結合した出力端をそれぞれ有する順次の複数段を
含むシフトレジスタを備えた第１のアドレス手段および
前記順次にアドレスした複数の導線に結合した出力端を
それぞれ有する順次の複数段を含むシフトレジスタを備
えた第２のアドレス手段を設け、当該アドレス手段のそ
れぞれに、当該アドレス手段における所定段の入力端を
それぞれの先行段の出力端から電気的に切離すととも
に、当該所定段の入力端を前記それぞれの先行段によっ
てアドレスした行導線に電気的に接続する交互接続手段
を含むことを特徴とするマトリックス表示装置。 - 【請求項２】 通常、前記所定段の入力端を前記それぞ
れの先行段の出力端に電気的に接続する開路可能の複数
の接続手段、および、通常、前記所定段の入力端を前記
それぞれの先行段によってアドレスした行導線から電気
的に切離す閉路可能の複数の接続手段を前記交互接続手
段に設けたことを特徴とする請求項１記載のマトリっク
ス表示装置。 - 【請求項３】 前記第１および前記第２のアドレス手段
の少なくとも一方が制御可能の出力インピーダンスを有
する複数のバッファ素子を含み、前記シフトレジスタの
所定の出力端が当該バッファ素子を介してそれぞれ対応
する導線に結合している請求項１または２記載のマトリ
ックス表示装置。 - 【請求項４】 前記第１および前記第２のアドレス手段
の少なくとも一方が、前記シフトレジスタの各段出力端
を仲介してそれぞれ対応する前記導線に結合させる複数
のバッファ素子および当該バッファ素子を選択的に高イ
ンピーダンスの状態にする手段を含んでいる請求項１ま
たは２記載のマトリックス表示装置。 - 【請求項５】 前記第１と前記第２とのアドレス手段が
順次にアドレスした前記導線の互いに反対側の端部に結
合している請求項１記載のマトリックス表示装置。 - 【請求項６】 前記開路可能の接続手段がそれぞれ切離
し可能の導線を備えている請求項２記載のマトリックス
表示装置。 - 【請求項７】 前記閉路可能の接続手段がそれぞれ相互
の連合が容易となるように配置した第１および第２の導
線を備えている請求項２記載のマトリックス表示装置。 - 【請求項８】 多数の画素、互いに絶縁するとともに相
互の交点に空間的に組合わせた画素に電気的に結合した
行および列の導線の行列配置および当該装置に表示すべ
き映像を表わす信号を対応する画素に選択的に印加し得
るように行および列の導線をアドレスする手段を備えた
マトリックス表示装置において、少なくとも順次にアド
レスした複数の前記導線に関し、前記行および列の導線
をアドレスする手段に、前記順次にアドレスした複数の
導線のそれぞれにバッファ素子を介して結合した出力端
をそれぞれ有する順次の複数段を含むシフトレジスタを
備えた第１のアドレス手段および前記順次にアドレスし
た複数の導線のそれぞれにバッファ素子を介して結合し
た出力端をそれぞれ有する順次の複数段を含むシフトレ
ジスタを備えた第２のアドレス手段を設け、当該アドレ
ス手段のそれぞれに、当該アドレス手段における所定段
の入力端をそれぞれの先行段の出力端から電気的に切離
す開路可能の複数の接続手段および当該所定段の入力端
を前記それぞれの先行段によってアドレスした行導線に
電気的に接続する閉路可能の複数の接続手段を含むこと
を特徴とするマトリックス表示装置。 - 【請求項９】 前記バッファ素子が制御可能の出力イン
ピーダンスを有している請求項８記載のマトリックス表
示装置。 - 【請求項１０】 前記バッファ素子を選択的に高インピ
ーダンスの状態にする制御手段を含んでいる請求項９記
載のマトリックス表示装置。 - 【請求項１１】 前記制御手段に、前記バッファ素子を
当該装置用電源から選択的に電気的に切離す開路可能の
接続手段を備えている請求項１０記載のマトリックス表
示装置。 - 【請求項１２】 前記バッファ素子を複数の群に分けて
配置し、当該群のそれぞれが、当該群の前記バッファ素
子用電源にそれぞれ電気的に接続した第１および第２の
電圧母線、当該第１および第２の電圧母線の少なくとも
一方を仲介してそれぞれの前記電源に電気的に接続する
開路可能の接続素子および前記第１および第２の電圧母
線を仲介して相互に電気的に接続し得る閉路可能の接続
素子をそれぞれ含んでいる請求項１０記載のマトリック
ス表示装置。 - 【請求項１３】 前記第１および第２のアドレス手段が
順次にアドレスした前記導線の互いに反対側の端部に結
合している請求項８記載のマトリックス表示装置。 - 【請求項１４】 前記開路可能の接続手段がそれぞれ切
離し可能の導線を備えている請求項８記載のマトリック
ス表示装置。 - 【請求項１５】 前記閉路可能の接続手段がそれぞれ相
互の連合が容易となるように配置した第１および第２の
導線を備えている請求項８記載のマトリックス表示装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US98863192A | 1992-12-10 | 1992-12-10 | |
| US07/988631 | 1992-12-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06281944A true JPH06281944A (ja) | 1994-10-07 |
Family
ID=25534340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30654593A Pending JPH06281944A (ja) | 1992-12-10 | 1993-12-07 | 修復可能の冗長駆動マトリックス表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0601649A1 (ja) |
| JP (1) | JPH06281944A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006343746A (ja) * | 2005-06-07 | 2006-12-21 | Samsung Electronics Co Ltd | 表示装置 |
| US7245690B2 (en) | 2004-05-20 | 2007-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and electronic device using the same |
| US7633481B2 (en) | 2005-04-11 | 2009-12-15 | Samsung Electronics Co., Ltd. | Gate drive device for display device and display device having the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4622674B2 (ja) * | 2005-05-23 | 2011-02-02 | パナソニック株式会社 | 液晶表示装置 |
| KR101243807B1 (ko) * | 2006-06-30 | 2013-03-18 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 |
| KR101420443B1 (ko) * | 2008-12-23 | 2014-07-16 | 엘지디스플레이 주식회사 | 액정표시장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111197A (ja) * | 1982-12-17 | 1984-06-27 | シチズン時計株式会社 | マトリクス型表示装置の駆動回路 |
| JP2871821B2 (ja) * | 1989-09-13 | 1999-03-17 | 日本電気株式会社 | 周辺駆動回路 |
| US5063378A (en) * | 1989-12-22 | 1991-11-05 | David Sarnoff Research Center, Inc. | Scanned liquid crystal display with select scanner redundancy |
| JP2961803B2 (ja) * | 1990-04-17 | 1999-10-12 | 日本電気株式会社 | シフトレジスタ |
| JP3283257B2 (ja) * | 1991-02-28 | 2002-05-20 | トムソン−エルセデ | 走査装置用の冗長シフトレジスタ |
-
1993
- 1993-12-03 EP EP93203395A patent/EP0601649A1/en not_active Withdrawn
- 1993-12-07 JP JP30654593A patent/JPH06281944A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7245690B2 (en) | 2004-05-20 | 2007-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and electronic device using the same |
| US7633481B2 (en) | 2005-04-11 | 2009-12-15 | Samsung Electronics Co., Ltd. | Gate drive device for display device and display device having the same |
| US8253679B2 (en) | 2005-04-11 | 2012-08-28 | Samsung Electronics Co., Ltd. | Gate drive device with shift register for display device and display device having the same |
| JP2006343746A (ja) * | 2005-06-07 | 2006-12-21 | Samsung Electronics Co Ltd | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0601649A1 (en) | 1994-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5063378A (en) | Scanned liquid crystal display with select scanner redundancy | |
| US6518945B1 (en) | Replacing defective circuit elements by column and row shifting in a flat-panel display | |
| US5926156A (en) | Matrix type image display using backup circuitry | |
| EP0302468B1 (en) | Active matrix type display device | |
| US6201523B1 (en) | Flat panel display device | |
| US20030103045A1 (en) | Display device and driving method thereof | |
| US8704978B2 (en) | LCD panel and fabricating method thereof | |
| WO2000008625A1 (fr) | Dispositif electro-optique et dispositif electronique | |
| JPH02170125A (ja) | マトリックス表示装置 | |
| KR101192767B1 (ko) | 게이트 구동회로 및 이의 리페어방법 | |
| JP3224001B2 (ja) | データ信号線駆動回路および走査信号線駆動回路並びに画像表示装置 | |
| JP3210432B2 (ja) | 液晶表示装置 | |
| JP3136066B2 (ja) | 液晶表示装置 | |
| JPH06281944A (ja) | 修復可能の冗長駆動マトリックス表示装置 | |
| US5796390A (en) | Redundant shift registers for scanning circuits in liquid crystal display devices | |
| JP3424302B2 (ja) | 液晶表示装置 | |
| JPH11133877A (ja) | 表示パネル駆動回路および表示パネル | |
| JP3535878B2 (ja) | アクティブマトリクスパネル | |
| JPH06118909A (ja) | アクティブマトリックス型表示装置及び故障している駆動トランジスタの検出方法 | |
| JPH07152350A (ja) | 表示装置及びその駆動方法 | |
| JPH06308454A (ja) | 液晶表示装置 | |
| JPS6120091A (ja) | 画像表示装置 | |
| US5224102A (en) | Design and test methodology for redundant shift registers | |
| JPH06214210A (ja) | マトリクス表示装置 | |
| JPS61243483A (ja) | アクテイブマトリクス基板 |