JP3283257B2 - 走査装置用の冗長シフトレジスタ - Google Patents

走査装置用の冗長シフトレジスタ

Info

Publication number
JP3283257B2
JP3283257B2 JP50801892A JP50801892A JP3283257B2 JP 3283257 B2 JP3283257 B2 JP 3283257B2 JP 50801892 A JP50801892 A JP 50801892A JP 50801892 A JP50801892 A JP 50801892A JP 3283257 B2 JP3283257 B2 JP 3283257B2
Authority
JP
Japan
Prior art keywords
stage
select line
input terminal
line
scanner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP50801892A
Other languages
English (en)
Other versions
JPH06505606A (ja
Inventor
デュポン，アントワーヌ，ピエール
プリュス，ドラ
Original Assignee
トムソン−エルセデ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by トムソン−エルセデ filed Critical トムソン−エルセデ
Publication of JPH06505606A publication Critical patent/JPH06505606A/ja
Application granted granted Critical
Publication of JP3283257B2 publication Critical patent/JP3283257B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/66—Transforming electric information into light information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/86—Masking faults in memories by using spares or by reconfiguring in serial access memories, e.g. shift registers, CCDs, bubble memories
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

【発明の詳細な説明】 本発明は、一般的にはシフトレジスタに関するもので
あり、特に液晶ディスプレイ等の走査装置用の冗長シフ
トレジスタに関するものである。
テレビ及びコンピュータ用の液晶ディスプレイは、当
該技術分野で知られている。従来技術による単純化され
た液晶ディスプレイは、第１図に図示されている。ディ
スプレイは、複数の行及び複数の列に配置された液晶素
子11のマトリックスを有する。各液晶素子には、薄膜ト
ランジスタ（TFT）のようなスイッチング装置12が付属
している。各TFT12のゲートは、選択線13に接続されて
おり、従って、１つの行のTFTの全てが各選択線13によ
って同時にバイアスされる。選択線13は、選択線にバイ
アス電圧を出力する選択線走査器18の出力端子17に個々
に接続されている。各TFTのドレインは、バイアス電圧
が印加されたTFT12に付属する液晶素子11にグレーレベ
ル（輝度）信号を出力するデータ線14に接続されてい
る。データ線14は、データ線走査器16の出力端子15に個
々に接続されている。
選択線走査器18は、選択線13の一つ一つごとの段を有
するシフトレジスタであり、選択線13は、走査器の個々
の段によって逐次的にバイアス電圧が印加される。輝度
信号は、データ線走査器16によって全てのデータ線14に
同時に供給され、従って、バイアス電圧が印加された選
択線に接続された全ての液晶素子11は、データ線走査器
16から受けた輝度信号に応じた様々な電圧が同時にロー
ドされる。TFT12、データ線走査器16及び選択線走査器1
8は、好ましくは、同一基板上に製造され、走査器16及
び18は基板の周辺に沿って配置されている。
テレビ及びコンピュータモニタ用の液晶ディスプレイ
は、多数の液晶セルの列、例えば、1,440の液晶セル列
を有する。この数の液晶セルの列を有し、３×４の標準
テレビ画像アスペクト比を有するディスプレイは、約1,
080の選択線を有する。この数の選択線及びデータ線を
有するディスプレイは、約156万個のトランジスタTFT12
を備える。選択線走査器18は、1,080段を備え、データ
線走査器16は1,440段を備える。素子がこのように多数
のため、満足できるディスプレイの製造歩留りが低くな
る傾向がある。従って、これらのディスプレイの製造歩
留りを高くすることができる手段が求められている。
シチズン時計株式会社のイギリス国特許出願公開第2,
135,098号は、アクティブマトリックススクリーンの製
造歩留りを大きくするために、欠陥のある部分を回路外
に置くことができるように部分に分割した選択線走査器
を使用するアクティブマトリックススクリーンを記載し
ている。
本発明は、一方の走査器の欠陥のある段が、２つの冗
長走査器の各段に含まれている特別に設けられた分離線
セグメントを切断することによって、他方の走査器の対
応する段によって置き換えることができる独特のレイア
ウトをもつ半導体装置から製造された冗長選択線走査器
を設けることによって、この歩留りをさらに大きくする
ことができる。
本発明は、ドラ プリュス（Dora Plus）によって、
本発明と同時に出願された「液晶ディスプレイ用の選択
線走査器として有用なシフトレジスタ」と題するアメリ
カ特許出願シリアル番号第660272号に記載されている発
明と共に使用できる。
本発明は、ドラ プリュス（Dora Plus）によって、
本発明と同時に出願された「特に液晶ディスプレイ用の
シフトレジスタ」と題するアメリカ特許出願シリアル番
号第660271号に記載されている発明と共に使用できる。
本出願は、ドラ プリュス（Dora Plus）及びアント
ワーヌ デュポン（Antoine Dupont）によって、本発明
と同時に出願された、「冗長シフトレジスタの構成とテ
スト方法」と題するアメリカ特許出願シリアル番号第66
0273号に記載されている発明と関連している。
複数行及び複数列に配置されたディスプレイ素子のア
レイを有するディスプレイ装置は、ディスプレイ素子列
にデータ信号を入力する手段と、ディスプレイ素子行に
バイアス電圧を印加する複数の選択線とを備える。複数
の冗長選択線走査器が、選択線を逐次的に選択する。冗
長選択線走査器の各々は、入力端子と出力端子を有す
る、順番に番号を付けた複数の段を有する。各段の入力
端子は、直前の段の出力端子に接続されている。分離線
セグメントが、対応する番号を有する段の出力端子を同
じ番号の選択線の両端にに接続している。それによっ
て、一方の走査器の欠陥のある段は、その欠陥のある段
に付属する分離線セグメントを切断することによって、
他方の走査器の対応する同じ番号の段に置き換えられ
る。
第１図は、従来技術による型の液晶ディスプレイを単
純化して図示したものである。
第２図は、冗長選択線走査器のカスケード接続された
段の概略図を含む、ディスプレイ（但し、液晶アレイを
破断した）の好ましい１実施例を図示したものである。
第３図は、半導体回路のレイアウトに一般に使用され
ている技術に従ってレイアウトされた選択線走査器の１
つの段のレイアウト図である。
第４図は、本発明による選択線走査器の１つの段のレ
イアウトの好ましい実施例を図示したものである。
第２図では、選択線走査器段の図示の都合のために、
液晶素子マトリックス10を破断して図示してある。冗長
選択線走査器21及び22は、複数の同一の段23を備え、そ
れらの段の各々は入力端子24及び出力端子25を有する。
各段23は更に、バイアス端子34、35及び36、クロック端
子37及び38を有する。様々な電源及びパルス発生器（図
示せず）が、選択線レジスタ21及び22にバイアス電圧及
びクロック信号を供給する。段23は、上述したアメリカ
特許出願シリアル番号第660,272号に詳細に記載されて
いる。選択線走査器21及び22の段23と選択線13は、順番
に番号が付けられており、選択線走査器21及び22の対応
する番号の段は、分離線セグメント26によって対応する
番号の選択線13の両端に接続されている。分離線セグメ
ント26は、また、線27を介して各段の出力端子25をすぐ
後に続く段の入力端子24に接続している。
作動時、選択線走査器21及び22は、同期して作動し、
１つの段による出力パルスの生成によって、すぐ次の段
に入力パルスを供給し、また接続された選択線13を電圧
バイアスする。何らかの理由で欠陥のある段は、欠陥の
ある段の分離線セグメント26を切断することによって装
置から簡単に外すことができ、他方の走査器の対応する
番号の段が、両方の走査器21及び22の次の段の入力パル
スを供給する。
両方の選択線走査器21及び22の各段23は、６つのTFT2
8〜33によって構成されている。TFT28〜33は、好ましく
はTFT12（第１図）と同じ基板上にTFT12の製造と同時に
製造される。第３図は、従来使用されている典型的な回
路レイアウト技術を使用したときに得られる段23の内の
１つの６つのトランジスタ28〜33を拡大して図示したも
のである。一般的に、半導体回路をレイアウトする時、
入力装置と入力端子は入力部に配置され、出力装置は出
力端子25に近い出力部に配置されている。従って、入力
端子及び出力端子は互いに離れている。半導体回路の線
は数ミクロンの幅を有し、従って、テスト装置に容易に
接続できないので、テストパッド39はテストプローブを
置くことのできる空間を提供する。第３図では、出力ト
ランジスタ30は、出力端子25とテストパッド39に近い端
子34、37及び38の側に配置されている。他の半導体装置
28、29、31、32及び33と端子36は、端子34、37及び38の
反対の側に配置されている。また、出力信号を次の段の
入力端子に入力することができるように線27に接続され
た端子27'は、入力端子24とクロック端子37との直ぐ間
に配置されており、端子25及び27'は電気的に接続され
ている。第３図に図示したレイアウトでは、分離線セグ
メントを用意する手段はなく、同じ目的のため切断でき
る線もないので、分離線セグメント26を切断してデータ
線走査器の欠陥のある段を分離する技術は使用できな
い。また、第３図のレイアウトでは、段23の１つが何ら
かの欠点を有する時、欠陥のある段を選択線走査器から
分離できず、修理できない時は装置を廃棄しなければな
らない。
第４図は、半導体回路が製造されている基板の一端に
テストパッド39が配置されている好ましい１実施例を図
示したものである。入力端子24、出力端子25、分離線セ
グメント26及び端子27'はテストパッド39のすぐ近くに
配置されている。TFT28〜33は、入力端子及び出力端子
のテストパッド39とは反対側に配置されている。従っ
て、入力端子24及び出力端子25は、半導体装置とテスト
パッド39との間にある。第４図の構造では、当業者には
よく知られている技術であるレーザを使用して欠陥のあ
る段の分離線セグメント26内で単純に切断を実施するこ
とによって、欠陥のある段を、他のレジスタ段から分離
することができる。第４図の構造は、出力装置30が出力
端子25から離れており、入力端子及び出力端子が互いに
極めて近接しているので、従来のレイアウト技術による
構造とは非常に異なっている。
本発明は、複数の重要な利点を有している。液晶素子
マトリックスの製造時の共通な欠陥は、互いに交叉する
選択線とデータ線との間の短絡である。本発明によっ
て、短絡の両側で短絡した選択線を単純に切断すること
によって、これらの短絡の問題を解決することができ
る。データ線は、その全長に渡って導通状態のままであ
り、選択線の２つの部分は、それらが接続されているそ
れぞれのレジスタ段によってバイアスされる。
他の製造上の問題は、選択線の切断の問題である。本
発明では、１つの選択線を１回切断するだけではその選
択線を不通にすることはないので、この問題をかなり小
さくする。切断された選択線の２つの部分は、それらが
接続されているそれぞれのレジスタ段によってバイアス
され、切断された選択線に接続されている全ての液晶セ
ルはバイアス電圧を受けることができる。
短絡が段の入力部分で起こり、クロック端子を入力端
子と短絡させることがある。この状況は、分離線セグメ
ント26を切断した後でさえ、前の段に有害であることが
ある。本発明によるレイアウトによると、この欠陥のあ
る段の分離線セグメント26とその直前の段の端子27'を
切断することによって、欠陥のある段は、２つのレジス
タから完全に絶縁されるので、この問題点を解決するこ
とができる。
フロントページの続き (56)参考文献 特開 昭62−271569（ＪＰ，Ａ) 特開 昭62−271574（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/66 102 G09G 3/36

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】複数行及び複数列に配置されたディスプレ
    イ素子のマトリックス（10）と、上記複数列のディスプ
    レイ素子にデータ信号を供給する手段（16）と、上記複
    数行（15）のディスプレイ素子を電圧バイアスする複数
    の選択線（13）とを備えるディスプレイ装置において、 上記選択線（13）を逐次的に選択する複数の冗長選択線
    走査器（21,22）であって、各上記冗長選択線走査器
    が、各々入力端子と出力端子を有する順番に番号を付け
    た複数の段（231）を有し、各段の入力端子が、直前の
    段の出力端子に接続されている冗長選択線走査器と、 上記複数の冗長選択線走査器の対応する番号の段の出力
    端子を、対応する番号の選択線の両側に直接的に接続
    し、且つ、直後の段の入力端子に接続された分離線セグ
    メント（26）であって、それによって、１つの冗長選択
    線走査器（21）の各段（23）は、前記段に関連する分離
    線セグメントを切断することにより、他の冗長選択線走
    査器（22）の対応する番号の段から分離されることがで
    きる分離線セグメントと、 を備えることを特徴とするディスプレイ装置。
  2. 【請求項２】上記冗長選択線走査器は、上記ディスプレ
    イ装置の両側側に配置されていることを特徴とする請求
    項１に記載のディスプレイ装置。
  3. 【請求項３】上記入力端子及び上記出力端子は、互いに
    近接して配置されていることを特徴とする請求項２に記
    載の装置。
  4. 【請求項４】上記入力端子及び上記出力端子は、互いに
    近接して配置されていることを特徴とする請求項１に記
    載の装置。
  5. 【請求項５】複数行及び複数列に配置されたディスプレ
    イ素子のマトリックスと、上記複数列のディスプレイ素
    子にデータ信号を供給する手段と、上記複数行のディス
    プレイ素子を電圧バイアスする複数の選択線とを備える
    ディスプレイ装置において、 第１と第２の選択線走査器であって、前記走査器の各々
    が順番に番号の付された複数の段を有し、各段は入力端
    子と出力端子を有する第１と第２の選択線走査器と、 前記第１の選択線走査器内の各段の出力端子を同様に番
    号の付された選択線の第１の端へ直接的に接続する分離
    線セグメントの第１の組と、前記第２の選択線走査器内
    の各段の出力端子を同様に番号の付された選択線の第２
    の端へ直接的に接続する分離線セグメントの第２の組
    と、 前記選択線の前記第１の端を、前記第１の選択線走査器
    内の直後の段の入力端子へ接続する導体の第１の組と、
    前記選択線の前記第２の端を、前記第２の選択線走査器
    内の直後の段の入力端子へ接続する導体の第２の組と、 を備えることを特徴とするディスプレイ装置。
JP50801892A 1991-02-28 1992-02-28 走査装置用の冗長シフトレジスタ Expired - Fee Related JP3283257B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US66027491A 1991-02-28 1991-02-28
US660,274 1991-02-28
PCT/FR1992/000187 WO1992015931A2 (fr) 1991-02-28 1992-02-28 Registres a decalage redondants pour dispositifs de balayage

Publications (2)

Publication Number Publication Date
JPH06505606A JPH06505606A (ja) 1994-06-23
JP3283257B2 true JP3283257B2 (ja) 2002-05-20

Family

ID=24648828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50801892A Expired - Fee Related JP3283257B2 (ja) 1991-02-28 1992-02-28 走査装置用の冗長シフトレジスタ

Country Status (6)

Country Link
US (1) US5796390A (ja)
EP (1) EP0573607B1 (ja)
JP (1) JP3283257B2 (ja)
KR (1) KR100295974B1 (ja)
DE (1) DE69232910T2 (ja)
WO (1) WO1992015931A2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0601649A1 (en) * 1992-12-10 1994-06-15 Koninklijke Philips Electronics N.V. Repairable redundantly-driven matrix display
TW215956B (en) * 1992-12-10 1993-11-11 Philips Electronics Nv Repairable matrix display
US5712653A (en) * 1993-12-27 1998-01-27 Sharp Kabushiki Kaisha Image display scanning circuit with outputs from sequentially switched pulse signals
KR100235590B1 (ko) * 1997-01-08 1999-12-15 구본준 박막트랜지스터 액정표시장치의 구동방법
KR100235589B1 (ko) * 1997-01-08 1999-12-15 구본준 박막트랜지스터 액정표시장치의 구동방법
AU2002250256B2 (en) * 2001-03-08 2008-04-03 Emory University pH-dependent NMDA receptor antagonists
TW589612B (en) * 2003-04-16 2004-06-01 Au Optronics Corp Display driving circuit
US7267555B2 (en) * 2005-10-18 2007-09-11 Au Optronics Corporation Electrical connectors between electronic devices
JP2011164328A (ja) * 2010-02-09 2011-08-25 Sony Corp 表示装置および電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59111197A (ja) * 1982-12-17 1984-06-27 シチズン時計株式会社 マトリクス型表示装置の駆動回路
JPS6180226A (ja) * 1984-09-28 1986-04-23 Toshiba Corp アクテイブ・マトリツクス駆動装置
JPS61236593A (ja) * 1985-04-12 1986-10-21 松下電器産業株式会社 表示装置および表示方法
JPH03179391A (ja) * 1989-12-07 1991-08-05 Sharp Corp 表示装置
US5063378A (en) * 1989-12-22 1991-11-05 David Sarnoff Research Center, Inc. Scanned liquid crystal display with select scanner redundancy
US5136622A (en) * 1991-02-28 1992-08-04 Thomson, S.A. Shift register, particularly for a liquid crystal display

Also Published As

Publication number Publication date
US5796390A (en) 1998-08-18
WO1992015931A2 (fr) 1992-09-17
KR100295974B1 (ko) 2001-10-24
DE69232910D1 (de) 2003-03-06
KR930703644A (ko) 1993-11-30
EP0573607A1 (fr) 1993-12-15
EP0573607B1 (fr) 2003-01-29
WO1992015931A3 (fr) 1993-01-21
DE69232910T2 (de) 2003-11-13
JPH06505606A (ja) 1994-06-23

Similar Documents

Publication Publication Date Title
EP0302468B1 (en) Active matrix type display device
US8208083B2 (en) Mother substrate for use in production of a liquid crystal display panel, manufacturing method thereof and display panel
US8132313B2 (en) Method for fabricating a LCD panel
US20060202923A1 (en) Image Display Device and Method of Testing the Same
US20030085855A1 (en) Array substrate, method of inspecting array substrate, and liquid crystal display
EP0506875A1 (en) LIQUID CRYSTAL SCREEN WITH SELECTION READER REDUNDANCY.
US7460097B2 (en) Semiconductor integrated circuit for driving liquid crystal panel
JP3283257B2 (ja) 走査装置用の冗長シフトレジスタ
CN109658855A (zh) 阵列基板、显示模组及其测试方法、显示面板
JPH0514915B2 (ja)
US5298891A (en) Data line defect avoidance structure
US20080157810A1 (en) Method for Testing Liquid Crystal Display Panels
US20020105508A1 (en) Display device
JPH0667200A (ja) 液晶表示装置
JPH08313925A (ja) 半導体集積回路
JP2003228298A (ja) 画像表示パネル部材、画像表示パネル、画像表示パネルの製造方法、画像表示装置
JPS6120091A (ja) 画像表示装置
JP2001195033A (ja) 表示装置の検査方法
JPH0695143A (ja) 電子映像装置
JP4690595B2 (ja) 画像表示パネル部材のテスト方法、画像表示パネル部材、および画像表示パネル
JP3311835B2 (ja) 表示装置用駆動回路およびそれを用いた液晶表示装置
JP3071622B2 (ja) 表示装置およびその駆動方法およびその実装方法
US20220319937A1 (en) Method of fabricating array substrate, array substrate, display apparatus, and probe unit
JP3053722B2 (ja) 表示装置の実装構造およびフレキシブル基板の製造方法
EP0573550A1 (fr) Procede de test pour les registres a decalage redondants

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090301

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100301

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees