JP4690595B2 - 画像表示パネル部材のテスト方法、画像表示パネル部材、および画像表示パネル - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶パネル等の画像表示パネル、画像表示パネル部材およびそのテスト方法に関する。
【0002】
【従来の技術】
液晶パネルは“産業の顔”としてパソコン用モニター、カーナビ用モニター等に使用されている。その中でも液晶パネルを駆動する回路を画素表示部と同一プロセスで作成するポリシリコン液晶パネルは、高精細パネルを目標として多彩な開発がなされている。その際、非常に高い動作周波数でも安定した画質を得るため、比較的に動作周波数が低いゲート配線用の駆動回路はポリシリコンからなる半導体素子を用いて形成し、動作周波数が高いソース配線用の駆動回路は半導体ICを用いることが検討されている。
【0003】
この液晶パネルの一例を図5に示す。図5において、11はガラス基板、12はゲート配線、13はソース配線、14は画素電極である。15はゲート配線12、ソース配線13、画素電極14に接続されたスイッチング素子であり、ソース配線13と画素電極14とを電気的に接続/遮断する。16はゲート配線12用の駆動回路であり、ポリシリコンからなる半導体素子で、ガラス基板11上に一体形成する。17はソース配線13用の駆動回路であり、半導体ICを用いる。
【0004】
また図では省略されているが、このガラス基板11は液晶を挟んで対向電極と向かい合う構造となっている。
【0005】
【発明が解決しようとする課題】
この液晶パネルは、パネル完成直前のパネル部材の段階では、ソース配線13用の駆動回路17である半導体ICがないため、画像表示ができない。
【0006】
一方、特開平10−73516号公報に記載されている従来例を図6に示す。図6においては、ゲート配線12用の駆動回路16と、ソース配線13用の駆動回路17の両方に半導体ICを用いた液晶パネルを、パネル完成直前のパネル部材の段階で画像表示させるために、ゲート配線12を1本毎に交互に接続した2本の配線OおよびE、ソース配線13を3本毎に接続した3本のソース配線R、GおよびB、対向電極に接続された1本の配線Cの合計6本の配線21を液晶パネル内に設けている。
【0007】
しかしながら、このような従来例では、ゲート配線12用の駆動回路16をポリシリコンからなる半導体素子で形成し、ソース配線13用の駆動回路17に半導体ICを用いる液晶パネルに、この6本の配線21を設けると、パネル完成直前のパネル部材の段階で画像表示はできるが、ゲート配線12用の駆動回路16の動作確認ができない。
【0008】
このように、従来の液晶パネルにおいては、ゲート配線用の駆動回路を、基板上にポリシリコンからなる半導体素子で形成する一方、ソース配線用の駆動回路に半導体ICを用いた構成とすると、半導体ICを設ける以前のパネル部材の段階では、画像表示ができないという課題があった。
【0009】
本発明は、このような課題に鑑みてなされたもので、ゲート配線用の駆動回路が基板上に一体成形された画像表示用パネルを、ソース配線用の駆動回路を設ける前の段階で表示可能にする画像表示パネル部材のテスト方法等を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記の目的を達成するために、第1の本発明は、
基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路とを備えた画像表示パネル部材のテスト方法であって、
前記基板上にソース検査用配線を設け、前記ゲート駆動回路と前記画素駆動部とを駆動させながら、前記ソース検査用配線から検査用信号を前記ソース配線に印加し、
前記複数のソース配線は、Rの画素電極用、Gの画素電極用およびBの画素電極用で3本一組の計3n(n:1以上の整数)本であり、
前記ソース検査用配線は、各Rのソース配線に共通して接続された第1のサブ検査用配線と、各Gのソース配線に共通して接続された第2のサブ検査用配線と、各Bのソース配線に共通して接続された第3のサブ検査用配線とを有し、
前記各ソース配線と、前記各第1,第2,第3のサブ検査用配線との間には、スイッチング素子が設けられており、
前記スイッチング素子を、テストの終了後にOFFとする、画像表示パネル部材のテスト方法である。
【0012】
また、第2の本発明は、
基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路とを備えた画像表示パネル部材のテスト方法であって、
前記基板上にソース検査用配線を設け、前記ゲート駆動回路と前記画素駆動部とを駆動させながら、前記ソース検査用配線から検査用信号を前記ソース配線に印加し、
前記複数のソース配線は、Rの画素電極用、Gの画素電極用およびBの画素電極用で3本一組の計3n(n:1以上の整数)本であり、
前記ソース検査用配線は、
各Rのソース配線に共通して接続された第1のサブ検査用配線と、各Gのソース配線に共通して接続された第2のサブ検査用配線と、各Bのソース配線に共通して接続された第3のサブ検査用配線とを有し、
前記各ソース配線と、前記各第1,第2,第3のサブ検査用配線との間には、スイッチング素子が設けられており、
前記各Rのソース配線側に設けられた各スイッチング素子が共通に接続された第1の制御配線と、前記各Gのソース配線側に設けられた各スイッチング素子が共通に接続された第2の制御配線と、前記各Bのソース配線側に設けられた各スイッチング素子が共通に接続された第3の制御配線とを設けた、画像表示パネル部材のテスト方法である。
【0020】
また、第3の本発明は、
基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路と、
前記基板上に設けられたソース検査用配線とを備えた画像表示パネル部材であって、
前記複数のソース配線は、Rの画素電極用、Gの画素電極用およびBの画素電極用で3本一組の計3n(n:1以上の整数)本であり、
前記ソース検査用配線は、各Rのソース配線に共通して接続された第1のサブ検査用配線と、各Gのソース配線に共通して接続された第2のサブ検査用配線と、各Bのソース配線に共通して接続された第3のサブ検査用配線とを有し、
前記各ソース配線と、前記各第1,第2,第3のサブ検査用配線との間には、スイッチング素子が設けられており、
前記スイッチング素子は、テスト中にはON状態となる、画像表示パネル部材である。
【0021】
また、第4の本発明は、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路と、
前記基板上に設けられたソース検査用配線とを備えた画像表示パネル部材であって、
前記複数のソース配線は、Rの画素電極用、Gの画素電極用およびBの画素電極用で3本一組の計3n(n:1以上の整数)本であり、
前記ソース検査用配線は、
各Rのソース配線に共通して接続された第1のサブ検査用配線と、各Gのソース配線に共通して接続された第2のサブ検査用配線と、各Bのソース配線に共通して接続された第3のサブ検査用配線とを有し、
前記各ソース配線と、前記各第1,第2,第3のサブ検査用配線との間には、スイッチング素子が設けられており、
前記各Rのソース配線側に設けられた各スイッチング素子が共通に接続された第1の制御配線と、前記各Gのソース配線側に設けられた各スイッチング素子が共通に接続された第2の制御配線と、前記各Bのソース配線側に設けられた各スイッチング素子が共通に接続された第3の制御配線とが設けられており、
前記スイッチング素子は、テスト中にはON状態となる、画像表示パネル部材である。
【0026】
また、第5の本発明は、
第3または第4の本発明の画像表示パネル部材と、
前記ソース配線に画像信号を印加するソース駆動回路とを備え、
動作中に、前記スイッチング素子はOFF状態となる画像表示パネルである。
【0028】
また、第6の本発明は、
第4の本発明の画像表示パネル部材と、
前記ソース配線に画像信号を印加するソース駆動回路とを備え、
前記検査用配線がプリチャージ回路の一部である画像表示パネルである。
【0030】
以上のような本発明は、その一例として、ソース配線と接続した配線を設け、ゲート配線用の駆動回路と対向電極を駆動させながら、同時に設けた配線に画像信号を印加することで、ソース配線用の駆動回路である半導体ICがないパネル完成段階でも、ゲート配線用の駆動回路を動作させながら画像表示ができるようにする。
【0031】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【0032】
(実施の形態1)
図1は、本発明の実施の形態1による液晶パネル部材の部分構成図である。図に示すように、本実施の形態の液晶パネル部材は、ゲート配線12用の駆動回路16をポリシリコンからなる半導体素子で、ガラス基板11上に一体成形し、ソース配線13用の駆動回路は半導体ICを用いて別途取り付けるものとし、nを0以上の整数とした場合に、全ての(3n+1)番目のソース配線13aと接続した配線21aと、全ての(3n+2)番目のソース配線13bと接続した配線21bと、全ての(3n+3)番目のソース配線13cと接続した配線21cとを有する、合計3本の配線21を設ける。したがって液晶パネル部材全体でソース配線の合計は3n(n:1以上の整数)である。
【0033】
このとき、(3n+1)番目のソース配線13aは赤(R)を表示する画素電極に接続され、(3n+2)番目のソース配線13bは緑(G)を表示する画素電極に接続され、(3n+3)番目のソース配線13cは青(B)を表示する画素電極に接続されている。
【0034】
この液晶パネル部材で、ゲート配線12用の駆動回路16と対向電極(図示省略)を駆動させながら、3本の配線21a〜21cからテスト用の画像信号を印加すると、ソース配線13用の駆動回路である半導体ICがない段階でも、白、黒、赤、緑、青色の画像表示ができ、パネルのテストを行うことができる。
【0035】
この配線21a〜21cは、テストの画像表示後には用いられないため、ソース配線13と電気的に遮断する必要がある。そのため、配線21a〜21cとソース配線13との間に、それぞれスイッチング素子22a〜22cを設け、スイッチング素子22a〜22cの制御端子の全てと共通に接続した1本の制御配線23を設ける。
【0036】
テスト動作中は、制御配線23からスイッチング素子22a〜22cに制御信号を印加して、スイッチング素子22a〜22cをON状態にして、配線21a〜21cとソース配線13とを導通させる。テスト終了後は、制御配線23からスイッチング素子22a〜22cに制御信号を印加して、スイッチング素子22a〜22cをOFF状態にして、配線21a〜21cとソース配線13とを遮断する。
【0037】
(実施の形態2)
図2は、本発明の実施の形態2を示す構成図である。図において、図1と同一部または相当部には同一符号を付し、詳細な説明は省略する。実施の形態1とは、スイッチング素子22a〜22cの制御端子のうち、スイッチング素子22aの制御端子と共通して接続する制御配線23aと、スイッチング素子22bの制御端子と共通して接続する制御配線23bと、スイッチング素子22cの制御端子と共通して接続する制御配線23cとの合計3本の制御配線を設けた。
【0038】
この液晶パネル部材では、配線21a〜21c、スイッチング素子22a〜22cおよび制御配線23a〜23cが、ポリシリコン液晶パネルで用いるプリチャージ回路と同一構成である。これにより、実施の形態1と同様、ソース配線13用の駆動回路である半導体ICがない、パネル完成直前のパネル部材段階で、白、黒、赤、緑、青色の画像表示ができる。
【0039】
さらに本実施の形態では、この液晶パネル部材にソース配線13用の半導体ICを実装して液晶パネルを完成し、この液晶パネルを備えた画像表示装置を駆動させる場合に、以下のような効果が得られる。通常動作時は、制御配線23からスイッチング素子22a〜22cに制御信号を印加して、スイッチング素子22a〜22cをOFF状態にして、配線21a〜21cとソース配線13とを遮断する。
【0040】
一方、プリチャージ動作時には、制御配線23からスイッチング素子22a〜22cに制御信号を印加して、スイッチング素子22a〜22cをON状態にして、配線21a〜21cとソース配線13とを導通させ、配線21a〜21cからプリチャージ信号をソース配線13に印加する。これにより、液晶パネルに発生する縦筋の抑制を行い、画質を改善することができる。
【0041】
(実施の形態3)
図3は、本発明の実施の形態3を示す構成図である。図において、図1または図2と同一部または相当部には同一符号を付し、詳細な説明は省略する。
【0042】
実施の形態2の液晶パネル部材は、大型・高精細になると、信号遅延による輝度傾斜および画質劣化を防ぐため、配線21a〜21cの幅を太くする必要がある。すると液晶パネルが大きくなるため、本実施の形態においては、この配線の数を3本から2本に削減した構成を有する。
【0043】
本実施の形態の液晶パネル部材は、図3に示すように、nを0以上の整数とし、(3n+1)番目のソース配線13aと赤(R)を表示する画素電極を、(3n+2)番目のソース配線13bと緑を表示する画素電極を、(3n+3)番目のソース配線13cと青(B)を表示する画素電極をそれぞれ接続する。ただし各画素電極は図示を省略した。
【0044】
また、2本の配線21d、21eと3本の制御配線23a〜23cを設ける。さらにR,G,Bにそれぞれ対応する各ソース配線13a〜13cについて、その端部を3つに分岐させ、それぞれ3つのスイッチング素子22d、22e、22fを設ける。
【0045】
ここで、ソース配線13aと接続した3つのスイッチング素子のうち、22dは、補助配線24aを介して配線21dと接続し、22eは補助配線24bを介して、また22fは補助配線24cを介して配線21eと接続する。ソース配線13bと接続した3つのスイッチング素子のうち、22eは、補助配線24bを介して配線21dと接続し、22dは補助配線24aを介し、また22fは補助配線24cを介して配線21eと接続する。ソース配線13cと接続した3つのスイッチング素子のうち、22fは補助配線24cを介して配線21dと接続し、22dは補助配線24aを介し、また22eは補助配線24bを介して配線21eと接続する。
【0046】
この液晶パネルをパネル完成直前のパネル部材段階で画像表示させるため、ゲート配線12用の駆動回路16および対向電極を駆動させながら、配線21dには白を表示するための画像信号を、配線21eには黒を表示するための画像信号を印加する。さらに制御配線23a、23bおよび23cのうち、制御配線23aからソース配線13a〜13cのそれぞれのスイッチング素子22dに制御信号を印加し、ソース配線13aと配線21d、およびソース配線13b、13cと配線21eとを電気的に接続させる。
【0047】
また、制御配線23bからソース配線13a〜13cのそれぞれのスイッチング素子22eに制御信号を印加し、ソース配線13a、13cと配線21e、およびソース配線13bと配線21dとを電気的に接続させる。
【0048】
また、制御配線23cからソース配線13a〜13cのそれぞれのスイッチング素子22fに制御信号を印加し、ソース配線13a、13bと配線21eと、およびソース配線13cと配線21dとを電気的に接続させる。
【0049】
具体的には、配線21dには白を表示するための画像信号を、配線21eには黒を表示するための画像信号を印加する。またソース配線13と配線21dとを電気的に接続させる信号を、制御配線23aに印加すると赤が、制御配線23bに印加すると緑が、制御配線23cに印加すると青色の画像表示ができる。
【0050】
また、配線21dおよび配線21eの2本ともに白または黒を表示させるための同一の画像信号を印加し、ソース配線13a〜13cと配線21d、21eとを電気的に接続させる信号を3つの制御配線23a〜23c全てに印加すると、白または黒の単色の画像表示ができる。
【0051】
また、液晶パネル部材のテスト終了後に、ソース配線13用の半導体ICを実装して液晶パネルを完成し、この液晶パネルを駆動させる場合は、実施の形態2と同様にプリチャージ動作を行うことができる。
【0052】
(実施の形態4)
実施の形態3のような、液晶パネル部材に2本の配線と3本の制御配線を設ける方法は、ゲート配線用の駆動回路と、ソース配線用の駆動回路の両方に半導体ICを使用した液晶パネル部材にも応用できる。パネル完成直前の段階における液晶パネル部材の一例を図4に示す。図4において、図3と同一部または相当部には同一符号を付し、詳細な説明は省略する。また、基板11上にゲート駆動回路は設けられておらず、ゲート配線12を偶数、奇数毎に交互に接続した2本の配線25aおよび25b、対向電極に接続した1本の配線26を設ける。
【0053】
この液晶パネル部材に対して、配線21d、21e、制御配線23a〜23cには、実施の形態3と同様にして各信号を印加する。
【0054】
同時に、対向電極を駆動させながら、奇数番目のゲート配線に接続されたスイッチング素子を動作させる走査信号と、偶数番目のゲート配線に接続されたスイッチング素子を動作させる走査信号とを、それぞれのゲート配線と接続した2つの配線25aおよび25bから交互に印加すると、ゲート駆動回路の半導体IC、およびソース駆動回路の半導体ICの両方がないパネル完成直前のパネル部材段階でも、白、黒、赤、緑、青色の画像表示ができる。
【0055】
なお、上記の各実施の形態において、液晶パネル部材は本発明の画像表示パネル部材に相当し、ガラス基板11は本発明の基板に相当し、ゲート配線12は本発明のゲート配線に相当し、ソース配線13a〜13cは本発明のソース配線に相当し、画素電極、ゲート配線12,ソース配線13および画素電極に接続されたスイッチング素子、および対向電極は本発明の画素駆動部に相当し、駆動回路16は本発明のゲート駆動回路に相当する。
【0056】
また、ソース配線13aは本発明のRの画素電極用のソース配線に相当し、ソース配線13bは本発明のGの画素電極用のソース配線に相当し、ソース配線13cは本発明のBの画素電極用のソース配線に相当し、配線21aは本発明の第1のサブ検査用配線、配線21bは本発明の第2のサブ検査用配線、配線21cは本発明の第3のサブ検査用配線にそれぞれ相当し、スイッチング素子22a〜22cは本発明のスイッチング素子にそれぞれ相当する。また、制御配線23aは本発明の第1の制御配線に、制御配線23bは本発明の第2の制御配線に、制御配線23cは本発明の第3の制御配線にそれぞれ相当する。
【0059】
また、上記の各実施の形態の画像表示パネルの構成において、制御配線や画像信号を入力する配線、スイッチング素子の構成や配置は、上記の各実施の形態とは異なるものであってもよい。要するに、本発明の画像表示パネル部材のテスト方法は、基板上にソース検査用配線を設け、前記ゲート駆動回路と前記画素駆動部とを駆動させながら、前記ソース検査用配線から検査用信号を前記ソース配線に印加すればよく、基板上のソース検査用配線の構成によって限定されるものではない。
【0060】
また、上記の各実施の形態において、ゲート駆動回路は、ポリシリコンからなる半導体素子で形成されるものとして説明を行ったが、本発明のゲート駆動回路は、基板に一体形成されるものであれば、MOSトランジスタや、アモルファスシリコン、結晶シリコン、CGS等他の半導体素子で形成されるものであってもよい。
【0061】
また、上記の各実施の形態において、基板はガラス基板であるとして説明を行ったが、本発明の基板は、プラスチック、シリコン等の素材を用いた基板であってもよい。
【0062】
また、上記の各実施の形態において、画像表示パネル部材は液晶パネル部材であるとして説明を行ったが、本発明の画像表示パネル部材は、有機ELディスプレイ、プラズマディスプレイパネルなど、他の表示手段を有するパネル部材であってもよい。この場合、対向電極は不要となり、本発明の画像駆動部は、ソース配線およびゲート配線と接続したスイッチング素子と、スイッチング素子と接続した画素電極にて実現される。
【0063】
また、本発明は、テストが終了後の画像表示パネル部材に、ソース駆動回路、またはソース駆動回路およびゲート駆動回路を設けて完成させた画像表示パネルであってもよい。
【0064】
また、本発明の画像表示パネルを搭載した画像表示装置であってもよい。
【0065】
【発明の効果】
以上説明したところから明らかなように、本発明により、ゲート配線用の駆動回路を基板と一体に形成し、ソース配線用の駆動回路がないパネル完成直前のパネル部材の段階でも、テスト用の画像表示ができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における液晶パネル部材の構成図である。
【図2】本発明の実施の形態2における液晶パネル部材の構成図である。
【図3】本発明の実施の形態3における液晶パネル部材の構成図である。
【図4】本発明の実施の形態4における液晶パネル部材の構成図である。
【図5】従来の液晶パネルの構成図である。
【図6】従来の液晶パネルの構成図である。
【符号の説明】
11 ガラス基板
12 ゲート配線
13、13a、13b、13c ソース配線
14 画素電極
15 スイッチング素子
16 ゲート配線用の駆動回路
17 ソース配線用の駆動回路
21a、21b、21c、21d、21e 配線
22、22a、22b、22c、22d、22e、22f スイッチング素子
23、23a、23b、23c 制御配線
24a、24b、24c 補助配線
25a、25b、26 配線
Claims (6)
- 基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路とを備えた画像表示パネル部材のテスト方法であって、
前記基板上にソース検査用配線を設け、前記ゲート駆動回路と前記画素駆動部とを駆動させながら、前記ソース検査用配線から検査用信号を前記ソース配線に印加し、
前記複数のソース配線は、Rの画素電極用、Gの画素電極用およびBの画素電極用で3本一組の計3n(n:1以上の整数)本であり、
前記ソース検査用配線は、各Rのソース配線に共通して接続された第1のサブ検査用配線と、各Gのソース配線に共通して接続された第2のサブ検査用配線と、各Bのソース配線に共通して接続された第3のサブ検査用配線とを有し、
前記各ソース配線と、前記各第1,第2,第3のサブ検査用配線との間には、スイッチング素子が設けられており、
前記スイッチング素子を、テストの終了後にOFFとする、画像表示パネル部材のテスト方法。 - 基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路とを備えた画像表示パネル部材のテスト方法であって、
前記基板上にソース検査用配線を設け、前記ゲート駆動回路と前記画素駆動部とを駆動させながら、前記ソース検査用配線から検査用信号を前記ソース配線に印加し、
前記複数のソース配線は、Rの画素電極用、Gの画素電極用およびBの画素電極用で3本一組の計3n(n:1以上の整数)本であり、
前記ソース検査用配線は、各Rのソース配線に共通して接続された第1のサブ検査用配線と、各Gのソース配線に共通して接続された第2のサブ検査用配線と、各Bのソース配線に共通して接続された第3のサブ検査用配線とを有し、
前記各ソース配線と、前記各第1,第2,第3のサブ検査用配線との間には、スイッチング素子が設けられており、
前記各Rのソース配線側に設けられた各スイッチング素子が共通に接続された第1の制御配線と、前記各Gのソース配線側に設けられた各スイッチング素子が共通に接続された第2の制御配線と、前記各Bのソース配線側に設けられた各スイッチング素子が共通に接続された第3の制御配線とを設けた、画像表示パネル部材のテスト方法。 - 基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路と、
前記基板上に設けられたソース検査用配線とを備えた画像表示パネル部材であって、
前記複数のソース配線は、Rの画素電極用、Gの画素電極用およびBの画素電極用で3本一組の計3n(n:1以上の整数)本であり、
前記ソース検査用配線は、各Rのソース配線に共通して接続された第1のサブ検査用配線と、各Gのソース配線に共通して接続された第2のサブ検査用配線と、各Bのソース配線に共通して接続された第3のサブ検査用配線とを有し、
前記各ソース配線と、前記各第1,第2,第3のサブ検査用配線との間には、スイッチング素子が設けられており、
前記スイッチング素子は、テスト中にはON状態となる、画像表示パネル部材。 - 基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路と、
前記基板上に設けられたソース検査用配線とを備えた画像表示パネル部材であって、
前記複数のソース配線は、Rの画素電極用、Gの画素電極用およびBの画素電極用で3本一組の計3n(n:1以上の整数)本であり、
前記ソース検査用配線は、
各Rのソース配線に共通して接続された第1のサブ検査用配線と、各Gのソース配線に共通して接続された第2のサブ検査用配線と、各Bのソース配線に共通して接続された第3のサブ検査用配線とを有し、
前記各ソース配線と、前記各第1,第2,第3のサブ検査用配線との間には、スイッチング素子が設けられており、
前記各Rのソース配線側に設けられた各スイッチング素子が共通に接続された第1の制御配線と、前記各Gのソース配線側に設けられた各スイッチング素子が共通に接続された第2の制御配線と、前記各Bのソース配線側に設けられた各スイッチング素子が共通に接続された第3の制御配線とが設けられており、
前記スイッチング素子は、テスト中にはON状態となる、画像表示パネル部材。 - 請求項3または4に記載の画像表示パネル部材と、
前記ソース配線に画像信号を印加するソース駆動回路とを備え、
動作中に、前記スイッチング素子はOFF状態となる画像表示パネル。 - 請求項4に記載の画像表示パネル部材と、
前記ソース配線に画像信号を印加するソース駆動回路とを備え、
前記検査用配線がプリチャージ回路の一部である画像表示パネル。
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