JP2006268028A - 電気光学装置用基板、電気光学装置及び電子機器 - Google Patents
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Abstract
【課題】外部からのプローブを接触される等の必要がなく、十分な測定精度の得られる検査を実現できる電気光学装置用基板を提供する。
【解決手段】素子基板1は、マトリックス状に配置された複数の画素2aと、複数の信号線の第1の電位信号と、基準電位としての第2の電位信号とを入力する複数の差動増幅器4aとを有する。各差動増幅器4aは、複数のトランジスタを含んで、第1の電子信号と第2の電位信号とを比較し、第1の電位信号が低い場合には、信号線の電位をより低くして、そのより低くした出力電位信号を信号線に出力し、第1の電位信号が高い場合には、信号線の電位をより高くして、そのより高くした出力電位信号を信号線に出力する。複数の差動増幅器4aのそれぞれにおける複数のトランジスタの形成領域の長さは、複数の走査線の方向において複数の信号線の少なくとも1ピッチ以上の長さを有する。
【選択図】図9
【解決手段】素子基板1は、マトリックス状に配置された複数の画素2aと、複数の信号線の第1の電位信号と、基準電位としての第2の電位信号とを入力する複数の差動増幅器4aとを有する。各差動増幅器4aは、複数のトランジスタを含んで、第1の電子信号と第2の電位信号とを比較し、第1の電位信号が低い場合には、信号線の電位をより低くして、そのより低くした出力電位信号を信号線に出力し、第1の電位信号が高い場合には、信号線の電位をより高くして、そのより高くした出力電位信号を信号線に出力する。複数の差動増幅器4aのそれぞれにおける複数のトランジスタの形成領域の長さは、複数の走査線の方向において複数の信号線の少なくとも1ピッチ以上の長さを有する。
【選択図】図9
Description
本発明は、電気光学装置用基板、電気光学装置及び電子機器に関し、特に、複数の画素にそれぞれ設けられた複数のスイッチング素子を有する電気光学装置用基板、電気光学装置及び電子機器に関する。
従来より、液晶装置等の表示装置は、携帯電話、プロジェクタ等の機器に広く使用されている。TFT(Thin Film Transistor)等を用いた液晶表示装置は、TFT基板と対向基板とを貼り合わせて、両基板間に液晶を封入して構成されている。一般に、製造された液晶装置が正常に作動するか否かの検査は、完成品に対して行われる。例えば、所定の画像信号を液晶装置に表示データとして入力し、投影、表示等させることによって、正しくデータが表示されるか、欠陥画素の有無のチェックが行われていた。
しかし、完成品について検査を行う方法を採用した場合には、基板の製造工程後に不良品が発見されることとなる。このため、不良品の発見が遅れてしまい、製造工程の管理面からみると好ましくないという欠点がある。
例えば、工程管理に不良発見の情報がフィードバックされるまでの時間が長くなる。その結果、歩留まりが低下している期間が長期化し、製造コストが上昇する。また、試作品の場合も、試作品の評価から設計にフィードバックされるまでの期間が長期化するため、開発期間の長期化、開発コストの上昇に繋がる。さらに、製品完成後は、いわゆるリペア、すなわち不良箇所の修理が困難である。
そこで、基板の製造工程内において、不良の発見、特に、表示装置の欠陥画素の発見を行うことが望まれている。
そのような検査方法の一つとして、液晶表示装置の電極パッドに検査用プローブを接触させて、所定の電流を供給することによって、液晶表示装置の検査を行う技術が提案されている(例えば特許文献1参照)。同様に、画素のコンデンサ容量特性から、TFT基板の各画素に所定の電圧を印加して、放電電流及び放電電圧の波形に基づいてTFTの機能を検査する技術が提案されている(例えば特許文献2参照)。
また、TFT基板の画素電極に対応する検査用の対向電極を用いて、画素電極の電位の変化量を検出することによって、各画素電極の動作検査を行う技術も提案されている(例えば特許文献3参照)。
しかし、上述した特許文献1及び特許文献3に記載の技術による場合、検査装置において、基板の外部から電極パッド等に所定のプローブ等を接触あるいは近接させるための機械的な位置精度が要求される。その結果、機械的なアライメント精度を確保するために検査時間が長くなるという問題がある。さらに、高精細な液晶表示装置の場合は、多くの電極パッドに対して細いプローブ等を機械的な制御を行って接触させなければならなくなり、これらの方法が適用できない場合もある。
また、一般的には、電極の付加容量を含む画素自体の容量に比べて、液晶表示装置と測定装置間の各種容量成分、例えばソース線、ビデオ線、電極パッド端子等における容量の方が極めて大きい。画素電極に印加される電圧は、ソース線等の容量と画素自体の容量との比に応じて決まり、微少な電圧レベルである。このため、画素に保持されている電圧を電極パッド等から取り出そうとすると、ソース線等の容量による影響によって、微少なレベルの画素電位に対して大レベルのノイズが重畳されることになり、画素保持電圧の測定精度は極めて低下し、十分な測定精度は得られない。
本発明は、以上の点に鑑みてなされたもので、外部からのプローブを接触される等の必要がなく、十分な測定精度が得られる検査を実現することができる電気光学装置用基板、電気光学装置及び電子機器を提供することを目的とする。
本発明の第1の発明に係る電気光学装置用基板は、互いに交差する複数の走査線及び複数の信号線と、前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素と、前記複数の画素に対応してそれぞれ設けられた複数のスイッチング素子と、前記複数の信号線の第1の電位信号と、基準電位としての第2の電位信号とを入力する複数の増幅手段と、前記複数の増幅手段から前記複数の信号線に出力された出力電位信号を読み出すデータ読出手段とを有してなる電気光学装置用基板であって、前記複数の増幅手段のそれぞれは、複数のトランジスタを含んで、前記第1の電子信号と前記第2の電位信号とを比較し、前記第1の電位信号が低い場合には、前記信号線の電位をより低くして、そのより低くした前記出力電位信号を前記信号線に出力し、前記第1の電位信号が高い場合には、前記信号線の電位をより高くして、そのより高くした前記出力電位信号を前記信号線に出力し、前記複数の増幅手段のそれぞれにおける前記複数のトランジスタの形成領域の長さは、前記複数の走査線の方向において前記複数の信号線の少なくとも1ピッチ以上の長さを有する。このような構成によれば、外部からのプローブを接触される等の必要がなく、十分な測定精度が得られる検査を実現することができる電気光学装置用基板を実現することができる。
また、本発明の第1の発明に係る電気光学装置用基板において、前記増幅手段の入力端は複数の前記信号線に電気的に接続されており、前記トランジスタの形成領域の長さは、当該接続された複数の信号線の本数に比例して設定されていることが望ましい。このような構成によれば、トランジスタの形成領域の長さは、信号線の本数に比例して設定されているので、トランジスタの特性ばらつきを抑制することができる。
また、本発明の第1の発明に係る電気光学装置用基板において、前記複数の増幅手段のそれぞれにおいて、前記複数のトランジスタのうち少なくとも2つのトランジスタは、前記複数の信号線の方向に沿って配列されていることが望ましい。このような構成によれば、走査線方向の画素ピッチの制限を受けず、トランジスタ形成領域を信号線の方向に沿って、より広くすることができる。
また、本発明の第1の発明に係る電気光学装置用基板において、前記複数の増幅手段のそれぞれにおいて、前記複数のトランジスタのうち少なくとも2つのトランジスタは、前記複数の走査線の方向に沿って配列されていることが望ましい。このような構成によれば、複数のトランジスタのソースの共用等により、トランジスタ形成領域をより広くすることができる。
本発明の第2の発明に係る電気光学装置用基板は上記課題を解決するために、基板上に、互いに交差する複数の走査線及び複数の信号線と、前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素と、複数の第1トランジスタを夫々含んでいると共に前記複数の信号線のうちN本の信号線を一群とする信号線群毎に設けられており、前記N本の信号線が含む2本の信号線のうち一方の信号線を介して第1電位信号が供給されると共に前記2本の信号線のうち他方の信号線を介して基準電位としての第2電位信号が供給され、(i)前記第1電位信号の電位が前記第2電位信号の電位より低い場合には、前記一方の信号線を介して前記第1電位信号の電位より低い電位を有する低電位信号を、(ii)前記第1電位信号の電位が前記第2電位信号の電位より高い場合には、前記一方の信号線を介して前記第1電位信号の電位より高い電位を有する高電位信号を出力する複数の増幅手段と、前記N本の信号線の夫々に電気的に接続された複数の第2トランジスタから構成され、画像信号線から供給される画像信号を前記複数の信号線にサンプリングするサンプリング回路と、を備え、前記第1トランジスタのサイズは、前記第2トランジスタのサイズより大きい。
本発明の第2の発明に係る電気光学装置用基板によれば、増幅手段に含まれる第1トランジスタのサイズが、サンプリング回路に含まれる第2トランジスタのサイズより大きいため、第1トランジスタのチャネル領域を含む半導体層における不純物濃度、即ちイオン注入濃度のばらつきを低減でき、例えば、素子特性に優れた複数の第1トランジスタからなる差動増幅回路等の増幅手段を形成することが可能である。より具体的には、例えば第1トランジスタのサイズが大きい、即ち第1トランジスタのチャネル領域を含む半導体層の面積が大きいほど、半導体層に不純物をドープする際に生じる不純物濃度のばらつきが、当該第1トランジスタの半導体内、及び複数の第1トランジスタの半導体層相互において低減され、閾値電圧が揃った複数の第トランジスタを基板上に形成できる。このような第1トランジスタで構成された差動増幅回路等の増幅手段によれば、誤動作することなく画素の良否に対応した高電位又は低電位を有する信号を確実に出力できる。
本発明の第2の発明に係る電気光学装置用基板の一の態様では、前記第1トランジスタの半導体層のチャネル長方向の長さは、前記第2トランジスタの半導体層のチャネル長方向の長さより長くてもよい。
この態様によれば、第1トランジスタに必要とされる素子特性、より具体的には例えば電位の増幅能力を確保しつつ、第1トランジスタのチャネル長方向に沿った長さを第2トランジスタのチャネル長方向の長さより大きくすることによって第1トランジスタが有する半導体層の面積を大きくとることができる。これにより、第1トランジスタが有する半導体層における不純物濃度のばらつきを低減でき、第1トランジスタの素子特性を高めることが可能である。この態様では、特に、信号線群毎に増幅手段が設けられているため、基板上において複数の第2トランジスタが配列された配列方向に沿って第1トランジスタのチャネル長に沿った幅を大きくとることが可能である。
また、本発明の電気光学装置は、一対の基板が貼り合わされてなる電気光学装置において、前記一対の基板の一方に上述の電気光学装置用基板を用いた。
このような構成によれば、外部からのプローブを接触される等の必要がなく、十分な測定精度の得られる検査のできる電気光学装置用基板を用いた電気光学装置を提供できる。
また、本発明の電子機器は、上述の電気光学装置を用いた。このような構成によれば、外部からのプローブを接触される等の必要がなく、十分な測定精度の得られる検査のできる上述の電気光学装置を具備した電子機器を提供できる。
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
(第1の実施の形態)
先ず、図1乃至図11を参照しながら、本発明の第1の発明に係る電気光学装置用基板の第1の実施の形態を説明する。ここでは、本発明の第1の発明に係る電気光学装置用基板の一例として、液晶表示装置に用いるアクティブマトリックス型表示装置用基板を例に挙げる。
先ず、図1乃至図11を参照しながら、本発明の第1の発明に係る電気光学装置用基板の第1の実施の形態を説明する。ここでは、本発明の第1の発明に係る電気光学装置用基板の一例として、液晶表示装置に用いるアクティブマトリックス型表示装置用基板を例に挙げる。
本実施の形態は基板に差動増幅器を含む検査回路を搭載するものであり、検査対象の画素から読み出した信号電位と基準電位(リファレンス)とを差動増幅器を用いて比較することで、画素の良不良の判定を行うようになっている。本実施形態は、画素リファレンス型の検査回路に関する。画素リファレンス型は、一対の画素の一方の画素に基準電位を書込み、両画素から読み出した電位を差動増幅器で比較することで、他方の画素の良不良を判定するものである。以下、本実施の形態の検査回路を画素リファレンス型という。
図1は、第1の実施の形態に係る電気光学装置用基板の基板平面上の配置構成図である。電気光学装置用基板である液晶表示装置の素子基板1として、アクティブマトリックス型表示装置用基板であるTFT基板を例に説明する。素子基板1は、表示部となる表示素子アレイ部2を有し、表示素子アレイ部2は、マトリックス状に2次元に配置されたm行×n列の複数の画素を有している。ここで、m、nはそれぞれ整数である。素子基板1には、表示素子アレイ部2と表示データ読み出し回路部4との間には、プリチャージ回路部3及びイコライズ回路部8も設けられている。
素子基板1は、Xドライバ部5a、Yドライバ部5b、トランスミッションゲート部6、及びビデオ信号線7を含んでいる。Xドライバ部5a、Yドライバ部5b、トランスミッションゲート部6、及びビデオ信号線7は、画素へのデータ書込み及び差動増幅回路4aからのデータ読出しを行う。
さらに、表示素子アレイ部2と表示データ読み出し回路部4との間には、特に、図1では、プリチャージ回路部3と表示データ読み出し回路部4との間には、トランスミッションゲート部9が設けられている。トランスミッションゲート部9は、ソース線S1,S2,・・・に夫々接続されたトランジスタによって構成されており、通常時は、各トランジスタはオフであり、表示データ読み出し回路部4は各ソース線から切り離された状態になっている。トランスミッションゲート部9は、テスト時には、ソース線に表示データ読み出し回路部4を接続するようになっている。プリチャージ回路部3、イコライズ回路部8、表示データ読み出し回路部4並びにトランスミッションゲート部9によってテスト回路が構成される。図1の各回路部は、石英基板あるいはシリコン基板等からなる素子基板1上に形成されており、素子基板1は対向基板と貼り合わされて一つの液晶表示装置として、各種電子機器に利用、例えば携帯電話の表示部、液晶プロジェクタのライトバルブ等として利用される。
次に、図2を用いて、第1の実施の形態に係る素子基板の回路構成をより具体的に説明する。図2は本発明の第1の実施の形態に係る、画素リファレンス型の電気光学装置用基板の回路図である。表示素子アレイ部2は、図2の右から第1列、第2列、・・第n列で、上から第1行、第2行、・・第m行のマトリックスであるが、図2では、説明を簡単にするために、4(行)×6(列)のマトリックス状に配列された複数の画素2aを含む回路の例を示している。
図3は、図2中の画素2aの等価回路図である。表示素子アレイ部2は、素子基板1Aと、その素子基板1Aに貼り合わされる対向基板との間に液晶を封入することによって、液晶表示装置の表示部を構成する。表示素子アレイ部2においては、ソース線S(S1,S2,・・・)と走査線G(G1,G2,…)との各交点に対応して単位表示素子である画素2aが形成される。各画素2aは、夫々スイッチング素子である薄膜トランジスタ(以下、TFTという)11を有する。ソース線からTFT11を介して画素電極に画素信号が供給され、この画素信号によって画素電極と共通電極との間の液晶の配向状態が制御される。こうして、表示素子アレイ部2の光の透過率を画素信号によって変化させることによって、所望の画像表示が可能となる。
画素において画素信号を長時間保持させるために、各画素2aの画素電極、共通電極及び液晶による容量(以下、液晶容量という)Clcには、付加容量Csが並列に接続されている。TFT11のドレインは、液晶容量Clc及び付加容量Csのそれぞれの一端に接続され、付加容量Csの他端には共通固定電位CsCOMが印加される。TFT11のゲート端子gは走査線Gに電気的に接続されている。TFT11のゲート端子gに所定の電圧信号が入力されてTFT11がオンすると、ソース線Sに接続されたTFT11のソース端子sに印加されている電圧が液晶容量Clc及び付加容量Csに印加され、供給された所定の電位が維持される。
素子基板1Aは、表示素子アレイ部2のX方向(横方向あるいは行方向)及びY方向(縦方向あるいは列方向)に並んだ複数の画素2aを駆動するために、上述したXドライバ部5aと、Yドライバ部5bと、トランスミッションゲート部6と、ビデオ信号線7とを含む。Xドライバ部5a、Yドライバ部5b、トランスミッションゲート部6及びビデオ信号線7によって、データ書込み及びデータ読出しが行われる。Xドライバ部5a、Yドライバ部5b、トランスミッションゲート部6及びビデオ信号線7が、データ書込手段及び本発明の「データ読出手段」の夫々の一例を構成する。
トランスミッションゲート部6は、Xドライバ部5aから供給されるサンプリング信号である出力タイミング信号に応じて、ビデオ信号線7から入力される画素信号をソース線S1,S2,・・・に供給する。ビデオ信号線7は、マトリックス状の表示素子アレイ部2の奇数列に信号を供給する信号線と、偶数列に信号を供給する信号線とを有し、それぞれの端子ino及びineに接続されている。ソース線S1,S2,・・・は夫々各列のn個の画素に接続されており、ソース線S1,S2,・・・からの画素信号は、ライン毎に画素に書込まれるようになっている。
また、ビデオ信号線7には、カレントミラーアンプを含む差動増幅器10が設けられている。差動増幅器10は、ビデオ信号線7自体の持つ容量成分等によってハイレベル信号(以下、HIGH信号という)及びローレベル信号(以下、LOW信号という)の差が小さくなることを防止するために設けられており、HIGH,LOW信号を明確にして出力信号outo,outeを高速に精度良く出力する。
本実施の形態においては、画素の検査のために表示データ読み出し回路部4が、アクティブマトリックス駆動型の液晶表示パネルの素子基板1Aに形成されている。表示素子アレイ部2と表示データ読み出し回路部4との間には、トランスミッションゲート部9が設けられている。トランスミッションゲート部9は、ソース線S1,S2,・・・に夫々接続されたトランジスタ9ao,9aeによって構成されており、各トランジスタ9ao,9aeのゲートは、ゲート信号線を介して接続制御端子9bに接続されている。接続制御端子9bには、トランジスタ9dによって構成されるプルダウン回路が接続されており、通常時はLOWに維持される。これにより、通常時は、トランジスタ9ao,9aeはオフ状態であり、表示データ読み出し回路部4は各ソース線から切り離された状態になっている。テスト時には、接続制御端子9bにHIGHの接続制御信号を供給することで、トランジスタ9ao,9aeをオン状態に切り換えて、ソース線に表示データ読み出し回路部4を接続するようになっている。
表示データ読み出し回路部4は、本発明の「複数の増幅手段」の一例である複数の差動増幅器4aを有しており、差動増幅器4aの2つのノードse,soに、検査対象の画素から読み出した電位と検査の基準となる基準電位(リファレンス)とが与えられるようになっている。
図2では、2次元マトリックスの奇数列のソース線S(odd)と偶数列のソース線S(even)の1組のソース線に対して接続された差動増幅器4aが、複数設けられている。即ち、図2の例では、差動増幅器4aは、2次元マトリックスの一方向、ここでは、X方向(行方向)におけるn個の画素(nは整数で、偶数)に対して、(n/2)個設けられている。従って、(n/2)個の差動増幅器4a全体でn本のソース線に電気的に接続されていることになる。
図4は、図2中の表示データ読み出し回路部4の差動増幅器4aの具体的な構成を示す回路図である。本実施形態においては、各差動増幅器4aは、2つのPチャネル型のトランジスタTr1,Tr2と、2つのNチャネル型のトランジスタTr3,Tr4とを含んで構成される。トランジスタTr1,Tr3のゲートはノードsoに接続され、トランジスタTr2,Tr4のゲートはノードseに接続される。トランジスタTr1,Tr2のソース・ドレイン路同士は直列接続され、トランジスタTr3,Tr4のソース・ドレイン路同士も直列接続される。ノードso,se間に、トランジスタTr1,Tr2同士のソース・ドレイン路と、トランジスタTr3,Tr4同士のソース・ドレイン路とが並列接続されている。
ノードse及びsoの夫々は、配線4f及び4gの夫々に電気的に接続されている。これら配線4f及び4gを介してノードse及びsoの夫々に電位が供給される。配線4fと配線4gの一方には、検査対象の画素から読み出した第1電位信号が供給され、他方には、リファレンスとしての第2電位信号が供給される。トランジスタTr1,Tr2のソースとドレインとの接続点はノードspに接続され、トランジスタTr3,Tr4のソースとドレインとの接続点はノードsnに接続される。図2に示すように、ノードspには、電源トランジスタ4dを介して電源電圧Vddが供給され、ノードsnには電源トランジスタ4eを介して基準電位点から接地電位が供給される。電源トランジスタ4d,4eは、夫々端子4b,4cを介して供給される駆動パルスSAp−ch,SAn−chによってオン,オフ制御されるようになっている。
このように構成された差動増幅器4aは、ノードse,soに供給された電位の一方を電源電位まで引き上げ、他方を基準電位点の電位(接地電位)まで引き下げる。例えば、ノードseにノードsoに比べて僅かでも高い電位が供給されたものとする。そうすると、トランジスタTr1〜Tr4のうち、トランジスタTr4が最初にオンする。トランジスタTr4がオンになるので、ノードsoの電位はノードsnの低い接地電位まで低下する。そして、ノードsoがノードsnの低い接地電位まで低下するので、ゲート端がノードsoに接続されたトランジスタTr1がオンなる。その結果、ノードseはノードspの高い電源電圧Vddまで上昇する。
このように、差動増幅器4aは、ノードse,soに印加される電位のうち高い方の電位をより高くし、低い方の電位をより低くするように機能する。
図2において、ノードseは配線4fに接続され、配線4fの他端はトランスミッションゲート部9のトランジスタ9aeのソースに接続される。また、ノードsoは配線4gに電気的に接続され、配線4gの他端はトランスミッションゲート部9のトランジスタ9aoのソースに電気的に接続されている。トランジスタ9ao,9aeのドレインは、夫々対応するソース線に接続されている。図2の例では、配線4fは、トランジスタ9aeを介して偶数列のソース線S2,S4,・・・に接続され、配線4gは、ゲートトランジスタ9aoを介して奇数列のソース線S1,S3,・・・に接続されている。
表示素子アレイ部2と表示データ読み出し回路部4との間には、プリチャージ回路部3及びイコライズ回路部8も設けられている。プリチャージ回路部3は、各種特性の検査のために、各画素にプリチャージ電圧を印加するためのものである。なお、プリチャージ電圧としては種々の電圧を選択することができ、例えば、電源電圧Vddでもよく、接地電位でもよく、あるいはこれらの中間電位でもよい。
プリチャージ回路部3は、トランジスタ3co,3ceを有しており、トランジスタ3co,3ceのゲートは制御端子3bに接続され、ドレインは電圧印加端子3aに接続される。電圧印加端子3aにはプリチャージ電圧Vpreが印加され、制御端子3bにはプリチャージ制御信号PCGが入力される。
各トランジスタ3coのソースは夫々奇数列のソース線S1,S3,・・・に接続され、各トランジスタ3ceのソースは夫々偶数列のソース線S1,S3,・・・に接続されている。制御端子3bにHIGHのプリチャージ制御信号が印加されることによってトランジスタ3co,3ceがオンとなり、電圧印加端子3aに供給されたプリチャージ電圧を各ソース線S1,S2,・・・を介して各画素にプリチャージするようになっている。
イコライズ回路部8は、ソース、ドレインが夫々奇数列のソース線と偶数列のソース線とに接続されたn/2個のイコライズトランジスタ8aを有している。トランジスタ8aは、ゲートが制御端子3bに接続され、制御端子3bからのHIGHのプリチャージ制御信号によってオンとなって、奇数列と偶数列のソース線同士を同電位にするようになっている。
以上のような構成のアクティブマトリックス型表示装置である液晶表示装置が備える素子基板が製造工程において製造されると、対向基板と貼り合わせて液晶を封入する前の素子基板自体の電気特性を評価あるいは検査することができる。なお、電気的特性の検査対象とする不良としては、素子基板の各画素のデータ保持用キャパシタ(付加容量Cs)のリークによって画素がLOWに固定されてしまう不良(以下、LOW固定不良という)、スイッチング素子であるTFTのソース・ドレイン間リークによって画素がHIGHに固定されてしまう不良(以下、HIGH固定不良という)がある。
次に、このように構成された基板の検査及び動作について説明する。製造工程における素子基板1Aの検査の手法について説明する前に、図2に示すTFT基板が対向基板と貼り合わされて液晶が封入されて完成された液晶表示装置が、通常の画像表示を行うときの動作について説明する。
まず、2本のビデオ信号線7には、それぞれ奇数列と偶数列の画素信号である画素信号が、ビデオ信号線7の入力端子ineとinoに入力される。それぞれの画素信号は、Xドライバ5aからの列選択信号に応じて、トランスミッションゲート部6のそれぞれのトランジスタTG1,TG2,・・・を介して、各ソース線Sへ供給される。
各ソース線Sに供給された画素信号は、Yドライバ5bからの走査線GがHIGHになって選択された行の各画素2aに書き込まれる。即ち、選択された走査線Gにおいて、ソース線Sに供給される画素信号が対応する画素2aに表示用の画素信号として供給されて保持される。この動作を、行順次で行うことにより、液晶表示装置の表示素子アレイ部2には、所望の画像が表示される。
プリチャージ回路部3は、走査線GがHIGHになる前に、プリチャージ電圧Vpreを各ソース線Sに印加する。プリチャージ電圧Vpreは、プリチャージ回路部3の端子3aに供給される。プリチャージ電圧Vpreを供給するタイミングは、制御端子3bに与えるプリチャージ制御信号によって決定される。
なお、製品あるいは試作品として、即ち液晶表示装置に本来の機能である画像表示機能を発揮させることによって所望の画像を表示させる際には、トランスミッションゲート部9の各トランジスタ9ao,9aeはオフ状態に設定されており、素子基板1Aの表示データ読み出し回路部4は、動作せず使用されない。つまり、表示データ読み出し回路部4は、液晶表示装置の画素を検査する際に動作することになる。
次に、素子基板1Aにおいて、図2に示す回路部分が半導体プロセスの工程によって製造された後に、素子基板1Aの状態において行われる検査の手順について図5から図8を参照して説明する。この素子基板1Aの検査において、表示データ読み出し回路部4が動作して使用される。
まず検査方法を実現するための検査システムについて説明する。図5は検査システムの構成図である。素子基板1Aと、画素データの書き込みと読み込みができるテスト装置15とを、接続ケーブル16を介して接続する。接続ケーブル16は、素子基板1Aのビデオ信号線7の端子ino,ine、表示データ読み出し回路部4の信号線の端子4b、4c、プリチャージ回路部3の端子3a、3b等を、テスト装置15に電気的に接続する。
テスト装置15から、後述する所定の順番で、所定の電圧を有する検査信号及びリファレンスとされる信号として画素信号を各画素に供給し、画素から読み出された第1の電位信号及び第2の電位信号を含む画素データ信号に対応した電位が各端子及びノードに供給されることによって、素子基板1Aの電気的特性の検査を行うことができる。以下に、その検査内容として、上述した不良のうちLOW固定不良の有無についての検査を行う手順を説明する。
図6は、検査の全体の流れの例を示すフローチャートである。また、図7は図6のステップST2の読み出し動作を説明するためのタイミングチャートである。
図6のステップST1において、ビデオ信号線7の入力端子ino,ineからセルである各画素に所定の画素信号を入力する。画素の検査は、基準となる列の画素に対して、検査対象の列の画素が正常であるか否かを判定することによって行われる。まず、基準とする列を偶数列とし、検査対象とする列を奇数列とする。図7に示す各タイミング信号は、テスト装置15によって生成されて各端子に供給される。
例えば、リファレンスとして中間電位を有する信号を採用するものとする。この場合には、奇数側のソース線S(odd)に中間電位より高い電位(以下、HIGHと称する。)を供給し、偶数側のソース線S(even)にリファレンスとして中間電位を供給する。これにより、選択された行の奇数番目の画素にはHIGHが書き込まれ、偶数番目の画素には中間電位が書き込まれる。この書込工程が行毎に行われ、全行の画素への書込みが行われる。図8は各画素の書込みの状態を示しており、4(行)×6(列)の各画素に書き込まれる画素データが中間電位(M)であるか、HIGH(H)であるかを示している。図8に示すように、表示素子アレイ部2の各画素データは、HIGH(H)の列と中間電位(M)の列が交互に表れるマトリックスとなる。
なお、この時点では、駆動パルスSAp−ch,SAn−chは、例えばいずれも電源電圧Vddと接地電位との中間電位(Vdd/2)であり、表示データ読み出し回路部4の各差動増幅器4aは非動作状態である。
次に、ステップST2において、画素の良不良を反映した第1の電位信号及び第2の電位信号を含む画素データ信号の読出しを行う。接続制御端子9bにHIGHを供給することで、トランスミッションゲート部9の各トランジスタ9ao,9aeがオン状態に切り換えられ、第1の電位信号及び第2の電位信号の夫々が表示データ読み出し回路4に行毎に読み出される。この際、1の電位信号及び第2の電位信号の夫々は、配線4f及び4gの夫々を介してノードse及びsoに入力される。
ステップST2の読み出しの直前に、プリチャージ及びイコライズ処理が行われる。即ち、全画素への上述した所定の画素データの書き込み後に、先ず、プリチャージ回路部3の制御端子3bに供給されるプリチャージ制御信号PCG(図7参照)が、HIGHとなる。これにより、各ソース線Sには、プリチャージ電圧が供給されて、プリチャージが行われる。
プリチャージ状態で所定時間経た後に、読み出し動作が開始される。なお、各ソース線Sのプリチャージ電位(電圧印加端子3aに印加される電圧)VpreはHIGH及びLOWの中間電位にし、図3に示すCsCOM電位が(LOW電位)とする。尚、LOW及びLOW電位とは、中間電位より低い電位である。CsCOM電位を(LOW電位)とするのは、データ保持用キャパシタCsがリーク不良である場合、リーク先のCsCOM電位が(LOW電位)となるため、読み出し電位が基準側の電位より低くなるようにするためである。そして、最初のプリチャージ期間は、やや長い時間を設定しておき、リーク不良による電圧変化が現れるようにする。
なお、プリチャージ期間には、イコライズトランジスタ8aもオン状態に切り換えられており、奇数列のソース線S1,S3,・・・と偶数列のソース線S2,S4,・・・とは同電位となる。第1行目の読み出し動作の前に、プリチャージ制御信号PCGはLOWとなりプリチャージが停止する。次に走査線G1の電位をHIGHにして第1行目の画素トランジスタである各TFT11をオンにする。走査線G1に接続された全ての画素のTFT11が一斉にオンする。その結果、コンデンサCs等に書き込まれた電荷がソース線Sに移動する。HIGHが書き込まれた奇数列の画素に接続されたソース線(S(odd))は、図7に示すように、プリチャージによる中間電位から若干上昇する。一方、リファレンスが書込まれた偶数列の画素に接続されたソース線(S(even))の電位は、略中間電位のままとなる(図7参照)。
この状態で、駆動パルスSAn−chをLOWからHIGHにし、更に少し遅れて、駆動パルスSAp−chをHIGHからLOWにする。駆動パルスSAn−chがHIGHになることで、接地電位が差動増幅器4aのノードsnに印加され、ノードse,soのうちより低い電位となっているノードseが接地電位まで低下する(図7のS(even)参照)。また、駆動パルスSAp−chがLOWになることで、電源電圧Vddが差動増幅器4aのノードspに印加され、ノードse,soのうちより高い電位となっているノードsoが電源電位まで上昇する(図7のS(odd)参照)。こうして、ノードse及びsoに入力された第1電位信号及び第2電位信号の電位が確定する。この動作は走査線G1に接続された画素すべてにおいて一斉に行われる。このように、表示データ読み出し回路部4の各差動増幅器4aは、2つのソース線Sに現れる高低2つの電位レベルをノードsp又はsnの電圧まで変化させて明確にする。
ステップST3では、確定したノードse及びsoの電位の比較が行われる。即ち、トランスミッションゲート部6の各トランジスタのゲートTG1からTGnを順に開き(HIGHにし)、ビデオ信号線7から順番に第1行目の各画素について、第1電位信号及び第2電位信号を含む画素データ信号を基にして電位差が明確にされた出力信号を読み出す。
こうして読み出された第1電位信号及び第2電位信号の夫々に対応した信号を含む出力電位信号は、テスト装置15に供給される。最後のトランスミッションゲートTGnまで開いた後、図7に示すように、再びプリチャージ動作に移る。そのプリチャージ動作、すなわち2回目以降のプリチャージ時間は初回ほど長い必要はない。そのプリチャージ動作を停止した後は、第2の走査線G2の電位をHIGHにすることによって、第2行目の各画素のTFT11をオンにする。以降同様の動作を、最後の走査線Gmに接続された画素(第m行目の各画素)まで繰返して、全画素データを読み出す。
テスト装置15は、読出工程において読み出した出力電位信号と、書込工程において書き込んだ画素データ信号とを比較する。この比較工程においては、検査対象の各画素から読み出した出力電位信号がHIGHであるか否かが判断される。テスト装置15は、検査対象の画素から読み出したデータがHIGHでないセル(画素)を特定し、異常セルとして、例えばセル番号等のデータを、図示しないモニタの画面上に表示するように出力する(ステップST4)。
ここで検査対象の奇数側の画素に、例えばデータ保持用キャパシタCsのリークが生じてLOW固定不良が発生していたものとする。この場合に、図7のS(odd)の破線L1に示すように、奇数側ソース線(S(odd))の電位が偶数側ソース線(S(even))の電位より若干低下する。これにより、駆動パルスSAn−chがHIGHとなってノードsnが接地電位になると、差動増幅器4aのノードsoは接地電位まで低下する(破線L1参照)。そして、駆動パルスSAp−chがLOWになり、ノードspが電源電圧Vddになると、差動増幅器4aのノードseは電源電圧Vddまで上昇する(破線L2参照)。
こうして、確定したノードse及びsoの電位が、トランスミッションゲート部6を介してテスト装置15に出力される。この場合には、検査対象の画素から読み出したデータは、LOWとなっており、テスト装置15は検査対象の画素にLOW固定不良が生じていることを検出することができる。
こうして、読み出した出力電位信号と書き込んだ各画素データとを比較して、被検査対象の奇数列の各画素にLOW固定不良があるか否かのチェックを行うことができる。
一方、HIGH固定不良を検査を行う場合には、リファレンス画素に中間電位を書込み、検査対象画素にLOWを書込めばよい。この場合には、テスト装置15は検査対象の画素から読み出した出力電位信号がHIGHである場合に、その画素にHIGH固定不良が生じていることを検出することができる。
上述した説明は、偶数列の画素にリファレンスである中間電位を書込み、奇数列の画素を検査対象とした例を説明したが、本実施の形態では、奇数列の画素にリファレンスである中間電位を書込み、偶数列の画素にHIGH,LOWを書込むことによって、テスト装置15において、偶数列の画素から読み出したデータに基づいて偶数列の画素の良不良を判定することもできる。
このように、本実施の形態においては、基板工程終了後の基板に対して、画素にリファレンス又はLOW,HIGHを書込むことによって、奇数と偶数の列のいずれか一方を基準として他方の画素にLOW又はHIGH固定不良が生じているか否かの検査を行うことができる。この検査を奇数と偶数の両列について行うことによって、全画素についてLOW又はHIGH固定不良の検査を基板状態で実施することができる。この場合には、表示データ読み出し回路部によって、アナログ情報であるキャパシタの充電電荷をデジタル情報(電圧論理)に変換しており、検査における検出精度を著しく向上させることができる。
このように製品あるいは試作品における素子基板工程の完了後に、素子基板の不良を検出することができるので、歩留まり低下期間の短縮が可能となり、不良品を組み立てることが少なくなくなって、コスト低減を図ることができる。特に、試作品の場合には、開発期間の短縮と開発コストの削減を期待することができる。更に、素子基板の段階で不良が検出できるので、いわゆるリペアも容易となる。
上述したように、表示データ読み出し回路部4の各差動増幅器4aは、2つのソース線Sに現れる高低2つの電位レベルを検出してノードsp又はsnの電圧まで変化させて明確にする機能を有するが、次に、その電位レベルの検出精度を向上させるための各差動増幅器4aの複数のトランジスタ形成領域の構成について説明する。
図4に示すように、各差動増幅器4aは4つのトランジスタTr1,Tr2,Tr3,Tr4を用いており、その各差動増幅器4aは、2つのソース線Sに現れるわずかな電位差を検出している。従って、各差動増幅器4aの4つのトランジスタ間の特性にバラツキがあるとわずかな電位差の正確な検出ができない虞がある。
そのため、4つのトランジスタ間の特性のバラツキを小さくしたいが、素子基板1Aのサイズにも制約があるので、各トランジスタの形成領域として充分な広さを確保できない場合もある。その場合、特性のバラツキを小さくするために、素子基板1Aを製造する工程における各種製造条件を厳しくすることもできるが、その製造が容易ではなくなる。
そこで、本実施の形態では、図1に示す素子基板1A上の表示データ読み出し回路部4の各差動増幅器のトランジスタ形成領域の面積を広くなるように考慮して、複数のトランジスタ形成領域を構成し、配置している。
図9は、図2における2本のソース線に係る4つのトランジスタ形成領域の配置構成を説明するための図である。具体的には、図9は、2次元マトリックスの奇数列のソース線S1と偶数列のソース線S2の1組のソース線に対して接続された差動増幅器4aの4つのトランジスタ形成領域の配置構成を示す。他のソース線については、同様の構成であるため説明は省略する。また、図9において、図2のプリチャージ回路部3、イコライズ回路部8及びトランスミッションゲート部9は、図2の点線によりPE部として示した部分に含まれるので、図9ではPE部として示して省略している。図2のPE部の表示素子アレイ部2側のデータ線の奇数側をo1端子で示し、偶数側をo2端子で示している。図2のPE部の差動増幅器4a側のデータ線のノードso側をi1端子で示し、ノードse側をi2端子で示している。すなわち、o1端子はデータ線S1に接続され、o2端子はデータ線S2に接続されている。i1端子はノードsoに接続され、i2端子はノードseに接続されている。
そして、図4の2つのトランジスタTr1,Tr2と、2つのトランジスタTr3,Tr4が、それぞれ2次元マトリックスの行方向(X方向)、ここでは走査線方向に沿って形成され、2つのトランジスタTr1,Tr3と、2つのトランジスタTr2,Tr4が、それぞれ2次元マトリックスの列方向(Y方向)、ここでは、信号線方向に沿って形成されている。なお、図9において、各トランジスタは、ゲート部RGと、ソース部RSと、ドレイン部RDとから構成される。図9において丸で示すCONは、コンタクトホールを示す(以下、他の図11,13,14,15においてもコンタクトホールはCONで示す)。
従って、図9に示すように、2次元マトリックスの行方向の1画素毎に、すなわち、1つの画素を挟んで隣接する信号線S1の右縁から信号線S2の左縁までの長さL’に対応して、差動増幅器4aが1つ形成されているので、2本のソース線に対して1つの差動増幅器4aを有することになる。このように本実施形態では、1信号線ピッチ、すなわち信号線S1の右縁から信号線S2の左縁までのまでの長さL’毎に、差動増幅器4aが1つ設けられている。その結果、各差動増幅器4aにおける4つのトランジスタ形成領域のゲート長方向の長さL(信号線Sに交差する走査線G方向の半導体層Rの長さ)を信号線のピッチL’に応じて可能な限り長くすることができるので、各トランジスタの形成領域の面積も広くなることになり、4つのトランジスタ間の特性のバラツキを小さくすることができる。これは、各差動増幅器4aの各トランジスタTr1乃至Tr4の形成領域の面積が大きくなるため、トランジスタの製造時にトランジスタの半導体層Rに不純物ドープを行う際に、ドーピングをする領域の面積が広くなり、ドーピングの制御がしやすくなるため、ドーピングの精度を高めることができる。従って、トランジスタTr1乃至Tr4において不純物の注入量のばらつきを減少させることが可能となるため、トランジスタの特性のばらつきを抑制することができる。
さらに各トランジスタTr1乃至Tr4の大きさを大きくすることができるので、駆動能力が高いトランジスタを形成でき、差動増幅器4aの動作速度を向上させることができる。その結果差動増幅器4aを用いた検査に要する時間が短縮されるので、基板の製造工程時間の短縮という効果も得られる。
なお、トランジスタの形成領域の長さLはL’とほぼ等しいか、わずかに大きい程度が配線引き回しなどの設計上の観点から好ましい。
また、図9においては、2つのトランジスタ(Tr1とTr3)が、信号線の方向に沿って配列されているので、走査線方向の信号線ピッチの制限を受けず、トランジスタ形成領域を信号線の方向に沿って、より広くすることができる。また、2つのトランジスタは、走査線の方向に沿って形成されているが、ソースを共用する等すれば、トランジスタ形成領域をより広くすることができる。
次に、上述した第1の実施の形態の変形例を説明する。図10は画素リファレンス型の電気光学装置用基板の変形例であるシェアード型の例を示す回路図である。本変形例にいうシェアード型とは、検査対象からの画素から読み出した電位が与えられる差動増幅器の端子(検査端子)に、複数のソース線の1つを選択して接続するようにした構成のものをいう。
図10において図2と同一の構成要素には同一符号を付して説明を省略する。なお、図10では図面の簡略化のために、表示素子アレイ部2を駆動するXドライバ部5a、Yドライバ部5b、ビデオ信号線7等は図示を省略している。図10の変形例は、1つの差動増幅器4aで4本のソース線に接続された画素の検査を可能にするものである。即ち、4ソース線を配置する間隔に1つの差動増幅器4aを形成することができ、差動増幅器4aの面積を広くして、駆動能力を向上させると共に、差増増幅器4aのばらつきを低減して、検査精度を向上させることを可能にする。
図10の基板11Aは、表示素子アレイ部2、Xドライバ部5a、Yドライバ部5b、ビデオ信号線7、差動増幅器10及び表示データ読み出し回路部4の構成は図2の基板1Aと同様である。更に、図2の基板1Aとは配置が異なるが、機能的には、表示データ読み出し回路部4と表示素子アレイ部2との間に設けられたイコライズ回路部8、プリチャージ回路部3の構成も図2の基板1Aと同様である。
図10の変形例は、トランスミッションゲート部9に代えてトランスミッションゲート部21を採用した点が図2と異なる。トランスミッションゲート部21は、配線4gを2本のソース線の一方に選択的に接続すると共に、配線4fを2本のソース線の一方に選択的に接続する。即ち、図10の例では、差動増幅器4aは、4本のソース線毎に設けられている。各差動増幅器4aのノードsoに接続された配線4gは、トランジスタ21ao,21boを夫々介して第(4u+1)(u=0,1,2,・・・)列のソース線又は第(4u+2)列のソース線に接続される。同様に、各差動増幅器4aのノードseに接続された配線4fは、トランジスタ21ae,21beを介して夫々第(4u+3)列のソース線又は第(4u+4)列のソース線に接続される。
トランジスタ21ao,21aeのゲートは、トランスファゲート21cを介してTEゲートデコード回路21eに接続されている。また、トランジスタ21bo,21beのゲートは、トランスファゲート21dを介してTEゲートデコード回路21eに接続されている。トランスファゲート21c,21dは、nチャネルトランジスタ及びpチャネルトランジスタが相補的に接続されて構成されており、入力端には、TEゲートデコード回路21eの出力TE1,TE2がそれぞれ供給される。トランスファゲート21c,21dは、nチャネルトランジスタのゲートに端子21gからの制御信号が入力される。インバータ21fは、端子21gの出力を反転させて、トランスファゲート21c,21dのpチャネルトランジスタのゲートに与える。
端子21gに接続されたプルダウン回路によって、非テスト時は端子21gはLOWであり、インバータ21fの出力はHIGHであって、トランスファゲート21c,21dはオフである。テスト時には端子21gにHIGHの制御信号が印加されて、トランスファゲート21c,21dはオンとなる。
トランスファゲート21cは、端子21gにHIGHの制御信号が入力されることで、TEゲートデコード回路21eからの接続制御信号TE1をトランジスタ21ao,21aeのゲートに与える。また、トランスファゲート21dは、端子21gにHIGHの制御信号が入力されることで、TEゲートデコード回路21eからの接続制御信号TE2をトランジスタ21bo,21beのゲートに与える。
TEゲートデコード回路21eは、端子21h,21iに入力されるデータA0,A1に基づいて、差動増幅器4aのso配線及びse配線をいずれのソース線に接続するかを決定するための接続制御信号TE1,TE2を出力する。LOWの接続制御信号TE1,TE2がゲートに印加されたトランジスタ21ao,21ae,21bo,21beはオフとなり、配線4f及び4gとソース線との接続を切断する。逆に、HIGHの接続制御信号TE1,TE2がゲートに印加されたトランジスタ21ao,21ae,21bo,21beはオンとなって、配線4f及び4gとソース線とを接続する。
このように構成された変形例においては、TEゲートデコード回路21eからHIGHの接続制御信号TE1が出力されると、トランジスタ21ao,21aeがオンとなり、第(4u+1)列のソース線及び第(4u+3)列のソース線が夫々配線4g,配線4fに接続される。これにより、これらのソース線に接続された対応する画素を用いて画素の良不良の検査が行われる。
また、TEゲートデコード回路21eからHIGHの接続制御信号TE2が出力されると、トランジスタ21bo,21beがオンとなり、第(4u+2)列のソース線及び第(4u+4)列のソース線が夫々配線4g及び配線4fに接続される。これにより、これらのソース線に接続された対応する画素を用いて画素の良、不良の検査が行われる。他の作用は図2の回路の作用と同様である。
本変形例においても、図1に示す素子基板1A上の表示データ読み出し回路部4の各差動増幅器のトランジスタ形成領域の面積を広くなるように考慮して、複数のトランジスタを配置している。
図11は、図10における4本のソース線に対応した差動増幅器4aを構成する4つのトランジスタの配置を説明するための図である。図11は、2次元マトリックスのソース線S1からS4に対して接続された差動増幅器4aの4つのトランジスタの配置構成を示す。他のソース線S5等については、同様の構成であるため説明は省略する。また、図11において、図10のプリチャージ回路部3及びイコライズ回路部8は、図11の点線によりPE1部として示した部分に含まれるので、図11ではPE1部として示して省略している。
図10のPE1部の表示素子アレイ部2側のデータ線の奇数側を端子o1で示し、偶数側を端子o2で示している。さらに、図10のPE1部の差動増幅器4a側のデータ線のノードso側を端子i1で示し、ノードse側を端子i2で示している。すなわち、端子o1はデータ線S1、S2に接続され、端子o2はデータ線S3、S4に接続されている。端子i1はノードsoに接続され、端子i2はノードseに接続されている。さらに、図11において、トランスミッションゲート部21のトランジスタ21ao,21ae,21bo,21beを含む部分は、TRG部として示して省略している。
そして、図4の2つのトランジスタTr1,Tr2と、2つのトランジスタTr3,Tr4が、それぞれ2次元マトリックスの行方向、ここでは走査線方向に沿って形成され、2つのトランジスタTr1,Tr3と、2つのトランジスタTr2,Tr4が、それぞれ2次元マトリックスの列方向、ここでは、信号線方向に沿って形成されている。なお、図11において、各トランジスタは、ゲート部RGと、ソース部RSと、ドレイン部RDとから構成される。
従って、図11に示すように、2次元マトリックスの行方向の4画素毎に差動増幅器4aが1つ形成されているので、4本のソース線に対して1つの差動増幅器4aを有することになる。別の見方をすると、3信号線ピッチ3×L”毎に、より厳密には信号線S1の右縁からS4の左縁までの長さL’(信号線ピッチL”の長さの3倍に信号線Sの幅を足した長さ)毎に差動増幅器4aが1つ設けられている。その結果、各差動増幅器4aにおける4つのトランジスタ形成領域のゲート長方向の長さL(信号線Sに交差する走査線G方向の長さ)は、長くなるので、各トランジスタの形成領域の面積が広くなり、4つのトランジスタ間の特性のバラツキを小さくすることができる。
さらに各トランジスタTr1乃至Tr4の大きさを大きくすることができるので、駆動能力が高いトランジスタを形成でき、差動増幅器4aの動作速度を向上させることができる。その結果差動増幅器4aを用いた検査に要する時間が短縮されるので、基板の製造工程時間の短縮という効果も得られる。
特に本変形例では、差動増幅器4aの各トランジスタTr1乃至Tr4の形成領域の走査線方向の長さLをL’の4倍とすることができる。従ってトランジスタの形成面積を4倍とすることができるため、図9で示した構成に比べて大幅にトランジスタの特性ばらつきを抑制することが可能となる。
なお、トランジスタの形成領域の長さLはL’と等しいか、やや長く設定するのが好ましい。しかし、Lは必ずしもL’以上とする必要はなく、L”以上L’以下であっても良い。つまり、LをL’以上とすることで本発明の効果が得られる。
このように、差動増幅器4aのノードseまたはsoに複数の信号線Sを電気的に接続させれば、接続させた信号線Sの本数に比例して、差動増幅器4aのトランジスタの形成面積を設定することができ、トランジスタの特性ばらつきの抑制に効果的である。さらに個々のトランジスタTr1乃至Tr4の大きさも、より大きくすることができるため、より駆動能力が高いトランジスタを形成することができる。
なお、本実施の形態では、2本又は4本の信号線毎に対して、1つの差動増幅器を設けているが、信号線の少なくとも1ピッチ以上の長さに対して、1つの差動増幅器が設けられていればよい。すなわち、3本の信号線毎に対して1つの差動増幅器を設けてもよく、さらに、5本以上の信号線毎に対して、1つの差動増幅器を設けてもよいことは言うまでもない。
(第2の実施の形態)
次に、図12乃至図15を参照しながら、本発明の第1の発明に係る電気光学装置用基板の他の実施の形態を説明する。本実施の形態も基板に差動増幅器を含む検査回路を搭載するものであり、図12は本発明の第2の実施の形態に係る、外部リファレンス型の電気光学装置用基板の回路図である。図12において図2と同一の構成要素については、同一の符号を付して説明を省略する。第1の実施の形態においては、リファレンスを画素から読み出していたが、本実施の形態はリファレンスを外部から供給するものである。すなわち、外部リファレンス型は、基準電位(リファレンス)を外部から与え、差動増幅器において外部からのリファレンスと、検査対象の画素から読み出した電位とを比較することで、画素の良不良を判定するものである。以下、本実施の形態の検査回路を外部リファレンス型という。また、図12は外部リファレンス型の電気光学装置用基板の変形例であるシェアード型の回路図である。上述したように、シェアード型とは、検査対象からの画素から読み出した電位が与えられる差動増幅器の端子(検査端子)に、複数のソース線の1つを選択して接続するようにした構成のものをいう。
次に、図12乃至図15を参照しながら、本発明の第1の発明に係る電気光学装置用基板の他の実施の形態を説明する。本実施の形態も基板に差動増幅器を含む検査回路を搭載するものであり、図12は本発明の第2の実施の形態に係る、外部リファレンス型の電気光学装置用基板の回路図である。図12において図2と同一の構成要素については、同一の符号を付して説明を省略する。第1の実施の形態においては、リファレンスを画素から読み出していたが、本実施の形態はリファレンスを外部から供給するものである。すなわち、外部リファレンス型は、基準電位(リファレンス)を外部から与え、差動増幅器において外部からのリファレンスと、検査対象の画素から読み出した電位とを比較することで、画素の良不良を判定するものである。以下、本実施の形態の検査回路を外部リファレンス型という。また、図12は外部リファレンス型の電気光学装置用基板の変形例であるシェアード型の回路図である。上述したように、シェアード型とは、検査対象からの画素から読み出した電位が与えられる差動増幅器の端子(検査端子)に、複数のソース線の1つを選択して接続するようにした構成のものをいう。
図12においては、基板11Bは、表示素子アレイ部2、Xドライバ部5a、Yドライバ部5b、ビデオ信号線7、差動増幅器10及び表示データ読み出し回路部4の構成は第1の実施の形態と同様であるので、これらの回路の一部は図示せず省略する。表示データ読み出し回路部4と表示素子アレイ部2との間には、イコライズ回路部8、プリチャージ及びリファレンス回路部13及びトランスミッションゲート部22が設けられている。プリチャージ及びリファレンス回路部13、イコライズ回路部8、表示データ読み出し回路部4並びにトランスミッションゲート部22によってテスト回路が構成される。
本実施の形態においては、トランスミッションゲート部22は、配線4gを4本のソース線の1つに選択的に電気的に接続する。即ち、図12の例では、差動増幅器4aは、4本のソース線毎に設けられ、各差動増幅器4aのノードsoに接続された配線4gは、トランジスタ23a〜23dを夫々介して第(4u+1)(u=0,1,2,・・・)列〜第(4u+4)列のソース線に接続される。
トランジスタ23a〜23dのゲートは、トランスファゲート24a〜24dを夫々介してTEゲートデコード回路25に接続される。トランスファゲート24a〜24dは、nチャネルトランジスタ及びpチャネルトランジスタが相補的に接続されて構成されており、入力端には、TEゲートデコード回路25の出力TE1〜TE4がそれぞれ供給される。トランスファゲート24a〜24dは、nチャネルトランジスタのゲートに端子27からの制御信号が入力される。インバータ26は、端子27の出力を反転させて、トランスファゲート24a〜24dのpチャネルトランジスタのゲートに与える。
端子27に接続されたプルダウン回路によって、非テスト時は端子27はLOWであり、インバータ26の出力はHIGHであって、トランスファゲート24a〜24dはオフである。テスト時には端子27にHIGHの制御信号が印加されて、トランスファゲート24a〜24dはオンとなる。
トランスファゲート24aは、端子27にHIGHの制御信号が入力されることで、TEゲートデコード回路25からの接続制御信号TE1をトランジスタ23aのゲートに与える。同様に、トランスファゲート24b〜24dは、端子27にHIGHの制御信号が入力されることで、TEゲートデコード回路25からの接続制御信号TE2〜TE4を夫々トランジスタ23b〜23dのゲートに与える。
TEゲートデコード回路25は、端子28,29に入力されるデータA0,A1に基づいて、差動増幅器4aのso配線をいずれのソース線に接続するかを決定するための接続制御信号TE1〜TE4を出力する。LOWの接続制御信号TE1〜TE4がゲートに印加されたトランジスタ23a〜23dはオフとなり、配線とソース線との接続を切断する。逆に、HIGHの接続制御信号TE1〜TE4がゲートに印加されたトランジスタ23a〜23dはオンとなって、配線4gとソース線とを接続する。
よって、TEゲートデコード回路25からHIGHの接続制御信号TE1が出力されると、トランジスタ23aがオンとなり、第(4u+1)列のソース線が配線4gに接続される。こうして、ソース線S1,S5,・・・に接続された画素の良、不良の検査が行われる。
同様に、TEゲートデコード回路25から、HIGHの接続制御信号TE2〜TE4が出力されると、対応するトランジスタ23b〜23dがオンとなり、第(4u+2)列〜第(4u+4)列のソース線の1つが配線4gに接続される。これにより、接続されたソース線に対応する画素の良、不良の検査が行われる。
なお、接続制御信号TE1〜TE4は、検査する列に対応した1つの接続制御信号のみが検査フローに応じてHIGHに切換り、他の3つの接続制御信号はLOWを維持する。
本実施の形態においては、差動増幅器4aのノードseに接続されたse配線は、プリチャージ及びリファレンス回路部13のトランジスタ3ceを介して電圧印加端子3aに接続されるようになっている。電圧印加端子3aにはリファレンス及びプリチャージ電圧が供給されるようになっている。
これにより、本実施の形態では、se配線は、電圧印加端子3aを介して入力された外部からのリファレンスをノードseに供給するためのリファレンス配線として用いられ、so配線は検査対象の画素からのデータをノードsoに供給するための検査配線として用いられる。即ち、本実施の形態では、1つの差動増幅器4aによって、選択された1本のソース線に接続された画素の検査が可能であり、差増増幅器4aは表示素子アレイ部2の列数nの4分の1の数だけ設けられる。
プリチャージ及びリファレンス回路部13は、各差動増幅器4aに対応して夫々2つのトランジスタ3co,3ceを有する。トランジスタ3coはドレインが電圧印加端子3aに接続され、ソースがso配線4gを介して差動増幅器4aのノードsoに接続される。また、トランジスタ3ceはドレインが電圧印加端子3aに接続され、ソースがse配線4fを介して差動増幅器4aのノードseに接続される。
トランジスタ3co,3ceのゲートは制御端子3bに接続されており、制御端子3bには、プリチャージ及びリファレンス制御信号が入力されるようになっている。HIGHのプリチャージ及びリファレンス制御信号が制御端子3bを介してトランジスタ3co,3ceのゲートに印加されることで、トランジスタ3co,3ceはオンとなり、電圧印加端子3aに供給されるリファレンス及びプリチャージ電圧を夫々配線4f又は配線4gに供給するようになっている。
即ち、図12の例では、プリチャージ期間において、配線4gにプリチャージ電圧を供給し、配線4fにリファレンスを供給するようになっており、プリチャージ電圧とリファレンスとを共通の例えば中間電位に設定している。なお、プリチャージ電圧とリファレンスとを相互に異ならせてもよい。
本実施の形態においても検査の全体の流れは図6のフローチャートと同様である。本実施の形態においても、第1の実施の形態と同様に、画素の検査結果、各列が正常であるか否かが判定される。す図5に示すテスト装置15からの制御信号が素子基板11Bの各端子に供給され、テスト装置15は、各ソース線に現れた信号の状態に基づいて判定信号を生成する。
本実施の形態においては、リファレンスは、外部から供給しており、画素に書込む必要はない。各画素には検査のための書き込みを行う。例えば、LOW固定不良の検査を行うものとすると、素子アレイ部2の全ての走査線Gをオンして、全ての画素にHIGHを書き込む。なお、全画素にHIGHを書き込んで基板1Bの検査を行ってもよいが、一部の画素についてのみ検査を行うようにしてもよい。書き込み後、全ての走査線Gのゲートはオフにされる。
なお、リファレンスを中間電位に設定し、検査対象画素にLOWを書込むことによって、HIGH固定不良の検査を行うことができることは明らかである。すなわち、各画素にLOWを書き込んだ場合には、第1の実施の形態と同様にHIGH固定不良の検査が可能である。
このように、本実施の形態において、各差動増幅器4aは、外部から印加された中間電位であるリファレンスと、各ソース線Sの電位とを比較することで、比較結果によって画素の不良を判定する。なお、本実施の形態は、全画素について、2回の検査を行うだけで画素の良不良を確実に判定することができ、第1の実施の形態に比べて、検査時間を短縮することができる。他の効果は第1の実施の形態と同様である。
本実施の形態においても、図1に示す素子基板1A上の表示データ読み出し回路部4の各差動増幅器のトランジスタ形成領域の面積を広くなるように考慮して、複数のトランジスタ形成領域を構成し、配置している。
図13は、図10における4本のソース線に係る4つのトランジスタ形成領域の配置構成を説明するための図である。
より具体的には、図13は、2次元マトリックスのソース線S1からS4に対して接続された差動増幅器4aの4つのトランジスタの配置構成を示す。他のソース線S5等については、同様の構成であるため説明は省略する。また、図13において、図12のプリチャージ回路部13及びイコライズ回路部8は、図12の点線によりPE2部として示した部分に含まれるので、図13ではPE2部として示して省略している。図12のPE2部の表示素子アレイ部2側のデータ線側を端子osで示している。さらに、トランジスタ23a,23b,23c,23dを含む部分は、TRG1部として示して省略している。
図13では、図12のPE2部の差動増幅器4a側のデータ線のノードso側を端子i1で示し、ノードse側を端子i2で示している。端子osは選択されたデータ線に接続され、端子i2はリファレンスに接続されている。端子i1はノードsoに接続され、端子i2はノードseに接続されている。
そして、第1の実施の形態と同様に、図4の2つのトランジスタTr1,Tr2と、2つのトランジスタTr3,Tr4が、それぞれ2次元マトリックスの行方向(X方向)、ここでは走査線方向に沿って形成され、2つのトランジスタTr1,Tr3と、2つのトランジスタTr2,Tr4が、それぞれ2次元マトリックスの列方向(Y方向)、ここでは、信号線方向に沿って形成されている。なお、図13において、各トランジスタは、ゲート部RGと、ソース部RSと、ドレイン部RDとから構成される。
従って、図13に示すように、2次元マトリックスの行方向の4画素毎に差動増幅器4aが1つ形成されているので、4本のソース線に対して1つの差動増幅器4aを有することになる。別の見方をすると、3信号線ピッチ3×L”毎に、より厳密には信号線S1の右縁からS4の左縁までの長さL’(信号線ピッチL”の長さの3倍に信号線Sの幅を足した長さ)毎に差動増幅器4aが1つ設けられている。その結果、各差動増幅器4aにおける4つのトランジスタ形成領域のゲート長方向の長さLは、長くなるので、各トランジスタの形成領域の面積も広くすることになり、4つのトランジスタ間の特性のバラツキを小さくすることができる。さらに個々のトランジスタTr1乃至Tr4の大きさも大きくなるため、駆動能力が高いトランジスタを形成することができる。
なお、トランジスタの形成領域の長さLはL’とほぼ同じか、やや長く設定してもよいし、L”以上L’以下であっても良い。
なお、本実施の形態は、4本の信号線毎に対して、1つの差動増幅器を設けているが、信号線の少なくとも2ピッチ以上の長さに対して、1つの差動増幅器が設けられていればよい。すなわち、2本、あるいは3本の信号線毎に対して1つの差動増幅器を設けてもよく、さらに、5本以上の信号線毎に対して、1つの差動増幅器を設けてもよいことは言うまでもない。
なお、上述した第1及び第2の実施の形態及び変形例における各差動増幅器4aにおける4つのトランジスタの配置は、図14あるいは図15に示すような配置であってもよい。
図14は、各差動増幅器4aにおける4つのトランジスタ形成領域の配置構成の他の例を説明するための図である。図14は、4つのトランジスタを信号線の方向に沿って、言い換えると走査線の方向に直交する方向(Y方向すなわち列方向)に沿って、形成した例を示す。図14は、各トランジスタTr1,Tr2,Tr3,Tr4が、表示素子アレイ部2の2次元マトリックスの列方向に沿って並べて配置されており、かつ各トランジスタのゲート幅方向も、その列方向に対して平行である。逆に言うと、各トランジスタのゲート長方向は、走査線の方向(行方向)に対して平行である。なお、図14においても、各トランジスタは、ゲート部RGと、ソース部RSと、ドレイン部RDとから構成される。
従って、図14の場合も、2次元マトリックスの行方向の4画素毎に差動増幅器4aが1つ形成されているので、4本のソース線に対して1つの差動増幅器4aを有することになる。その結果、各差動増幅器4aにおける4つのトランジスタ形成領域のゲート長方向の長さLは、長くなるので、各トランジスタの形成領域の面積も広くすることになり、4つのトランジスタ間の特性のバラツキを小さくすることができる。
図15は、各差動増幅器4aにおける4つのトランジスタ形成領域の配置構成のさらに他の例を説明するための図である。図15も、4つのトランジスタを信号線の方向に沿って、言い換えると走査線の方向に直交する方向(Y方向すなわち列方向)に沿って、形成した例を示す。図15は、各トランジスタTr1,Tr2,Tr3,Tr4が、表示素子アレイ部2の2次元マトリックスの列方向に沿って並べて配置されているが、各トランジスタのゲート幅方向は、走査線の方向(行方向)に対して平行である。逆に言うと、各トランジスタのゲート長方向は、信号線の方向(Y方向すなわち列方向)に対して平行である。なお、図15においても、各トランジスタは、ゲート部RGと、ソース部RSと、ドレイン部RDとから構成される。
従って、図15の場合も、2次元マトリックスの行方向の4画素毎に差動増幅器4aが1つ形成されているので、4本のソース線に対して1つの差動増幅器4aを有することになる。その結果、各差動増幅器4aにおける4つのトランジスタ形成領域の走査線方向の長さLは、長くなるので、各トランジスタの形成領域の面積も広くすることになり、4つのトランジスタ間の特性のバラツキを小さくすることができる。
図14及び図15においては、4つのトランジスタが、信号線の方向に沿って形成されているので、走査線方向の画素ピッチの制限を受けず、トランジスタ形成領域を信号線の方向に沿って、より広くすることができる。
以上のように、上述した第1及び第2の実施の形態の電気光学装置用基板によれば、外部からのプローブを接触される等の必要がなく、十分な測定精度が得られる検査を実現することができる。
さらに、上述した第1及び第2の実施の形態の電気光学装置用基板によれば、各差動増幅器に用いられる複数のトランジスタ形成領域の面積を広くすることができ、ひいては、複数のトランジスタ間の特性のバラツキを小さくすることができるので、素子基板の状態における検査精度を図ることができる。
なお、上述した2つの実施の形態において説明した各トランジスタの構造は、図9等に示したものに限定されないことは言うまでもない。
(第3の実施の形態)
次に、図18乃至図21を参照しながら、本発明の第2の発明に係る電気光学装置用基板を備える電気光学装置の実施形態を説明する。図18は、本実施形態に係る液晶表示装置11Cの電気的な接続構成を示すブロック図である。図19は、本実施形態の液晶表示装置11Cの主要部の平面図である。図20は、図19のX1−X1´断面図であり、図21は、図19のX2−X2´断面図である。尚、本実施形態では、第1及び第2実施形態に係る液晶表示装置と共通する部分に共通の参照符号を付し、詳細な説明を省略する。
次に、図18乃至図21を参照しながら、本発明の第2の発明に係る電気光学装置用基板を備える電気光学装置の実施形態を説明する。図18は、本実施形態に係る液晶表示装置11Cの電気的な接続構成を示すブロック図である。図19は、本実施形態の液晶表示装置11Cの主要部の平面図である。図20は、図19のX1−X1´断面図であり、図21は、図19のX2−X2´断面図である。尚、本実施形態では、第1及び第2実施形態に係る液晶表示装置と共通する部分に共通の参照符号を付し、詳細な説明を省略する。
図18において、液晶表示装置11Cは、本発明の「増幅手段」の一例である差動増幅回路4a、走査線G1、・・・、Gn、走査線と互いに交差する、本発明の「信号線」の夫々一例である複数の信号線116、画素2a、配線4f及び4g、サンプリング回路16、複数のビデオ信号線100、及び接続配線117を備えている。
サンプリング回路16は、X−ドライバ回路5aから出力されるサンプリング駆動信号P1、・・・、Pmが供給される。X−ドライバ回路5aは、イネーブル回路、シフトレジスタ回路等を含んでおり、互いに重ならないように整形されたサンプリング駆動信号Pmを順次サンプリング回路16に供給する。
接続配線117は、マトリクス状に配列された画素2aの列毎に設けられており、一つの差動増幅回路4aに4本の接続配線117が割り当てられている。より具体的には、差動増幅回路4aに電気的に接続された配線4f及び4gの夫々に2本ずつ割り当てられており、後に詳細に説明するサンプリングスイッチ16aがオン状態に切り換られた状態で、トランスミッションゲート部21が備えるトランジスタ21ao、21ae、21bo及び21beのオンオフが切り換られることによって選択された2本の接続配線117が配線4f及び4gの夫々に導通する。
サンプリング回路16は、信号線116及び接続配線117に電気的に接続された複数のサンプリングスイッチ16aを備えている。本実施形態では、サンプリングスイッチ16aは、TFTであり、信号線116及び接続配線117の夫々4本を一組とする信号線群毎に4個ずつ設けられている。サンプリングスイッチ16aは、X−ドライバ回路5aから供給されるサンプリング駆動信号Pmによってオン状態に切り換えられる。
ビデオ信号線100は、4相にシリアル−パラレル変換された画像信号VID1、2、3及び4を接続配線117に供給する。尚、液晶表示装置11Cの動作時、即ち画像を表示する際には、サンプリング駆動信号P1、・・・、Pmに応じて、本発明の「信号線群」の夫々一例である各信号線群について、第(1)信号線群から始まって、第(k)信号線群まで順次信号線群毎に4相の画像信号VID1、2、3及び4が供給される。
液晶表示装置11Cの検査時には、順次各信号線群に対応する4つのサンプリングスイッチ16aがオン状態に切り換えられた状態で、HIGHレベルの検査信号あるいは中間レベルのリファレンス信号の供給が行われる。
また、トランジスタ21ao、21ae、21bo及び21beのオンオフが切り換られることによって選択された2本の接続配線117の夫々が、配線4f及び4gの夫々と導通する。
画素2aから読み出された第1電位信号及び第2電位信号の夫々を基にして差動増幅回路4aから出力された出力電位信号は、サンプリングスイッチ16aがオンの状態で接続配線117を経てビデオ信号線100に供給され、ビデオ信号線100から外部接続端子を介して、例えば外部に設けられたテスト回路に供給される。
テスト回路は、第1及び第2実施形態と同様に、画素2aに供給された検査信号及びリファレンス信号と、出力電位信号の電位とを比較することによって画素2aの良否を判定する。尚、リファレンス信号は画素2aから出力されるものでなくてもよく、別途外部回路から差動増幅回路4aに供給されてもよい。
次に、図19乃至図21を参照しながら、差動増幅回路4a及びサンプリングスイッチ16aの具体的な構成を説明する。尚、以下では、説明を簡便にするために第(1)信号線群に対応するサンプリングスイッチ16aを中心に説明する。
図19において、差動増幅回路4aは、本発明の「第1トランジスタ」の夫々一例である4つのトランジスタTr1、Tr2、Tr3及びTr4を備えている。4つのサンプリングスイッチ16aの夫々は、本発明の「第2トランジスタ」の夫々一例である4つのトランジスタTr11、12、13及び14である。トランジスタTr11、12、13及び14の夫々は、図21に示すソース領域11c、ドレイン領域11b及びチャネル領域11a´を有する半導体層11a、ゲート絶縁膜41及び絶縁膜42を貫通するコンタクトホールCON2を介してソース領域11c及びドレイン領域11bに電気的に接続されたソース電極rs及びドレイン電極rd、並びにゲート絶縁膜41を介してチャネル領域11a´に重なるゲート電極rgを備えている。トランジスタTr11、12、13及び14上には絶縁膜43が形成されている。4つのトランジスタTr1、Tr2、Tr3及びTr4の夫々も、サイズを除きトランジスタTr11、12、13及び14と同様の構造を有している。Tr1、Tr2、Tr3及びTr4上には、絶縁膜43を介して電源配線44が形成されている。
図19に示すように、差動増幅回路4aが備える一つのトランジスタのサイズは、サンプリングスイッチ16aを構成するトランジスタのサイズより大きい。より具体的には、図中各トランジスタのチャネル長方向に沿って、差動増幅回路4aが備える一つのトランジスタに接続されるソース電極RSのコンタクトホールとドレイン電極RDのコンタクトホールとの間の距離である長さA1は、サンプリングスイッチ16aを構成するトランジスタTr11,Tr12、Tr13及びTr14の夫々に接続されるソース電極rsのコンタクトホールとドレイン電極rdのコンタクトホールとの間の距離である長さA2に比べて大きい。
図20及び図21に示すように、例えばトランジスタTr3及びTr4の夫々の長さA1で規定されるTFT基板上の領域に、サンプリングスイッチ16aを構成するトランジスタが2個形成されている。
したがって、トランジスタTr1、Tr2、Tr3及びTr4のサイズ、即ちこれらトランジスタが備える半導体層の面積は、トランジスタTr11、Tr12、Tr13及びTr14が備える半導体層の面積より大きく形成することができる。
よって、トランジスタTr1、Tr2、Tr3及びTr4の半導体層における不純物濃度のばらつきを低減でき、素子特性にばらつきのないトランジスタからなる差動増幅回路を形成することが可能である。より具体的には、トランジスタTr1、Tr2、Tr3及びTr4の半導体層の面積が大きいほど、半導体層に不純物をドープする際に生じる不純物濃度のばらつきが、トランジスタの半導体内、及び複数のトランジスタの半導体層相互において低減され、閾値電圧が揃った複数のトランジスタを基板上に形成できる。
仮にトランジスタTr1〜Tr4の閾値がばらつくと、差動増幅回路は正確に動作しないが、本発明のように形成した差動増幅回路では、トランジスタの閾値のばらつきがほとんどなく正常に動作することが可能となる。
尚、本実施形態では、トランジスタのチャネル幅方向が信号線S1の延在方向である場合、トランジスタTr1、Tr2、Tr3及びTr4のチャネル長方向の長さA1が、トランジスタTr11、Tr12、Tr13及びTr14のチャネル長方向の長さA2より大きくすることでトランジスタの半導体層の面積を大きくすることを可能とした。
なお、単に半導体層の面積を大きくするという観点からすれば、トランジスタのチャネル幅方向、つまり信号線S1の延在方向にトランジスタを拡大する手段も考えられるが、信号線S1の延在方向にトランジスタのサイズを大きくしようとすると、基板のサイズを大きくしなくてはならなくならいが、近年、電気光学装置が小型化されているため非常に困難である。
さらに、上記3つの実施の形態では、電気光学装置用基板について、アクティブマトリックス型表示装置用基板を例にとって説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
また、本発明の第1又は第2の発明に係る電気光学装置用基板を用いた電気光学装置も本発明に含まれる。例えば、一対の基板間に液晶等の電気光学物質を挟持してなる電気光学装置であって、一対の基板の一方に本発明の電気光学装置用基板を用いたものである。
なお、本発明はシリコン基板上を用いた液晶デバイスLCOSにも上述の実施形態と全く同じ手段で適用可能である。
また、本発明は画素内にSRAMなどのメモリー素子を形成した各種電気光学装置において画素内のメモリーの検査用回路としても適用可能であり、上述したような効果を奏することができる。この場合適用可能な電気光学装置としては、液晶装置以外に有機ELディスプレイ、プラズマディスプレイ、電界放出型ディスプレイ(FED、SED)、デジタルマイクロミラーデバイスなどを含む。
また、上述の電気光学装置を用いた電子機器も本発明に含まれる。図16及び図17は、電子機器の例を示す図である。図16は、1つの例に係るパーソナルコンピュータの外観図である。図17は、1つの例に係る携帯電話の外観図である。図16に示すように、電子機器としてのパーソナルコンピュータ100の表示部101に、上述した電気光学装置、例えば液晶表示装置が用いられる。図17に示すように、電子機器として携帯電話200の表示部201に、上述した電気光学装置、例えば液晶表示装置が用いられる。他にも、電子機器としては、例えば、光源と該光源から出射された光を変調するライトバルブと、該ライトバルブにより変調された光を投射するための光学系を備えた、投射型表示装置である。さらに、電子機器としては、他にも、テレビジョンや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、本発明に係る表示パネルが適用可能なのは言うまでもない。
本発明は、以上説明したTFTを含む液晶表示装置に限られことはなく、アクティブマトリックス駆動の表示装置に適用できるものである。
1,1A,11B 素子基板、2 表示素子アレイ部、3 プリチャージ回路部、4 表示データ読み出し回路部、4a 差動増幅器、6,21,22 トランスミッションゲート部、7 ビデオ信号線
Claims (8)
- 互いに交差する複数の走査線及び複数の信号線と、前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素と、前記複数の画素に対応してそれぞれ設けられた複数のスイッチング素子と、前記複数の信号線の第1の電位信号と、基準電位としての第2の電位信号とを入力する複数の増幅手段と、前記複数の増幅手段から前記複数の信号線に出力された出力電位信号を読み出すデータ読出手段とを有してなる電気光学装置用基板であって、
前記複数の増幅手段のそれぞれは、複数のトランジスタを含んで、前記第1の電子信号と前記第2の電位信号とを比較し、前記第1の電位信号が低い場合には、前記信号線の電位をより低くして、そのより低くした前記出力電位信号を前記信号線に出力し、前記第1の電位信号が高い場合には、前記信号線の電位をより高くして、そのより高くした前記出力電位信号を前記信号線に出力し、
前記複数の増幅手段のそれぞれにおける前記複数のトランジスタの形成領域の長さは、前記複数の走査線の方向において前記複数の信号線の少なくとも1ピッチ以上の長さを有すること
を特徴とする電気光学装置用基板。 - 前記増幅手段の入力端は複数の前記信号線に電気的に接続されており、
前記トランジスタの形成領域の長さは、当該接続された複数の信号線の本数に比例して設定されていること
を特徴とする請求項1に記載の電気光学装置。 - 前記複数の増幅手段のそれぞれにおいて、前記複数のトランジスタのうち少なくとも2つのトランジスタは、前記複数の信号線の方向に沿って配列されていること
を特徴とする請求項1又は2に記載の電気光学装置用基板。 - 前記複数の増幅手段のそれぞれにおいて、前記複数のトランジスタのうち少なくとも2つのトランジスタは、前記複数の走査線の方向に沿って配列されていること
を特徴とする請求項1から3の何れか一項に記載の電気光学装置用基板。 - 基板上に、
互いに交差する複数の走査線及び複数の信号線と、
前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素と、
複数の第1トランジスタを夫々含んでいると共に前記複数の信号線のうちN本の信号線を一群とする信号線群毎に設けられており、前記N本の信号線が含む2本の信号線のうち一方の信号線を介して第1電位信号が供給されると共に前記2本の信号線のうち他方の信号線を介して基準電位としての第2電位信号が供給され、(i)前記第1電位信号の電位が前記第2電位信号の電位より低い場合には、前記一方の信号線を介して前記第1電位信号の電位より低い電位を有する低電位信号を、(ii)前記第1電位信号の電位が前記第2電位信号の電位より高い場合には、前記一方の信号線を介して前記第1電位信号の電位より高い電位を有する高電位信号を出力する複数の増幅手段と、
前記N本の信号線の夫々に電気的に接続された複数の第2トランジスタから構成され、画像信号線から供給される画像信号を前記複数の信号線にサンプリングするサンプリング回路と、を備え、
前記第1トランジスタのサイズは、前記第2トランジスタのサイズより大きいこと
を特徴とする電気光学装置用基板。 - 前記第1トランジスタの半導体層のチャネル長方向の長さは、前記第2トランジスタの半導体層のチャネル長方向の長さより長いこと
を特徴とする請求項5に記載の電気光学装置用基板。 - 一対の基板が貼り合わされてなる電気光学装置において、前記一対の基板の一方に請求項1から請求項6のいずれか一項に記載の電気光学装置用基板を備えたこと
を特徴とする電気光学装置。 - 請求項7に記載の電気光学装置を具備してなること
を特徴とする電子機器。
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-
2006
- 2006-02-20 JP JP2006042278A patent/JP2006268028A/ja not_active Withdrawn
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