JP4587678B2 - アレイ基板の検査方法及び検査装置 - Google Patents

Description

本発明は、アレイ基板の検査方法及び検査装置に関し、さらに詳しくは、液晶表示装置用アレイ基板の検査方法及び検査装置に関する。

アクティブマトリクス型液晶表示装置のアレイ基板は、図２０及び図２１に示すように、データ信号線１と、データ信号線１と交差する走査信号線２と、データ信号線１及び走査信号線２の交点に配置された画素３とを備える。各画素３は、薄膜トランジスタ（ＴＦＴ）と、画素容量とからなる。

ここで、アレイ基板を検査する従来の方法を説明する。

まずデータ信号をデータ信号線１に供給し、かつ１本の走査信号線２Ａを駆動する。これにより１本の走査信号線２Ａに接続された画素３に電荷が蓄積される（データ信号の書き込み）。

次に、積分器などの検出回路４を各データ信号線１に接続し、かつ１本の走査信号線２Ａを駆動する。これにより１本の走査信号線２Ａに接続された画素３に蓄積された電荷が検出回路４により検出される（データ信号の読み出し）。

上記動作を全ての走査信号線２について繰り返すことにより、アレイ基板全体を検査する。

この検査方法によれば、不良画素から検出される電荷量は正常画素から検出される電荷量と異なるため、画素３の良否を判別することができる。

この検査方法は、走査信号線２を１本ずつ順番に駆動するので、不良画素のアドレスを特定することができるが、全ての画素３を検査するのに長時間を要するという問題がある。以下、この従来の検査方法を「１画素順次測定方法」という。

下記特許文献１は、アクティブマトリクス型液晶表示装置の検査方法を開示する。この検査方法は、データ信号を供給する２本のビデオバスを短絡するために２つのアナログスイッチを同時にオンにすることにより線状欠陥を検出している。しかし、特許文献１は、複数の走査信号線を同時に駆動するという本発明の特徴を全く開示していない。
特開２０００−７４９７４号公報

本発明の目的は、アレイ基板の検査時間を短縮可能な検査方法及び検査装置を提供することである。

課題を解決するための手段及び発明の効果

本発明によるアレイ基板の検査方法は、複数の信号線を有するアレイ基板の検査方法であって、各々が複数の信号線を含むＮ_１（２以上の整数）個の第１検査ブロックにアレイ基板を分割するステップと、第１検査ブロックの各々から１本ずつ合計Ｎ_１本の信号線を選択するステップと、選択したＮ_１本の信号線を同時に検査するステップとを含む。

この検査方法によれば、２本以上の信号線をまとめて検査できるので、検査時間を短縮することができる。

好ましくは、上記検査方法はさらに、各々が複数の信号線を含むＮ_２（Ｎ_１と異なる２以上の整数）個の第２検査ブロックにアレイ基板を分割するステップと、第２検査ブロックの各々から１本ずつ合計Ｎ_２本の信号線を選択するステップと、選択したＮ_２本の信号線を同時に再検査するステップとを含む。

この場合、最初の検査と再検査とで共通して不良候補に挙がったアドレスを不良アドレスと特定できる。

好ましくは、Ｎ_１は２である。上記検査方法はさらに、第１検査ブロックの一方の信号線を再検査するステップを含む。

この場合、不良候補に挙がるアドレスは２つであるから、一方の信号線を再検査すれば、他方の信号線を再検査しなくても、不良アドレスを特定できる。

さらに好ましくは、上記再検査のステップは、各々が複数の信号線を含むＮ_２（２以上の整数）個の第２検査ブロックにアレイ基板を分割するステップと、第２検査ブロックの各々から１本ずつ合計Ｎ_２本の信号線を選択するステップと、選択したＮ_２本の信号線を同時に検査するステップとを含む。

この場合、２本以上の信号線をまとめて再検査できるので、再検査時間を短縮することができる。

好ましくは、上記検査方法はさらに、検査の結果に従って不良の信号線の数をカウントするステップと、カウントした数が予め定められた数よりも少ないとき、不良の信号線を再検査するステップと、カウントした数が予め定められた数よりも多いとき、各々が複数の信号線を含むＮ_２（Ｎ_１と異なる２以上の整数）個の第２検査ブロックにアレイ基板を分割するステップと、第２検査ブロックの各々から１本ずつ合計Ｎ_２本の信号線を選択するステップと、選択したＮ_２本の信号線を同時に再検査するステップとを含む。

この場合、最初の検査で不良数をカウントし、不良数に応じて再検査の方法を切り替える。不良数が少ない場合は不良の信号線を個別に再検査し、不良数が多い場合は２本以上の信号線をまとめて再検査しているので、不良数に関係なく、検査時間を短縮することができる。

本発明によるアレイ基板の検査装置は、複数のデータ信号線とデータ信号線と交差する複数の走査信号線とデータ信号線及び走査信号線の交点に対応する複数の素子とを有するアレイ基板を検査するための検査装置であって、走査信号線のうちＮ_１本の走査信号線を駆動する駆動手段と、Ｎ_１本の走査信号線の駆動により対応するＮ_１個の素子からデータ信号線の各々に読み出されたデータ信号を検出する検出手段とを備える。

この検査装置によれば、２本以上の走査信号線が駆動され、対応する２個以上の素子からデータ信号が読み出され、これらがまとめて検出されるので、検査時間を短縮することができる。

好ましくは、上記検査装置において、駆動手段は、走査信号線のうちＮ_２（Ｎ_１と異なる２以上の整数）本の走査信号線を駆動する。検出手段は、Ｎ_２本の走査信号線の駆動により対応するＮ_２個の素子からデータ信号線の各々に読み出されたデータ信号を検出する。

この場合、最初の検査と再検査とで共通して不良候補に挙がったアドレスを不良アドレスと特定できる。

好ましくは、Ｎ_１は２である。駆動手段は、駆動した２本の走査信号線のうち一方を再駆動する。検出手段は、一方の走査信号線の駆動により対応する１個の素子からデータ信号線の各々に読み出されたデータ信号を検出する。

この場合、不良候補に挙がるアドレスは２つであるから、一方の信号線を再検査すれば、他方の信号線を再検査しなくても、不良アドレスを特定できる。

以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。

本発明の実施の形態による検査方法を説明するに先立って、検査の対象となるアレイ基板の構成を簡単に説明する。ここでは、アクティブマトリクス型液晶表示装置のアレイ基板を例に挙げて説明する。

図１に示すように、アレイ基板は、データ信号線１と、データ信号線１と交差する走査信号線２と、データ信号線１及び走査信号線２の交点に配置された画素３とを備える。各画素３は、ＴＦＴ５と、画素容量６とからなる。ＴＦＴ５の一方のソース／ドレインはデータ信号線１に接続され、他方のソース／ドレインは画素容量６の一方の電極に接続され、ゲートは走査信号線２に接続される。画素容量６の他方の電極は全て共通に接続される。データ信号線１はデータ信号線駆動回路７に接続される。走査信号線２は走査信号線駆動回路８に接続される。データ信号線駆動回路７はデータ信号をデータ信号線１に供給する。走査信号線駆動回路８は走査信号線２を選択的に駆動する。

［検査方法］
本実施の形態による検査方法は、まず最初の検査として「２画素同時測定方法」を実施し、次に再検査として「不良アドレス特定方法」を実施する。

１．２画素同時測定方法（最初の検査）
（１）図２（ａ）に示すように、検査するアレイ基板１０を準備する。ここでは、アレイ基板は９００本の走査信号線を有し、７００本目の走査信号線上に１つの不良画素３Ｄを有するものと仮定する。

（２）図２（ｂ）に示すように、アレイ基板１０を仮想的に半分に分割する。具体的には、アレイ基板１０を２個の検査ブロック１０Ａ及び１０Ｂに分割する。各検査ブロック１０Ａ，１０Ｂは、４５０本の走査信号線を含む。

（３）図３に示すように、各検査ブロック１０Ａ，１０Ｂから１本ずつ合計２本の走査信号線２Ａを選択する。

（４）選択した２本の走査信号線２Ａを同時に検査する。具体的には、前半の検査ブロック１０Ａにおいて１本の走査信号線２Ａを駆動すると同時に、後半の検査ブロック１０Ｂにおいても１本の走査信号線２Ａを駆動する。駆動されるべき２本の走査信号線２Ａは、特に限定されないが、２個の検査ブロック１０Ａ及び１０Ｂの間で相対的に同じ位置にある。

走査信号線２の検査は、データ信号を画素３に書き込み、その画素３からデータ信号を読み出すことにより行う。

まずデータ信号を画素３に書き込むために、データ信号線駆動回路７によりデータ信号をデータ信号線１に供給し、かつ走査信号線駆動回路８により２本の走査信号線２Ａを同時に駆動する。これにより２本の走査信号線２Ａに接続された２列のＴＦＴ５がオンになり、対応する２列の画素容量６に電荷が蓄積される。

次にデータ信号を画素３から読み出すために、図４に示すように検出回路４を各データ信号線１に接続し、かつ走査信号線駆動回路８により２本の走査信号線２Ａを同時に駆動する。これにより２本の走査信号線２Ａに接続された２列のＴＦＴ５がオンになり、対応する２列の画素容量６に蓄積された電荷が検出回路４により検出される。

同時に選択された２個の画素３がともに正常であれば、通常（１個の画素３から検出される電荷量）の２倍の電荷量（以下「基準電荷量」という）が検出される。仮に一方の画素３が不良であれば、基準電荷量と異なる電荷量が検出される。

（５）全ての走査信号線２について上記（３）及び（４）の動作を繰り返す。具体的には、最初に１本目及び４５１本目の走査信号線２を同時に駆動した後、４５０本目及び９００本目の走査信号線２まで順番に２本ずつ駆動する。

図２（ｃ）に示すように、本例では、２５０（＝７００−４５０）本目の走査信号線２と７００（＝４５０＋２５０）本目の走査信号線２とを同時に駆動したとき、基準電荷と異なる電荷量が検出される。したがって、これら２本の走査信号線２上の２個の画素３Ｃが不良候補として挙げられる。

上述した２画素同時測定方法は、２個の画素３に蓄積された電荷量を同時に測定しているため、検査時間を短縮できる。もし結果的に不良画素がなければ、検査時間は従来の半分になる。最初の検査で不良画素はないと判明した場合、後述する再検査は必要ない。

ここでは最初の検査として２画素同時測定方法を採用したが、これに代え、アレイ基板を３個の検査ブロックに分割して３個の画素に蓄積された電荷量を同時に測定する「３画素同時測定方法」を採用してもよい。一般に、アレイ基板を複数の検査ブロックに分割して複数の画素に蓄積された電荷量を同時に測定する方法を以下「複数画素同時測定方法」という。

上述した２画素同時測定方法は、同時に選択された２個の画素３のうちいずれか一方が不良とは判別できるが、いずれが不良とまでは判別できない。いずれが不良かを判別するためには、次の不良アドレス特定方法を実施する。

２．不良アドレス特定方法（再検査）
不良画素のアドレスを特定する方法として、「不良候補画素個別測定方法」、「３画素同時測定方法」、「片側２画素同時測定方法」、及び「不良候補画素個別測定方法及び複数画素同時測定方法の切替方法」がある。以下、これらを順に説明する。

２．１．不良候補画素個別測定方法
上記２画素同時測定方法で不良候補に挙げた全ての画素を１個ずつ順番に再検査する。図２（ｃ）に示すように、本例では、まず２５０本目の走査信号線２Ａを駆動してその上にある不良候補の画素３Ｃに蓄積された電荷量を測定し、次に７００本目の走査信号線２Ａを駆動してその上にある不良候補の画素３Ｃに蓄積された電荷量を測定する。２５０本目の走査信号線２Ａ上の画素３Ｃは正常であるから通常の電荷量が検出されるが、７００本目の走査信号線２Ａ上の画素３Ｃは不良であるから通常と異なる電荷量が検出される。したがって、この画素３Ｃを不良と判別し、そのアドレスを特定できる。

しかし、不良候補画素個別測定方法は不良アドレスを特定するための再測定に長時間を要する。そのため、不良画素が多いと、検査時間が従来の１画素順次測定方法よりも長くなってしまう場合がある。複数画素同時測定方法及び不良候補画素個別測定方法の組み合わせを採用した場合の検査時間は次の式（１）で表される。

式（１）中、Ｔｓｃａｎは１画素順次測定方法による全画素の測定に要する時間（不良画素の検出処理時間を含む）、Ｎは同時に測定する画素数、Ｔｍｏｄｅは測定方法（モード）の切り替えに要する時間、Ｔａｄｄｒは１画素当たりの不良アドレスの特定に要する時間（ただし、１画素順次測定方法ではＴａｄｄｒ＝０）、Ｄは不良画素数、Ｔａｎａは１画素当たりの不良解析に要する時間をそれぞれ表す。

たとえば１０２４×７６８画素のＸＧＡ(eXtended Graphics Array)を検査する場合、Ｔｓｃａｎ＝４．６７秒、Ｔｍｏｄｅ＝０．１０秒、Ｔａｄｄｒ＝０．１１秒、Ｔａｎａ＝１．２０秒とすると、図５に示したグラフが得られる。縦軸が検査時間を表し、横軸が不良画素数を表す。グラフ中には、従来の１画素順次測定方法を採用した場合、最初の検査として２画素同時測定方法を採用した場合、及び最初の検査として３画素同時測定方法を採用した場合における検査時間の不良画素数依存性がそれぞれ示されている。

このグラフから明らかなように、不良画素数が少ないとき検査時間は１画素順次測定方法よりも２又は３画素同時測定方法の方が短いが、不良画素数が多くなると検査時間は１画素順次測定方法よりも２又は３画素同時測定方法の方が長くなる。本例では、７個以上の不良画素があると３画素同時測定方法の方が２画素順次測定方法よりも検査時間が長くなる。また、１１個以上の不良画素があると２画素同時測定方法の方が１画素順次測定方法よりも検査時間が長くなる。

以上のように、不良アドレス特定方法として不良候補画素個別測定方法を採用すると、不良画素数が多い場合、却って検査時間が長くなる。そのため、不良アドレス特定方法として、好ましくは次の３画素同時測定方法を採用する。

２．２．３画素同時測定方法
図６（ａ）及び（ｂ）に示すように、上述した通り最初の検査として２画素同時測定方法を実施し、不良画素の存在が判明した場合、図６（ｃ）に示すように、検査ブロックの数を変更し、再びアレイ基板１０全体を検査する。詳細は次の通り。

（１）アレイ基板１０を３個の検査ブロック１０Ｃ、１０Ｄ及び１０Ｅに分割する。各検査ブロック１０Ｃ，１０Ｄ，１０Ｅは、３００本の走査信号線２を含む。

（２）各検査ブロック１０Ｃ，１０Ｄ，１０Ｅから１本ずつ合計３本の走査信号線２を選択する。

（３）選択した３本の走査信号線２を同時に検査する。具体的には、前３分の１の検査ブロック１０Ｃにおいて１本の走査信号線２を駆動し、中３分の１の検査ブロック１０Ｄにおいて１本の走査信号線２を駆動し、かつ後３分の１の検査ブロック１０Ｅにおいて１本の走査信号線２を駆動する。その他は、最初の検査である２画素同時測定方法と基本的に同じである。すなわち、３個の画素３に蓄積された電荷量を同時に検出する。

（４）全ての走査信号線２について上記（２）及び（３）の動作を繰り返す。具体的には、最初に１本目、３０１本目及び６０１本目の走査信号線２を同時に駆動した後、３００本目、６００本目及び９００本目の走査信号線２まで順番に３本ずつ駆動する。

本例では、図６（ｂ）に示した２画素同時測定方法を実施した結果、図７（ａ）に示すように２５０本目及び７００本目の走査信号線２上の２個の画素３Ｃが不良候補として挙げられるが、図６（ｃ）に示した３画素同時測定方法を実施した結果、図７（ｂ）に示すように１００（＝７００−３００−３００）本目、４００（＝１００＋３００）本目及び７００（＝１００＋３００＋３００）本目の走査信号線２上の３個の画素３Ｃが不良候補として挙げられる。

（５）２画素同時測定方法及び３画素同時測定方法を実施した結果、両者に共通する７００本目の走査信号線２Ａ上の画素３Ｃを不良と判別する。したがって、不良画素３Ｄのアドレスを特定できる。また、２画素同時測定方法で検査した画素が両方とも不良であった場合においても、３画素同時測定方法ではこれらの画素は同時に検査されないため、それぞれの画素を不良と判別できる。

ここでは最初の検査として２画素同時測定方法を採用し、再検査として３画素同時測定方法を採用している（以下「２−３画素同時測定検査」と表記する）が、これに限定されることはない。たとえば「２−５画素同時測定検査」、「３−４画素同時測定検査」、「３−２画素同時測定検査」、「４−５画素同時測定検査」、「４−６画素同時測定検査」などを採用してもよい。ただし、「２−４画素同時測定検査」などを採用することはできない。同時に検査対象となるアドレスが完全に重複するからである。要するに、一方の検査で同時に測定する画素の数が他方の検査で同時に検査する画素の数の約数又は倍数でなければよい。

一般に、Ｎ_１−Ｎ_２画素同時測定検査を採用した場合の検査時間は次の式（２）で表される。

式（２）中、Ｎ_１は最初の検査で同時に測定する画素数、Ｎ_２は再検査で同時に測定する画素数、Ｆは不良画素の有無（不良画素がある場合は「１」、ない場合は「０」）をそれぞれ表す。その他は式（１）と同じである。

たとえばＸＧＡを検査する場合、Ｔｓｃａｎ＝４．６７秒、Ｔｍｏｄｅ＝０．１０秒、Ｔａｎａ＝１．２０秒とすると、図８に示したグラフが得られる。グラフ中には、従来の１画素順次測定方法を採用した場合、２−３画素同時測定検査を採用した場合、及び３−４画素同時測定検査を採用した場合における検査時間の不良画素数依存性がそれぞれ示されている。

このグラフから明らかなように、図５に示したような検査時間の逆転現象は起こらない。最初の検査で不良画素が全く存在しないと判明した場合、再検査は行わない。そのため、この場合の検査時間は最初の検査に要する時間だけとなり、１個でも不良画素が存在する場合に比べて極端に短くなる。

２．３．片側２画素同時測定方法
図９（ａ）及び（ｂ）に示すように、最初の検査で２画素同時測定方法を実施し、不良画素の存在が判明した場合、図９（ｃ）に示すように、再検査でアレイ基板１０の前半又は後半のみについて再び２画素同時測定方法を実施してもよい。前半又は後半の一方に不良画素が存在すれば、その画素のアドレスを特定すればよく、不良画素が存在しなければ、当該他方の画素のアドレスを特定すれば足りるからである。詳細は次の通り。

（１）アレイ基板１０の前半をさらに半分に分割する。具体的には、前半の検査ブロック１０Ａを２個の検査ブロック１０Ｆ及び１０Ｇに分割する。各検査ブロック１０Ｆ，１０Ｇは、２２５本の走査信号線２を含む。

（２）各検査ブロック１０Ｆ，１０Ｇから１本ずつ合計２本の走査信号線２を選択する。

（３）選択した２本の走査信号線２を同時に検査する。具体的には、検査ブロック１０Ｆにおいて１本の走査信号線２を駆動すると同時に、検査ブロック１０Ｇにおいても１本の走査信号線２を駆動する。

（４）前半の検査ブロック１０Ａにおける全ての走査信号線２について上記（２）及び（３）の動作を繰り返す。具体的には、最初に１本目及び２２６本目の走査信号線２を同時に駆動した後、２２５本目及び４５０本目の走査信号線２まで順番に２本ずつ駆動する。

本例では、図９（ｂ）に示した２画素同時測定方法を実施した結果、図７（ａ）に示すように２５０本目及び７００本目の走査信号線２上の２個の画素３Ｃが不良候補として挙げられるが、図９（ｃ）に示した２画素同時測定方法を再び実施した結果、前半には不良画素が存在しないことが判明する。その結果、後半の７００本目の走査信号線２上の画素３Ｃを不良と判別する。したがって、不良画素３Ｄのアドレスを特定できる。

この片側２画素同時測定方法よれば、最初の検査でも再検査でも同じ２画素同時測定方法を採用しているため、安定した検査結果が得られる。

２．４．不良候補画素個別測定方法及び複数画素同時測定方法の切替方法
実際のアレイ基板１０では不良画素の数は０〜５個の場合が多い。不良画素の数が少ない場合、不良アドレス特定方法として不良候補画素個別測定方法を採用する方が複数画素同時測定方法を採用するよりも検査時間が短くなる。そのため、不良画素の数が少ない場合は不良アドレス特定方法を不良候補画素個別測定方法に切り替え、不良画素の数が多い場合は不良アドレス特定方法を複数画素同時測定方法に切り替えるようにしてもよい。この方法は、たとえば図１０に示すようなソフトウエアで実現することができる。

（１）最初の検査で行った複数画素同時測定方法の結果に基づいて不良画素の数をカウントする（Ｓ１）。

（２）カウントした不良画素の数が予め定められた数以上か否かを判別する（Ｓ２）。

（３）カウントした不良画素の数が予め定められた数よりも少ない場合、上述した不良候補画素個別測定方法を実施することにより不良画素のアドレスを個別に特定する（Ｓ３）。

（４）カウントした不良画素の数が予め定められた数以上の場合、同時に測定する画素の数を変更した上で再び複数画素同時測定方法を実施する（Ｓ４）。

（５）最初の検査で行った複数画素同時測定方法の結果と、再検査で行った複数画素同時測定方法の結果とに基づいて共通するアドレスを不良画素のアドレスとしてを特定する（Ｓ５）。

図１１のグラフ中には、従来の１画素順次測定方法を採用した場合と、最初の検査に２画素同時測定方法を採用しかつ不良アドレス特定方法として再検査に不良候補画素個別測定方法及び３画素同時測定方法の切替方法を採用した場合における検査時間の不良画素数依存性がそれぞれ示されている。

不良アドレス特定方法を不良候補画素個別測定方法及び複数画素同時測定方法に切り替えるのに適した不良アドレスの数は、不良画素の数と検査時間の関係式から求められる。たとえば不良画素の数が７個以上の場合、不良アドレス特定方法を３画素同時測定方法に切り替える。

［検査装置］
以上、検査方法を説明したが、次にこの検査方法を実現するための検査装置の例を説明する。

一般にアレイテスタと呼ばれる周知の検査装置は、図１に示した走査信号線駆動回路８を備える。走査信号線駆動回路８は、一般に図１２に示すように、クロック発生器８１と、ゲートアドレスカウンタ８２と、ゲートドライバ８３とを備える。クロック発生器８１はクロック信号ＣＫを発生し、ゲートアドレスカウンタ８２及びゲートドライバ８３に与える。ゲートアドレスカウンタ８２は、駆動すべき走査信号線を特定するためのゲートアドレスを発生する。ゲートドライバ８３はシフトレジスタ（図示せず）及び複数のトランジスタ（図示せず）を含み、ゲートアドレスに応じて入力されたスタート信号をシフトレジスタによりシフトさせ、トランジスタにより走査信号線を駆動する。

たとえば１２８０×１０２４画素のＳＸＧＡ(Super eXtended Graphics Array)は１０２４本の走査信号線を有するので、１本目の走査信号線と５１３本目の走査信号線とが同時に駆動されるように、図１３に示したタイミングでスタート信号ＳＴが入力される。スタート信号ＳＴはゲートアドレスに応じてゲートドライバ８３内のシフトレジスタに入力され、シフトレジスタ内でクロック信号ＣＫに応じてシフトする。その結果、走査信号Ｇ１〜Ｇ１０２４（Ｇ５１５以降は図示せず）がゲートドライバ８３から走査信号線に与えられる。本例では、時刻Ｔｔｅｓｔ以降で２本の走査信号線が同時に駆動される。

図１４に示すように、切り替え可能な４個のゲートドライバ８３１〜８３４を用いてもよい。ゲートドライバ８３１〜８３４の各々は、２５６ビットのシフトレジスタ（図示せず）を含む。２画素同時測定方法を実施する場合は、２個のスイッチ８３５及び８３６をともにオンにし、ゲートドライバ８３１及び８３３の各第１ビットにスタート信号ＳＴを入力すればよい。ゲートドライバ８３１に入力されたスタート信号ＳＴはゲートドライバ８３１及び８３２内でシフトし、その結果、アレイ基板の前半にある走査信号線が順番に駆動される。同時に、ゲートドライバ８３３に入力されたスタート信号ＳＴはゲートドライバ８３３及び８３４内でシフトし、その結果、アレイ基板の後半にある走査信号線が順番に駆動される。また、アレイ基板の前半のみを選択する場合は、スイッチ８３５をオンにし、スイッチ８３６をオフにすればよい。アレイ基板の後半のみを選択する場合は、スイッチ８３５をオフにし、スイッチ８３６をオンにすればよい。

上記のようにゲートドライバを用いる必要は必ずしもなく、所望の１又は２以上の走査信号線を駆動できさえすれば、いかなるハードウエアを用いてもよい。

上記では不良アドレス特定方法として４つの方法を例示したが、他の方法を採用してもよい。

上述した２画素同時測定方法は、図１５に示すように、まず２個の画素にデータ信号ＤＴを書き込むために、データ信号ＤＴが与えられている間に走査信号Ｇ１及びＧ５１３を同時に活性化する。次に２個の画素からデータ信号ＤＴを読み出すために、走査信号Ｇ１及びＧ５１３を同時に活性化する。読み出されたデータ信号ＤＴは積分され、その２画素分の電荷量が測定される。

これに対し、もう１つの不良アドレス特定方法は、最初の検査として２画素同時測定方法を実施するときに、図１６に示すように、まず２個の画素にデータ信号ＤＴを書き込むために、データ信号ＤＴが与えられている間に走査信号Ｇ１及びＧ５１３を順番に１つずつ活性化する。次に２個の画素からデータ信号ＤＴを読み出すために、走査信号Ｇ１及びＧ５１３を順番に１つずつ活性化する。そうすることにより、最初に１つ目の画素からデータ信号ＤＴが読み出され、次に２つ目の画素からデータ信号ＤＴが読み出される。これらのデータ信号ＤＴは連続して積分される。したがって、時刻Ｔ１でその積分値を取得すれば１画素分の電荷量を測定できる。時刻Ｔ２でその積分値を取得すれば２画素分の電荷量を測定できる。

最初の検査では、上述した通り、測定した２画素分の電荷量に基づいて２画素の良否をまとめて判定する。再検査では、不良と判定された２画素のみを対象とし、測定した１画素分の電荷量に基づいてその１画素の良否を判定する。このように２画素のうちどちらが不良かを判定することで、不良画素のアドレスを特定できる。そのため、上述した４つのアドレス特定方法のように、アレイ基板を再スキャンする必要がない。

この不良アドレス特定方法を実現するための検査装置は、図１７に示すように、各データ信号線１に接続される２個のサンプルホールド（Ｓ&Ｈ）回路１１及び１２を備える。サンプルホールド回路１１は、走査信号Ｇ１が不活性化されたる時刻Ｔ１で１画素分の電荷量をサンプリングしかつホールドする。サンプルホールド回路１２は、走査信号Ｇ５１３が不活性化される時刻Ｔ２で２画素分の電荷量をサンプリングしかつホールドする。１画素分の電荷量データ及び２画素分の電荷量データはともにメモリ１３に蓄積される。最初の検査である２画素同時測定方法では、２画素分の電荷量データのみがＰＣに転送され、これに基づいて良否が判定される。そして、２画素の中から不良画素のアドレスを特定するときに初めて、残りの１画素分の電荷量データもＰＣに転送される。

現行のアレイテスタは、書込及び読出サイクルとして一定時間を確保しているため、その時間内であれば２本の走査信号線２を１本ずつ駆動しても検査時間が長くなることはない。また、測定した２画素分の電荷量のみをＰＣに転送し、良否を判定するため、電荷量の測定時間が上記の場合よりも長くなることはない。

図１６に示したタイミングで走査信号線を駆動するのが理想的であるが、実際には走査信号線とデータ信号線との間の容量結合で、図１８に示すように走査信号Ｇ１の不活性化時Ｔ１にデータ信号ＤＴにノイズが入る場合がある。このようなノイズが入ると、電荷量の測定値が不安定になる。

そこで、このようなノイズを除外するためには、図１９に示すように、走査信号Ｇ５１３を活性化した後も走査信号Ｇ１を活性化し続ければよい。この場合、時刻Ｔ１でサンプリングされかつホールドされた１画素分の電荷量には走査信号線とデータ信号線との間の結合容量も含まれることになる。しかし、最初の検査である２画素同時測定方法は測定した電荷量を周辺の数画素で測定した電荷量と比較するので、良否の判定精度は確保される。

この検査方法は２本の走査信号線を同時に駆動していないが、２画素の電荷量をまとめて測定しているのであるから、２本の走査信号線を同時に検査していることに変わりはない。

上記では画素のスイッチング素子としてＴＦＴのような３端子素子を用いたアレイ基板を例示したが、ダイオードのような２端子を用いたアレイ基板にも本発明は適用可能である。また、アクティブマトリクス型に限らず、単純マトリクス型液晶表示装置にも適用にも本発明は適用可能である。さらに、液晶表示装置に限定されることなく、複数の信号線を有するアレイ基板であれば本発明は適用可能である。

以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。

本発明は、複数の信号線を有するアレイ基板の検査に利用可能で、特にアクティブマトリクス型液晶表示装置のアレイ基板の検査に利用可能である。

本発明の実施の形態による検査方法の対象となるマトリクス型液晶表示装置の構成を示す機能ブロック図である。 本発明の実施の形態による検査方法の１つとして、最初に２画素同時測定方法で検査し、次に不良候補画素個別測定方法で再検査する方法を示す概念図である。 図２に示した２画素同時測定方法を示す概念図である。 図３に示した２画素同時測定方法で用いられる検査装置を示す回路図である。 従来の１画素順次測定方法、２画素同時測定方法、及び３画素同時測定方法による検査時間の不良画素数依存性を示すグラフである。 本発明の実施の形態による検査方法のもう１つとして、最初に２画素同時測定方法で検査し、次に不良アドレス特定方法として３画素同時測定方法で再検査する方法を示す概念図である。 （ａ）は２画素同時測定方法の結果による不良候補の画素を示す図であり、（ｂ）は３画素同時測定方法の結果による不良候補の画素を示す図である。 従来の１画素順次測定方法で検査する方法、最初に２画素同時測定方法で検査して３画素同時測定方法で再検査する方法、及び最初に３画素同時測定方法で検査して４画素同時測定方法で再検査する方法による検査時間の不良画素数依存性を示すグラフである。 本発明の実施の形態によるもう１つの不良アドレス特定方法として、片側２画素同時測定方法で再検査する方法を示す概念図である。 本発明の実施の形態によるさらにもう１つの不良アドレス特定方法として、不良候補画素個別測定方法及び複数画素同時測定方法の切替方法を示すフロー図である。 従来の１画素順次測定方法で検査する方法、及び図１０に示した切替方法による検査時間の不良画素数依存性を示すグラフである。 図１に示した走査信号線駆動回路の構成を示す機能ブロック図である。 図３に示した２画素同時測定方法による図１２に示したゲートドライバの動作を示すタイミング図である。 図３に示した２画素同時測定方法を実現するためのゲートドライバの他の構成を示す機能ブロック図である。 図３に示した２画素同時測定方法による走査信号及びデータ信号を示すタイミング図である。 本発明の実施の形態によるさらにもう１つの不良アドレス特定方法として、図３に示した２画素同時測定方法を実施したときの走査信号及びデータ信号を示すタイミング図である。 図１６に示した２画素同時測定方法を実現するための検査装置の構成を示す機能ブロック図である。 図１６に示した２画素同時測定方法の問題を説明するためのタイミング図である。 図１８に示した問題を解決した２画素同時測定方法による走査信号及びデータ信号を示すタイミング図である。 アレイ基板の従来の検査方法である１画素順次測定方法を示す概念図である。 図２０に示した１画素順次測定方法で用いられる検査装置を示す回路図である。

符号の説明

１ データ信号線
２ 走査信号線
３ 画素
４ 検出回路
７ データ信号線駆動回路
８ 走査信号線駆動回路
１０ アレイ基板
１０Ａ〜１０Ｇ 検査ブロック

Claims (6)

1. 複数の信号線を有するアレイ基板の検査方法であって、
   各々が複数の信号線を含むＮ _１ （２以上の整数）個の第１検査ブロックに前記アレイ基板を分割するステップと、
   前記第１検査ブロックの各々から１本ずつ合計Ｎ _１ 本の信号線を選択するステップと、
   選択したＮ _１ 本の信号線を同時に検査するステップと、
   各々が複数の信号線を含むＮ_２（Ｎ_１と異なる２以上の整数）個の第２検査ブロックに前記アレイ基板を分割するステップと、
   前記第２検査ブロックの各々から１本ずつ合計Ｎ_２本の信号線を選択するステップと、
   選択したＮ_２本の信号線を同時に再検査するステップとを含むことを特徴とするアレイ基板の検査方法。
2. 複数の信号線を有するアレイ基板の検査方法であって、
   各々が複数の信号線を含むＮ _１ （２以上の整数）個の第１検査ブロックに前記アレイ基板を分割するステップと、
   前記第１検査ブロックの各々から１本ずつ合計Ｎ _１ 本の信号線を選択するステップと、
   選択したＮ _１ 本の信号線を同時に検査するステップと、
   Ｎ_１は２であり、
   前記検査方法はさらに、
   前記第１検査ブロックの一方の信号線を再検査するステップを含むことを特徴とするアレイ基板の検査方法。
3. 請求項２に記載の検査方法であって、
   前記再検査のステップは、
   各々が複数の信号線を含むＮ_２（２以上の整数）個の第２検査ブロックに前記アレイ基板を分割するステップと、
   前記第２検査ブロックの各々から１本ずつ合計Ｎ_２本の信号線を選択するステップと、
   選択したＮ_２本の信号線を同時に検査するステップとを含むことを特徴とする検査方法。
4. 複数の信号線を有するアレイ基板の検査方法であって、
   各々が複数の信号線を含むＮ _１ （２以上の整数）個の第１検査ブロックに前記アレイ基板を分割するステップと、
   前記第１検査ブロックの各々から１本ずつ合計Ｎ _１ 本の信号線を選択するステップと、
   選択したＮ _１ 本の信号線を同時に検査するステップと、
   検査の結果に従って不良の信号線の数をカウントするステップと、
   カウントした数が予め定められた数よりも少ないとき、不良の信号線を再検査するステップと、
   カウントした数が予め定められた数よりも多いとき、各々が複数の信号線を含むＮ_２（Ｎ_１と異なる２以上の整数）個の第２検査ブロックに前記アレイ基板を分割するステップと、
   前記第２検査ブロックの各々から１本ずつ合計Ｎ_２本の信号線を選択するステップと、
   選択したＮ_２本の信号線を同時に再検査するステップとを含むことを特徴とするアレイ基板の検査方法。
5. 請求項１〜４のいずれか１項に記載の検査方法であって、
   前記検査のステップは、
   選択した信号線を順番に駆動するステップと、
   Ｎ_１本の信号線の駆動により順番に読み出されたデータ信号をそれぞれ検出するステップとを含むことを特徴とするアレイ基板の検査方法。
6. 請求項５に記載の検査方法であって、
   前記駆動のステップは、駆動した信号線をその次の信号線を駆動するまで駆動し続けることを特徴とするアレイ基板の検査方法。

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