JP2007333823A - 液晶表示装置および液晶表示装置の検査方法 - Google Patents

Abstract

【課題】データ線に単に基準電圧をプリチャージしただけでは、データ線の寄生容量等の影響から、対とした２本のデータ線の電位を等しくすることができないために、画素の保持電圧を２本のデータ線上に読み出して比較する動作を正確に行うことができない。
【解決手段】第１の画素群（例えば、１列目の画素群）の各単位画素から第１の測定信号ＴＳＩＧ１を第１のデータ線５５−１に、第２の画素群（例えば、２列目の画素群）の各単位画素５０から第２の測定信号ＴＳＩＧ２を第２のデータ線５５−２にそれぞれ読み出す前に、データ線５５−１，５５−２に所定の直流電圧Ｖｇｕａｒｄを供給し、しかもデータ線５５−１とデータ線５５−２とをスイッチ４６によって短絡することで、対となるデータ線５５−１，５５−２の各電位を同電位にする。
【選択図】図１

Description

本発明は、液晶表示装置および液晶表示装置の検査方法に関する。

表示装置の分野では、近年、急速に装置の薄型化が進んできている。そして、薄型の表示装置として、例えば、液晶表示装置（ＬＣＤ；Liquid Crystal Display）が広く普及している。この液晶表示装置は、薄型、軽量および低消費電力であるという特長を有するために、特に、携帯電話機、ＰＤＡ(Personal Digital Assistants)、ノートＰＣ(Personal Computer)、携帯用テレビジョン等のいわゆるモバイル機器に多用されている。また、モバイル機器に限らず、家庭用のテレビジョンやプロジェクタなどにも利用されている。

液晶表示装置の駆動方式には、アクティブマトリクス方式とパッシブマトリクス方式とが。そして、近年、アクティブマトリクス方式の液晶表示装置が主流になってきている。このアクティブマトリクス方式の液晶表示装置は、透明な画素電極とＴＦＴ(Thin Film Transistor；薄膜トランジスタ)とが形成された基板（以下、「ＴＦＴ基板」と記述する）と、表示エリア全体に一つの透明な電極が形成された基板（以下、「対向基板」と記述する）とが対向配置され、これら基板間に液晶が封入されたパネル構造となっている。

このアクティブマトリクス方式の液晶表示装置において、行列状に２次元配置される画素ごとに、スイッチング素子であるＴＦＴをオン／オフ（スイッチング）制御することによって、各画素電極に階調に応じた電圧（以下、「階調電圧」と記述する）を印加し、各画素電極と対向基板の電極との間に電位差を発生させ、この電位差によって液晶の透過率を変化させるのが液晶表示の原理となる。

ＴＦＴ基板上には、各画素電極へ階調電圧を供給する複数のデータ線と、ＴＦＴをスイッチングさせるための制御信号をＴＦＴのゲートに印加する複数のゲート線とがマトリクス状に配線されている。そして、画像表示の１フレーム期間において、行列状配置の各画素を、ゲート線を介して行単位で順に選択し、この選択した行の各画素電極にデータ線を介して階調電圧を印加することによって画像表示が行われる。各画素電極に印加された階調電圧は、各ＴＦＴの出力電極に接続された容量素子によって次に階調電圧が印加されるまで保持される。

また、液晶表示装置としては、液晶パネルの裏面側に配置されたバックライトを光源として、液晶パネルの背面から光を照射して表示を行う透過型液晶表示装置が一般的であった。これに対して、最近では、ＬＣＯＳ(Liquid Crystal On Silicon)などの反射型液晶表示装置が市場に投入され始めている。このＬＣＯＳは、シリコンウェハを基板として使うことができることから、ガラス基板上にポリシリコンで回路が形成される透過型液晶表示装置に比べて、高性能なトランジスタを使用することができる利点がある。

ところで、これらの液晶表示装置の製造段階において、行列状に２次元配置される多数の画素の中には何らかの要因によって不良になる画素も存在する。その不良画素が多すぎると、正常な画像表示を行うことができない。したがって、液晶表示装置の出荷前に、画素の良否を検査する必要がある。この画素の検査では、液晶パネルを実際に駆動し、その表示画像を画像処理装置で解析して画素の良否を判定したり、直接目視によって画素の良子を判定したりする手法が採られている。しかし、このような手法は、実際に液晶パネルを駆動し、画像の表示後に画素の良否の判定をおこなっているために、検査に時間がかかってしまう。また、画素の良否の検査を、ＴＦＴ基板と対向基板との間隙への液晶の注入前に行うことができない。

また、ＬＳＩテスタを用いてリーク電流を測定することによって画素の良否を判定する手法も採られている。この手法により、μＡ程度のリーク電流までを測定することができる。ところが、ＬＣＯＳなどの反射型液晶表示装置にあっては、ＴＦＴの出力電極に接続される容量素子の容量値が数十ｆＦ（フェムト・ファラッド）程度であり、例えば、１０Ｖの信号を５０ＦＦの容量素子に１０ｍｓｅｃ．の間保持させる仕様のときは、５０ｐＡ以下のリーク電流の測定が必要となる。したがって、ＬＳＩテスタを用いてリーク電流を測定する手法では、画素の良否を検査することができない。

そこで、従来は、対とした画素に異なる電圧をそれぞれ書き込んだ後、同一の電圧を全てのデータ線に基準電圧として印加することによってプリチャージし、その後、対とした画素に保持した電圧をそれぞれデータ線上に読み出して比較することにより、画素の良否を行うようにしていた（例えば、特許文献１参照）。

特開２００４−２２６５５１号公報

しかしながら、上記の従来技術では、データ線に対して基準電圧をプリチャージするときに、単に基準電圧をプリチャージしただけでは、データ線の寄生容量等の影響から、基準電圧として同一の電圧を印加したとしても、対とした画素に対応する２本のデータ線の電位を等しくすることができないために、対とした画素に保持した電圧を２本のデータ線上に読み出して比較する際に、その比較動作、ひいては画素の良否の判定を正確に行うことができないという問題があった。

そこで、本発明は、対とした画素に保持した電圧を２本のデータ線上に読み出して比較する際に、その比較動作を正確に行うことが可能な液晶表示装置および液晶表示装置の検査方法を提供することを目的とする。

上記目的を達成するために、本発明は、画素トランジスタと、当該画素トランジスタの出力電極に接続された容量素子と、当該容量素子に保持される電圧に応じた階調表示を行う液晶セルとを有する単位画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部の各単位画素のうち、画素列を単位とする第１の画素群の各単位画素の入力電極に接続された第１のデータ線と、前記画素アレイ部の各単位画素のうち、画素列を単位とする第２の画素群の各単位画素の入力電極に接続された第２のデータ線とを備えた液晶表示装置において、前記第１のデータ線を介して前記第１の画素群の各単位画素に第１の測定信号を、前記第２のデータ線を介して前記第２の画素群の各単位画素に第２の測定信号をそれぞれ書き込み、次いで、前記第１，第２のデータ線に所定の直流電圧を供給し、しかる後、前記第１のデータ線と前記第２のデータ線とを短絡する。そして、前記第１のデータ線と前記第２のデータ線との短絡後に、前記第１の画素群の各単位画素から前記第１の測定信号を前記第１のデータ線に、前記第２の画素群の各単位画素から前記第２の測定信号を前記第２のデータ線にそれぞれ読み出し、この読み出し後に前記第１のデータ線の電位と前記第２のデータ線の電位とを比較し、その比較結果に基づいて前記画素アレイ部の検査を行うことを特徴としている。

上記構成の液晶表示装置の検査において、第１の画素群の各単位画素から第１の測定信号を第１のデータ線に、第２の画素群の各単位画素から第２の測定信号を第２のデータ線にそれぞれ読み出す前に、第１，第２のデータ線に所定の直流電圧を供給し、しかも第１のデータ線と第２のデータ線とを短絡することで、対となる第１，第２のデータ線の各電位が同電位になる。そして、第１，第２のデータ線の各電位が同電位になった状態において、第１，第２の画素群の各単位画素から第１，第２の測定信号を第１，第２のデータ線に読み出し、これら対となるデータ線の各電位を比較する動作が行われる。

本発明によれば、第１，第２のデータ線の各電位を同電位にした状態で、第１，第２の画素群の各単位画素から第１，第２の測定信号を第１，第２のデータ線に読み出し、これら対となるデータ線の各電位を比較する動作を行うことになるために、当該比較動作を正確に行うことができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係る液晶表示装置の構成の概略を示すシステム構成図である。本実施形態に係る液晶表示装置１は、駆動方式としてアクティブマトリクス方式を採用しており、図１に示すように、画素アレイ部１０、ゲート線駆動回路２０、データ線駆動回路３０および検査回路４０を有するとともに、通常の画像表示を行う通常動作モードに加えて、単位画素、ゲート線およびデータ線の良否の検査を行うことが可能なテストモードを備えた構成となっている。

因みに、液晶表示装置１は、少なくとも一方が透明な２枚の基板（図示せず）が対向して配置され、これら２枚の基板間に液晶が封入された構造を持ち、少なくとも一方の基板の表面にマトリクス状に分割された単位画素を有し、各単位画素には電極（画素電極）が配置された構成となっている。

（画素アレイ部）
画素アレイ部１０は、画素トランジスタ５１と、当該画素トランジスタ５１の出力電極に接続された容量素子５２と、当該容量素子５２に保持される電圧に応じた階調表示を行う液晶セル５３とを有する単位画素５０が多数行列状（ｍ行ｎ列）に２次元配置された構成となっている。この画素アレイ部１０のｍ行ｎ列の画素配列に対して、画素行ごとにゲート線５４−１〜５４−ｍが配線され、画素列ごとにデータ線５５−１〜５５−ｎが配線されている。

（単位画素）
図２は、単位画素５０の回路構成の一例を示す回路図である。図２に示すように、画素５０において、画素トランジスタ５１は、制御電極（ゲート電極）がゲート線５４（５４−１〜５４−ｍ）に接続され、入力電極がデータ線５５（５５−１〜５５−ｎ）に接続されている。画素トランジスタ５１としては、例えばＴＦＴ（薄膜トランジスタ）が用いられる。

容量素子５２は、一端が画素トランジスタ５１の出力電極に接続され、他端が接地されている。液晶セル５３は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味し、画素電極が画素トランジスタ５１の出力電極に接続されている。液晶セル５３の対向電極は、一つの透明電極によって表示エリア全面に亘って画素共通に形成される。この対向電極には、画素共通のコモン電位Ｖｃｏｍが印加される。

この単位画素５０において、データ線５５（５５−１〜５５−ｎ）から画素トランジスタ５１を介して液晶セル５２の画素電極に電圧が印加されると、その印加電圧に応じて液晶の偏光特性が変化することにより、液晶セル５２によって印加電圧に応じた階調表示が行われる。この印加電圧は、容量素子５２に保持される。したがって、画素トランジスタ５１がオフした後も、容量素子５２に保持された印加電圧によって液晶の反射量が継続的に維持される。

ここで、画素アレイ部１０の各単位画素のうち、奇数番目の画素列の各単位画素５０が第１の画素群に相当し、偶数番目の画素列の各単位画素５０が第２の画素群に相当するものとする。これに対応して、第１の画素群である奇数番目の画素列の各単位画素５０の入力電極に接続されたデータ線５５−１，５５−３，……が第１のデータ線に相当し、第２の画素群である偶数番目の画素列の各単位画素５０の入力電極に接続されたデータ線５５−２，５５−４，……が第２のデータ線に相当するものとする。

（ゲート線駆動回路）
ゲート線駆動回路２０は、垂直ドライバ２１によって構成されている。垂直ドライバ２１は、例えばシフトレジスタ回路によって構成され、ゲート線５４−１〜５４−ｍを介して画素アレイ部１０の各単位画素５０を行単位で選択するための垂直走査信号ＧＡＴＥを順に出力する。

（データ線駆動回路）
データ線駆動回路３０は、水平ドライバ３１、水平選択スイッチ３２−１〜３２−ｎ、表示信号供給トランジスタ３３−１，３３−２、測定信号供給トランジスタ３４−１，３４−２、電圧供給制御トランジスタ３５−１〜３５−ｎおよびインバータ３６によって構成されている。

水平ドライバ３１は、例えばシフトレジスタ回路と、テスト用ロジック回路とを有する構成となっており、テスト信号ＴＥＳＴが接地レベルである低レベル（以下、「“Ｌ”レベル」と記述する）のとき、即ち通常動作モードではシフトレジスタ回路が動作することで、水平選択スイッチ３２−１〜３２−ｎを順に選択駆動するための第１の水平スイッチ駆動信号ＤＳＷ１〜ＤＳＷｎを出力し、テスト信号ＴＥＳＴが“Ｈ”レベルのとき、即ちテストモードではテスト用ロジック回路が動作することで、水平選択スイッチ３２−１〜３２−ｎを所定の画素列単位で選択駆動するための第２の水平スイッチ駆動信号ＤＳＷを出力するようになっている。

水平選択スイッチ３２−１〜３２−ｎのうち、奇数番目の画素列に対応する水平選択スイッチ３２−１，３２−３，……は、奇数番目の画素列のデータ線５５−１，５５−３，……と第１の信号供給線３７−１との間に接続され、偶数番目の画素列に対応する水平選択スイッチ３２−２，３２−４，……は、偶数番目の画素列のデータ線５５−２，５５−４，……と第２の信号供給線３７−２との間に接続され、水平ドライバ３１から出力される第１または第２の水平走査信号に応答してオン状態となる。

通常動作モードでは、画像表示用信号ＳＩＧが表示信号供給トランジスタ３３−１，３３−２を介して第１，第２の信号供給線３７−１，３７−２に共通に与えられる。表示信号供給トランジスタ３３−１，３３−２は、“Ｌ”レベルのテスト信号ＴＥＳＴがインバータ３６を介してゲート電極に印加されることによってオン状態となり、画像表示用信号ＳＩＧを第１，第２の信号供給線３７−１，３７−２に対して共通に供給する。

一方、テストモードでは、第１の信号供給線３７−１には第１の測定信号ＴＳＩＧ１が測定信号供給トランジスタ３４−１を介して選択的に供給され、第２の信号供給線３７−２には第２の測定信号ＴＳＩＧ１が信号供給トランジスタ３４−２を介して選択的に供給される。測定信号供給トランジスタ３４−１，３４−２は、“Ｈ”レベルのテスト信号ＴＥＳＴがゲート電極に印加されることによってオン状態となり、第１，第２の測定信号ＴＳＩＧ１，ＴＥＳＴ２を第１，第２の信号供給線３７−１，３７−２に供給する。

電圧供給制御トランジスタ３５−１〜３５−ｎは、データ線５５−１〜５５−ｎの各々と電圧供給線３８との間に接続されている。電圧供給線３８には所定の直流電圧Ｖｇｕａｒｄが与えられる。電圧供給トランジスタ３５−１〜３５−ｐは、各ゲート電極が制御線３９に共通に接続されており、当該制御線３９を介して“Ｈ”レベルの電圧供給制御信号ＴＯＦＦがゲート電極に印加されることによりオン状態となって直流電圧Ｖｇｕａｒｄをデータ線５５−１〜５５−ｎに印加する。

（検査回路）
検査回路４０は、スイッチ回路４１−１〜４１−ｐ、センスアンプ４２−１〜４２−ｐおよびデコーダ４３によって構成されている。

スイッチ回路４１−１〜４１−ｐは、隣り合う２本のデータ線５５−１と５５−２，５５−３と５５−４，……を対として配置されている。したがって、スイッチ回路４１−１〜４１−ｐの数ｐは、データ線５５−１〜５５−ｎの本数ｎの半分となる。スイッチ回路４１−１〜４１−ｐは同じ回路構成となっているために、ここでは、１番目のスイッチ回路４１−１を例に採ってその具体的な回路構成について説明する。

スイッチ回路４１−１は、一方の接点がデータ線５５−１，５５−２の各一端にそれぞれ接続されたスイッチ４４，４５と、これらスイッチ４４，４５の他方の接点間に接続されたスイッチ４６とから構成されている。スイッチ４４，４５は、“Ｈ”レベルのスイッチ制御信号ＳＷＡが印加されることによりオン（閉）状態となってセンスアンプ４２−１の反転入力端および非反転入力端をデータ線５５−１，５５−２にそれぞれ低インピーダンスで接続する作用を為す。

スイッチ４６は、“Ｈ”レベルのスイッチ制御信号ＳＷＢが印加されることによりオン（閉）状態となってデータ線５５−１，５５−２間を低インピーダンスで短絡するデータ線タンク手段としての機能を持つ。スイッチ４６によってデータ線５５−１，５５−２間が短絡されることにより、データ線５５−１，５５−２間に電位差がある場合に、データ線５５−１，５５−２の各電位、即ちセンスアンプ４２−１の反転入力端および非反転入力端の各電位が同電位、具体的には短絡前のデータ線５５−１，５５−２の各電位の中間電位になる。

このように、スイッチ４６はデータ線５５−１，５５−２間を短絡する作用を為すものであることから、スイッチ４６の配設位置はスイッチ４４，４５とセンスアンプ４２−１との間に限られるものではない。ただし、スイッチ４６をセンスアンプ４２−１により近い位置に配置した方が、データ線５５−１，５５−２の寄生容量や配線抵抗の影響を受けることなく、センスアンプ４２−１の反転入力端および非反転入力端の各電位を同電位にできる利点がある。

センスアンプ４２−１は、スイッチ回路４１−１のスイッチ４４，４５がオン状態にあるときに、イネーブル信号ＥＮに同期してデータ線５５−１，５５−２の各電位を比較してその電位差を検出し、当該電位差を増幅して出力する。センスアンプ４２−２〜４２−ｐも、センスアンプ４２−１と同様の動作を行う。これらセンスアンプ４２−１〜４２−ｐは、第１のデータ線である奇数番目のデータ線５５−１，５５−３，……の電位と第２のデータ線である偶数番目のデータ線５５−２，５５−４，……の電位とを比較する比較回路である。ただし、比較回路としてはセンスアンプ４２−１〜４２−ｐに限られるものではなく、第１のデータ線の電位と第２のデータ線の電位とを比較できる構成のものであれば良い。

センスアンプ４２−１〜４２−ｐからは“Ｈ”レベルまたは“Ｌ”レベルの検出信号が出力され、デコーダ４３に入力される。デコーダ４３は、センスアンプ４２−１〜４２−ｐから供給される検出信号を一旦保持し、当該保持結果を期待値と比較し、期待値通りであれば検査結果が良（ＯＫ）、期待値通りでなければ不良（ＮＧ）とする検査結果信号ＴＯＵＴを出力する。

（センスアンプおよびデコーダ）
図３は、例えば１番目のセンスアンプ４２−１およびこれに対応するデコーダ４３の回路部分の具体的な回路例を示す回路図である。

図３に示すように、センスアンプ４２−１は、ソース電極が共通に接続されて差動動作をなすＮｃｈの差動対トランジスタＱ１，Ｑ２と、これら差動対トランジスタＱ１，Ｑ２の各ドレイン電極に各ドレイン電極がそれぞれ接続されたＰｃｈの負荷トランジスタＱ３，Ｑ４と、差動対トランジスタＱ１，Ｑ２のソース共通接続ノードとグランドとの間に接続されたＮｃｈの電流源トランジスタＱ５と、負荷トランジスタＱ３，Ｑ４のソース共通接続ノードと電源Ｖｄｄとの間に接続されたＰｃｈの電流源トランジスタＱ６とから構成されている。

トランジスタＱ１，Ｑ３の各ゲート電極は互いに共通に接続されるとともに、トランジスタＱ２，Ｑ４のドレイン共通接続ノードに接続されている。トランジスタＱ２，Ｑ４の各ゲート電極は互いに共通に接続されるとともに、トランジスタＱ１，Ｑ３のドレイン共通接続ノードに接続されている。そして、トランジスタＱ１，Ｑ３のドレイン共通接続ノードはスイッチ４４の他方の接点に接続され、トランジスタＱ２，Ｑ４のドレイン共通接続ノードはスイッチ４５の他方の接点に接続されている。電流源トランジスタＱ５のゲート電極にはイネーブル信号ＥＮが印加される。電流源トランジスタＱ６のゲート電極にはイネーブル信号ＥＮの反転信号が印加される。

デコーダ４３のセンスアンプ４２−１に対応する回路部分４３−１は、フリップフロップ（ＦＦ）４７と２入力ＡＮＤゲート２８とから構成されている。フリップフロップ４７は、センスアンプ４２−１から供給される“Ｈ”レベル（論理“１”）または“Ｌ”レベル（論理“０”）の検出信号を一時的に保持する。ＡＮＤゲート４８は、フリップフロップ４７の保持内容である論理“１”または論理“０”を期待値“１”（または、“０”）と比較する。そして、２入力の論理が一致するとき、即ちフリップフロップ４７の保持内容が期待値通りであれば検査結果が良（ＯＫ）、２入力の論理が一致しないとき、即ちフリップフロップ４７の保持内容が期待値通りでなければ不良（ＮＧ）とする２値（“Ｈ”レベル／“Ｌ”レベル）の検査結果信号ＴＯＵＴを出力する。

［液晶表示装置の検査］
以上のように構成された本実施形態に係る液晶表示装置１の画素アレイ部１０の検査方法（本発明による検査方法）、具体的には単位画素５０の良否の検査、ゲート線５４−１〜５４−ｍおよびデータ線５５−１〜５５−ｎの短絡や断線等の検査について、以下に具体的に説明する。なお、単位画素５０の良否の検査には、容量素子５２の良否の検査と、液晶セル５３の良否の検査とがある。これらの検査は、周知のＬＳＩテスタを用いることによって行われる。

図４は、液晶表示装置１とＬＳＩテスタ７０との関係を示すブロック図である。本実施形態においては、ＬＳＩテスタ７０から液晶表示装置１に対して各種の制御信号、具体的にはデータ線駆動回路３０で用いるテスト信号ＴＥＳＴ、第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２および電圧供給制御信号ＴＯＦＦと、検査回路４０で用いるスイッチ制御信号ＳＷＡ，ＳＷＢおよびイネーブル信号ＥＮを入力する。そして、液晶表示装置１からＬＳＩテスタ７０に対して検査結果信号ＴＯＵＴが入力され、当該検査結果信号ＴＯＵＴを基にＬＳＩテスタ７０が単位画素５０の良否の判断や、ゲート線５４−１〜５４−ｍおよびデータ線５５−１〜５５−ｎの短絡や断線等の有無の判断を行うことになる。

ＬＳＩテスタ７０は、内部にＣＰＵ７１および記憶部７２等を有し、ＣＰＵ７１が記憶部７２等に記憶された検査プログラムを読み出して実行することにより、以下に説明する機能、即ち単位画素５０の良否や、ゲート線５４−１〜５４−ｍおよびデータ線５５−１〜５５−ｎの短絡、断線等を検査するための機能を実行するようになっている。

ここでは、検査プログラムを記憶部７２等にあらかじめ記憶しておくことを前提としているが、検査プログラムを通信手段により提供して記憶部７２に読み込ませることはもちろん、ＣＤ−ＲＯＭ等の記録媒体に検査プログラムを記録し、当該検査プログラムをＬＳＩテスタ７０の記録媒体ドライバ（図示せず）を介して記憶部７２に読み込ませるようにすることも可能である。

なお、単位画素５０の良否の検査や、ゲート線５４−１〜５４−ｍおよびデータ線５５−１〜５５−ｎの短絡、断線等の検査は、製造工程において液晶を注入する前の段階で行うこととする。ただし、液晶セル５３の良否の検査については、液晶を注入した後の段階で行うこととする。いずれの場合にも、検査の動作については基本的に同じである。

以下に、ＬＳＩテスタ７０のＣＰＵ７１による制御の下に実行される、単位画素５０の良否の検査や、ゲート線５４−１〜５４−ｍおよびデータ線５５−１〜５５−ｎの短絡、断線等の検査のための一連の測定動作について、図５のタイミングチャートおよび図６の動作説明図を用いて説明する。

なお、このＣＰＵ７１による一連の測定動作は、垂直ドライバ２１による垂直走査に同期して画素行単位で、隣り合う画素列を対として実行されるものとする。ここでは、理解を容易にするために、図６に示すように、ある画素行ｉにおける１列目、２列目の単位画素５０ｉ−１，５０ｉ−２を対とした場合を例に採って説明するものとする。

図５のタイミングチャートには、テスト信号ＴＥＳＴ、水平スイッチ駆動信号ＤＳＷ、電圧供給制御信号ＴＯＦＦ、垂直走査信号ＧＡＴＥ、スイッチ制御信号ＳＷＡ，ＳＷＢおよびイネーブル信号ＥＮのタイミング関係を示している。これらの信号は、測定開始前は全て“Ｌ”レベルの状態にある。

先ず、ＬＳＩテスタ７０は、時刻ｔ１１でテスト信号ＴＥＳＴを“Ｈ”レベルにするとともに、第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２を液晶表示装置１に供給する。テスト信号ＴＥＳＴが“Ｈ”レベルになることにより、信号供給トランジスタ３４−１，３４−２がオン状態となって第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２を第１，第２の信号供給線３７−１，３７−２に供給する。

また、テスト信号ＴＥＳＴが“Ｈ”レベルになることにより、水平ドライバ３１が水平選択スイッチ３２−１，３２−２に対して共通の水平スイッチ駆動信号ＤＳＷを“Ｈ”レベルにして水平選択スイッチ３２−１，３２−２をオン状態にする。これにより、第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２は、第１，第２の信号供給線３７−１，３７−２から水平選択スイッチ３２−１，３２−２を介してデータ線５５−１，５５−２に印加される。

データ線５５−１，５５−２に対する第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２の印加と同時に（時刻ｔ１１）、垂直ドライバ２１による垂直走査によって、垂直ドライバ２１から画素行ｉのゲート線５４−ｉに対して“Ｈ”レベルの垂直走査信号ＧＡＴＥが印加される。これにより、単位画素５０ｉ−１，５０ｉ−２の各画素トランジスタ５１がオン状態となるために、当該画素トランジスタ５１を介して第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２が各容量素子５２に印加される。

ここで、第１の測定信号ＴＳＩＧ１の電圧レベルを例えば５．０Ｖとし、第２の測定信号ＴＳＩＧ２の電圧レベルを例えば４．０Ｖとする。ただし、これらの電圧レベルは一例に過ぎず、これに限られるものではない。また、第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２は直流電圧のアナログ信号である。

第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２が単位画素５０ｉ−１，５０ｉ−２の各容量素子５２に印加されることで、これらは測定信号ＴＳＩＧ１，ＴＳＩＧ２に応じた電荷がチャージされ、第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２の電圧レベルが各容量素子５２に保持される。このようにして、単位画素５０ｉ−１，５０ｉ−２には、第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２の電圧レベルが書き込まれる。

次に、単位画素５０ｉ−１，５０ｉ−２への第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２の電圧レベルの書き込み後、時刻ｔ１２で垂直ドライバ２１からｉ行目の画素行に対して出力される垂直走査信号ＧＡＴＥが“Ｈ”レベルから“Ｌ”レベルに遷移する。これにより、単位画素５０ｉ−１，５０ｉ−２の各画素トランジスタ５１がオフ状態となり、各容量素子５２に蓄えられた電荷量が確定する。

次に、時刻ｔ１３で水平ドライバ３１は、水平スイッチ駆動信号ＤＳＷを“Ｌ”レベルにして水平選択スイッチ３２−１，３２−２をオフ状態にし、データ線５５−１，５５−２に対する第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２の印加を停止する。

これと同時に（時刻ｔ１３）、ＬＳＩテスタ７０は、電圧供給制御信号ＴＯＦＦおよびスイッチ制御信号ＳＷＡ，ＳＷＢを“Ｈ”レベルにする。これにより、電圧供給制御トランジスタ３５−１〜３５−ｎがオン状態になり、所定の直流電圧Ｖｇｕａｒｄがデータ線５５−１，５５−２に印加されるとともに、スイッチ回路４１−１のスイッチ４４，４５がオン状態となり、当該直流電圧Ｖｇｕａｒｄがセンサアンプ４２−１の反転入力端および非反転入力端に印加される。ここで、直流電圧Ｖｇｕａｒｄを例えば３．０Ｖとする。

さらに、スイッチ４６は、オン状態になってデータ線５５−１，５５−２間、ひいてはセンサアンプ４２−１の反転入力端−非反転入力端間を短絡することにより、データ線５５−１，５５−２の各電位およびセンサアンプ４２−１の反転入力端および非反転入力端の各電位を同じ電位、即ち電圧Ｖｇｕａｒｄにするイコライズ動作を行う。

このイコライズ動作によって回路内の各部位、即ちデータ線５５−１，５５−２の各電位およびセンサアンプ４２−１の反転入力端および非反転入力端の各電位がほぼ一定（同電位）となった段階での時刻ｔ１４でＬＳＩテスタ７０は、電圧供給制御信号ＴＯＦＦを“Ｌ”レベルにして電圧供給制御トランジスタ３５−１〜３５−ｎをオフ状態にする。これにより、直流電圧Ｖｇｕａｒｄのデータ線５５−１，５５−２への印加が停止され、この状態において、スイッチ４６の作用によって回路内電位のさらに精密なイコライズ動作が行われる。

このようなイコライズ動作を行うことにより、センサアンプ４２−１の反転入力端および非反転入力端の各電位が同電位になるために、以降、センサアンプ４２−１によってデータ線５５−１，５５−２の各電位を比較する際に、その比較動作を確実に行うことができることになる。

イコライズ動作が終了した後の時刻ｔ１５でＬＳＩテスタ７０は、スイッチ制御信号ＳＷＢを“Ｌ”レベルにしてスイッチ回路４１−１のスイッチ４６をオフ状態にすることにより、データ線５５−１とデータ線５５−２との間を電気的に独立させるとともに、センサアンプ４２−１の反転入力端と非反転入力端との間を電気的に独立させる。

次に、時刻ｔ１６で垂直ドライバ２１による２回目の垂直走査によって、垂直ドライバ２１から画素行ｉのゲート線５４−ｉに対して“Ｈ”レベルの垂直走査信号ＧＡＴＥが印加される。これにより、単位画素５０ｉ−１，５０ｉ−２の各画素トランジスタ５１がオン状態となるために、各容量素子５２の保持電圧が画素トランジスタ５１を介して対となる２本のデータ線５５−１，５５−２に印加される。

ここで、データ線５５−１，５５−２は容量成分を持っている。なお、本実施形態においては、データ線５５−１の容量値とデータ線５５−２の容量値とが同一とし、その容量値をＣｄａｔａとする。また、データ線５５−１，５５−２の容量値Ｃｄａｔａは、容量素子５２の容量値Ｃｓに比べて極めて大きい。一例として、Ｃｓ：Ｃｄａｔａ＝１：１００とする。すなわち、データ線５５−１，５５−２の容量値Ｃｄａｔａは、容量素子５２の容量値Ｃｓの１００倍とする。

イコライズ動作により、データ線５５−１，５５−２の各容量成分に３．０Ｖ（Ｖｇｕａｒｄ）が保持されている。この状態において、単位画素５０ｉ−１，５０ｉ−２の各容量素子５２の保持電圧をデータ線５５−１，５５−２に読み出すと、単位画素５０ｉ−１の容量素子５２の保持電圧が５．０Ｖ、単位画素５０ｉ−２の容量素子５２の保持電圧が４．０Ｖであるために、データ線５５−１，５５−２の容量値Ｃｄａｔａと容量素子５２の容量値Ｃｓとの容量比から、データ線５５−１の電位が３．０５Ｖとなり、データ線５５−２の電位が３．０４Ｖになる（Ｑ＝Ｃ・Ｖより、データ線５５−１の電荷は３０５・Ｃｓ、データ線５５−２の電荷は３０４・Ｃｓ）。

次に、ＬＳＩテスタ７０は、対となる２本のデータ線５５−１，５５−２の電位が確定した時刻ｔＴ１７でイネーブル信号ＥＮを“Ｈ”レベルにしてセンスアンプ４２−１内の電流源トランジスタＱ５，Ｑ６（図３を参照）をオン状態にする。これにより、センスアンプ４２−１は活性化状態となり、データ線５５−１の電位とデータ線５５−２の電位とを比較する。

ここで、上記の例では、データ線５５−１の電位３．０５Ｖがセンスアンプ４２−１の非反転入力端に印加され、データ線５５−２の電位３．０４Ｖがセンスアンプ４２−１の反転入力端に印加されることになる。このとき、センスアンプ４２−１は、データ線５５−１の電位３．０５Ｖとデータ線５５−２の電位３．０４Ｖとの電位差０．０１Ｖを最大振幅電圧Ｖｄｄまで増幅して論理“１”の比較結果としてデコーダ４３、具体的にはセンスアンプ４２−１に対応する回路部分４３−１へ出力する。

データ線５５−１，５５−２の各電位の電位差は、本来同じ容量値であるべき単位画素５０ｉ−１，単位画素５０ｉ−２の各容量素子５２の容量値Ｃｓとデータ線５５−１，５５−２の容量値Ｃｄａｔａとの容量比の違いに起因する。そして、単位画素５０ｉ−１の容量素子５２に異常があってその容量値Ｃｓが２割以上小さくなると、データ線５５−１の電位が３．０４Ｖ以下になり、単位画素５０ｉ−２の容量素子５２に異常があってその容量値Ｃｓが２割以上大きくなると、データ線５５−２の電位が３．０５Ｖ以上になる。すなわち、データ線５５−１，５５−２の電位の高低関係が逆転する。このとき、センスアンプ４２−１は、データ線５５−１，５５−２の電位差を論理“０”の比較結果としてデコーダ４３の回路部分４３−１へ出力する。

デコーダ４３の回路部分４３−１は、センスアンプ４２−１の比較結果が、単位画素５０ｉ−１，５０ｉ−２の各容量素子５２が正常であるときの期待値“１”と一致するか否かを判定し、その判定結果を検査結果信号ＴＯＵＴとしてＬＳＩテスタ７０に供給する。単位画素５０ｉ−１，５０ｉ−２の各容量素子５２が正常であるときは、センスアンプ４２−１の比較結果が論理“１”となるために、ＡＮＤゲート４８の出力である検査結果信号ＴＯＵＴは“Ｈ”レベル（論理“１”）となる。一方、単位画素５０ｉ−１，５０ｉ−２の各容量素子５２のいずれかが異常のときは、センスアンプ４２−１の比較結果が論理“０”となるために、検査結果信号ＴＯＵＴは“Ｌ”レベル（論理“０”）となる。

ＬＳＩテスタ７０は、デコーダ４３からの検査結果信号ＴＯＵＴを受けて、単位画素５０の全てについて容量素子５２の良否を、画素行単位で隣り合う２つの単位画素を対にして検査することができる。

なお、本例では、第１の測定信号ＴＳＩＧ１の電圧レベルを第２の測定信号ＴＳＩＧ２の電圧レベルよりも高く設定したが、第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２の各電圧レベルの高低関係を逆に設定することも可能である。この場合は、デコーダ４３において、単位画素５０ｉ−１，５０ｉ−２の各容量素子５２が正常であるときの期待値として論理“０”を設定することになる。すなわち、期待値“１”／“０”は、対となる２本のデータ線５５−１，５５−２に印加する第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２から想定されることになる。

また、第１の測定信号ＴＳＩＧ１の電圧レベルと第２の測定信号ＴＳＩＧ２の電圧レベルとを切り替える回路を設けて、第１の測定信号ＴＳＩＧ１の電圧レベルをデータ線５５−１に、第２の測定信号ＴＳＩＧ２の電圧レベルをデータ線５５−２にそれぞれ供給して行う検査と、第２の測定信号ＴＳＩＧ２の電圧レベルをデータ線５５−１に、第１の測定信号ＴＳＩＧ１の電圧レベルをデータ線５５−２にそれぞれ供給して行う検査との２つの検査を行う構成を採ることも可能である。この構成を採ることにより、単位画素５０ｉ−１，５０ｉ−２の各容量素子５２のいずれが異常であるかをより確実に判定することができる。

ここまで説明した一連の測定動作を、液晶注入前の段階での検査として実行することにより、上述したように、単位画素５０の容量素子５２の良否（正常／異常）について検査することかできる。

また、液晶注入前の段階での検査において、上述した一連の測定動作を画素行ごとに行って各画素行の隣り合う２つの単位画素に第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２の各電圧レベルを書き込む際に、電圧レベルを書き込めない単位画素が発生した場合は、書き込めなかった単位画素を含む画素列のデータ線に短絡あるいは断線が発生したことを検出することができる。

データ線に短絡あるいは断線が発生した部位については、第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２の各電圧レベルを書き込む動作が、垂直ドライバ２１による垂直走査に同期して画素行単位で行われることから、電圧レベルを書き込めない単位画素が発生した画素行の位置が、データ線に短絡あるいは断線が発生した部位として検出することができる。

また、液晶注入前の段階での検査において、全データ線５５−１〜５５−ｎが正常であることを前提とした上で、上述した一連の測定動作を、全画素列を対象として、隣り合う２つの画素列を対にして画素行ごとに行うのではなく、全画素列を複数に分割して当該分割の単位を対象として、隣り合う２つの画素列を対にして画素行ごとに行うことにより、第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２の各電圧レベルを単位画素５０に書き込む際に、電圧レベルを書き込めない単位画素が発生した場合は、垂直走査信号ＧＡＴＥによって画素トランジスタ５１をオンさせることができなかったことになるために、書き込めなかった単位画素を含む画素行のゲート線に短絡あるいは断線が発生したことを検出することができる。

一例として、画素列が１９２０本（水平方向の画素数が１９２０）であるとし、全画素列１９２０を４８本の画素列を単位として４０領域に分割し、当該分割領域ごとに上述した一連の測定動作を４０回、隣り合う２つの画素列を対にして画素行ごとに実行することにより、ゲート線５４−１〜５４−ｍに短絡あるいは断線の発生箇所を４０個の領域単位で検出することができる。

一方、全ての単位画素５０の容量素子５２、全データ線５５−１〜５５−ｎおよび全ゲート線５４−１〜５４−ｍが正常であることを前提とした上で、液晶注入後の段階での検査において、上述した一連の測定動作を画素行ごとに行うことにより、単位画素５０の容量素子４２以外の良否について検査することができる。

すなわち、液晶が規定通りに注入されなかったり、液晶に異物が混入したり、あるいは画素電極のパターンが崩れたりした場合に、容量素子５２の容量値Ｃｓが変化する。したがって、上述した一連の測定動作によって異常が検出された場合は、容量素子５２が正常であることから、単位画素５０に容量素子５２以外の異常がある、即ち液晶が規定通りに注入されていないか、液晶に異物が混入しているか、あるいは画素電極のパターンが崩れているなどの異常があると判定することができる。

上述したように、第１の画素群（上記の例では、１列目の画素群）の各単位画素から第１の測定信号ＴＳＩＧ１を第１のデータ線５５−１に、第２の画素群（上記の例では、２列目の画素群）の各単位画素５０から第２の測定信号ＴＳＩＧ２を第２のデータ線５５−２にそれぞれ読み出す前に、第１，第２のデータ線５５−１，５５−２に所定の直流電圧Ｖｇｕａｒｄを供給し、しかも第１のデータ線５５−１と第２のデータ線５５−２とをスイッチ４６によって短絡することで、対となる第１，第２のデータ線５５−１，５５−２の各電位が同電位になる。

このように、第１，第２のデータ線５５−１，５５−２の各電位を同電位にした状態において、第１，第２の画素群の各単位画素５０から第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２を第１，第２のデータ線５５−１，５５−２に読み出し、これら対となるデータ線５５−１，５５−２の各電位を比較する動作を行うことにより、当該比較動作を正確に行うことができる。

特に、本実施形態に係る検査手法は、リーク電流を測定する手法とは異なり、対とした単位画素に電圧値が異なる測定信号ＴＳＩＧ１，ＴＳＩＧ２をそれぞれ書き込んだ後、対となるデータ線５５−１，５５−２に所定の直流電圧Ｖｇｕａｒｄを印加し、かつ当該データ線５５−１，５５−２間を短絡してイコライズ動作を行った後、対とした単位画素に保持した電圧をそれぞれデータ線５５−１，５５−２上に読み出して比較する手法であるために、容量素子５２の容量値Ｃｓが数十ＦＦ程度のＬＣＯＳなどの反射型液晶表示装置にあっても確実に検査を行うことができる。

また、検査回路４０の入力段に、当該検査手段と第１，第２のデータ線５５−１，５５−２との間の電気的な接続を選択的に切り離すスイッチ４４，４５を設けたことで、単位画素５０への第１，第２の測定信号ＴＳＩＧ１，ＴＳＩＧ２の書き込み動作と検査回路４０での検査動作とを並行して行うことができるために、一連の検査に要する処理時間を短縮することができる。

さらに、データ線短絡手段であるスイッチ４６をスイッチ４４，４５とセンスアンプ４１−１との間に配置することにより、スイッチ４６の配置位置がセンスアンプ４２−１により近い位置となるために、データ線５５−１，５５−２の寄生容量や配線抵抗の影響を受けることなく、センスアンプ４２−１の反転入力端および非反転入力端の各電位を同電位にすることができる。

本発明の一実施形態に係る液晶表示装置の構成の概略を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 １番目のセンスアンプおよびこれに対応するデコーダの回路部分の具体的な回路例を示す回路図である。 液晶表示装置とＬＳＩテスタとの接続関係を示すブロック図である。 検査のための一連の測定動作の説明に供するタイミングチャートである。 検査のための一連の測定動作についての動作説明図である。

符号の説明

１…アクティブマトリクス方式液晶表示装置、１０…画素アレイ部、２０…ゲート線駆動回路、２１…垂直ドライバ、３０…データ線駆動回路、３１…水平ドライバ、３２−１〜３２−ｎ…水平選択スイッチ、３５−１〜３５−ｎ…電圧供給制御トランジスタ、４０…検査回路、４１−１〜４１−ｐ…スイッチ回路、４２−１〜４２−ｐ…センスアンプ、４３…デコーダ、５０…単位画素、５１…画素トランジスタ、５２…容量素子、５３…液晶セル、５４（５４−１〜５４−ｍ）…ゲート線、５５（５５−１〜５５−ｎ）…データ線、７０…ＬＳＩテスタ

Claims (6)

1. 画素トランジスタと、当該画素トランジスタの出力電極に接続された容量素子と、当該容量素子に保持される電圧に応じた階調表示を行う液晶セルとを有する単位画素が行列状に配置されてなる画素アレイ部と、
   前記画素アレイ部の各単位画素のうち、画素列を単位とする第１の画素群の各単位画素の入力電極に接続された第１のデータ線と、
   前記画素アレイ部の各単位画素のうち、画素列を単位とする第２の画素群の各単位画素の入力電極に接続された第２のデータ線と、
   前記第１のデータ線を介して前記第１の画素群の各単位画素に第１の測定信号を、前記第２のデータ線を介して前記第２の画素群の各単位画素に第２の測定信号をそれぞれ書き込む書き込み手段と、
   前記第１，第２のデータ線に所定の直流電圧を選択的に供給する電圧供給制御手段と、
   前記電圧供給制御手段による電圧供給後に前記第１のデータ線と前記第２のデータ線とを短絡するデータ線短絡手段と、
   前記データ線短絡手段による前記第１のデータ線と前記第２のデータ線との短絡後に、前記第１の画素群の各単位画素から前記第１の測定信号を前記第１のデータ線に、前記第２の画素群の各単位画素から前記第２の測定信号を前記第２のデータ線にそれぞれ読み出す読み出し手段と、
   前記読み出し手段による読み出し後に前記第１のデータ線の電位と前記第２のデータ線の電位とを比較し、その比較結果に基づいて前記画素アレイ部の検査を行う検査手段と
   を備えたことを特徴とする液晶表示装置。
2. 前記検査手段の入力段に、当該検査手段と前記第１のデータ線および前記第２のデータ線との間の電気的な接続を選択的に切り離すスイッチ手段を有する
   ことを特徴とする請求項１記載の液晶表示装置。
3. 前記データ線短絡手段は、前記スイッチ手段と前記検査手段との間に設けられている
   ことを特徴とする請求項２記載の液晶表示装置。
4. 前記検査手段は、
   前記読み出し手段による読み出し後に前記第１のデータ線の電位と前記第２のデータ線の電位とを比較する比較手段と、
   前記比較手段の比較結果が前記第１，第２の測定信号から想定される期待値と一致するか否かを判定する判定手段とを有する
   ことを特徴とする請求項１記載の液晶表示装置。
5. 画素トランジスタと、当該画素トランジスタの出力電極に接続された容量素子と、当該容量素子に保持される電圧に応じた階調表示を行う液晶セルとを有する単位画素が行列状に配置されてなる画素アレイ部と、
   前記画素アレイ部の各単位画素のうち、画素列を単位とする第１の画素群の各単位画素の入力電極に接続された第１のデータ線と、
   前記画素アレイ部の各単位画素のうち、画素列を単位とする第２の画素群の各単位画素の入力電極に接続された第２のデータ線とを備えた液晶表示装置の検査方法であって、
   前記第１のデータ線を介して前記第１の画素群の各単位画素に第１の測定信号を、前記第２のデータ線を介して前記第２の画素群の各単位画素に第２の測定信号をそれぞれ書き込む書き込みステップと、
   前記書き込みステップで前記第１，第２の測定信号を書き込んだ後に、前記第１，第２のデータ線に所定の直流電圧を選択的に供給する電圧供給ステップと、
   前記電圧供給ステップで電圧供給した後に前記第１のデータ線と前記第２のデータ線とを短絡する短絡ステップと、
   前記短絡ステップで前記第１のデータ線と前記第２のデータ線とを短絡した後に、前記第１の画素群の各単位画素から前記第１の測定信号を前記第１のデータ線に、前記第２の画素群の各単位画素から前記第２の測定信号を前記第２のデータ線にそれぞれ読み出す読み出しステップと、
   前記読み出しステップで読み出し後に前記第１のデータ線の電位と前記第２のデータ線の電位とを比較し、その比較結果に基づいて前記画素アレイ部の検査を行う検査ステップと
   を有することを特徴とする液晶表示装置の検査方法。
6. 前記書き込む書き込みステップ、前記電圧供給ステップ、前記短絡ステップ、前記読み出しステップおよび前記検査ステップの一連の動作を、前記画素アレイ部の全画素列を複数に分割して当該分割の単位を対象として、隣り合う２つの画素列を対にして画素行ごとに行う
   ことを特徴とする請求項５記載の液晶表示装置の検査方法。
   

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