JP3707404B2 - 検査方法、半導体装置、及び表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、画素駆動用セルがマトリクス状に配列されるようにして形成される半導体基板の検査方法と、この検査方法に対応した半導体基板から成る半導体装置と、このような半導体装置を備えた表示装置とに関するものである。
【０００２】
【従来の技術】
アクティブマトリクス方式を採用した液晶表示装置が、例えば液晶プロジェクタ装置や、液晶ディスプレイ装置などに広く採用されている。
図６は、上記したようなアクティブマトリクス方式による液晶表示装置１００としての回路構成例を示している。
アクティブマトリクス方式による液晶表示装置は、周知のように、半導体基板上に対して、例えば画素スイッチと、この画素スイッチに接続される画素容量を備えた画素セル駆動回路をマトリクス状に配列させるようにして形成している。そして、この半導体基板に対して、共通電極を形成した対向基板を対向させ、これら半導体基板と対向基板との間に液晶を封入するようにした構造を有している。
【０００３】
半導体基板上に形成される画素セル駆動回路の個々の構造は、例えば、図６において破線により括った部分の画素セル駆動回路１０として示すように、画素スイッチＳ１１、画素容量Ｃ１１、及び画素電極Ｐ１１を備える。この場合、画素スイッチには、Ｎチャンネル型のＦＥＴ(Field Effect Transistor)が用いられている。画素スイッチＳ１１のソースは、画素容量Ｃ１１を介して共通電極（又はグランド）と接続される。また、画素スイッチＳ１１のソースと画素容量Ｃ１１との接続点には、画素電極Ｐ１１が接続される。なお、液晶表示装置において「画素セル」は、この画素電極ごとに対応した液晶層における表示領域をいうことになる。
また、画素スイッチＳ１１のゲートに対しては、垂直走査回路２から引き出されるゲート線Ｇ１が接続され、ドレインに対しては、水平走査回路３から引き出されるデータ線Ｄ１が接続される。
１つの画素セル駆動回路はこのようにして形成された上で、図示するようにして半導体基板においてマトリクス状に配置される。
【０００４】
また、半導体基板には、例えばシフトレジスタを備えた垂直走査回路２及び水平走査回路３が形成される。垂直走査回路２は、水平方向に引き出されているゲート線Ｇ１,Ｇ２・・・Ｇｖを順次走査する。また、水平走査回路３は、垂直方向に引き出されているデータ線Ｄ１,Ｄ２,Ｄ３〜Ｄｈを順次走査する。
【０００５】
上記のようにして形成される半導体基板に対しては、共通電位Ｖｃｏｍが印加される共通電極を有した対向電極を対向させるようにして配置する。そして、このようにして対向する位置関係により配置された半導体基板１００と対向電極との間に液晶を封入することで液晶層５が形成される。液晶表示装置１００全体としてはこのような構造を有することになる。
【０００６】
図７のタイミングチャートは、上記構造による液晶表示装置１００における画素セルの駆動タイミングを示している。
垂直走査回路２は、シフトレジスタによって、その出力を１ラインずつシフトさせていく。これにより、図７（ａ）（ｂ）（ｃ）に示すように、ゲート線Ｇ１→Ｇ２→Ｇ３・・・の順で、垂直方向に沿ってゲート線を線順次的に走査することになる。図示するように、走査期間においてはゲート線には電源電圧ＶDDが印加されるが、このとき、そのゲート線に接続された画素スイッチがオン状態となる。また、走査が行われていないときには、グランド電位ＶSSとなって、画素スイッチはオフ状態となる。
【０００７】
図７（ｄ）は、図７（ａ）に示すゲート線Ｇ１に対する走査が始まる区間Ａを拡大して示している。
図７（ｄ）に示すようにして、ゲート線Ｇ１の走査が開始されると、このゲート線Ｇ１に接続される行に配列されている画素スイッチＳ１１〜Ｓ１ｈは全てオン状態となる。
そして、ゲート線Ｇ１が走査されている期間内においては、水平走査回路３は、図７（ｅ）〜（ｇ）に示すようにして、データ線Ｄ１→Ｄ２→Ｄ３・・・の順で水平方向にデータに対応した電圧Ｖ１，Ｖ２，Ｖ３・・・を印加していく。つまり、水平方向における走査を行う。水平走査回路３もシフトレジスタによって、出力を印加すべきデータ線を順次シフトさせていくことで、上記した動作を得るようにされる。
【０００８】
先ず、図７（ｅ）に示すようにしてデータ線Ｄ１が走査されると、このときオン状態にある画素スイッチＳ１１を介して電圧Ｖ１のレベルに対応する電荷が蓄積されることになる。つまり、１つの画素に対するデータの書き込みが行われる。これによって、画素容量Ｃ１１には、蓄積された電荷に対応した電位が発生する。ここでは、電圧値Ｖ１に対応させて電位Ｖ１として示している。
【０００９】
この電位Ｖ１は、画素電極Ｐ１１にも現れることになる。そして、この画素電極Ｐ１１の電位Ｖ１と、これに対向する共通電極の共通電位Ｖｃｏｍとの電位差に応じて、画素電極Ｐ１１の位置に対応する液晶層５の液晶が励起されることになる。つまり、画素セルが駆動される。なお、画素容量に蓄積された電荷、つまりデータは、図７（ｅ）のデータ線Ｄ１の走査タイミングと、図７（ｈ）の電荷蓄積タイミングからも分かるように、１つのデータ線に対する走査（データの書き込み）が終了して、次のデータ線の走査に移行した後も、継続して保持されるようになっており、液晶（画素セル）を励起し続けることになる。
【００１０】
このようにして、データ線Ｄ１の走査が行われた後は、図７（ｆ）に示すようにしてデータ線Ｄ２の走査が行われることになる。そして、同様にして、図７（ｉ）に示されるように、画素スイッチＳ１２を介して画素容量Ｃ１２に対してデータの書き込みが行われる。
また、この後においては、図７（ｇ）に示すようにして次のデータ線Ｄ３の走査が行われ、図７（ｊ）に示すように、画素スイッチＳ１３を介して画素容量Ｃ１２に対してデータの書き込みが行われることになる。
【００１１】
このような１行分の水平方向の走査が終了して、これと共に、ゲート線Ｇ１に対する走査も終了すると、続いては、図７（ｂ）に示すようにして、次のゲート線Ｇ２に対する走査が開始される。そして、このゲート線Ｇ２を走査している期間内においても、図７（ｅ）〜図７（ｊ）により説明したように、水平方向における走査、つまりゲート線Ｇ２に対応する水平ラインの画素セルへのデータの書き込みが行われるものである。
そして、この後は、図７（ｃ）に示すようにして、次のゲート線Ｇ３を走査した状態で、図７（ｅ）〜図７（ｊ）に示されるタイミングによって、ゲート線Ｇ３に対応する水平ラインの画素セルへのデータの書き込みを行う。
以降は、残るゲート線を順次走査していくとともに、各ゲート線の走査期間内においては、同様に、そのゲート線に対応する水平ラインの画素セルへのデータ書き込みを行っていく。
このようにして、アクティブマトリクス方式の液晶表示装置では、垂直走査回路２及び水平走査回路３によって、ゲート線を順次駆動するように走査していくとともに、１ゲート線の走査期間内において、データ線を順次駆動してデータを書き込んでいくように走査していくことで、画素セルを順次駆動していく。
【００１２】
ところで、上記構造による液晶表示装置を構成する半導体基板であるが、その製造過程において、回路に不良、欠陥が形成されてしまうことがある。つまり、画素スイッチや画素容量が短絡したり、また、ゲート線、データ線が断線若しくは短絡しているなどして、正常に動作しない画素セル駆動回路が存在する可能性を有している。このため、液晶表示装置を製造する過程においては、半導体基板上の回路に欠陥がないかどうかを検査することが行われる。
【００１３】
このような半導体基板回路の欠陥についての検査は、例えば次のようにして行われている。
先ずは、検査対象である半導体基板から引き出したデータ線と検査装置とを接続しておく。そして、半導体基板に対しては、表示時と同様のタイミングで垂直走査回路２及び水平走査回路３による駆動を行うようにされる。つまり、例えば図７により説明したのと同じようにして画素セルの駆動を行う。
この場合、データ書込が行われた画素セル駆動回路に接続されているデータ線には、正常であれば、書き込まれたデータに応じたレベルの電位が発生しているはずであるが、何らかの欠陥がある場合には、その電位レベルは、正常値とは異なるレベルとなっているはずである。そこで、この電位レベルを検査装置により検出する、つまりデータ線から画素容量の電荷を読み込むことで、画素セル駆動回路の欠陥について検査することが可能となるものである。
【００１４】
【発明が解決しようとする課題】
しかしながら、近年においては、例えばプロジェクタ装置などへの採用を考慮して、液晶表示装置について小型化し、また、解像度の向上のために単位面積あたりの画素数を増加させることが求められている。
この際、例えば、液晶表示装置について、画素数はそのままとしたうえで、装置全体の寸法を１／２にしようとしたり、また、装置の寸法は変更せずに、解像度を２倍にしようとすれば、どちらの場合にも、画素セルの縦／横の寸法は、ともに１／２程度にまで縮小させる必要が生じてくる。仮に、画素セルの形状が正方形であるとして、この画素セルの縦／横の寸法を１／２にしようとすれば、画素容量としては１／４となってしまう。
【００１５】
製造上の都合から、画素セル駆動回路内の画素スイッチについては、サイズの小型化に限界がある。このため、ほぼ限界までに画素スイッチを小型化したとして、さらに画素セルを小型にしなければならないとすれば、画素容量のほうのサイズを小さくしていかざるを得ない。
従って、例えば、画素セル駆動回路を１／２のサイズに縮小しようとする場合を考えると、画素スイッチのサイズが既に相当に小さい場合には、画素容量のサイズを縮小する割合が増えてくるので、画素容量のサイズは、１／４よりもさらに縮小する必要に迫られることになる。
【００１６】
ここで、データ線の容量を考えてみると、例えば液晶表示装置の縦／横の寸法を１／２にしようとした場合において、データ線の横方向の幅は変更しないとすれば、縦方向の長さのみが１／２となるわけであり、その面積としてのサイズは１／２となる。つまり、データ線の容量は１／２の縮小で済むことになってしまう。つまり、縮小率としては、画素容量の１／４となるのに対して、データ線の容量は１／２までしか縮小されないという、容量的なアンバランスが生じる。
【００１７】
さらに、液晶表示装置のサイズはそのままとして、解像度を２倍にしようとした場合には、データ線の長さに変更はないのに関わらず、データ線に接続される画素スイッチ数が２倍に増加するので、画素スイッチをこれまで以上に小さくできない場合には、増加した画素スイッチのドレイン容量の分だけ、データ線の容量が増加することになる。
このように、画素セルの小型化を促進させていくほど、画素容量に対するデータ線の容量の比が大きくなっていき、いわゆる配線容量が支配的となってくる。そして、このような場合に、画素容量の電荷をデータ線から読み出そうすれば、データ線における電位の変化は、その検出が困難なほどに小さいものとなってしまうことがある。先に説明した手法による半導体基板の検査は、画素容量の電荷をデータ線から読み出すようにしていることから、上記のようにして画素容量に対する配線容量の比が大きくなってしまった場合には、検査を適切に行うことは困難なものとなっている。
【００１８】
このため、現状においては、液晶を封入した後の液晶表示装置としての完成品に対して実際に画像を表示させ、これを例えば目視することで画素の欠陥を検査せざるを得ないという状況にあった。
このようにして、液晶表示装置が完成した段階において検査をするのでは、例えば欠陥が発見された場合には、再度分解しての修理を行うか、若しくは破棄せざるをえない。つまり、半導体基板に形成される回路の検査に関しては、液晶表示装置として組み込みが行われる以前の、例えば半導体回路基板としてのウェハが形成された段階で検査できるようにすることが、製造能率や製造コストの点で好ましい。
本発明の目的は、画素セル駆動回路を有する半導体装置の小型化又は高解像度化に伴い画素容量に対する配線容量の比率が増大しても、半導体装置として完成する前に画素セル駆動回路の不良を適切に検出する半導体基板の検査方法と、この検査方法に対応した半導体基板から成る半導体装置、及びこのような半導体装置を備えた表示装置を提供することにある。
【００１９】
【課題を解決するための手段】
そこで本発明は画素スイッチと、該画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路が、データ線と画素スイッチ制御線との交点位置に対応してマトリクス状に配列されて形成される半導体基板に対する検査方法として、１本のデータ線に対して接続される全画素スイッチのうちから選択した、データ線方向に配列が連続する複数の画素スイッチに接続される画素容量に対して電荷を保持させる電荷保持工程と、この電荷保持工程により複数の画素容量において保持された電荷の総和に対応する電位を１本のデータ線から同時に検出する検出工程とを含んで構成することとし、この検出工程においては、さらに、複数の画素スイッチを同時にオン状態とするように制御する画素スイッチ制御工程を含めることする。そして、この画素スイッチ制御工程には、シフトレジスタを備え、表示のためには、画素スイッチ制御線ごとに順次走査するようにして走査信号を出力するように構成される垂直走査回路について、表示のときの走査期間より長い走査信号を画素スイッチ制御線に対して順次出力させることにより、複数の画素スイッチが接続される画素スイッチ制御線に対応する複数の走査信号が互いに重複する重複期間を生じさせる走査信号出力工程と、垂直走査回路の出力信号と、マスク信号との論理積が出力されるアンドゲート回路から、重複期間内においてのみ、走査信号が画素スイッチ制御線に供給されるようにマスク信号の出力を制御して、走査信号経路の導通／非導通を制御する導通制御工程とを含めることとした。
【００２２】
上記構成によれば、１本のデータ線に対応して接続される画素セル駆動回路における画素容量のうち、データ線方向に配列が連続する複数の画素容量に対して電荷を保持させたうえで、この電荷を同時に、同一のデータ線から読み込んで検出する工程を含むようにしている。この検出のために、１本のデータ線に接続される画素セル駆動回路における画素容量のうち、データ線方向に配列が連続する複数の画素スイッチを同時にオンさせることのできる構成（画素スイッチ制御工程）を備えることで、複数の画素容量に対して蓄積された電荷に応じた電位が、同一のデータ線に同時に得られるようにしている。この画素スイッチ制御工程は、シフトレジスタを備えて成る垂直走査回路により、表示のときの走査期間より長い走査信号を画素スイッチ制御線に対して順次出力させることにより、複数の画素スイッチが接続される画素スイッチ制御線に対応する複数の走査信号が互いに重複する重複期間を生じさせ（走査信号出力工程）、さらに、垂直走査回路の出力信号と、マスク信号との論理積が出力されるアンドゲート回路から、重複期間内においてのみ、走査信号が画素スイッチ制御線に供給されるようにマスク信号の出力を制御して、走査信号経路の導通／非導通を制御するようにされる（導通制御工程）。
本発明の場合において、複数の画素容量に蓄積された電荷を、同一のデータ線から読み出すことは、即ち、これら複数の画素容量の電荷の総量（総和）が検出できることを意味するが、これにより、データ線に得られる電位変化を、例えば１つの画素容量に蓄積された電荷を読み出す場合よりも大きなものとすることができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について説明を行っていくこととする。本実施の形態としては、例えば液晶プロジェクタ装置などをはじめとする各種映像機器、電子機器に採用される、アクティブマトリクス方式の液晶表示装置を例に挙げることとする。
【００３２】
図１は、本発明の第１の実施の形態としての液晶表示装置の回路構成例を示している。この図に示される液晶表示装置１の基本構造としては、半導体基板上に対して、少なくとも、例えばマトリクス状に配列される画素セル駆動回路をはじめとする所要の回路を形成する。そして、この半導体基板に対して、共通電極を形成した対向基板を対向させ、これら半導体基板と対向基板との間に液晶を封入するようにした構造を有している。
【００３３】
本実施の形態の場合、半導体基板にはシリコン（Ｓｉ）の材質によるシリコン基板が用いられる。そして、この半導体基板に対して、画素セル駆動回路１０をマトリクス状に配列するようにして形成すると共に、垂直走査回路２、水平走査回路３、及びゲート線の各々に対して挿入されるＡＮＤゲート４と、データ線の各々に対して挿入されるスイッチ回路６とを形成する。
【００３４】
先ず、この半導体基板上に形成される画素セル駆動回路１０の回路構成を、図１において破線で括って示す部位を例に説明する。
１つの画素セル駆動回路１０は、図のように、画素スイッチＳｍｎ、画素容量Ｃｍｎ、及び画素電極Ｐ２２を備える。
画素スイッチＳｍｎは、例えばＦＥＴ（電界効果トランジスタ）としての構造を有している。画素スイッチＳｍｎのゲートは、ゲート線Ｇｍに対して接続され、ドレインは、データ線Ｄｎと接続される。なお、各ゲート線及びデータ線も、半導体基板に対して形成されるものである。
また、画素スイッチＳｍｎのソースは、画素容量Ｃｍｎの一端と接続される。画素容量Ｃｍｎの他端は、この場合には、共通電極に対して接続される。また、画素スイッチのソースと画素容量Ｃｍｎの接続点は、画素電極Ｐ２２に対して接続される。
そして、このようにして形成される画素セル駆動回路１０が、図示するようにして行方向と桁方向に沿って、マトリクス状に配列されるものである。また、このようにして画素セル駆動回路１０が形成される半導体基板としては、各画素セル駆動回路１０の画素電極Ｐがマトリクス状に配列されて表出している状態となる。
【００３５】
垂直走査回路２は、例えばシフトレジスタを備えて形成され、行（１水平ライン）ごとに、垂直方向への走査を行うために設けられる。つまり、表示時においては、１水平走査期間ごとに、ゲート線Ｇｍ−１→Ｇｍ→Ｇｍ＋１・・・の順で、パルス状の走査信号（走査パルス）を出力することでゲート線を走査する。例えば垂直走査回路２の走査によってゲート線Ｇｍが駆動されれば、ゲート線Ｇｍと接続されている１行分の画素スイッチ（Ｓｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１）のゲートにゲート電圧が印加されて、これらの画素スイッチ（Ｓｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１）がオンとなる。
【００３６】
但し、本実施の形態においては、半導体基板の検査に対応するために、垂直走査回路２と各ゲート線（Ｇｍ−１，Ｇｍ，Ｇｍ＋１・・・）との間に、ＡＮＤゲート４（ｍ−１）、４（ｍ）、４（ｍ＋１）が介在するようにして設けられる。
ＡＮＤゲート４（ｍ−１）、４（ｍ）、４（ｍ＋１）に対しては、それぞれ、垂直走査回路２から引き出されたゲート線Ｐｒ（Ｇｍ−１），Ｐｒ（Ｇｍ），Ｐｒ（Ｇｍ＋１）が一方の入力端子に接続され、他方の入力には、マスク信号が共通に接続される。
【００３７】
例えば、垂直走査回路２は、ゲート線Ｇｍに対応しては、Ｈレベルに対応する走査信号をゲート線Ｐｒ（Ｇｍ）に出力して走査を行うようにされるが、このときの走査信号は、ＡＮＤゲート４（ｍ）の一方の入力端子に対して入力されることになる。
そして、このときに、Ｌレベルのマスク信号がＡＮＤゲート４（ｍ）に入力されていれば、ＡＮＤゲート４（ｍ）の出力はＬレベルとなるので、ゲート線Ｇｍからは走査信号が出力されず、従って、画素スイッチ（Ｓｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１）はオフとなる（マスクされる）。これに対して、Ｈレベルのマスク信号が入力されてＡＮＤゲート４（ｍ）の出力がＨレベルとなれば、ゲート線Ｇｍに対して走査信号が出力され、画素スイッチ（Ｓｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１）はオンとなる。
【００３８】
なお、上記したような、ＡＮＤゲート４とマスク信号によるゲート線へのマスク動作は、後述するようにして検査時において行われるものであり、表示時においては、ＡＮＤゲート４によるマスク制御は行わない。
【００３９】
水平走査回路３も、シフトレジスタ等を備えて形成される回路であり、外部から入力される１水平ラインごとのデータを、順次シフトすることで、各データ線Ｄｎ−１、Ｄｎ、Ｄｎ＋１を順次走査するようにして駆動する。
【００４０】
また、本実施の形態においては、各データ線Ｄｎ−１，Ｄｎ，Ｄｎ＋１・・・に対して、図示するように、スイッチ６（ｎ−１），６（ｎ），６（ｎ＋１）が接続される。これらスイッチ６も半導体基板上に形成されるもので、例えばＣＭＯＳ型の回路として構成される。このようにして設けられるスイッチ６は、後述する検査時において、外部の検査装置１１と接続するためのデータ線を選択するために用いられる。ここでは、検査装置１１によって、その開閉が制御されるものとしている。
このようにして、本実施の形態の半導体基板上には、上述の画素セル駆動回路１０、データ線、ゲート線、垂直走査回路２、水平走査回路３に加えて、検査時に必要となるＡＮＤゲート４及びスイッチ６が形成される。
【００４１】
そして、このようにして形成される半導体基板に対しては、共通電位Ｖｃｏｍが印加される共通電極が形成された対向基板が対向するようにして配置される。そして、この半導体基板と、対向基板との間に、液晶を封入することで液晶層５を形成する。このようにして、本実施の形態の液晶表示装置１が構成される。
【００４２】
このようにして形成される液晶表示装置１による画像表示時の動作は、簡略には次のようになる。
本実施の形態の場合、表示時においては、ＡＮＤゲート４は用いられないことから、例えばマスク信号を定常的にＨレベルとしておくようにする。あるいは、ここでは図示しないが、ＡＮＤゲート４をパスして、垂直走査回路２から引き出されるゲート線Ｐｒ（Ｇｍ−１），Ｐｒ（Ｇｍ），Ｐｒ（Ｇｍ＋１）が、それぞれ、ゲート線Ｇｍ−１，Ｇｍ，Ｇｍ＋１と接続されるようにする。つまりは、垂直走査回路２により、ゲート線Ｇｍ−１，Ｇｍ，Ｇｍ＋１・・・を直接的に走査するように回路が形成されればよい。
【００４３】
そして、表示時における垂直走査回路２及び水平走査回路３の走査としては、先に図７にて説明したのと同様のタイミングで行われればよい。つまり、垂直走査回路２は、シフトレジスタの動作によって、１水平走査期間ごとのタイミングで出力をシフトしていくことで、順次、１行目から最終行までのゲート線を走査していく。
これにより、例えば或る水平走査期間においては、ゲート線Ｇｍ−１に接続される行の画素スイッチＳｍ−１ｎ−１，Ｓｍ−１ｎ，Ｓｍ−１ｎ＋１にゲート電圧が印加されてオンとなり、続く水平走査期間においては、上記画素スイッチＳｍ−１ｎ−１，Ｓｍ−１ｎ，Ｓｍ−１ｎ＋１は、オフ状態とされたうえで、次のゲート線Ｇｍに接続される行の画素スイッチＳｍｎ−１，Ｓｍｎ，Ｓｍｎ＋１がオンとされる。以降、同様にして残るゲート線に対する走査が行われる。
【００４４】
そして、上記のようにして１つのゲート線が走査される期間内においては、水平走査回路３におけるシフトレジスタの動作によって、１桁目から最終桁までのデータ線を順次駆動していくことが行われる。ここで、データ線を駆動するとは、画素データに対応する電圧値を水平走査回路３からデータ線に対して出力することをいう。
ここで、例えばゲート線Ｇｍを走査している期間内において、データ線Ｄｎ−１の駆動が行われたとする。このときには、ゲート線Ｇｍにゲートが接続される画素スイッチＳｍｎ−１，Ｓｍｎ，Ｓｍｎ＋１がオンとなっているわけであるが、データ線Ｄｎ−１が駆動されることで、このゲート線Ｇｍとデータ線Ｄｎ−１の交点にある画素スイッチＳｍｎ−１に接続される画素容量Ｃｍｎ−１に対して、データ線Ｄｎ−１に印加された電圧値（データ）に応じた電荷が、画素スイッチＳｍｎ−１のドレインからソースを介して蓄積される。この蓄積された電荷量に応じた電位が画素容量Ｃｍｎ−１の両端に発生する。つまり、画素容量Ｃｍｎ−１に対してデータの書き込みが行われたことになる。そして、このデータ書き込みによって画素容量Ｃｍｎ−１に生じた電位は、同じ画素スイッチＳｍｎ−１のソースに接続された画素電極Ｐ２１にも発生することになる。
【００４５】
そして、データ線Ｄｎ−１によるデータの書き込みが終了したとされると、画素容量Ｃｍｎ−１に書き込まれたデータは保持した上で、次のデータ線Ｄｎに対する駆動が行われる。従って、この場合には、ゲート線Ｇｍとデータ線Ｄｎの交点にある画素スイッチＳｍｎに接続される画素容量Ｃｍｎに対して、データの書き込みが行われ、画素電極Ｐ２２に電位が発生することになる。
【００４６】
ここで、画素電極Ｐに対しては、液晶層５が介在するようにして、電位Ｖｃｏｍが印加されている共通電極が対向して配置されている。
そして、上記のようにして、画素電極Ｐ２１、Ｐ２２においてデータに対応する電位が順次発生すると、この画素電極Ｐ２１の電位と、電位Ｖｃｏｍとの電位差に応じて、その間に介在する液晶層５の液晶が反応して励起されることになる。つまり、画素セルの駆動が順次行われていくものである。
【００４７】
そして、上記のようにして、ゲート線Ｇｍの走査期間内において水平走査回路３がデータ線を順次駆動していくことが行われ、１水平ラインの画素の駆動が終了したとされると、垂直走査回路２では、ゲート線Ｇｍの走査を終了して、次のゲート線Ｇｍ−１の走査を行う。そして、このゲート線Ｇｍ−１の走査期間内において、水平走査回路３がデータ線を順次駆動して、同様に１水平ライン分の画素の駆動を行うようにされる。
このような動作が、全水平ラインごとに行われることで、１画面のデータの書き込みが完了することになる。そして、この１画面分のデータの書き込みが、例えばフィールド周期で繰り返されることで、画像表示が行われる。
【００４８】
そして、本実施の形態としては、液晶表示装置１を構成する半導体基板について、この半導体基板上に形成された回路に不良、欠陥がないかどうかについての検査を行うのであるが、この検査は、例えば次のようにして行うようにされる。
【００４９】
図２は、本実施の形態が対応する半導体基板の検査時において、所要の段階で行われるとされる画素セルの駆動タイミングを示している。この図に示す駆動タイミングによっては、結果的に、複数のゲート線を同時に立ち上げ、また、立ち下げることができる。
【００５０】
垂直走査回路２内のシフトレジスタによって、図２（ａ）に示すように、ゲート線Ｐｒ（Ｇｍ−１）に対して、例えば通常の１ゲート線走査期間よりも長い所定長の走査パルスが出力されるようにする。つまり、通常の１ゲート線走査期間が、期間ｔ１〜ｔ２の時間長に対応するものであるとして、この場合には、その３倍の時点ｔ１〜ｔ４の期間にわたって走査パルスを出力するものである。
そして、例えば次のゲート線Ｐｒ（Ｇｍ）に対する走査パルス出力としては、図７（ｂ）に示すようにして、例えば時点ｔ１から通常の１ゲート線走査期間分シフトしたとされる時点ｔ２のタイミングで開始するようにされる。そして、この場合にも、そのパルス出力幅は、通常の１ゲート線走査期間の３倍となるようにしており、従って、期間ｔ２〜ｔ５にわたってパルスを出力する。
同様にして、次のゲート線Ｐｒ（Ｇｍ＋１）に対しても、時点ｔ２から通常の１ゲート線走査期間分シフトさせた時点から、通常の１ゲート線走査期間の３倍のパルス幅によって走査パルスを出力するようにされる。つまり、期間ｔ３〜ｔ６にわたってパルスを出力する。
【００５１】
上記のようにして、通常の１ゲート線走査期間の３倍のパルス長によってゲート線Ｐｒ（Ｇｍ−１）、Ｐｒ（Ｇｍ）、Ｐｒ（Ｇｍ＋１）を走査していくことによっては、これらのゲート線が走査される期間ｔ１〜ｔ６において、図示するようにして、これらの走査パルス出力が重複する重複期間Ｔ３が形成されることになる。
そして、本実施の形態においては、図２（ｄ）に示すようにして、上記各ゲート線（Ｇｍ−１）、Ｐｒ（Ｇｍ）、Ｐｒ（Ｇｍ＋１）が走査される期間ｔ１〜ｔ６において、重複期間Ｔ３より前の期間ｔ１〜ｔ３においては、マスク信号をＬレベルとする。これにより、ＡＮＤゲート４（ｍ−１）、４（ｍ）、４（ｍ＋１）からはＬレベル（グランド電位Ｖss）が出力されることになる。この場合には、Ｌレベルとして、グランド電位Ｖssが出力されることとなっているので、ＡＮＤゲート４（ｍ−１）、４（ｍ）、４（ｍ＋１）の出力と接続される各ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１は、図２（ｅ）（ｆ）（ｇ）に示すようにして、期間ｔ１〜ｔ３においては、グランド電位Ｖssとなる。従って、この期間ｔ１〜ｔ３においては、各ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１に接続されている画素スイッチは、オフ状態にあるようにされる。つまり、この期間においては、垂直走査回路２から出力されたパルスはマスク信号によりマスクされている状態にあることとなる。
【００５２】
そして、重複期間Ｔ３の開始時点である時点ｔ３に至ったタイミングで、図２（ｄ）に示すようにして、マスク信号をＨレベル（電源電位ＶDD）に切り換える。この時点では、ゲート線（Ｇｍ−１）、Ｐｒ（Ｇｍ）、Ｐｒ（Ｇｍ＋１）において同時にパルスが出力されているので、マスク信号がＨレベルとなったことによっては、ＡＮＤゲート４（ｍ−１）、４（ｍ）、４（ｍ＋１）からは電源電位ＶDDによるＨレベルが出力されることになり、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１には電源電位ＶDDが得られることになる。つまり、マスク信号によるマスクが解除され、図２（ｅ）（ｆ）（ｇ）に示すように、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１が時点ｔ３において同時に立ち上げられることとなる。
【００５３】
この後、重複期間Ｔ３が終了する時点ｔ４に至ると、マスク信号はＬレベルとなるように切り換えが行われる。これによって、時点ｔ４においては、再度マスク信号によるマスクが再開されることとなって、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１には、グランド電位Ｖssとなる。つまり、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１が同時に立ち下げられる。
【００５４】
このようにして、本実施の形態においては、垂直走査回路２内のシフトレジスタとＡＮＤゲート４とにより、複数の連続するゲート線を同時に立ち上げ、また、立ち下げることができるようにしている。なお、この場合には、３本のゲート線を同時に立ち上げ／立ち下げるようにしているが、図２の説明からも理解されるように、例えば垂直走査回路２から出力すべきパルス幅を、同時に立ち上げ／立ち下げるべきゲート線数に応じて変更するなど、信号出力タイミングなどについて必要な変更を行うことで、同時に立ち上げ／立ち下げるべきゲート線数は、任意に変更することができる。そして、この同時に立ち上げ／立ち下げるべきゲート線数の実際としては、検査時の都合などに応じて適宜変更されるべきものである。
【００５５】
続いては、上記したように複数のゲート線の同時走査が可能であることを前提として、本実施の形態としての半導体基板の検査の手順例について説明を行っていくこととする。
手順１：ここでは、検査対象として、図１のデータ線Ｄｎに接続された３つの画素セル駆動回路１０を選択したものとする。つまり、データ線Ｄｎと接続される、画素スイッチＳｍ−１ｎ、Ｓｍｎ、及びＳｍ＋１ｎを備えた各画素セル駆動回路１０が検査対象となる。また、これらの画素セル駆動回路が検査対象とされたことに対応して、スイッチ６のうち、データ線Ｄｎと接続されるスイッチ６（ｎ）のみをオンとして、これ以外のスイッチ６はオフとするようにされる。これによって、データ線Ｄｎのラインが検査装置１１と接続されることになる。
そして、この手順１としては、これらの画素セル駆動回路１０における３つの画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対してデータの書き込みを行う。このためには、例えば図２により説明したようにして、垂直走査回路２により、同時にゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１を立ち上げて、画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎがオンの状態となるようにしたうえで、水平走査回路３により、データ線Ｄｎに対してデータを出力する。これによって、オン状態にある画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎのドレイン→ソースを介して、画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの各々に対してデータの書き込みが行われる。つまり、画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの各々において電荷が蓄積されるものである。
なお、この画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対するデータの書き込みに関しては、必ずしも、同時に行う必要はないものであり、例えばゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１を順次立ち上げると共に、このゲート線が立ち上がったタイミングで、順次データ線Ｄｎに対してデータを出力するようにしてもよいものである。
【００５６】
手順２：上記手順１による画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対するデータの書き込みが終了したら、それまで立ち上げていたゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１を立ち下げることを行う。これは、例えば上記手順１によるデータの書き込みが、図２に示した走査タイミングによって行われているものであるのならば、図２の時点ｔ４における動作として示すように、マスク信号をＬレベルとすることで実現することができる。
そして、このようにして、画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対するデータの書き込みが行われた状態で、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１が立ち下げられれば、画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎはオフ状態となるのであるが、これにより、データ書き込みによって画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに蓄積された電荷が放出されることなく、保持されることになる。
【００５７】
手順３：画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎにおいて電荷が保持されている状態になったら、水平走査回路３又は検査装置によって、データ線Ｄｎに対して任意の電圧をチャージする。これによって、データ線Ｄｎはハイインピーダンスの状態となる。
【００５８】
手順４：続いては、データ線Ｄｎがハイインピーダンスとなっている状態のもとで、図２に示したようにして、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１を同時に立ち上げることを行う。これによって、これまでオフ状態にあった画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎは、同時にオン状態に移行することになるが、これによって、データ線Ｄｎには、画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎに接続されている画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに蓄積されていた電荷に応じた電位変化が現れることになる。つまり、３つの画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの電荷の総量に応じた電位変化が現れる。
【００５９】
手順５：上記のようにしてデータ線Ｄｎに現れた３つの画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの電荷の総量に応じた電位変化は、スイッチ６（ｎ）を介してデータ線Ｄｎと接続された検査装置１１において検出されることになる。
そして、検査装置１１側では、検出された電位変化に基づいて検査結果を得るようにされる。
上記した電位変化の検出に基づいて検査すべき項目としては特に限定しないが、例えば、画素容量値が適正であるか否かの確認、画素データ書き込み時間の確認、画素容量の短絡の有無の確認、ゲート線及びデータ線の短絡、断線の有無の確認などを行うことができる。
【００６０】
以上が本実施の形態としての検査手順となるが、ここで、検査対象を、他のデータ線に接続された画素セル駆動回路１０に変更する場合には、例えば検査装置１１による制御によって、スイッチ６についての切り換えを行うようにする。例えば、データ線Ｄｎに接続された画素セル駆動回路１０から、データ線Ｄｎ＋１に接続された画素セル駆動回路１０に検査対象を変更するのであれば、これまでオンとされていたスイッチ６（ｎ）はオフとして、かわりにスイッチ６（ｎ＋１）をオンとするように制御すればよいことになる。
【００６１】
このような本実施の形態としての検査方法によれば、例えばデータ線に現れる電位の変化幅は、複数の画素容量に保持された電荷の総量に対応するものとなる。つまり、本実施の形態としては、１つの画素容量に保持された電荷によって現れる電位変化よりも大きな電位変化幅を得ることができる。
例えば液晶表示装置の小型化や高精細化にともなっては、前述したように、データ線の容量に対する画素容量の比がこれまでよりも大きくなるが、従来のように、画素セルを１つ１つ駆動して、１つの画素容量に保持された電荷によって現れる電位変化を検出するという検査方法では、的確な検査結果を得ることが困難であった。このため、現状としては、半導体基板のみによる検査を行わずに、液晶表示装置として完成させてから画像を表示させて、目視による検査を行わざるを得なかった。
【００６２】
これに対して、本実施の形態では、データ線には、適正な検査結果を得るに足るだけの顕著な電位変化が現れるのであるから、画素容量に対するデータ線の容量の比が大きいとされる場合でも、半導体基板の検査を的確に行うことが可能となる。そして、これによっては、液晶表示装置を製造する前の、半導体基板に回路が形成された段階で検査を行うようにすることが容易に実現されるものである。
また、本実施の形態としては、一度に複数の画素セル駆動回路１０を検査するようにしているために、例えば従来のようにして１つ１つの画素セル駆動回路を駆動して検査する場合より、効率よく検査を行うことも可能となる。
【００６３】
続いては、本発明の第２の実施の形態について説明を行う。
図３は、第２の実施の形態に対応する液晶表示装置１Ａとしての回路構成を示している。
なお、この図において、図１と同一とされる部分については同一符号を付して、ここでの説明は省略する。また、この図３においては、液晶表示装置１Ａにおいて、主として半導体基板に形成される回路部を示しているものとされる。従って、ここでは、液晶層５及び共通電位Ｖｃｏｍが印加される対向電極の図示は省略している。また、半導体基板上に実際に形成される部位のうち、各画素スイッチのソースに対して接続される画素電極の図示も、ここでは省略している。さらにここでは、検査装置１１がスイッチ６のオン／オフを制御するための制御線の図示も省略している。
【００６４】
この図３に示す回路においては、例えば図１に示した回路において垂直走査回路２とゲート線との間に設けられたゲート回路は省略される。つまり、この第２の実施の形態では、垂直走査回路２からは、直接、ゲート線（Ｇｍ−１，Ｇｍ，Ｇｍ＋１）が引き出されるものである。
また、この場合には、画素容量の端部は共通電極ではなく、グランドに対して設置されているが、図１の場合と同様に、共通電極に接続する回路構成としてもよいものである。
そして、この実施の形態においては、スイッチ６の出力と、検査装置１１が接続される出力端子Ｖoutとの間に、増幅回路７が設けられる。この増幅回路７もまた、半導体基板上に形成されるものである。
【００６５】
この場合の増幅回路７は、スイッチ６の出力側のラインがスイッチＳＷの一端に対して接続されるとともに、演算増幅器ＯＰの非反転入力端子に対して接続される。つまり、増幅回路７の入力に対しては、スイッチ６を介するようにして、画素スイッチのドレインが接続されるデータ線が接続されるものである。
スイッチＳＷは、例えばＮチャンネル型の電界効果トランジスタとされその他端は、電位Ｖｐｃと接続される。また、電位Ｖｐｃは、抵抗Ｒ1を介して演算増幅器ＯＰの反転入力端子に対して接続され、また、演算増幅器ＯＰの出力端子と反転入力端子とを抵抗Ｒ2を介して接続している。このようにして、増幅回路７は、スイッチ６を介して入力されたデータ線の電位変化（電圧）を増幅する回路として形成される。
【００６６】
図４は、上記図３に示した液晶表示装置１Ａの半導体基板を検査する際の手順に従った、所定部位の状態遷移を示すタイミングチャートである。この図を参照して、第２の実施の形態としての検査の手順を説明していくこととする。
【００６７】
手順１：第２の実施の形態において、一連の検査手順によって検査される対象は、１つの画素セル駆動回路となる。ここでは、検査対象として、データ線Ｄｎに接続された画素セル駆動回路１０のうち、画素スイッチＳｍｎを備えている画素セル駆動回路１０を選択した場合について述べる。従って、この場合には、スイッチ６のうち、データ線Ｄｎと接続されるスイッチ６（ｎ）のみをオンとして、これ以外のスイッチ６はオフとするように制御し、これによって、データ線Ｄｎのラインのみが検査装置１１と接続されるようにする。
そして、この場合の手順１としては、検査対象となってている画素セル駆動回路１０内の画素容量Ｃｍｎのみに対してデータの書き込みを行う。
このため、例えば図４に示す電荷蓄積期間において、垂直走査回路２によりゲート線Ｇｍを走査する。これによって、ゲート線Ｇｍに接続された各画素スイッチＳｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１はオン状態となる。つまり、図４（ａ）に示すようにして、電荷蓄積期間において画素スイッチＳｍｎをオンとする状態が得られる。また、この期間においては、図４（ｂ）に示すようにして、増幅回路７内のスイッチＳＷは、オフ状態にあるように制御しておく。
そして、この状態の下で、水平走査回路３によってデータ線Ｄｎを駆動することで、画素スイッチＳｍｎを介して接続される画素容量Ｃｍｎに対しては、データ線Ｄｎから印加されたデータの電圧値に応じた電荷が蓄積されることになる。つまり、データの書き込みが行われる。ここでは、電荷が蓄積されることで、図４（ｃ）に示すようにして、画素容量Ｃｍｎの両端電圧は、グランド電位Ｖssから、或る所定の電圧レベルＶｄが発生する状態に遷移する。
【００６８】
手順２：上記のようにして画素容量Ｃｍｎに対して電荷を蓄積させた後においては、図４における電荷保持期間として示すようにして、垂直走査回路２によりゲート線Ｇｍの走査を終了させて、図４（ａ）に示すようにして画素スイッチＳｍｎをオフとする。
また、このときには、図４（ｂ）に示すようにスイッチＳＷをオン状態に切り換えることで、データ線ＤｎがスイッチＳＷを介して電位Ｖｐｃと接続されるようにする。これにより、データ線Ｄｎは、電位Ｖｐｃによりチャージされるので図４（ｄ）に示すようにして、データ線電位Ｖdataとしては、電位Ｖｐｃが発生してハイインピーダンスの状態となる。
このようにして各部が動作する電荷保持期間では、画素スイッチＳｍｎがオフとされたことで、前の電荷蓄積期間において画素容量Ｃｍｎに蓄積された電荷はそのまま保持されることになるので、その両端電圧としては、図４（ｃ）に示すようにして、電圧レベルＶｄが維持されることになる。また、スイッチＳＷがオンとされたことによって、演算増幅器ＯＰの出力Ｖoutとしては、図４（ｅ）に示すように、電圧Ｖｐｃに対応するレベルが現れる。
【００６９】
手順３：続いては、図４（ａ）の電荷読み出し期間として示すように、直前の電荷保持期間においてはオフ状態にあった画素スイッチＳｍｎをオン状態にし、また、直前の電荷保持期間においてオン状態にあったスイッチＳＷをオフ状態にする。この状態では、オン状態にある画素スイッチＳｍｎを介して、画素容量Ｃｍｎに保持されていた電荷がデータ線Ｄｎから読み出されることになる。
ここで、データ線Ｄｎの寄生容量と、データ線Ｄｎに接続される画素スイッチのドレイン容量とを合わせた容量をＣｄとする。そして、この場合において、画素容量Ｃｍｎに蓄積されていた電荷と容量Ｃｄに蓄積されていた電荷の総和は変化しないのであるから、画素容量Ｃｍｎに蓄積されていた電荷を読み出したことによりデータ線Ｄｎに現れる電位レベルＶｄ1としては、
Ｖｄ1＝（Ｃｍｎ・Ｖｄ＋Ｃｄ・Ｖｐｃ）／（Ｃｍｎ＋Ｃｄ）
により表されることになる。
そして、このようにして電位レベルＶｄ1が発生することで、図４（ｄ）に示すようにして、データ線電位Ｖdataとしては、電荷保持期間においては電位レベルＶｐｃが維持されていた状態から、続く電荷読み出し期間では電位レベルＶｄ1に変化するという状態遷移が得られる。
【００７０】
ここで、上記したデータ線電位Ｖdataにおける電位レベルＶｐｃと電位レベルＶｄ1との電位差について、
Ｖｐｃ−Ｖｄ1＝ΔＶ
として表すこととすると、演算増幅器ＯＰは、反転入力端子の電位もＶｄ1となるように動作することになる。このため、抵抗Ｒ1にかかる両端電圧はΔＶとなり、抵抗Ｒ1を流れる電流ｉ１は、
ｉ１＝ΔＶ／Ｒ1
により表されるレベルとなる。そして、この電流ｉ１が抵抗Ｒ2に流れることになるため、演算増幅器ＯＰの出力Ｖoutは、
Ｖout＝Ｖｐｃ−((Ｒ1＋Ｒ2)/Ｒ1）・ΔＶ
として表されることになる。即ち、図４（ｅ）に示すようにして、電荷読み出し期間の出力Ｖoutは、直前の電荷保持期間における電位レベルＶoutに対して、((Ｒ1＋Ｒ2)/Ｒ1）・ΔＶの電位差を有したレベルに変化することとなる。
このような動作が得られることで、本実施の形態としては、図４（ｄ）と図４（ｅ）を比較して分かるように、増幅回路７においては、データ線における電位Ｖｐｃから電位Ｖd1としての電位変化であるΔＶを増幅して出力することで、より大きな電位変化としていることになる。なお、増幅回路７としての増幅度は抵抗Ｒ1、Ｒ2の各抵抗値の組み合わせによって調整することができる。
【００７１】
本実施の形態では、上記のようにしてデータ線電位を増幅した出力Ｖoutを検査装置１１に入力することになる。これにより、本実施の形態では、データ線に得られる小さな電位変化をより大きな電位変化として見ることができることになる。つまり、本実施の形態では、データ線に得られる電位変化が小さいものであるとしても、これを増幅することによって補償しているものである。
従って、本実施の形態としても、先の実施の形態と同様に、例えば画素容量に対するデータ線の容量の比が大きく、データ線に得られる電位変化が小さくなったとされても、確実な検査結果を得ることが可能になるものである。また、液晶を封入して組み込みを行う前の半導体基板が製造された段階での検査が可能となることも同様である。
【００７２】
なお、例えば増幅回路７は、半導体回路基板に形成せずに、例えば検査装置側で増幅するようにしても、データ線の電位変化を増幅することに代わりはないのではあるが、例えば、検査装置側で増幅するとした場合には、半導体基板のデータ線と検査装置とを接続するための配線の容量や抵抗成分などの影響を受けてしまうことになる。このため、データ線の電圧を検査装置側で検出する段階では、その電位変化はより微弱なものとなっており、これを増幅しても画素セルの欠陥を判定できる程度の電位変化幅を得ることは困難となる。これに対して、本実施の形態のように半導体基板に増幅回路を備えれば、上記したような半導体基板と検査装置とを接続するための配線による伝達ロスの影響は排除できるものである。
【００７３】
続いては、本発明の第３の実施の形態について説明する。
図５は、第３の実施の形態に対応する液晶表示装置１Ｂの回路構成例を示している。なお、この図において、図１及び図３と同一部分には同一符号を付して説明を省略する。また、この図５においても、液晶表示装置１Ｂとしての構造のうち、主としては、半導体基板に形成される回路部を示しているものとされ、ここでも、液晶層５及び対向電極、及び画素電極の図示は省略している。
【００７４】
この図５に示す液晶表示装置１Ｂの半導体基板の回路構成としては、図１に示したＡＮＤゲート４が備えられると共に、図３に示した増幅回路７が備えられる。このようにして形成される本実施の形態の回路は、第１の実施の形態としての回路と、第２の実施の形態としての回路が組み合わされた形態を採っていることになる。従って、検査手順としても、第１の実施の形態と第２の実施の形態により説明した手順が組み合わされることとなるものである。以下、図５に示す回路構成の半導体基板について検査を行う場合の手順を記す。
【００７５】
手順１：本実施の形態としても、大きくは、図４により説明した、電荷蓄積期間→電荷保持期間→電荷読み出し期間に対応する手順によって検査が行われるものとされる。但し、本実施の形態においては、電荷蓄積期間に対応する手順１によっては、同じデータ線に接続した任意の複数の画素スイッチをオン状態とした上で、これら複数の画素スイッチに接続される画素容量に対してデータ書き込みを行って電荷を蓄積させることになる。つまり、複数の画素容量において、その両端電圧Ｖｃ（図４（ｃ））として、電位レベルＶｄが生じるようにするものである。
なお、ここでは、具体的には、図５においてデータ線Ｄｎと接続される３つの画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎをオンとして、これらに接続される３つの画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対してデータ書き込みを行って、電位レベルＶｄを発生させたものとする。
【００７６】
手順２：この場合において手順２に対応する電荷保持期間としては、画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎをオフとすることで、画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに蓄積された電荷を保持させる。従ってこの場合にも、画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの両端電圧Ｖｃとしては、電圧レベルＶｄが維持される（図４（ｄ））。
また、この場合にも、スイッチＳＷをオン状態に切り換える（図４（ｂ））ことで、データ線Ｄｎを電位Ｖｐｃによりチャージさせ、データ線電位Ｖｄａｔａに電位Ｖｐｃを発生させる（図４（ｄ））。これにより、データ線Ｄｎはハイインピーダンスとなり、また、演算増幅器ＯＰの出力Ｖoutとしては、電圧Ｖｐｃに対応するレベルが現れる（図４（ｅ））。
【００７７】
手順３：この場合の図４の電荷読み出し期間が対応する手順３としては、３つの画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎを「同時に」オン状態とする。このためには、先に図２に示したタイミングによって、画素の駆動を行えばよい。また、これと同時にスイッチＳＷをオフ状態にする。
従って、この場合には、オン状態にある３つの画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎを介して、画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに保持されていた電荷の総容量がデータ線Ｄｎから読み出されることになる。
従って、例えば図４（ｄ）において示される、データ線の電位Ｖｐｃから電位Ｖd1への変化である電位差ΔＶとしては、例えば１つの画素容量の電荷を読み出す場合よりも、大きなものとすることができる。そして、演算増幅器ＯＰの出力Ｖout（図４（ｅ））としては、この電位差ΔＶが増幅されたものが得られることになる。
【００７８】
このように、第３の実施の形態においては、先ず、先の第１の実施の形態の場合と同様にして、複数の画素容量に蓄積させた電荷を同一データ線から同時に読み出すようにしている。これにより、先ず、データ線に対して画素容量に蓄積された電荷に応じた電位変化を発生させる段階において、より大きな電位変化が得られるようにしているものである。そしてさらに、上記のようにして得られた電位変化を増幅して出力することで、その電位変化をより大きなものとしている。
従って、本実施の形態としては、検査のために検出すべきデータ線の電位変化として、例えば第１、第２の実施の形態よりもさらに大きな変化幅が得られるものであり、より確実な検査結果を得ることも可能となるものである。
【００７９】
なお、上記各実施の形態において検査のために形成されるＡＮＤゲート４、スイッチ６などは、必ずしも、全てのゲート線及びデータ線に対して設けられる必要はない。つまり、例えば半導体基板が形成される１枚のウェハ全体において、或る一部領域についてのみ、ＡＮＤゲート４、スイッチ６が接続されてもよいものである。
この場合、全ての画素セル駆動回路についてチェックすることはできないが、一部領域を検査するだけでも、例えば、各ウェハごとの不良、欠陥の傾向を知ることができるため、充分に製造能率の向上等には寄与できるものである。また、この場合には、例えば全ゲート線、データ線にＡＮＤゲート４やスイッチ６を設ける場合よりも、半導体基板に形成すべきＡＮＤゲート４やスイッチ６の数を著しく削減することができるので、それだけ、半導体基板の単位面積あたりにおける検査用回路の占有率を低いものとして、より多くの画素セル駆動回路を効率的に形成することも可能となる。
また、上記各実施の形態として説明した回路構成や検査手順は、これまでの記載内容に限定されるものではなく、実際に行われる検査の状況等に応じて適宜変更されて構わないものである。
【００８０】
【発明の効果】
以上説明したように本発明によれば、液晶表示装置を構成する半導体基板を検査するのにあたって、１本のデータ線に接続される全画素スイッチのうちから選択した、データ線方向に配列が連続する複数の画素スイッチに接続される画素容量に蓄積させた電荷を、同じ１つのデータ線から同時に読み出すようにすることを可能としている。ここで、複数の画素容量の電荷を同時に読み出すのにあたっては、これら画素容量と接続される画素スイッチを同時にオンとすることで実現するようにしている。
そして、このような構成であれば、一度に読み出される画素容量の電荷量は、例えば１つの画素容量の電荷を読み出す場合よりも増加することになるので、データ線に得られる電位変化をより大きなものとすることができる。
これにより、例えば液晶表示装置の小型化や高精細化が図られたことで、配線容量に対して画素容量が比率的に小さくなってしまっているような半導体基板であっても、画素セル駆動回路の不良状態に応じた電位変化を的確に検出することが可能となり、例えば、これまでには困難であったとされる、液晶封入前の半導体基板のままの状態での検査が容易に可能となるものである。そして、これによって、例えば製造能率の向上や製造コストの低減が図られることになる。
また、この発明によっては、一度に複数の画素セルについての検査が可能となるので、１つ１つの画素セルを検査する従来の場合よりも、検査の作業効率が向上されるという効果も有している。
【００８１】
また、本発明の構成によっては、データ線から読み出した画素容量の電荷を増幅して出力するようにされるが、これによっても、検出入力であるデータ線の電位変化をより大きなものとすることを可能としている。従って、この発明によっても、上記発明と同様に、液晶表示装置の小型化や高精細化に伴って配線容量に対する画素容量の比が小さくなったことに関わらず、正しい検査結果を得ることが可能になるものである。
【００８２】
そしてまた、さらに本発明の構成によっては、同一データ線に対して接続される複数の画素スイッチと接続される画素容量に蓄積させた電荷を、同じ１つのデータ線から同時に読み出すようにしたうえで、この電荷の読み出しによって生じたデータ線の電位変化を増幅して出力することを可能としている。
この発明によっては、同じ１つのデータ線から同時に、データ線方向に配列が連続する複数の画素容量の電荷を読み出すことによってデータ線に得られる電位変化を大きなものとし、さらに、このデータ線に得られる電位変化を増幅することで、その電位変化をより大きなものとしていることになる。つまり、この発明によっては、検出入力としてのデータ線の電位変化を、さらに大きなものとすることを可能としており、従って、例えば、画素セル駆動回路の不良状態に応じた電位変化も、さらに的確に検出することが可能となるものである。また、この発明においても、一度に複数の画素セルについての検査が行われることで、１つ１つの画素セルを検査する場合よりも、検査の作業効率は向上されることとなる。
【００８３】
更には、上記発明においては、検査を実現するために必要とされる、同一データ線に接続される画素スイッチを同時にオンとするための回路や、増幅手段としての回路を、画素セル駆動回路が形成される半導体基板に形成するようにしているので、上述した半導体回路基板のままの状態での検査を、さらに容易に可能としているものである。
また、上記構成の下で、複数のデータ線のうちから、必要なデータ線を選択して検査装置、若しくは上記増幅手段に接続するためのスイッチ（選択回路）を半導体基板上に形成することによっては、例えば検査装置に対して引き出すライン数を削減することができる。また、１つのデータ線ごとに対応させて１つの増幅回路を設けることなく、複数のデータ線に対して１つの増幅回路を設ければよくなる。従って、それだけ検査時における配線はいたずらに複雑になることはなく検査能率は向上される。また、半導体基板に形成される検査用の回路面積を小さなものとして、より高い効率で半導体基板に画素駆動系の回路を形成していくことも可能になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に対応する液晶表示装置の回路構成を示す図である。
【図２】 第１の実施の形態としての検査のもとで実行される、画素スイッチを同時にオン／オフするための動作を示すタイミングチャートである。
【図３】 本発明の第２の実施の形態に対応する液晶表示装置の回路構成を示す図である。
【図４】 第２の実施の形態としての検査手順に対応した各部の動作を示すタイミングチャートである。
【図５】 本発明の第３の実施の形態としての液晶表示装置の回路構成を示す図である。
【図６】 従来例としての液晶表示装置の回路構成例を示す図である。
【図７】 液晶表示装置における表示駆動タイミングを示すタイミングチャートである。
【符号の説明】
１，１Ａ，１Ｂ 液晶表示装置、２ 垂直走査回路、３ 水平走査回路、４（ｍ−１），４（ｍ），４（ｍ＋１） ゲート回路、５ 液晶層、６（ｎ−１），４（ｎ），４（ｎ＋１） スイッチ、７ 増幅回路、１１ 検査装置、ＳＷ スイッチ、ＯＰ 演算増幅器、Ｇｍ−１，Ｇｍ，Ｇｍ＋１ ゲート線、Ｄｎ−１，Ｄｎ，Ｄｎ＋１ データ線、Ｓｍｎ 画素スイッチ、Ｃｍｎ 画素容量、Ｐ 画素電極

Claims (2)

1. 画素スイッチと、該画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路が、データ線と画素スイッチ制御線との交点位置に対応してマトリクス状に配列されて形成される半導体基板に対する検査方法であって、
   １本のデータ線に対して接続される全画素スイッチのうちから選択した、データ線方向に配列が連続する複数の画素スイッチに接続される画素容量に対して電荷を保持させる電荷保持工程と、
   上記電荷保持工程により複数の画素容量において保持された電荷の総和に対応する電位を上記１本のデータ線から同時に検出する検出工程とを含み、
   上記検出工程においては、さらに、上記複数の画素スイッチを同時にオン状態とするように制御する画素スイッチ制御工程を含めることとし、
   上記画素スイッチ制御工程は、
   シフトレジスタを備え、表示のためには、上記画素スイッチ制御線ごとに順次走査するようにして走査信号を出力するように構成される垂直走査回路について、表示のときの走査期間より長い走査信号を上記画素スイッチ制御線に対して順次出力させることにより、上記複数の画素スイッチが接続される画素スイッチ制御線に対応する複数の走査信号が互いに重複する重複期間を生じさせる走査信号出力工程と、
   上記垂直走査回路の出力信号と、マスク信号との論理積が出力されるアンドゲート回路から、上記重複期間内においてのみ、上記走査信号が画素スイッチ制御線に供給されるようにマスク信号の出力を制御して、走査信号経路の導通／非導通を制御する導通制御工程とを含む、
   ことを特徴とする検査方法。
2. 上記電荷保持工程は、
   オン／オフ状態に応じて、上記１本のデータ線へのチャージ電圧の印加が実行／停止されるようにして備えられるスイッチ手段をオフに制御した状態で、選択されている上記複数の画素スイッチに接続される画素容量に電荷が蓄積されるように、これら複数の画素スイッチをオン状態としたうえでデータ線から所定の電圧を印加させる電荷蓄積工程と、
   上記電荷蓄積工程に続けて、上記複数の画素スイッチをオフとして、これら複数の画素スイッチに接続される画素容量にて電荷を保持させた状態で、上記スイッチ手段をオンとして上記チャージ電圧の印加を実行させるチャージ工程とを含み、
   上記検出工程は、
   上記チャージ工程によりオン状態にされていた上記スイッチ手段をオフに制御した状態で、上記複数の画素スイッチを同時にオン状態とするように制御して、上記電荷保持工程によりこれら複数の画素容量において保持された電荷の総和に対応する電位を上記１本のデータ線から同時に検出し、この検出した電位を増幅して出力する、
   ことを特徴とする請求項１に記載の検査方法。

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