JP2003043945A - 検査方法、半導体装置、及び表示装置 - Google Patents
検査方法、半導体装置、及び表示装置Info
- Publication number
- JP2003043945A JP2003043945A JP2001236330A JP2001236330A JP2003043945A JP 2003043945 A JP2003043945 A JP 2003043945A JP 2001236330 A JP2001236330 A JP 2001236330A JP 2001236330 A JP2001236330 A JP 2001236330A JP 2003043945 A JP2003043945 A JP 2003043945A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- data
- data line
- semiconductor substrate
- scanning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136259—Repairing; Defects
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136254—Checking; Testing
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
Abstract
(57)【要約】 （修正有）
【課題】半導体回路基板としてのウェハが形成された段
階で検査ができるようにして、製造能率や製造コストを
改善する。 【解決手段】 液晶表示装置を構成する半導体基板を検
査するのにあたって、１本のデータ線に接続される全画
素スイッチのうちから選択した、複数の画素スイッチに
接続される画素容量に蓄積させた電荷を、同じ１つのデ
ータ線から同時に読み出すようにする。これにより、デ
ータ線に得られる電位変化を大きなものとしている。そ
して、このデータ線に得られる電位変化を増幅して、さ
らに大きなものとして出力し、これを検査に用いるよう
にする。これによって、液晶表示装置の小型化や高精細
化に伴って配線容量に対する画素容量の比が小さくなっ
たことに関わらず、画素セル駆動回路の不良状態に応じ
た電位変化を的確に検出可能となる。
階で検査ができるようにして、製造能率や製造コストを
改善する。 【解決手段】 液晶表示装置を構成する半導体基板を検
査するのにあたって、１本のデータ線に接続される全画
素スイッチのうちから選択した、複数の画素スイッチに
接続される画素容量に蓄積させた電荷を、同じ１つのデ
ータ線から同時に読み出すようにする。これにより、デ
ータ線に得られる電位変化を大きなものとしている。そ
して、このデータ線に得られる電位変化を増幅して、さ
らに大きなものとして出力し、これを検査に用いるよう
にする。これによって、液晶表示装置の小型化や高精細
化に伴って配線容量に対する画素容量の比が小さくなっ
たことに関わらず、画素セル駆動回路の不良状態に応じ
た電位変化を的確に検出可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、画素駆動用セルが
マトリクス状に配列されるようにして形成される半導体
基板の検査方法と、この検査方法に対応した半導体基板
から成る半導体装置と、このような半導体装置を備えた
表示装置とに関するものである。
マトリクス状に配列されるようにして形成される半導体
基板の検査方法と、この検査方法に対応した半導体基板
から成る半導体装置と、このような半導体装置を備えた
表示装置とに関するものである。
【０００２】
【従来の技術】アクティブマトリクス方式を採用した液
晶表示装置が、例えば液晶プロジェクタ装置や、液晶デ
ィスプレイ装置などに広く採用されている。図６は、上
記したようなアクティブマトリクス方式による液晶表示
装置１００としての回路構成例を示している。アクティ
ブマトリクス方式による液晶表示装置は、周知のよう
に、半導体基板上に対して、例えば画素スイッチと、こ
の画素スイッチに接続される画素容量を備えた画素セル
駆動回路をマトリクス状に配列させるようにして形成し
ている。そして、この半導体基板に対して、共通電極を
形成した対向基板を対向させ、これら半導体基板と対向
基板との間に液晶を封入するようにした構造を有してい
る。
晶表示装置が、例えば液晶プロジェクタ装置や、液晶デ
ィスプレイ装置などに広く採用されている。図６は、上
記したようなアクティブマトリクス方式による液晶表示
装置１００としての回路構成例を示している。アクティ
ブマトリクス方式による液晶表示装置は、周知のよう
に、半導体基板上に対して、例えば画素スイッチと、こ
の画素スイッチに接続される画素容量を備えた画素セル
駆動回路をマトリクス状に配列させるようにして形成し
ている。そして、この半導体基板に対して、共通電極を
形成した対向基板を対向させ、これら半導体基板と対向
基板との間に液晶を封入するようにした構造を有してい
る。
【０００３】半導体基板上に形成される画素セル駆動回
路の個々の構造は、例えば、図６において破線により括
った部分の画素セル駆動回路１０として示すように、画
素スイッチＳ１１、画素容量Ｃ１１、及び画素電極Ｐ１
１を備える。この場合、画素スイッチには、Ｎチャンネ
ル型のＦＥＴ(Field Effect Transistor)が用いられて
いる。画素スイッチＳ１１のソースは、画素容量Ｃ１１
を介して共通電極（又はグランド）と接続される。ま
た、画素スイッチＳ１１のソースと画素容量Ｃ１１との
接続点には、画素電極Ｐ１１が接続される。なお、液晶
表示装置において「画素セル」は、この画素電極ごとに
対応した液晶層における表示領域をいうことになる。ま
た、画素スイッチＳ１１のゲートに対しては、垂直走査
回路２から引き出されるゲート線Ｇ１が接続され、ドレ
インに対しては、水平走査回路３から引き出されるデー
タ線Ｄ１が接続される。１つの画素セル駆動回路はこの
ようにして形成された上で、図示するようにして半導体
基板においてマトリクス状に配置される。
路の個々の構造は、例えば、図６において破線により括
った部分の画素セル駆動回路１０として示すように、画
素スイッチＳ１１、画素容量Ｃ１１、及び画素電極Ｐ１
１を備える。この場合、画素スイッチには、Ｎチャンネ
ル型のＦＥＴ(Field Effect Transistor)が用いられて
いる。画素スイッチＳ１１のソースは、画素容量Ｃ１１
を介して共通電極（又はグランド）と接続される。ま
た、画素スイッチＳ１１のソースと画素容量Ｃ１１との
接続点には、画素電極Ｐ１１が接続される。なお、液晶
表示装置において「画素セル」は、この画素電極ごとに
対応した液晶層における表示領域をいうことになる。ま
た、画素スイッチＳ１１のゲートに対しては、垂直走査
回路２から引き出されるゲート線Ｇ１が接続され、ドレ
インに対しては、水平走査回路３から引き出されるデー
タ線Ｄ１が接続される。１つの画素セル駆動回路はこの
ようにして形成された上で、図示するようにして半導体
基板においてマトリクス状に配置される。
【０００４】また、半導体基板には、例えばシフトレジ
スタを備えた垂直走査回路２及び水平走査回路３が形成
される。垂直走査回路２は、水平方向に引き出されてい
るゲート線Ｇ１,Ｇ２・・・Ｇｖを順次走査する。ま
た、水平走査回路３は、垂直方向に引き出されているデ
ータ線Ｄ１,Ｄ２,Ｄ３〜Ｄｈを順次走査する。
スタを備えた垂直走査回路２及び水平走査回路３が形成
される。垂直走査回路２は、水平方向に引き出されてい
るゲート線Ｇ１,Ｇ２・・・Ｇｖを順次走査する。ま
た、水平走査回路３は、垂直方向に引き出されているデ
ータ線Ｄ１,Ｄ２,Ｄ３〜Ｄｈを順次走査する。
【０００５】上記のようにして形成される半導体基板に
対しては、共通電位Ｖｃｏｍが印加される共通電極を有
した対向電極を対向させるようにして配置する。そし
て、このようにして対向する位置関係により配置された
半導体基板１００と対向電極との間に液晶を封入するこ
とで液晶層５が形成される。液晶表示装置１００全体と
してはこのような構造を有することになる。
対しては、共通電位Ｖｃｏｍが印加される共通電極を有
した対向電極を対向させるようにして配置する。そし
て、このようにして対向する位置関係により配置された
半導体基板１００と対向電極との間に液晶を封入するこ
とで液晶層５が形成される。液晶表示装置１００全体と
してはこのような構造を有することになる。
【０００６】図７のタイミングチャートは、上記構造に
よる液晶表示装置１００における画素セルの駆動タイミ
ングを示している。垂直走査回路２は、シフトレジスタ
によって、その出力を１ラインずつシフトさせていく。
これにより、図７（ａ）（ｂ）（ｃ）に示すように、ゲ
ート線Ｇ１→Ｇ２→Ｇ３・・・の順で、垂直方向に沿っ
てゲート線を線順次的に走査することになる。図示する
ように、走査期間においてはゲート線には電源電圧ＶDD
が印加されるが、このとき、そのゲート線に接続された
画素スイッチがオン状態となる。また、走査が行われて
いないときには、グランド電位ＶSSとなって、画素スイ
ッチはオフ状態となる。
よる液晶表示装置１００における画素セルの駆動タイミ
ングを示している。垂直走査回路２は、シフトレジスタ
によって、その出力を１ラインずつシフトさせていく。
これにより、図７（ａ）（ｂ）（ｃ）に示すように、ゲ
ート線Ｇ１→Ｇ２→Ｇ３・・・の順で、垂直方向に沿っ
てゲート線を線順次的に走査することになる。図示する
ように、走査期間においてはゲート線には電源電圧ＶDD
が印加されるが、このとき、そのゲート線に接続された
画素スイッチがオン状態となる。また、走査が行われて
いないときには、グランド電位ＶSSとなって、画素スイ
ッチはオフ状態となる。
【０００７】図７（ｄ）は、図７（ａ）に示すゲート線
Ｇ１に対する走査が始まる区間Ａを拡大して示してい
る。図７（ｄ）に示すようにして、ゲート線Ｇ１の走査
が開始されると、このゲート線Ｇ１に接続される行に配
列されている画素スイッチＳ１１〜Ｓ１ｈは全てオン状
態となる。そして、ゲート線Ｇ１が走査されている期間
内においては、水平走査回路３は、図７（ｅ）〜（ｇ）
に示すようにして、データ線Ｄ１→Ｄ２→Ｄ３・・・の
順で水平方向にデータに対応した電圧Ｖ１，Ｖ２，Ｖ３
・・・を印加していく。つまり、水平方向における走査
を行う。水平走査回路３もシフトレジスタによって、出
力を印加すべきデータ線を順次シフトさせていくこと
で、上記した動作を得るようにされる。
Ｇ１に対する走査が始まる区間Ａを拡大して示してい
る。図７（ｄ）に示すようにして、ゲート線Ｇ１の走査
が開始されると、このゲート線Ｇ１に接続される行に配
列されている画素スイッチＳ１１〜Ｓ１ｈは全てオン状
態となる。そして、ゲート線Ｇ１が走査されている期間
内においては、水平走査回路３は、図７（ｅ）〜（ｇ）
に示すようにして、データ線Ｄ１→Ｄ２→Ｄ３・・・の
順で水平方向にデータに対応した電圧Ｖ１，Ｖ２，Ｖ３
・・・を印加していく。つまり、水平方向における走査
を行う。水平走査回路３もシフトレジスタによって、出
力を印加すべきデータ線を順次シフトさせていくこと
で、上記した動作を得るようにされる。
【０００８】先ず、図７（ｅ）に示すようにしてデータ
線Ｄ１が走査されると、このときオン状態にある画素ス
イッチＳ１１を介して電圧Ｖ１のレベルに対応する電荷
が蓄積されることになる。つまり、１つの画素に対する
データの書き込みが行われる。これによって、画素容量
Ｃ１１には、蓄積された電荷に対応した電位が発生す
る。ここでは、電圧値Ｖ１に対応させて電位Ｖ１として
示している。
線Ｄ１が走査されると、このときオン状態にある画素ス
イッチＳ１１を介して電圧Ｖ１のレベルに対応する電荷
が蓄積されることになる。つまり、１つの画素に対する
データの書き込みが行われる。これによって、画素容量
Ｃ１１には、蓄積された電荷に対応した電位が発生す
る。ここでは、電圧値Ｖ１に対応させて電位Ｖ１として
示している。
【０００９】この電位Ｖ１は、画素電極Ｐ１１にも現れ
ることになる。そして、この画素電極Ｐ１１の電位Ｖ１
と、これに対向する対向電極の共通電位Ｖｃｏｍとの電
位差に応じて、画素電極Ｐ１１の位置に対応する液晶層
５の液晶が励起されることになる。つまり、画素セルが
駆動される。なお、画素容量に蓄積された電荷、つまり
データは、図７（ｅ）のデータ線Ｄ１の走査タイミング
と、図７（ｈ）の電荷蓄積タイミングからも分かるよう
に、１つのデータ線に対する走査（データの書き込み）
が終了して、次のデータ線の走査に移行した後も、継続
して保持されるようになっており、液晶（画素セル）を
励起し続けることになる。
ることになる。そして、この画素電極Ｐ１１の電位Ｖ１
と、これに対向する対向電極の共通電位Ｖｃｏｍとの電
位差に応じて、画素電極Ｐ１１の位置に対応する液晶層
５の液晶が励起されることになる。つまり、画素セルが
駆動される。なお、画素容量に蓄積された電荷、つまり
データは、図７（ｅ）のデータ線Ｄ１の走査タイミング
と、図７（ｈ）の電荷蓄積タイミングからも分かるよう
に、１つのデータ線に対する走査（データの書き込み）
が終了して、次のデータ線の走査に移行した後も、継続
して保持されるようになっており、液晶（画素セル）を
励起し続けることになる。
【００１０】このようにして、データ線Ｄ１の走査が行
われた後は、図７（ｆ）に示すようにしてデータ線Ｄ２
の走査が行われることになる。そして、同様にして、図
７（ｉ）に示されるように、画素スイッチＳ１２を介し
て画素容量Ｃ１２に対してデータの書き込みが行われ
る。また、この後においては、図７（ｇ）に示すように
して次のデータ線Ｄ３の走査が行われ、図７（ｊ）に示
すように、画素スイッチＳ１３を介して画素容量Ｃ１２
に対してデータの書き込みが行われることになる。
われた後は、図７（ｆ）に示すようにしてデータ線Ｄ２
の走査が行われることになる。そして、同様にして、図
７（ｉ）に示されるように、画素スイッチＳ１２を介し
て画素容量Ｃ１２に対してデータの書き込みが行われ
る。また、この後においては、図７（ｇ）に示すように
して次のデータ線Ｄ３の走査が行われ、図７（ｊ）に示
すように、画素スイッチＳ１３を介して画素容量Ｃ１２
に対してデータの書き込みが行われることになる。
【００１１】このような１行分の水平方向の走査が終了
して、これと共に、ゲート線Ｇ１に対する走査も終了す
ると、続いては、図７（ｂ）に示すようにして、次のゲ
ート線Ｇ２に対する走査が開始される。そして、このゲ
ート線Ｇ２を走査している期間内においても、図７
（ｅ）〜図７（ｊ）により説明したように、水平方向に
おける走査、つまりゲート線Ｇ２に対応する水平ライン
の画素セルへのデータの書き込みが行われるものであ
る。そして、この後は、図７（ｃ）に示すようにして、
次のゲート線Ｇ３を走査した状態で、図７（ｅ）〜図７
（ｊ）に示されるタイミングによって、ゲート線Ｇ２に
対応する水平ラインの画素セルへのデータの書き込みを
行う。以降は、残るゲート線を順次走査していくととも
に、各ゲート線の走査期間内においては、同様に、その
ゲート線に対応する水平ラインの画素セルへのデータ書
き込みを行っていく。このようにして、アクティブマト
リクス方式の液晶表示装置では、垂直走査回路２及び水
平走査回路３によって、ゲート線を順次駆動するように
走査していくとともに、１ゲート線の走査期間内におい
て、データ線を順次駆動してデータを書き込んでいくよ
うに走査していくことで、画素セルを順次駆動してい
く。
して、これと共に、ゲート線Ｇ１に対する走査も終了す
ると、続いては、図７（ｂ）に示すようにして、次のゲ
ート線Ｇ２に対する走査が開始される。そして、このゲ
ート線Ｇ２を走査している期間内においても、図７
（ｅ）〜図７（ｊ）により説明したように、水平方向に
おける走査、つまりゲート線Ｇ２に対応する水平ライン
の画素セルへのデータの書き込みが行われるものであ
る。そして、この後は、図７（ｃ）に示すようにして、
次のゲート線Ｇ３を走査した状態で、図７（ｅ）〜図７
（ｊ）に示されるタイミングによって、ゲート線Ｇ２に
対応する水平ラインの画素セルへのデータの書き込みを
行う。以降は、残るゲート線を順次走査していくととも
に、各ゲート線の走査期間内においては、同様に、その
ゲート線に対応する水平ラインの画素セルへのデータ書
き込みを行っていく。このようにして、アクティブマト
リクス方式の液晶表示装置では、垂直走査回路２及び水
平走査回路３によって、ゲート線を順次駆動するように
走査していくとともに、１ゲート線の走査期間内におい
て、データ線を順次駆動してデータを書き込んでいくよ
うに走査していくことで、画素セルを順次駆動してい
く。
【００１２】ところで、上記構造による液晶表示装置を
構成する半導体基板であるが、その製造過程において、
回路に不良、欠陥が形成されてしまうことがある。つま
り、画素スイッチや画素容量が短絡したり、また、ゲー
ト線、データ線が断線若しくは短絡しているなどして、
正常に動作しない画素セル駆動回路が存在する可能性を
有している。このため、液晶表示装置を製造する過程に
おいては、半導体基板上の回路に欠陥がないかどうかを
検査することが行われる。
構成する半導体基板であるが、その製造過程において、
回路に不良、欠陥が形成されてしまうことがある。つま
り、画素スイッチや画素容量が短絡したり、また、ゲー
ト線、データ線が断線若しくは短絡しているなどして、
正常に動作しない画素セル駆動回路が存在する可能性を
有している。このため、液晶表示装置を製造する過程に
おいては、半導体基板上の回路に欠陥がないかどうかを
検査することが行われる。
【００１３】このような半導体基板回路の欠陥について
の検査は、例えば次のようにして行われている。先ず
は、検査対象である半導体基板から引き出したデータ線
と検査装置とを接続しておく。そして、半導体基板に対
しては、表示時と同様のタイミングで垂直走査回路２及
び水平走査回路３による駆動を行うようにされる。つま
り、例えば図７により説明したのと同じようにして画素
セルの駆動を行う。この場合、データ書込が行われた画
素セル駆動回路に接続されているデータ線には、正常で
あれば、書き込まれたデータに応じたレベルの電位が発
生しているはずであるが、何らかの欠陥がある場合に
は、その電位レベルは、正常値とは異なるレベルとなっ
ているはずである。そこで、この電位レベルを検査装置
により検出する、つまりデータ線から画素容量の電荷を
読み込むことで、画素セル駆動回路の欠陥について検査
することが可能となるものである。
の検査は、例えば次のようにして行われている。先ず
は、検査対象である半導体基板から引き出したデータ線
と検査装置とを接続しておく。そして、半導体基板に対
しては、表示時と同様のタイミングで垂直走査回路２及
び水平走査回路３による駆動を行うようにされる。つま
り、例えば図７により説明したのと同じようにして画素
セルの駆動を行う。この場合、データ書込が行われた画
素セル駆動回路に接続されているデータ線には、正常で
あれば、書き込まれたデータに応じたレベルの電位が発
生しているはずであるが、何らかの欠陥がある場合に
は、その電位レベルは、正常値とは異なるレベルとなっ
ているはずである。そこで、この電位レベルを検査装置
により検出する、つまりデータ線から画素容量の電荷を
読み込むことで、画素セル駆動回路の欠陥について検査
することが可能となるものである。
【００１４】
【発明が解決しようとする課題】しかしながら、近年に
おいては、例えばプロジェクタ装置などへの採用を考慮
して、液晶表示装置について小型化し、また、解像度の
向上のために単位面積あたりの画素数を増加させること
が求められている。この際、例えば、液晶表示装置につ
いて、画素数はそのままとしたうえで、装置全体の寸法
を１／２にしようとしたり、また、装置の寸法は変更せ
ずに、解像度を２倍にしようとすれば、どちらの場合に
も、画素セルの縦／横の寸法は、ともに１／２程度にま
で縮小させる必要が生じてくる。仮に、画素セルの形状
が正方形であるとして、この画素セルの縦／横の寸法を
１／２にしようとすれば、画素容量としては１／４とな
ってしまう。
おいては、例えばプロジェクタ装置などへの採用を考慮
して、液晶表示装置について小型化し、また、解像度の
向上のために単位面積あたりの画素数を増加させること
が求められている。この際、例えば、液晶表示装置につ
いて、画素数はそのままとしたうえで、装置全体の寸法
を１／２にしようとしたり、また、装置の寸法は変更せ
ずに、解像度を２倍にしようとすれば、どちらの場合に
も、画素セルの縦／横の寸法は、ともに１／２程度にま
で縮小させる必要が生じてくる。仮に、画素セルの形状
が正方形であるとして、この画素セルの縦／横の寸法を
１／２にしようとすれば、画素容量としては１／４とな
ってしまう。
【００１５】製造上の都合から、画素セル駆動回路内の
画素スイッチについては、サイズの小型化に限界があ
る。このため、ほぼ限界までに画素スイッチを小型化し
たとして、さらに画素セルを小型にしなければならない
とすれば、画素容量のほうのサイズを小さくしていかざ
るを得ない。従って、例えば、画素セル駆動回路を１／
２のサイズに縮小しようとする場合を考えると、画素ス
イッチのサイズが既に相当に小さい場合には、画素容量
のサイズを縮小する割合が増えてくるので、画素容量の
サイズは、１／４よりもさらに縮小する必要に迫られる
ことになる。
画素スイッチについては、サイズの小型化に限界があ
る。このため、ほぼ限界までに画素スイッチを小型化し
たとして、さらに画素セルを小型にしなければならない
とすれば、画素容量のほうのサイズを小さくしていかざ
るを得ない。従って、例えば、画素セル駆動回路を１／
２のサイズに縮小しようとする場合を考えると、画素ス
イッチのサイズが既に相当に小さい場合には、画素容量
のサイズを縮小する割合が増えてくるので、画素容量の
サイズは、１／４よりもさらに縮小する必要に迫られる
ことになる。
【００１６】ここで、データ線の容量を考えてみると、
例えば液晶表示装置の縦／横の寸法を１／２にしようと
した場合において、データ線の横方向の幅は変更しない
とすれば、縦方向の長さのみが１／２となるわけであ
り、その面積としてのサイズは１／２となる。つまり、
データ線の容量は１／２の縮小で済むことになってしま
う。つまり、縮小率としては、画素容量の１／４となる
のに対して、データ線の容量は１／２までしか縮小され
ないという、容量的なアンバランスが生じる。
例えば液晶表示装置の縦／横の寸法を１／２にしようと
した場合において、データ線の横方向の幅は変更しない
とすれば、縦方向の長さのみが１／２となるわけであ
り、その面積としてのサイズは１／２となる。つまり、
データ線の容量は１／２の縮小で済むことになってしま
う。つまり、縮小率としては、画素容量の１／４となる
のに対して、データ線の容量は１／２までしか縮小され
ないという、容量的なアンバランスが生じる。
【００１７】さらに、液晶表示装置のサイズはそのまま
として、解像度を２倍にしようとした場合には、データ
線の長さに変更はないのに関わらず、データ線に接続さ
れる画素スイッチ数が２倍に増加するので、画素スイッ
チをこれまで以上に小さくできない場合には、増加した
画素スイッチのドレイン容量の分だけ、データ線の容量
が増加することになる。このように、画素セルの小型化
を促進させていくほど、画素容量に対するデータ線の容
量の比が大きくなっていき、いわゆる配線容量が支配的
となってくる。そして、このような場合に、画素容量の
電荷をデータ線から読み出そうすれば、データ線におけ
る電位の変化は、その検出が困難なほどに小さいものと
なってしまうことがある。先に説明した手法による半導
体基板の検査は、画素容量の電荷をデータ線から読み出
すようにしていることから、上記のようにして画素容量
に対する配線容量の比が大きくなってしまった場合に
は、検査を適切に行うことは困難なものとなっている。
として、解像度を２倍にしようとした場合には、データ
線の長さに変更はないのに関わらず、データ線に接続さ
れる画素スイッチ数が２倍に増加するので、画素スイッ
チをこれまで以上に小さくできない場合には、増加した
画素スイッチのドレイン容量の分だけ、データ線の容量
が増加することになる。このように、画素セルの小型化
を促進させていくほど、画素容量に対するデータ線の容
量の比が大きくなっていき、いわゆる配線容量が支配的
となってくる。そして、このような場合に、画素容量の
電荷をデータ線から読み出そうすれば、データ線におけ
る電位の変化は、その検出が困難なほどに小さいものと
なってしまうことがある。先に説明した手法による半導
体基板の検査は、画素容量の電荷をデータ線から読み出
すようにしていることから、上記のようにして画素容量
に対する配線容量の比が大きくなってしまった場合に
は、検査を適切に行うことは困難なものとなっている。
【００１８】このため、現状においては、液晶を封入し
た後の液晶表示装置としての完成品に対して実際に画像
を表示させ、これを例えば目視することで画素の欠陥を
検査せざるを得ないという状況にあった。このようにし
て、液晶表示装置が完成した段階において検査をするの
では、例えば欠陥が発見された場合には、再度分解して
の修理を行うか、若しくは破棄せざるをえない。つま
り、半導体基板に形成される回路の検査に関しては、液
晶表示装置として組み込みが行われる以前の、例えば半
導体回路基板としてのウェハが形成された段階で検査で
きるようにすることが、製造能率や製造コストの点で好
ましい。
た後の液晶表示装置としての完成品に対して実際に画像
を表示させ、これを例えば目視することで画素の欠陥を
検査せざるを得ないという状況にあった。このようにし
て、液晶表示装置が完成した段階において検査をするの
では、例えば欠陥が発見された場合には、再度分解して
の修理を行うか、若しくは破棄せざるをえない。つま
り、半導体基板に形成される回路の検査に関しては、液
晶表示装置として組み込みが行われる以前の、例えば半
導体回路基板としてのウェハが形成された段階で検査で
きるようにすることが、製造能率や製造コストの点で好
ましい。
【００１９】
【課題を解決するための手段】そこで本発明は上記した
課題を考慮して、画素スイッチと、該画素スイッチに対
して接続されて画素データを保持する画素容量とからな
る画素セル駆動回路が、データ線と画素スイッチ制御線
との交点位置に対応してマトリクス状に配列されて形成
される半導体基板に対する検査方法として次のように構
成することとした。つまり、１本のデータ線に対して接
続される全画素スイッチのうちから選択した複数の画素
スイッチに接続される画素容量に対して電荷を保持させ
る電荷保持工程と、電荷保持工程により複数の画素容量
において保持された電荷を上記１本のデータ線から同時
に検出する検出工程とを含めることとした。
課題を考慮して、画素スイッチと、該画素スイッチに対
して接続されて画素データを保持する画素容量とからな
る画素セル駆動回路が、データ線と画素スイッチ制御線
との交点位置に対応してマトリクス状に配列されて形成
される半導体基板に対する検査方法として次のように構
成することとした。つまり、１本のデータ線に対して接
続される全画素スイッチのうちから選択した複数の画素
スイッチに接続される画素容量に対して電荷を保持させ
る電荷保持工程と、電荷保持工程により複数の画素容量
において保持された電荷を上記１本のデータ線から同時
に検出する検出工程とを含めることとした。
【００２０】また、半導体装置としては、次のように構
成することとした。つまり、データ線と画素スイッチ制
御線との交点位置に対応してマトリクス状に配列され、
画素スイッチと、この画素スイッチに対して接続されて
画素データを保持する画素容量とからなる画素セル駆動
回路と、画素スイッチをオンさせるための走査信号を画
素スイッチ制御線に対して順次出力することで、垂直方
向の走査が可能とされたうえで、検査時に対応しては、
任意の複数の画素スイッチを同時にオンさせるための検
査用走査信号を生成することのできる垂直走査手段と、
データ線に対して所定のタイミングでデータ信号を印加
するようにして水平方向の走査を行うことのできる水平
走査手段とを半導体基板に形成して構成するものであ
る。
成することとした。つまり、データ線と画素スイッチ制
御線との交点位置に対応してマトリクス状に配列され、
画素スイッチと、この画素スイッチに対して接続されて
画素データを保持する画素容量とからなる画素セル駆動
回路と、画素スイッチをオンさせるための走査信号を画
素スイッチ制御線に対して順次出力することで、垂直方
向の走査が可能とされたうえで、検査時に対応しては、
任意の複数の画素スイッチを同時にオンさせるための検
査用走査信号を生成することのできる垂直走査手段と、
データ線に対して所定のタイミングでデータ信号を印加
するようにして水平方向の走査を行うことのできる水平
走査手段とを半導体基板に形成して構成するものであ
る。
【００２１】また、表示装置としては次のように構成す
ることとした。本発明の表示装置は、共通電極を有する
半導体基板と、この半導体基板に対して対向して配置さ
れる対向基板と、半導体基板と対向基板との間に介在す
る液晶層とを備えて成る。そして、上記半導体基板は、
データ線と画素スイッチ制御線との交点位置に対応して
マトリクス状に配列され、画素スイッチと、この画素ス
イッチに対して接続されて画素データを保持する画素容
量とからなる画素セル駆動回路と、画素スイッチをオン
させるための走査信号を画素スイッチ制御線に対して順
次出力することで、垂直方向の走査が可能とされたうえ
で、検査時に対応しては、任意の複数の画素スイッチを
同時にオンさせるための検査用走査信号を生成すること
のできる垂直走査手段と、データ線に対して所定のタイ
ミングでデータ信号を印加するようにして水平方向の走
査を行うことのできる水平走査手段とが形成されるもの
とした。
ることとした。本発明の表示装置は、共通電極を有する
半導体基板と、この半導体基板に対して対向して配置さ
れる対向基板と、半導体基板と対向基板との間に介在す
る液晶層とを備えて成る。そして、上記半導体基板は、
データ線と画素スイッチ制御線との交点位置に対応して
マトリクス状に配列され、画素スイッチと、この画素ス
イッチに対して接続されて画素データを保持する画素容
量とからなる画素セル駆動回路と、画素スイッチをオン
させるための走査信号を画素スイッチ制御線に対して順
次出力することで、垂直方向の走査が可能とされたうえ
で、検査時に対応しては、任意の複数の画素スイッチを
同時にオンさせるための検査用走査信号を生成すること
のできる垂直走査手段と、データ線に対して所定のタイ
ミングでデータ信号を印加するようにして水平方向の走
査を行うことのできる水平走査手段とが形成されるもの
とした。
【００２２】上記各構成によれば、１本のデータ線に対
応して接続される画素セル駆動回路における画素容量の
うち、任意の複数の画素容量に対して電荷を保持させた
うえで、この電荷を同時に、同一のデータ線から読み込
んで検出する工程を含むようにしている。或いは、１本
のデータ線に接続される複数の画素スイッチを同時にオ
ンさせることのできる構成を備えることで、複数の画素
容量に対して蓄積された電荷に応じた電位が、同一のデ
ータ線に同時に得られるようにしている。本発明の場合
において、複数の画素容量に蓄積された電荷を、同一の
データ線から読み出すことは、即ち、これら複数の画素
容量の電荷の総量が検出できることを意味するが、これ
により、データ線に得られる電位変化を、例えば１つの
画素容量に蓄積された電荷を読み出す場合よりも大きな
ものとすることができる。
応して接続される画素セル駆動回路における画素容量の
うち、任意の複数の画素容量に対して電荷を保持させた
うえで、この電荷を同時に、同一のデータ線から読み込
んで検出する工程を含むようにしている。或いは、１本
のデータ線に接続される複数の画素スイッチを同時にオ
ンさせることのできる構成を備えることで、複数の画素
容量に対して蓄積された電荷に応じた電位が、同一のデ
ータ線に同時に得られるようにしている。本発明の場合
において、複数の画素容量に蓄積された電荷を、同一の
データ線から読み出すことは、即ち、これら複数の画素
容量の電荷の総量が検出できることを意味するが、これ
により、データ線に得られる電位変化を、例えば１つの
画素容量に蓄積された電荷を読み出す場合よりも大きな
ものとすることができる。
【００２３】また、画素スイッチと、この画素スイッチ
に対して接続されて画素データを保持する画素容量とか
らなる画素セル駆動回路が、データ線と画素スイッチ制
御線との交点位置に対応してマトリクス状に配列されて
形成される半導体基板に対する検査方法として、次のよ
うにも構成する。つまり、画素容量に対して保持させた
電荷に応じた電位レベルをデータ線に発生させる電位発
生工程と、この電位発生工程によりデータ線に発生した
電位レベルを、半導体基板に形成される増幅回路によっ
て増幅する増幅工程と、この増幅工程により得られる増
幅出力を検出する検出工程とを含ませることとした。
に対して接続されて画素データを保持する画素容量とか
らなる画素セル駆動回路が、データ線と画素スイッチ制
御線との交点位置に対応してマトリクス状に配列されて
形成される半導体基板に対する検査方法として、次のよ
うにも構成する。つまり、画素容量に対して保持させた
電荷に応じた電位レベルをデータ線に発生させる電位発
生工程と、この電位発生工程によりデータ線に発生した
電位レベルを、半導体基板に形成される増幅回路によっ
て増幅する増幅工程と、この増幅工程により得られる増
幅出力を検出する検出工程とを含ませることとした。
【００２４】また、半導体装置としては、次のようにも
構成することとした。つまり、データ線と画素スイッチ
制御線との交点位置に対応してマトリクス状に配列さ
れ、画素スイッチと、この画素スイッチに対して接続さ
れて画素データを保持する画素容量とからなる画素セル
駆動回路と、画素スイッチをオンさせるための走査信号
を画素スイッチ制御線に対して順次出力することで、垂
直方向の走査が可能とされる垂直走査手段と、データ線
に対して所定のタイミングでデータ信号を印加するよう
にして水平方向の走査を行うことのできる水平走査手段
と、データ線に発生する電位レベルを入力し、この入力
した電位レベルを増幅して外部検査装置に対して出力可
能な増幅手段とを半導体基板に形成して構成することと
した。
構成することとした。つまり、データ線と画素スイッチ
制御線との交点位置に対応してマトリクス状に配列さ
れ、画素スイッチと、この画素スイッチに対して接続さ
れて画素データを保持する画素容量とからなる画素セル
駆動回路と、画素スイッチをオンさせるための走査信号
を画素スイッチ制御線に対して順次出力することで、垂
直方向の走査が可能とされる垂直走査手段と、データ線
に対して所定のタイミングでデータ信号を印加するよう
にして水平方向の走査を行うことのできる水平走査手段
と、データ線に発生する電位レベルを入力し、この入力
した電位レベルを増幅して外部検査装置に対して出力可
能な増幅手段とを半導体基板に形成して構成することと
した。
【００２５】また、共通電極を有する半導体基板と、こ
の半導体基板に対して対向して配置される対向基板と、
半導体基板と対向基板との間に介在する液晶層とを備え
て成る表示装置として、次のようにも構成することとし
た。つまり、上記半導体基板として、データ線と画素ス
イッチ制御線との交点位置に対応してマトリクス状に配
列され、画素スイッチと、この画素スイッチに対して接
続されて画素データを保持する画素容量とからなる画素
セル駆動回路と、画素スイッチをオンさせるための走査
信号を画素スイッチ制御線に対して順次出力すること
で、垂直方向の走査が可能とされる垂直走査手段と、デ
ータ線に対して所定のタイミングでデータ信号を印加す
るようにして水平方向の走査を行うことのできる水平走
査手段と、データ線に発生する電位レベルを入力し、こ
の入力した電位レベルを増幅して外部検査装置に対して
出力可能な増幅手段とが形成されていることとしたもの
である。
の半導体基板に対して対向して配置される対向基板と、
半導体基板と対向基板との間に介在する液晶層とを備え
て成る表示装置として、次のようにも構成することとし
た。つまり、上記半導体基板として、データ線と画素ス
イッチ制御線との交点位置に対応してマトリクス状に配
列され、画素スイッチと、この画素スイッチに対して接
続されて画素データを保持する画素容量とからなる画素
セル駆動回路と、画素スイッチをオンさせるための走査
信号を画素スイッチ制御線に対して順次出力すること
で、垂直方向の走査が可能とされる垂直走査手段と、デ
ータ線に対して所定のタイミングでデータ信号を印加す
るようにして水平方向の走査を行うことのできる水平走
査手段と、データ線に発生する電位レベルを入力し、こ
の入力した電位レベルを増幅して外部検査装置に対して
出力可能な増幅手段とが形成されていることとしたもの
である。
【００２６】上記各構成においては、データ線に得られ
る電位レベルを基板内に形成される増幅手段（増幅回
路）によって増幅するようにしている。検査のために、
画素容量に蓄積された電荷をデータ線から読み出す場合
には、データ線における電位変化を検出することになる
のであるが、本発明では、増幅作用によって、電位変化
によるレベル変動を拡大して検出することが可能とされ
る。
る電位レベルを基板内に形成される増幅手段（増幅回
路）によって増幅するようにしている。検査のために、
画素容量に蓄積された電荷をデータ線から読み出す場合
には、データ線における電位変化を検出することになる
のであるが、本発明では、増幅作用によって、電位変化
によるレベル変動を拡大して検出することが可能とされ
る。
【００２７】また、画素スイッチと、この画素スイッチ
に対して接続されて画素データを保持する画素容量とか
らなる画素セル駆動回路が、データ線と画素スイッチ制
御線との交点位置に対応してマトリクス状に配列されて
形成される半導体基板に対する検査方法として次のよう
に構成する。即ち、１本のデータ線に対して接続される
全画素スイッチのうちから選択した複数の画素スイッチ
に接続される画素容量に対して電荷を保持させる電荷保
持工程と、この電荷保持工程により複数の画素容量にお
いて保持されている電荷に応じた電位レベルを上記１本
のデータ線に発生させる電位発生工程と、この電位発生
工程によりデータ線に発生した電位レベルを、半導体基
板に形成される増幅回路によって増幅する増幅工程と、
この増幅工程により得られる増幅出力を検出する検出工
程とを含めることとした。
に対して接続されて画素データを保持する画素容量とか
らなる画素セル駆動回路が、データ線と画素スイッチ制
御線との交点位置に対応してマトリクス状に配列されて
形成される半導体基板に対する検査方法として次のよう
に構成する。即ち、１本のデータ線に対して接続される
全画素スイッチのうちから選択した複数の画素スイッチ
に接続される画素容量に対して電荷を保持させる電荷保
持工程と、この電荷保持工程により複数の画素容量にお
いて保持されている電荷に応じた電位レベルを上記１本
のデータ線に発生させる電位発生工程と、この電位発生
工程によりデータ線に発生した電位レベルを、半導体基
板に形成される増幅回路によって増幅する増幅工程と、
この増幅工程により得られる増幅出力を検出する検出工
程とを含めることとした。
【００２８】また、半導体装置としては次のように構成
する。つまり、データ線と画素スイッチ制御線との交点
位置に対応してマトリクス状に配列され、画素スイッチ
と、この画素スイッチに対して接続されて画素データを
保持する画素容量とからなる画素セル駆動回路と、画素
スイッチをオンさせるための走査信号を画素スイッチ制
御線に対して順次出力することで、垂直方向の走査が可
能とされたうえで、検査時に対応しては、任意の複数の
画素スイッチを同時にオンさせるための検査用走査信号
を生成することのできる垂直走査手段と、データ線に対
して所定のタイミングでデータ信号を印加するようにし
て水平方向の走査を行うことのできる水平走査手段と、
データ線に発生する電位レベルを入力し、この入力した
電位レベルを増幅して外部検査装置に出力可能な増幅手
段と、を半導体基板に形成していることとした。
する。つまり、データ線と画素スイッチ制御線との交点
位置に対応してマトリクス状に配列され、画素スイッチ
と、この画素スイッチに対して接続されて画素データを
保持する画素容量とからなる画素セル駆動回路と、画素
スイッチをオンさせるための走査信号を画素スイッチ制
御線に対して順次出力することで、垂直方向の走査が可
能とされたうえで、検査時に対応しては、任意の複数の
画素スイッチを同時にオンさせるための検査用走査信号
を生成することのできる垂直走査手段と、データ線に対
して所定のタイミングでデータ信号を印加するようにし
て水平方向の走査を行うことのできる水平走査手段と、
データ線に発生する電位レベルを入力し、この入力した
電位レベルを増幅して外部検査装置に出力可能な増幅手
段と、を半導体基板に形成していることとした。
【００２９】また、共通電極を有する半導体基板と、こ
の半導体基板に対して対向して配置される対向基板と、
半導体基板と対向基板との間に介在する液晶層とを備え
て成る表示装置において、上記半導体基板には、データ
線と画素スイッチ制御線との交点位置に対応してマトリ
クス状に配列され、画素スイッチと、この画素スイッチ
に対して接続されて画素データを保持する画素容量とか
らなる画素セル駆動回路と、画素スイッチをオンさせる
ための走査信号を画素スイッチ制御線に対して順次出力
することで、垂直方向の走査が可能とされたうえで、検
査時に対応しては、任意の複数の画素スイッチを同時に
オンさせるための検査用走査信号を生成することのでき
る垂直走査手段と、データ線に対して所定のタイミング
でデータ信号を印加するようにして水平方向の走査を行
うことのできる水平走査手段と、データ線に発生する電
位レベルを入力し、この入力した電位レベルを増幅して
外部検査装置に出力可能な増幅手段とが形成されている
こととした。
の半導体基板に対して対向して配置される対向基板と、
半導体基板と対向基板との間に介在する液晶層とを備え
て成る表示装置において、上記半導体基板には、データ
線と画素スイッチ制御線との交点位置に対応してマトリ
クス状に配列され、画素スイッチと、この画素スイッチ
に対して接続されて画素データを保持する画素容量とか
らなる画素セル駆動回路と、画素スイッチをオンさせる
ための走査信号を画素スイッチ制御線に対して順次出力
することで、垂直方向の走査が可能とされたうえで、検
査時に対応しては、任意の複数の画素スイッチを同時に
オンさせるための検査用走査信号を生成することのでき
る垂直走査手段と、データ線に対して所定のタイミング
でデータ信号を印加するようにして水平方向の走査を行
うことのできる水平走査手段と、データ線に発生する電
位レベルを入力し、この入力した電位レベルを増幅して
外部検査装置に出力可能な増幅手段とが形成されている
こととした。
【００３０】上記各構成としては、先ず、１本のデータ
線に対応して接続される画素セル駆動回路における画素
容量のうち、任意の複数の画素容量に対して電荷を保持
させたうえで、この電荷を同時に、同一のデータ線から
読み込んで検出する工程を含むようにしている。或い
は、１本のデータ線に接続される複数の画素スイッチを
同時にオンさせることのできる構成を備えることで、複
数の画素容量に対して蓄積された電荷に応じた電位が、
同一のデータ線に同時に得られるようにしている。これ
によって、１つのデータ線に、複数の画素容量に蓄積さ
れた電荷の総量に対応した電位を発生させることを可能
としている。つまり、例えば１つの画素容量の電荷をデ
ータ線に読み込ませる場合と比較して、より大きな電位
の変化を得ることを可能としている。そしてまた、上記
のようにして得られた複数の画素容量の電荷に対応する
電位レベルを増幅することで、検査のために検出される
電位のレベル変化をより大きなものとしているものであ
る。つまり、本発明は、複数の画素容量に蓄積された電
荷の総量に対応した電位を発生させることと、この電位
の増幅という、２つの電位レベル変化拡大のための構成
を併用することで、画素容量の電荷に応じた電位レベル
の変化がより顕著となるようにしているものである。
線に対応して接続される画素セル駆動回路における画素
容量のうち、任意の複数の画素容量に対して電荷を保持
させたうえで、この電荷を同時に、同一のデータ線から
読み込んで検出する工程を含むようにしている。或い
は、１本のデータ線に接続される複数の画素スイッチを
同時にオンさせることのできる構成を備えることで、複
数の画素容量に対して蓄積された電荷に応じた電位が、
同一のデータ線に同時に得られるようにしている。これ
によって、１つのデータ線に、複数の画素容量に蓄積さ
れた電荷の総量に対応した電位を発生させることを可能
としている。つまり、例えば１つの画素容量の電荷をデ
ータ線に読み込ませる場合と比較して、より大きな電位
の変化を得ることを可能としている。そしてまた、上記
のようにして得られた複数の画素容量の電荷に対応する
電位レベルを増幅することで、検査のために検出される
電位のレベル変化をより大きなものとしているものであ
る。つまり、本発明は、複数の画素容量に蓄積された電
荷の総量に対応した電位を発生させることと、この電位
の増幅という、２つの電位レベル変化拡大のための構成
を併用することで、画素容量の電荷に応じた電位レベル
の変化がより顕著となるようにしているものである。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明を行っていくこととする。本実施の形態として
は、例えば液晶プロジェクタ装置などをはじめとする各
種映像機器、電子機器に採用される、アクティブマトリ
クス方式の液晶表示装置を例に挙げることとする。
て説明を行っていくこととする。本実施の形態として
は、例えば液晶プロジェクタ装置などをはじめとする各
種映像機器、電子機器に採用される、アクティブマトリ
クス方式の液晶表示装置を例に挙げることとする。
【００３２】図１は、本発明の第１の実施の形態として
の液晶表示装置の回路構成例を示している。この図に示
される液晶表示装置１の基本構造としては、半導体基板
上に対して、少なくとも、例えばマトリクス状に配列さ
れる画素セル駆動回路をはじめとする所要の回路を形成
する。そして、この半導体基板に対して、共通電極を形
成した対向基板を対向させ、これら半導体基板と対向基
板との間に液晶を封入するようにした構造を有してい
る。
の液晶表示装置の回路構成例を示している。この図に示
される液晶表示装置１の基本構造としては、半導体基板
上に対して、少なくとも、例えばマトリクス状に配列さ
れる画素セル駆動回路をはじめとする所要の回路を形成
する。そして、この半導体基板に対して、共通電極を形
成した対向基板を対向させ、これら半導体基板と対向基
板との間に液晶を封入するようにした構造を有してい
る。
【００３３】本実施の形態の場合、半導体基板にはシリ
コン（Ｓｉ）の材質によるシリコン基板が用いられる。
そして、この半導体基板に対して、画素セル駆動回路１
０をマトリクス状に配列するようにして形成すると共
に、垂直走査回路２、水平走査回路３、及びゲート線の
各々に対して挿入されるＡＮＤゲート４と、データ線の
各々に対して挿入されるスイッチ回路６とを形成する。
コン（Ｓｉ）の材質によるシリコン基板が用いられる。
そして、この半導体基板に対して、画素セル駆動回路１
０をマトリクス状に配列するようにして形成すると共
に、垂直走査回路２、水平走査回路３、及びゲート線の
各々に対して挿入されるＡＮＤゲート４と、データ線の
各々に対して挿入されるスイッチ回路６とを形成する。
【００３４】先ず、この半導体基板上に形成される画素
セル駆動回路１０の回路構成を、図１において破線で括
って示す部位を例に説明する。１つの画素セル駆動回路
１０は、図のように、画素スイッチＳｍｎ、画素容量Ｃ
ｍｎ、及び画素電極Ｐ２２を備える。画素スイッチＳｍ
ｎは、例えばＦＥＴ（電界効果トランジスタ）としての
構造を有している。画素スイッチＳｍｎのゲートは、ゲ
ート線Ｇｍに対して接続され、ドレインは、データ線Ｄ
ｎと接続される。なお、各ゲート線及びデータ線も、半
導体基板に対して形成されるものである。また、画素ス
イッチＳｍｎのソースは、画素容量Ｃｍｎの一端と接続
される。画素容量Ｃｍｎの他端は、この場合には、共通
電極に対して接続される。また、画素スイッチのソース
と画素容量Ｃｍｎの接続点は、画素電極Ｐ２２に対して
接続される。そして、このようにして形成される画素セ
ル駆動回路１０が、図示するようにして行方向と桁方向
に沿って、マトリクス状に配列されるものである。ま
た、このようにして画素セル駆動回路１０が形成される
半導体基板としては、各画素セル駆動回路１０の画素電
極Ｐがマトリクス状に配列されて表出している状態とな
る。
セル駆動回路１０の回路構成を、図１において破線で括
って示す部位を例に説明する。１つの画素セル駆動回路
１０は、図のように、画素スイッチＳｍｎ、画素容量Ｃ
ｍｎ、及び画素電極Ｐ２２を備える。画素スイッチＳｍ
ｎは、例えばＦＥＴ（電界効果トランジスタ）としての
構造を有している。画素スイッチＳｍｎのゲートは、ゲ
ート線Ｇｍに対して接続され、ドレインは、データ線Ｄ
ｎと接続される。なお、各ゲート線及びデータ線も、半
導体基板に対して形成されるものである。また、画素ス
イッチＳｍｎのソースは、画素容量Ｃｍｎの一端と接続
される。画素容量Ｃｍｎの他端は、この場合には、共通
電極に対して接続される。また、画素スイッチのソース
と画素容量Ｃｍｎの接続点は、画素電極Ｐ２２に対して
接続される。そして、このようにして形成される画素セ
ル駆動回路１０が、図示するようにして行方向と桁方向
に沿って、マトリクス状に配列されるものである。ま
た、このようにして画素セル駆動回路１０が形成される
半導体基板としては、各画素セル駆動回路１０の画素電
極Ｐがマトリクス状に配列されて表出している状態とな
る。
【００３５】垂直走査回路２は、例えばシフトレジスタ
を備えて形成され、行（１水平ライン）ごとに、垂直方
向への走査を行うために設けられる。つまり、表示時に
おいては、１水平走査期間ごとに、ゲート線Ｇｍ−１→
Ｇｍ→Ｇｍ＋１・・・の順で、パルス状の走査信号（走
査パルス）を出力することでゲート線を走査する。例え
ば垂直走査回路２の走査によってゲート線Ｇｍが駆動さ
れれば、ゲート線Ｇｍと接続されている１行分の画素ス
イッチ（Ｓｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１）のゲートに
ゲート電圧が印加されて、これらの画素スイッチ（Ｓｍ
ｎ−１、Ｓｍｎ、Ｓｍｎ＋１）がオンとなる。
を備えて形成され、行（１水平ライン）ごとに、垂直方
向への走査を行うために設けられる。つまり、表示時に
おいては、１水平走査期間ごとに、ゲート線Ｇｍ−１→
Ｇｍ→Ｇｍ＋１・・・の順で、パルス状の走査信号（走
査パルス）を出力することでゲート線を走査する。例え
ば垂直走査回路２の走査によってゲート線Ｇｍが駆動さ
れれば、ゲート線Ｇｍと接続されている１行分の画素ス
イッチ（Ｓｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１）のゲートに
ゲート電圧が印加されて、これらの画素スイッチ（Ｓｍ
ｎ−１、Ｓｍｎ、Ｓｍｎ＋１）がオンとなる。
【００３６】但し、本実施の形態においては、半導体基
板の検査に対応するために、垂直走査回路２と各ゲート
線（Ｇｍ−１，Ｇｍ，Ｇｍ＋１・・・）との間に、ＡＮ
Ｄゲート４（ｍ−１）、４（ｍ）、４（ｍ＋１）が介在
するようにして設けられる。ＡＮＤゲート４（ｍ−
１）、４（ｍ）、４（ｍ＋１）に対しては、それぞれ、
垂直走査回路２から引き出されたゲート線Ｐｒ（Ｇｍ−
１），Ｐｒ（Ｇｍ），Ｐｒ（Ｇｍ＋１）が一方の入力端
子に接続され、他方の入力には、マスク信号が共通に接
続される。
板の検査に対応するために、垂直走査回路２と各ゲート
線（Ｇｍ−１，Ｇｍ，Ｇｍ＋１・・・）との間に、ＡＮ
Ｄゲート４（ｍ−１）、４（ｍ）、４（ｍ＋１）が介在
するようにして設けられる。ＡＮＤゲート４（ｍ−
１）、４（ｍ）、４（ｍ＋１）に対しては、それぞれ、
垂直走査回路２から引き出されたゲート線Ｐｒ（Ｇｍ−
１），Ｐｒ（Ｇｍ），Ｐｒ（Ｇｍ＋１）が一方の入力端
子に接続され、他方の入力には、マスク信号が共通に接
続される。
【００３７】例えば、垂直走査回路２は、ゲート線Ｇｍ
に対応しては、Ｈレベルに対応する走査信号をゲート線
Ｐｒ（Ｇｍ）に出力して走査を行うようにされるが、こ
のときの走査信号は、ＡＮＤゲート４（ｍ）の一方の入
力端子に対して入力されることになる。そして、このと
きに、Ｌレベルのマスク信号がＡＮＤゲート４（ｍ）に
入力されていれば、ＡＮＤゲート４（ｍ）の出力はＬレ
ベルとなるので、ゲート線Ｇｍからは走査信号が出力さ
れず、従って、画素スイッチ（Ｓｍｎ−１、Ｓｍｎ、Ｓ
ｍｎ＋１）はオフとなる（マスクされる）。これに対し
て、Ｈレベルのマスク信号が入力されてＡＮＤゲート４
（ｍ）の出力がＨレベルとなれば、ゲート線Ｇｍに対し
て走査信号が出力され、画素スイッチ（Ｓｍｎ−１、Ｓ
ｍｎ、Ｓｍｎ＋１）はオンとなる。
に対応しては、Ｈレベルに対応する走査信号をゲート線
Ｐｒ（Ｇｍ）に出力して走査を行うようにされるが、こ
のときの走査信号は、ＡＮＤゲート４（ｍ）の一方の入
力端子に対して入力されることになる。そして、このと
きに、Ｌレベルのマスク信号がＡＮＤゲート４（ｍ）に
入力されていれば、ＡＮＤゲート４（ｍ）の出力はＬレ
ベルとなるので、ゲート線Ｇｍからは走査信号が出力さ
れず、従って、画素スイッチ（Ｓｍｎ−１、Ｓｍｎ、Ｓ
ｍｎ＋１）はオフとなる（マスクされる）。これに対し
て、Ｈレベルのマスク信号が入力されてＡＮＤゲート４
（ｍ）の出力がＨレベルとなれば、ゲート線Ｇｍに対し
て走査信号が出力され、画素スイッチ（Ｓｍｎ−１、Ｓ
ｍｎ、Ｓｍｎ＋１）はオンとなる。
【００３８】なお、上記したような、ＡＮＤゲート４と
マスク信号によるゲート線へのマスク動作は、後述する
ようにして検査時において行われるものであり、表示時
においては、ＡＮＤゲート４によるマスク制御は行わな
い。
マスク信号によるゲート線へのマスク動作は、後述する
ようにして検査時において行われるものであり、表示時
においては、ＡＮＤゲート４によるマスク制御は行わな
い。
【００３９】水平走査回路３も、シフトレジスタ等を備
えて形成される回路であり、外部から入力される１水平
ラインごとのデータを、順次シフトすることで、各デー
タ線Ｄｎ−１、Ｄｎ、Ｄｎ＋１を順次走査するようにし
て駆動する。
えて形成される回路であり、外部から入力される１水平
ラインごとのデータを、順次シフトすることで、各デー
タ線Ｄｎ−１、Ｄｎ、Ｄｎ＋１を順次走査するようにし
て駆動する。
【００４０】また、本実施の形態においては、各データ
線Ｄｍ−１，Ｄｍ，Ｄｍ＋１・・・に対して、図示する
ように、スイッチ６（ｎ−１），６（ｎ），６（ｎ＋
１）が接続される。これらスイッチ６も半導体基板上に
形成されるもので、例えばＣＭＯＳ型の回路として構成
される。このようにして設けられるスイッチ６は、後述
する検査時において、外部の検査装置１１と接続するた
めのデータ線を選択するために用いられる。ここでは、
検査装置１１によって、その開閉が制御されるものとし
ている。このようにして、本実施の形態の半導体基板上
には、上記のようにして、画素セル駆動回路１０、デー
タ線、ゲート線、垂直走査回路２、水平走査回路３に加
えて、検査時に必要となるＡＮＤゲート４及びスイッチ
６が形成される。
線Ｄｍ−１，Ｄｍ，Ｄｍ＋１・・・に対して、図示する
ように、スイッチ６（ｎ−１），６（ｎ），６（ｎ＋
１）が接続される。これらスイッチ６も半導体基板上に
形成されるもので、例えばＣＭＯＳ型の回路として構成
される。このようにして設けられるスイッチ６は、後述
する検査時において、外部の検査装置１１と接続するた
めのデータ線を選択するために用いられる。ここでは、
検査装置１１によって、その開閉が制御されるものとし
ている。このようにして、本実施の形態の半導体基板上
には、上記のようにして、画素セル駆動回路１０、デー
タ線、ゲート線、垂直走査回路２、水平走査回路３に加
えて、検査時に必要となるＡＮＤゲート４及びスイッチ
６が形成される。
【００４１】そして、このようにして形成される半導体
基板に対しては、共通電位Ｖｃｏｍが印加される共通電
極が形成された対向基板が対向するようにして配置され
る。そして、この半導体基板と、対向基板との間に、液
晶を封入することで液晶層５を形成する。このようにし
て、本実施の形態の液晶表示装置１が構成される。
基板に対しては、共通電位Ｖｃｏｍが印加される共通電
極が形成された対向基板が対向するようにして配置され
る。そして、この半導体基板と、対向基板との間に、液
晶を封入することで液晶層５を形成する。このようにし
て、本実施の形態の液晶表示装置１が構成される。
【００４２】このようにして形成される液晶表示装置１
による画像表示時の動作は、簡略には次のようになる。
本実施の形態の場合、表示時においては、ＡＮＤゲート
４は用いられないことから、例えばマスク信号を定常的
にＨレベルとしておくようにする。あるいは、ここでは
図示しないが、ＡＮＤゲート４をパスして、垂直走査回
路２から引き出されるゲート線Ｐｒ（Ｇｍ−１），Ｐｒ
（Ｇｍ），Ｐｒ（Ｇｍ＋１）が、それぞれ、ゲート線Ｇ
ｍ−１，Ｇｍ，Ｇｍ＋１と接続されるようにする。つま
りは、垂直走査回路２により、ゲート線Ｇｍ−１，Ｇ
ｍ，Ｇｍ＋１・・・を直接的に走査するように回路が形
成されればよい。
による画像表示時の動作は、簡略には次のようになる。
本実施の形態の場合、表示時においては、ＡＮＤゲート
４は用いられないことから、例えばマスク信号を定常的
にＨレベルとしておくようにする。あるいは、ここでは
図示しないが、ＡＮＤゲート４をパスして、垂直走査回
路２から引き出されるゲート線Ｐｒ（Ｇｍ−１），Ｐｒ
（Ｇｍ），Ｐｒ（Ｇｍ＋１）が、それぞれ、ゲート線Ｇ
ｍ−１，Ｇｍ，Ｇｍ＋１と接続されるようにする。つま
りは、垂直走査回路２により、ゲート線Ｇｍ−１，Ｇ
ｍ，Ｇｍ＋１・・・を直接的に走査するように回路が形
成されればよい。
【００４３】そして、表示時における垂直走査回路２及
び水平走査回路３の走査としては、先に図７にて説明し
たのと同様のタイミングで行われればよいものとされ
る。つまり、垂直走査回路２は、シフトレジスタの動作
によって、１水平走査期間ごとのタイミングで出力をシ
フトしていくことで、順次、１行目から最終行までのゲ
ート線を走査していく。これにより、例えば或る水平走
査期間においては、ゲート線Ｇｍ−１に接続される行の
画素スイッチＳｍ−１ｎ−１，Ｓｍ−１ｎ，Ｓｍ−１ｎ
＋１にゲート電圧が印加されてオンとなり、続く水平走
査期間においては、上記画素スイッチＳｍ−１ｎ−１，
Ｓｍ−１ｎ，Ｓｍ−１ｎ＋１は、オフ状態とされたうえ
で、次のゲート線Ｇｍに接続される行の画素スイッチＳ
ｍｎ−１，Ｓｍｎ，Ｓｍｎ＋１がオンとされる。以降、
同様にして残るゲート線に対する走査が行われていくも
のである。
び水平走査回路３の走査としては、先に図７にて説明し
たのと同様のタイミングで行われればよいものとされ
る。つまり、垂直走査回路２は、シフトレジスタの動作
によって、１水平走査期間ごとのタイミングで出力をシ
フトしていくことで、順次、１行目から最終行までのゲ
ート線を走査していく。これにより、例えば或る水平走
査期間においては、ゲート線Ｇｍ−１に接続される行の
画素スイッチＳｍ−１ｎ−１，Ｓｍ−１ｎ，Ｓｍ−１ｎ
＋１にゲート電圧が印加されてオンとなり、続く水平走
査期間においては、上記画素スイッチＳｍ−１ｎ−１，
Ｓｍ−１ｎ，Ｓｍ−１ｎ＋１は、オフ状態とされたうえ
で、次のゲート線Ｇｍに接続される行の画素スイッチＳ
ｍｎ−１，Ｓｍｎ，Ｓｍｎ＋１がオンとされる。以降、
同様にして残るゲート線に対する走査が行われていくも
のである。
【００４４】そして、上記のようにして１つのゲート線
が走査される期間内においては、水平走査回路３におけ
るシフトレジスタの動作によって、１桁目から最終桁ま
でのデータ線を順次駆動していくことが行われる。ここ
で、データ線を駆動するとは、画素データに対応する電
圧値を水平走査回路３からデータ線に対して出力するこ
とをいう。ここで、例えばゲート線Ｇｍを走査している
期間内において、データ線Ｄｎ−１の駆動が行われたと
する。このときには、ゲート線Ｇｍにゲートが接続され
る画素スイッチＳｍｎ−１，Ｓｍｎ，Ｓｍｎ＋１がオン
となっているわけであるが、データ線Ｄｎ−１が駆動さ
れることで、このゲート線Ｇｍとデータ線Ｄｎ−１の交
点にある画素スイッチＳｍｎ−１に接続される画素容量
Ｃｍｎ−１に対して、データ線Ｄｎ−１に印加された電
圧値（データ）に応じた電荷が、画素スイッチＳｍｎ−
１のドレイン→ソースを介して蓄積される。この蓄積さ
れた電荷量に応じた電位が画素容量Ｃｍｎ−１の両端に
発生する。つまり、画素容量Ｃｍｎ−１に対してデータ
の書き込みが行われたことになる。そして、このデータ
書き込みによって画素容量Ｃｍｎ−１に生じた電位は、
同じ画素スイッチＳｍｎ−１のソースに接続された画素
電極Ｐ２１にも発生することになる。
が走査される期間内においては、水平走査回路３におけ
るシフトレジスタの動作によって、１桁目から最終桁ま
でのデータ線を順次駆動していくことが行われる。ここ
で、データ線を駆動するとは、画素データに対応する電
圧値を水平走査回路３からデータ線に対して出力するこ
とをいう。ここで、例えばゲート線Ｇｍを走査している
期間内において、データ線Ｄｎ−１の駆動が行われたと
する。このときには、ゲート線Ｇｍにゲートが接続され
る画素スイッチＳｍｎ−１，Ｓｍｎ，Ｓｍｎ＋１がオン
となっているわけであるが、データ線Ｄｎ−１が駆動さ
れることで、このゲート線Ｇｍとデータ線Ｄｎ−１の交
点にある画素スイッチＳｍｎ−１に接続される画素容量
Ｃｍｎ−１に対して、データ線Ｄｎ−１に印加された電
圧値（データ）に応じた電荷が、画素スイッチＳｍｎ−
１のドレイン→ソースを介して蓄積される。この蓄積さ
れた電荷量に応じた電位が画素容量Ｃｍｎ−１の両端に
発生する。つまり、画素容量Ｃｍｎ−１に対してデータ
の書き込みが行われたことになる。そして、このデータ
書き込みによって画素容量Ｃｍｎ−１に生じた電位は、
同じ画素スイッチＳｍｎ−１のソースに接続された画素
電極Ｐ２１にも発生することになる。
【００４５】そして、データ線Ｄｎ−１によるデータの
書き込みが終了したとされると、画素容量Ｃｍｎ−１に
書き込まれたデータは保持した上で、次のデータ線Ｄｎ
に対する駆動が行われる。従って、この場合には、ゲー
ト線Ｇｍとデータ線Ｄｎの交点にある画素スイッチＳｍ
ｎに接続される画素容量Ｃｍｎに対して、データの書き
込みが行われ、画素電極Ｐ２２に電位が発生することに
なる。
書き込みが終了したとされると、画素容量Ｃｍｎ−１に
書き込まれたデータは保持した上で、次のデータ線Ｄｎ
に対する駆動が行われる。従って、この場合には、ゲー
ト線Ｇｍとデータ線Ｄｎの交点にある画素スイッチＳｍ
ｎに接続される画素容量Ｃｍｎに対して、データの書き
込みが行われ、画素電極Ｐ２２に電位が発生することに
なる。
【００４６】ここで、画素電極Ｐに対しては、液晶層５
が介在するようにして、電位Ｖｃｏｍが印加されている
共通電極が対向して配置されている。そして、上記のよ
うにして、画素電極Ｐ２１、Ｐ２２においてデータに対
応する電位が順次発生すると、この画素電極Ｐ２１の電
位と、電位Ｖｃｏｍとの電位差に応じて、その間に介在
する液晶層５の液晶が反応して励起されることになる。
つまり、画素セルの駆動が順次行われていくものであ
る。
が介在するようにして、電位Ｖｃｏｍが印加されている
共通電極が対向して配置されている。そして、上記のよ
うにして、画素電極Ｐ２１、Ｐ２２においてデータに対
応する電位が順次発生すると、この画素電極Ｐ２１の電
位と、電位Ｖｃｏｍとの電位差に応じて、その間に介在
する液晶層５の液晶が反応して励起されることになる。
つまり、画素セルの駆動が順次行われていくものであ
る。
【００４７】そして、上記のようにして、ゲート線Ｇｍ
の走査期間内において水平走査回路３がデータ線を順次
駆動していくことが行われ、１水平ラインの画素の駆動
が終了したとされると、垂直走査回路２では、ゲート線
Ｇｍの走査を終了して、次のゲート線Ｇｍ−１の走査を
行う。そして、このゲート線Ｇｍ−１の走査期間内にお
いて、水平走査回路３がデータ線を順次駆動して、同様
に１水平ライン分の画素の駆動を行うようにされる。こ
のような動作が、全水平ラインごとに行われることで、
１画面のデータの書き込みが完了することになる。そし
て、この１画面分のデータの書き込みが、例えばフィー
ルド周期で繰り返されることで、画像表示が行われるも
のである。
の走査期間内において水平走査回路３がデータ線を順次
駆動していくことが行われ、１水平ラインの画素の駆動
が終了したとされると、垂直走査回路２では、ゲート線
Ｇｍの走査を終了して、次のゲート線Ｇｍ−１の走査を
行う。そして、このゲート線Ｇｍ−１の走査期間内にお
いて、水平走査回路３がデータ線を順次駆動して、同様
に１水平ライン分の画素の駆動を行うようにされる。こ
のような動作が、全水平ラインごとに行われることで、
１画面のデータの書き込みが完了することになる。そし
て、この１画面分のデータの書き込みが、例えばフィー
ルド周期で繰り返されることで、画像表示が行われるも
のである。
【００４８】そして、本実施の形態としては、液晶表示
装置１を構成する半導体基板について、この半導体基板
上に形成された回路に不良、欠陥がないかどうかについ
ての検査を行うのであるが、この検査は、例えば次のよ
うにして行うようにされる。
装置１を構成する半導体基板について、この半導体基板
上に形成された回路に不良、欠陥がないかどうかについ
ての検査を行うのであるが、この検査は、例えば次のよ
うにして行うようにされる。
【００４９】図２は、本実施の形態が対応する半導体基
板の検査時において、所要の段階で行われるとされる画
素セルの駆動タイミングを示している。この図に示す駆
動タイミングによっては、結果的に、複数のゲート線を
同時に立ち上げ、また、立ち下げることができる。
板の検査時において、所要の段階で行われるとされる画
素セルの駆動タイミングを示している。この図に示す駆
動タイミングによっては、結果的に、複数のゲート線を
同時に立ち上げ、また、立ち下げることができる。
【００５０】水平走査回路２内のシフトレジスタによっ
ては、図２（ａ）に示すようにして、ゲート線Ｐｒ（Ｇ
ｍ−１）に対して、例えば通常の１ゲート線走査期間よ
りも長いとされる所定長の走査パルスが出力されるよう
にする。つまり、通常の１ゲート線走査期間が、期間ｔ
１〜ｔ２の時間長に対応するものであるとして、この場
合には、その３倍の時点ｔ１〜ｔ４の期間にわたって走
査パルスを出力するものである。そして、例えば次のゲ
ート線Ｐｒ（Ｇｍ）に対する走査パルス出力としては、
図７（ｂ）に示すようにして、例えば時点ｔ１から通常
の１ゲート線走査期間分シフトしたとされる時点ｔ２の
タイミングで開始するようにされる。そして、この場合
にも、そのパルス出力幅は、通常の１ゲート線走査期間
の３倍となるようにしており、従って、期間ｔ２〜ｔ５
にわたってパルスを出力する。同様にして、次のゲート
線Ｐｒ（Ｇｍ＋１）に対しても、時点ｔ２から通常の１
ゲート線走査期間分シフトさせた時点から、通常の１ゲ
ート線走査期間の３倍のパルス幅によって走査パルスを
出力するようにされる。つまり、期間ｔ３〜ｔ６にわた
ってパルスを出力する。
ては、図２（ａ）に示すようにして、ゲート線Ｐｒ（Ｇ
ｍ−１）に対して、例えば通常の１ゲート線走査期間よ
りも長いとされる所定長の走査パルスが出力されるよう
にする。つまり、通常の１ゲート線走査期間が、期間ｔ
１〜ｔ２の時間長に対応するものであるとして、この場
合には、その３倍の時点ｔ１〜ｔ４の期間にわたって走
査パルスを出力するものである。そして、例えば次のゲ
ート線Ｐｒ（Ｇｍ）に対する走査パルス出力としては、
図７（ｂ）に示すようにして、例えば時点ｔ１から通常
の１ゲート線走査期間分シフトしたとされる時点ｔ２の
タイミングで開始するようにされる。そして、この場合
にも、そのパルス出力幅は、通常の１ゲート線走査期間
の３倍となるようにしており、従って、期間ｔ２〜ｔ５
にわたってパルスを出力する。同様にして、次のゲート
線Ｐｒ（Ｇｍ＋１）に対しても、時点ｔ２から通常の１
ゲート線走査期間分シフトさせた時点から、通常の１ゲ
ート線走査期間の３倍のパルス幅によって走査パルスを
出力するようにされる。つまり、期間ｔ３〜ｔ６にわた
ってパルスを出力する。
【００５１】上記のようにして、通常の１ゲート線走査
期間の３倍のパルス長によってゲート線Ｐｒ（Ｇｍ−
１）、Ｐｒ（Ｇｍ）、Ｐｒ（Ｇｍ＋１）を走査していく
ことによっては、これらのゲート線が走査される期間ｔ
１〜ｔ６において、図示するようにして、これらの走査
パルス出力が重複する重複期間Ｔ３が形成されることに
なる。そして、本実施の形態においては、図２（ｄ）に
示すようにして、上記各ゲート線（Ｇｍ−１）、Ｐｒ
（Ｇｍ）、Ｐｒ（Ｇｍ＋１）が走査される期間ｔ１〜ｔ
６において、重複期間Ｔ３より前の期間ｔ１〜ｔ３にお
いては、マスク信号をＬレベルとする。これにより、Ａ
ＮＤゲート４（ｍ−１）、４（ｍ）、４（ｍ＋１）から
はＬレベル（グランド電位Ｖss）が出力されることにな
る。この場合には、Ｌレベルとして、グランド電位Ｖss
が出力されることとなっているので、ＡＮＤゲート４
（ｍ−１）、４（ｍ）、４（ｍ＋１）の出力と接続され
る各ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１は、図２（ｅ）
（ｆ）（ｇ）に示すようにして、期間ｔ１〜ｔ３におい
ては、グランド電位Ｖssとなる。従って、この期間ｔ１
〜ｔ３においては、各ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋
１に接続されている画素スイッチは、オフ状態にあるよ
うにされる。つまり、この期間においては、垂直走査回
路２から出力されたパルスはマスク信号によりマスクさ
れている状態にあることとなる。
期間の３倍のパルス長によってゲート線Ｐｒ（Ｇｍ−
１）、Ｐｒ（Ｇｍ）、Ｐｒ（Ｇｍ＋１）を走査していく
ことによっては、これらのゲート線が走査される期間ｔ
１〜ｔ６において、図示するようにして、これらの走査
パルス出力が重複する重複期間Ｔ３が形成されることに
なる。そして、本実施の形態においては、図２（ｄ）に
示すようにして、上記各ゲート線（Ｇｍ−１）、Ｐｒ
（Ｇｍ）、Ｐｒ（Ｇｍ＋１）が走査される期間ｔ１〜ｔ
６において、重複期間Ｔ３より前の期間ｔ１〜ｔ３にお
いては、マスク信号をＬレベルとする。これにより、Ａ
ＮＤゲート４（ｍ−１）、４（ｍ）、４（ｍ＋１）から
はＬレベル（グランド電位Ｖss）が出力されることにな
る。この場合には、Ｌレベルとして、グランド電位Ｖss
が出力されることとなっているので、ＡＮＤゲート４
（ｍ−１）、４（ｍ）、４（ｍ＋１）の出力と接続され
る各ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１は、図２（ｅ）
（ｆ）（ｇ）に示すようにして、期間ｔ１〜ｔ３におい
ては、グランド電位Ｖssとなる。従って、この期間ｔ１
〜ｔ３においては、各ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋
１に接続されている画素スイッチは、オフ状態にあるよ
うにされる。つまり、この期間においては、垂直走査回
路２から出力されたパルスはマスク信号によりマスクさ
れている状態にあることとなる。
【００５２】そして、重複期間Ｔ３の開始時点である時
点ｔ３に至ったタイミングで、図２（ｄ）に示すように
して、マスク信号をＨレベル（電源電位ＶDD）に切り換
える。この時点では、ゲート線（Ｇｍ−１）、Ｐｒ（Ｇ
ｍ）、Ｐｒ（Ｇｍ＋１）において同時にパルスが出力さ
れているので、マスク信号がＨレベルとなったことによ
っては、ＡＮＤゲート４（ｍ−１）、４（ｍ）、４（ｍ
＋１）からは電源電位ＶDDによるＨレベルが出力される
ことになり、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１には電
源電位ＶDDが得られることになる。つまり、マスク信号
によるマスクが解除され、図２（ｅ）（ｆ）（ｇ）に示
すように、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１が時点ｔ
３において同時に立ち上げられることとなる。
点ｔ３に至ったタイミングで、図２（ｄ）に示すように
して、マスク信号をＨレベル（電源電位ＶDD）に切り換
える。この時点では、ゲート線（Ｇｍ−１）、Ｐｒ（Ｇ
ｍ）、Ｐｒ（Ｇｍ＋１）において同時にパルスが出力さ
れているので、マスク信号がＨレベルとなったことによ
っては、ＡＮＤゲート４（ｍ−１）、４（ｍ）、４（ｍ
＋１）からは電源電位ＶDDによるＨレベルが出力される
ことになり、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１には電
源電位ＶDDが得られることになる。つまり、マスク信号
によるマスクが解除され、図２（ｅ）（ｆ）（ｇ）に示
すように、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１が時点ｔ
３において同時に立ち上げられることとなる。
【００５３】この後、重複期間Ｔ３が終了する時点ｔ４
に至ると、マスク信号はＬレベルとなるように切り換え
が行われる。これによって、時点ｔ４においては、再度
マスク信号によるマスクが再開されることとなって、ゲ
ート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１には、グランド電位Ｖ
ssとなる。つまり、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１
が同時に立ち下げられる。
に至ると、マスク信号はＬレベルとなるように切り換え
が行われる。これによって、時点ｔ４においては、再度
マスク信号によるマスクが再開されることとなって、ゲ
ート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１には、グランド電位Ｖ
ssとなる。つまり、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１
が同時に立ち下げられる。
【００５４】このようにして、本実施の形態において
は、複数の連続するゲート線を同時に立ち上げ、また、
立ち下げることができるようにしている。なお、この場
合には、３本のゲート線を同時に立ち上げ／立ち下げる
ようにしているが、図２の説明からも理解されるよう
に、例えば垂直走査回路２から出力すべきパルス幅を、
同時に立ち上げ／立ち下げるべきゲート線数に応じて変
更するなど、信号出力タイミングなどについて必要な変
更を行うことで、同時に立ち上げ／立ち下げるべきゲー
ト線数は、任意に変更することができる。そして、この
同時に立ち上げ／立ち下げるべきゲート線数の実際とし
ては、検査時の都合などに応じて適宜変更されるべきも
のである。
は、複数の連続するゲート線を同時に立ち上げ、また、
立ち下げることができるようにしている。なお、この場
合には、３本のゲート線を同時に立ち上げ／立ち下げる
ようにしているが、図２の説明からも理解されるよう
に、例えば垂直走査回路２から出力すべきパルス幅を、
同時に立ち上げ／立ち下げるべきゲート線数に応じて変
更するなど、信号出力タイミングなどについて必要な変
更を行うことで、同時に立ち上げ／立ち下げるべきゲー
ト線数は、任意に変更することができる。そして、この
同時に立ち上げ／立ち下げるべきゲート線数の実際とし
ては、検査時の都合などに応じて適宜変更されるべきも
のである。
【００５５】続いては、上記したように複数のゲート線
の同時走査が可能であることを前提として、本実施の形
態としての半導体基板の検査の手順例について説明を行
っていくこととする。 手順１：ここでは、検査対象として、図１の場データ線
Ｄｎに接続された３つの画素セル駆動回路１０を選択し
たものとする。つまり、データ線Ｄｎと接続される、画
素スイッチＳｍ−１ｎ、Ｓｍｎ、及びＳｍ＋１ｎを備え
た各画素セル駆動回路１０が検査対象となる。また、こ
れらの画素セル駆動回路が検査対象とされたことに対応
して、スイッチ６のうち、データ線Ｄｎと接続されるス
イッチ６（ｎ）のみをオンとして、これ以外のスイッチ
６はオフとするようにされる。これによって、データ線
Ｄｎのラインが検査装置１１と接続されることになる。
そして、この手順１としては、これらの画素セル駆動回
路１０における３つの画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃ
ｍ＋１ｎに対してデータの書き込みを行う。このために
は、例えば図２により説明したようにして、垂直走査回
路２により、同時にゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１
を立ち上げて、画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ
＋１ｎがオンの状態となるようにしたうえで、水平走査
回路３により、データ線Ｄｎに対してデータを出力す
る。これによって、オン状態にある画素スイッチＳｍ−
１ｎ、Ｓｍｎ、Ｓｍ＋１ｎのドレイン→ソースを介し
て、画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの各々に
対してデータの書き込みが行われる。つまり、画素容量
Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの各々において電荷が
蓄積されるものである。なお、この画素容量Ｃｍ−１
ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対するデータの書き込みに関
しては、必ずしも、同時に行う必要はないものであり、
例えばゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１を順次立ち上
げると共に、このゲート線が立ち上がったタイミング
で、順次データ線Ｄｎに対してデータを出力するように
してもよいものである。
の同時走査が可能であることを前提として、本実施の形
態としての半導体基板の検査の手順例について説明を行
っていくこととする。 手順１：ここでは、検査対象として、図１の場データ線
Ｄｎに接続された３つの画素セル駆動回路１０を選択し
たものとする。つまり、データ線Ｄｎと接続される、画
素スイッチＳｍ−１ｎ、Ｓｍｎ、及びＳｍ＋１ｎを備え
た各画素セル駆動回路１０が検査対象となる。また、こ
れらの画素セル駆動回路が検査対象とされたことに対応
して、スイッチ６のうち、データ線Ｄｎと接続されるス
イッチ６（ｎ）のみをオンとして、これ以外のスイッチ
６はオフとするようにされる。これによって、データ線
Ｄｎのラインが検査装置１１と接続されることになる。
そして、この手順１としては、これらの画素セル駆動回
路１０における３つの画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃ
ｍ＋１ｎに対してデータの書き込みを行う。このために
は、例えば図２により説明したようにして、垂直走査回
路２により、同時にゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１
を立ち上げて、画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ
＋１ｎがオンの状態となるようにしたうえで、水平走査
回路３により、データ線Ｄｎに対してデータを出力す
る。これによって、オン状態にある画素スイッチＳｍ−
１ｎ、Ｓｍｎ、Ｓｍ＋１ｎのドレイン→ソースを介し
て、画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの各々に
対してデータの書き込みが行われる。つまり、画素容量
Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの各々において電荷が
蓄積されるものである。なお、この画素容量Ｃｍ−１
ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対するデータの書き込みに関
しては、必ずしも、同時に行う必要はないものであり、
例えばゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１を順次立ち上
げると共に、このゲート線が立ち上がったタイミング
で、順次データ線Ｄｎに対してデータを出力するように
してもよいものである。
【００５６】手順２：上記手順１による画素容量Ｃｍ−
１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対するデータの書き込みが
終了したら、それまで立ち上げていたゲート線Ｇｍ−
１、Ｇｍ、Ｇｍ＋１を立ち下げることを行う。これは、
例えば上記手順１によるデータの書き込みが、図２に示
した走査タイミングによって行われているものであるの
ならば、図２の時点ｔ４における動作として示すよう
に、マスク信号をＬレベルとすることで実現することが
できる。そして、このようにして、画素容量Ｃｍ−１
ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対するデータの書き込みが行
われた状態で、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１が立
ち下げられれば、画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓ
ｍ＋１ｎはオフ状態となるのであるが、これにより、デ
ータ書き込みによって画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃ
ｍ＋１ｎに蓄積された電荷が放出されることなく、保持
されることになる。
１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対するデータの書き込みが
終了したら、それまで立ち上げていたゲート線Ｇｍ−
１、Ｇｍ、Ｇｍ＋１を立ち下げることを行う。これは、
例えば上記手順１によるデータの書き込みが、図２に示
した走査タイミングによって行われているものであるの
ならば、図２の時点ｔ４における動作として示すよう
に、マスク信号をＬレベルとすることで実現することが
できる。そして、このようにして、画素容量Ｃｍ−１
ｎ、Ｃｍｎ、Ｃｍ＋１ｎに対するデータの書き込みが行
われた状態で、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１が立
ち下げられれば、画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓ
ｍ＋１ｎはオフ状態となるのであるが、これにより、デ
ータ書き込みによって画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃ
ｍ＋１ｎに蓄積された電荷が放出されることなく、保持
されることになる。
【００５７】手順３：画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃ
ｍ＋１ｎにおいて電荷が保持されている状態になった
ら、水平走査回路３又は検査装置によって、データ線Ｄ
ｎに対して任意の電圧をチャージする。これによって、
データ線Ｄｎはハイインピーダンスの状態となる。
ｍ＋１ｎにおいて電荷が保持されている状態になった
ら、水平走査回路３又は検査装置によって、データ線Ｄ
ｎに対して任意の電圧をチャージする。これによって、
データ線Ｄｎはハイインピーダンスの状態となる。
【００５８】手順４：続いては、データ線Ｄｎがハイイ
ンピーダンスとなっている状態のもとで、図２に示した
ようにして、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１を同時
に立ち上げることを行う。これによって、これまでオフ
状態にあった画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋
１ｎは、同時にオン状態に移行することになるが、これ
によって、データ線Ｄｎには、画素スイッチＳｍ−１
ｎ、Ｓｍｎ、Ｓｍ＋１ｎに接続されている画素容量Ｃｍ
−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに蓄積されていた電荷に応
じた電位変化が現れることになる。つまり、３つの画素
容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの電荷の総量に応
じた電位変化が現れる。
ンピーダンスとなっている状態のもとで、図２に示した
ようにして、ゲート線Ｇｍ−１、Ｇｍ、Ｇｍ＋１を同時
に立ち上げることを行う。これによって、これまでオフ
状態にあった画素スイッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋
１ｎは、同時にオン状態に移行することになるが、これ
によって、データ線Ｄｎには、画素スイッチＳｍ−１
ｎ、Ｓｍｎ、Ｓｍ＋１ｎに接続されている画素容量Ｃｍ
−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに蓄積されていた電荷に応
じた電位変化が現れることになる。つまり、３つの画素
容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎの電荷の総量に応
じた電位変化が現れる。
【００５９】手順５：上記のようにしてデータ線Ｄｎに
現れた３つの画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎ
の電荷の総量に応じた電位変化は、スイッチ６（ｎ）を
介してデータ線Ｄｎと接続された検査装置１１において
検出されることになる。そして、検査装置１１側では、
検出された電位変化に基づいて検査結果を得るようにさ
れる。上記した電位変化の検出に基づいて検査すべき項
目としては特に限定しないが、例えば、画素容量値が適
正であるか否かの確認、画素データ書き込み時間の確
認、画素容量の短絡の有無の確認、ゲート線及びデータ
線の短絡、断線の有無の確認などを行うことができる。
現れた３つの画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃｍ＋１ｎ
の電荷の総量に応じた電位変化は、スイッチ６（ｎ）を
介してデータ線Ｄｎと接続された検査装置１１において
検出されることになる。そして、検査装置１１側では、
検出された電位変化に基づいて検査結果を得るようにさ
れる。上記した電位変化の検出に基づいて検査すべき項
目としては特に限定しないが、例えば、画素容量値が適
正であるか否かの確認、画素データ書き込み時間の確
認、画素容量の短絡の有無の確認、ゲート線及びデータ
線の短絡、断線の有無の確認などを行うことができる。
【００６０】以上が本実施の形態としての検査手順とな
るが、ここで、検査対象を、他のデータ線に接続された
画素セル駆動回路１０に変更する場合には、例えば検査
装置１１による制御によって、スイッチ６についての切
り換えを行うようにする。例えば、データ線Ｄｎに接続
された画素セル駆動回路１０から、データ線Ｄｎ＋１に
接続された画素セル駆動回路１０に検査対象を変更する
のであれば、これまでオンとされていたスイッチ６
（ｎ）はオフとして、かわりにスイッチ６（ｎ＋１）を
オンとするように制御すればよいことになる。
るが、ここで、検査対象を、他のデータ線に接続された
画素セル駆動回路１０に変更する場合には、例えば検査
装置１１による制御によって、スイッチ６についての切
り換えを行うようにする。例えば、データ線Ｄｎに接続
された画素セル駆動回路１０から、データ線Ｄｎ＋１に
接続された画素セル駆動回路１０に検査対象を変更する
のであれば、これまでオンとされていたスイッチ６
（ｎ）はオフとして、かわりにスイッチ６（ｎ＋１）を
オンとするように制御すればよいことになる。
【００６１】このような本実施の形態としての検査方法
によれば、例えばデータ線に現れる電位の変化幅は、複
数の画素容量に保持された電荷の総量に対応するものと
なる。つまり、本実施の形態としては、１つの画素容量
に保持された電荷によって現れる電位変化よりも大きな
電位変化幅を得ることができる。例えば液晶表示装置の
小型化や高精細化にともなっては、前述したように、画
素容量に対するデータ線の容量の比がこれまでよりも大
きくなる。このため、従来のように、画素セルを１つ１
つ駆動して、１つの画素容量に保持された電荷によって
現れる電位変化を検出するという検査方法によっては、
的確な検査結果を得ることが困難であった。このため、
現状としては、半導体基板のみによる検査を行わずに、
液晶表示装置として完成させてから画像を表示させて、
目視による検査を行わざるを得なかったものである。
によれば、例えばデータ線に現れる電位の変化幅は、複
数の画素容量に保持された電荷の総量に対応するものと
なる。つまり、本実施の形態としては、１つの画素容量
に保持された電荷によって現れる電位変化よりも大きな
電位変化幅を得ることができる。例えば液晶表示装置の
小型化や高精細化にともなっては、前述したように、画
素容量に対するデータ線の容量の比がこれまでよりも大
きくなる。このため、従来のように、画素セルを１つ１
つ駆動して、１つの画素容量に保持された電荷によって
現れる電位変化を検出するという検査方法によっては、
的確な検査結果を得ることが困難であった。このため、
現状としては、半導体基板のみによる検査を行わずに、
液晶表示装置として完成させてから画像を表示させて、
目視による検査を行わざるを得なかったものである。
【００６２】これに対して、本実施の形態では、データ
線には、適正な検査結果を得るに足るだけの顕著な電位
変化が現れるのであるから、画素容量に対するデータ線
の容量の比が大きいとされる場合でも、半導体基板の検
査を的確に行うことが可能となる。そして、これによっ
ては、液晶表示装置を製造する前の、半導体基板に回路
が形成された段階で検査を行うようにすることが容易に
実現されるものである。また、本実施の形態としては、
一度に複数の画素セル駆動回路１０を検査するようにし
ているために、例えば従来のようにして１つ１つの画素
セル駆動回路を駆動して検査する場合より、効率よく検
査を行うことも可能となる。
線には、適正な検査結果を得るに足るだけの顕著な電位
変化が現れるのであるから、画素容量に対するデータ線
の容量の比が大きいとされる場合でも、半導体基板の検
査を的確に行うことが可能となる。そして、これによっ
ては、液晶表示装置を製造する前の、半導体基板に回路
が形成された段階で検査を行うようにすることが容易に
実現されるものである。また、本実施の形態としては、
一度に複数の画素セル駆動回路１０を検査するようにし
ているために、例えば従来のようにして１つ１つの画素
セル駆動回路を駆動して検査する場合より、効率よく検
査を行うことも可能となる。
【００６３】続いては、本発明の第２の実施の形態につ
いて説明を行う。図３は、第２の実施の形態に対応する
液晶表示装置１Ａとしての回路構成を示している。な
お、この図において、図１と同一とされる部分について
は同一符号を付して、ここでの説明は省略する。また、
この図３においては、液晶表示装置１Ａにおいて、主と
して半導体基板に形成される回路部を示しているものと
される。従って、ここでは、液晶層５及び共通電位Ｖｃ
ｏｍが印加される対向電極の図示は省略している。ま
た、半導体基板上に実際に形成される部位のうち、各画
素スイッチのソースに対して接続される画素電極の図示
も、ここでは省略している。さらにここでは、検査装置
１１がスイッチ６のオン／オフを制御するための制御線
の図示も省略している。
いて説明を行う。図３は、第２の実施の形態に対応する
液晶表示装置１Ａとしての回路構成を示している。な
お、この図において、図１と同一とされる部分について
は同一符号を付して、ここでの説明は省略する。また、
この図３においては、液晶表示装置１Ａにおいて、主と
して半導体基板に形成される回路部を示しているものと
される。従って、ここでは、液晶層５及び共通電位Ｖｃ
ｏｍが印加される対向電極の図示は省略している。ま
た、半導体基板上に実際に形成される部位のうち、各画
素スイッチのソースに対して接続される画素電極の図示
も、ここでは省略している。さらにここでは、検査装置
１１がスイッチ６のオン／オフを制御するための制御線
の図示も省略している。
【００６４】この図３に示す回路においては、例えば図
１に示した回路において垂直走査回路２とゲート線との
間に設けられたゲート回路は省略される。つまり、この
第２の実施の形態では、垂直走査回路２からは、直接、
ゲート線（Ｇｍ−１，Ｇｍ，Ｇｍ＋１）が引き出される
ものである。また、この場合には、画素容量の端部は共
通電極ではなく、グランドに対して設置されているが、
図１の場合と同様に、共通電極に接続する回路構成とし
てもよいものである。そして、この実施の形態において
は、スイッチ６の出力と、検査装置１１が接続される出
力端子Ｖoutとの間に、増幅回路７が設けられる。この
増幅回路７もまた、半導体基板上に形成されるものであ
る。
１に示した回路において垂直走査回路２とゲート線との
間に設けられたゲート回路は省略される。つまり、この
第２の実施の形態では、垂直走査回路２からは、直接、
ゲート線（Ｇｍ−１，Ｇｍ，Ｇｍ＋１）が引き出される
ものである。また、この場合には、画素容量の端部は共
通電極ではなく、グランドに対して設置されているが、
図１の場合と同様に、共通電極に接続する回路構成とし
てもよいものである。そして、この実施の形態において
は、スイッチ６の出力と、検査装置１１が接続される出
力端子Ｖoutとの間に、増幅回路７が設けられる。この
増幅回路７もまた、半導体基板上に形成されるものであ
る。
【００６５】この場合の増幅回路７は、スイッチ６の出
力側のラインがスイッチＳＷの一端に対して接続される
とともに、演算増幅器ＯＰの非反転入力端子に対して接
続される。つまり、増幅回路７の入力に対しては、スイ
ッチ６を介するようにして、画素スイッチのドレインが
接続されるデータ線が接続されるものである。スイッチ
ＳＷは、例えばＮチャンネル型の電界効果トランジスタ
とされその他端は、電位Ｖｐｃと接続される。また、電
位Ｖｐｃは、抵抗Ｒ1を介して演算増幅器ＯＰの反転入
力端子に対して接続され、また、演算増幅器ＯＰの出力
端子と反転入力端子とを抵抗Ｒ2を介して接続してい
る。このようにして、増幅回路７は、スイッチ６を介し
て入力されたデータ線の電位変化（電圧）を増幅する回
路として形成される。
力側のラインがスイッチＳＷの一端に対して接続される
とともに、演算増幅器ＯＰの非反転入力端子に対して接
続される。つまり、増幅回路７の入力に対しては、スイ
ッチ６を介するようにして、画素スイッチのドレインが
接続されるデータ線が接続されるものである。スイッチ
ＳＷは、例えばＮチャンネル型の電界効果トランジスタ
とされその他端は、電位Ｖｐｃと接続される。また、電
位Ｖｐｃは、抵抗Ｒ1を介して演算増幅器ＯＰの反転入
力端子に対して接続され、また、演算増幅器ＯＰの出力
端子と反転入力端子とを抵抗Ｒ2を介して接続してい
る。このようにして、増幅回路７は、スイッチ６を介し
て入力されたデータ線の電位変化（電圧）を増幅する回
路として形成される。
【００６６】図４は、上記図３に示した液晶表示装置１
Ａの半導体基板を検査する際の手順に従った、所定部位
の状態遷移を示すタイミングチャートである。この図を
参照して、第２の実施の形態としての検査の手順を説明
していくこととする。
Ａの半導体基板を検査する際の手順に従った、所定部位
の状態遷移を示すタイミングチャートである。この図を
参照して、第２の実施の形態としての検査の手順を説明
していくこととする。
【００６７】手順１：第２の実施の形態において、一連
の検査手順によって検査される対象は、１つの画素セル
駆動回路となる。ここでは、検査対象として、データ線
Ｄｎに接続された画素セル駆動回路１０のうち、画素ス
イッチＳｍｎを備えている画素セル駆動回路１０を選択
した場合について述べる。従って、この場合には、スイ
ッチ６のうち、データ線Ｄｎと接続されるスイッチ６
（ｎ）のみをオンとして、これ以外のスイッチ６はオフ
とするように制御し、これによって、データ線Ｄｎのラ
インのみが検査装置１１と接続されるようにする。そし
て、この場合の手順１としては、検査対象となっててい
る画素セル駆動回路１０内の画素容量Ｃｍｎのみに対し
てデータの書き込みを行う。このため、例えば図４に示
す電荷蓄積期間において、垂直走査回路２によりゲート
線Ｇｍを走査する。これによって、ゲート線Ｇｍに接続
された各画素スイッチＳｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１
はオン状態となる。つまり、図４（ａ）に示すようにし
て、電荷蓄積期間において画素スイッチＳｍｎをオンと
する状態が得られる。また、この期間においては、図４
（ｂ）に示すようにして、増幅回路７内のスイッチＳＷ
は、オフ状態にあるように制御しておく。そして、この
状態の下で、水平走査回路３によってデータ線Ｄｎを駆
動することで、画素スイッチＳｍｎを介して接続される
画素容量Ｃｍｎに対しては、データ線Ｄｎから印加され
たデータの電圧値に応じた電荷が蓄積されることにな
る。つまり、データの書き込みが行われる。ここでは、
電荷が蓄積されることで、図４（ｃ）に示すようにし
て、画素容量Ｃｍｎの両端電圧は、グランド電位Ｖssか
ら、或る所定の電圧レベルＶｄが発生する状態に遷移す
る。
の検査手順によって検査される対象は、１つの画素セル
駆動回路となる。ここでは、検査対象として、データ線
Ｄｎに接続された画素セル駆動回路１０のうち、画素ス
イッチＳｍｎを備えている画素セル駆動回路１０を選択
した場合について述べる。従って、この場合には、スイ
ッチ６のうち、データ線Ｄｎと接続されるスイッチ６
（ｎ）のみをオンとして、これ以外のスイッチ６はオフ
とするように制御し、これによって、データ線Ｄｎのラ
インのみが検査装置１１と接続されるようにする。そし
て、この場合の手順１としては、検査対象となっててい
る画素セル駆動回路１０内の画素容量Ｃｍｎのみに対し
てデータの書き込みを行う。このため、例えば図４に示
す電荷蓄積期間において、垂直走査回路２によりゲート
線Ｇｍを走査する。これによって、ゲート線Ｇｍに接続
された各画素スイッチＳｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１
はオン状態となる。つまり、図４（ａ）に示すようにし
て、電荷蓄積期間において画素スイッチＳｍｎをオンと
する状態が得られる。また、この期間においては、図４
（ｂ）に示すようにして、増幅回路７内のスイッチＳＷ
は、オフ状態にあるように制御しておく。そして、この
状態の下で、水平走査回路３によってデータ線Ｄｎを駆
動することで、画素スイッチＳｍｎを介して接続される
画素容量Ｃｍｎに対しては、データ線Ｄｎから印加され
たデータの電圧値に応じた電荷が蓄積されることにな
る。つまり、データの書き込みが行われる。ここでは、
電荷が蓄積されることで、図４（ｃ）に示すようにし
て、画素容量Ｃｍｎの両端電圧は、グランド電位Ｖssか
ら、或る所定の電圧レベルＶｄが発生する状態に遷移す
る。
【００６８】手順２：上記のようにして画素容量Ｃｍｎ
に対して電荷を蓄積させた後においては、図４における
電荷保持期間として示すようにして、垂直走査回路２に
よりゲート線Ｇｍの走査を終了させて、図４（ａ）に示
すようにして画素スイッチＳｍｎをオフとする。また、
このときには、図４（ｂ）に示すようにスイッチＳＷを
オン状態に切り換えることで、データ線Ｄｎがスイッチ
ＳＷを介して電位Ｖｐｃと接続されるようにする。これ
により、データ線Ｄｎは、電位Ｖｐｃによりチャージさ
れるので図４（ｄ）に示すようにして、データ線電位Ｖ
dataとしては、電位Ｖｐｃが発生してハイインピーダン
スの状態となる。このようにして各部が動作する電荷保
持期間では、画素スイッチＳｍｎがオフとされたこと
で、前の電荷蓄積期間において画素容量Ｃｍｎに蓄積さ
れた電荷はそのまま保持されることになるので、その両
端電圧としては、図４（ｃ）に示すようにして、電圧レ
ベルＶｄが維持されることになる。また、スイッチＳＷ
がオンとされたことによって、演算増幅器ＯＰの出力Ｖ
outとしては、図４（ｅ）に示すように、電圧Ｖｐｃに
対応するレベルが現れる。
に対して電荷を蓄積させた後においては、図４における
電荷保持期間として示すようにして、垂直走査回路２に
よりゲート線Ｇｍの走査を終了させて、図４（ａ）に示
すようにして画素スイッチＳｍｎをオフとする。また、
このときには、図４（ｂ）に示すようにスイッチＳＷを
オン状態に切り換えることで、データ線Ｄｎがスイッチ
ＳＷを介して電位Ｖｐｃと接続されるようにする。これ
により、データ線Ｄｎは、電位Ｖｐｃによりチャージさ
れるので図４（ｄ）に示すようにして、データ線電位Ｖ
dataとしては、電位Ｖｐｃが発生してハイインピーダン
スの状態となる。このようにして各部が動作する電荷保
持期間では、画素スイッチＳｍｎがオフとされたこと
で、前の電荷蓄積期間において画素容量Ｃｍｎに蓄積さ
れた電荷はそのまま保持されることになるので、その両
端電圧としては、図４（ｃ）に示すようにして、電圧レ
ベルＶｄが維持されることになる。また、スイッチＳＷ
がオンとされたことによって、演算増幅器ＯＰの出力Ｖ
outとしては、図４（ｅ）に示すように、電圧Ｖｐｃに
対応するレベルが現れる。
【００６９】手順３：続いては、図４（ａ）の電荷読み
出し期間として示すように、直前の電荷保持期間におい
てはオフ状態にあった画素スイッチＳｍｎをオン状態に
し、また、直前の電荷保持期間においてオン状態にあっ
たスイッチＳＷをオフ状態にする。この状態では、オン
状態にある画素スイッチＳｍｎを介して、画素容量Ｃｍ
ｎに保持されていた電荷がデータ線Ｄｎから読み出され
ることになる。ここで、データ線Ｄｎの寄生容量と、デ
ータ線Ｄｎに接続される画素スイッチのドレイン容量と
を合わせた容量をＣｄとする。そして、この場合におい
て、画素容量Ｃｍｎに蓄積されていた電荷と容量Ｃｄに
蓄積されていた電荷の総和は変化しないのであるから、
画素容量Ｃｍｎに蓄積されていた電荷を読み出したこと
によりデータ線Ｄｎに現れる電位レベルＶｄ1として
は、 Ｖｄ1＝（Ｃｍｎ・Ｖｄ＋Ｃｄ・Ｖｐｃ）／（Ｃｍｎ＋
Ｃｄ） により表されることになる。そして、このようにして電
位レベルＶｄ1が発生することで、図４（ｄ）に示すよ
うにして、データ線電位Ｖdataとしては、電荷保持期間
においては電位レベルＶｐｃが維持されていた状態か
ら、続く電荷読み出し期間では電位レベルＶｄ1に変化
するという状態遷移が得られる。
出し期間として示すように、直前の電荷保持期間におい
てはオフ状態にあった画素スイッチＳｍｎをオン状態に
し、また、直前の電荷保持期間においてオン状態にあっ
たスイッチＳＷをオフ状態にする。この状態では、オン
状態にある画素スイッチＳｍｎを介して、画素容量Ｃｍ
ｎに保持されていた電荷がデータ線Ｄｎから読み出され
ることになる。ここで、データ線Ｄｎの寄生容量と、デ
ータ線Ｄｎに接続される画素スイッチのドレイン容量と
を合わせた容量をＣｄとする。そして、この場合におい
て、画素容量Ｃｍｎに蓄積されていた電荷と容量Ｃｄに
蓄積されていた電荷の総和は変化しないのであるから、
画素容量Ｃｍｎに蓄積されていた電荷を読み出したこと
によりデータ線Ｄｎに現れる電位レベルＶｄ1として
は、 Ｖｄ1＝（Ｃｍｎ・Ｖｄ＋Ｃｄ・Ｖｐｃ）／（Ｃｍｎ＋
Ｃｄ） により表されることになる。そして、このようにして電
位レベルＶｄ1が発生することで、図４（ｄ）に示すよ
うにして、データ線電位Ｖdataとしては、電荷保持期間
においては電位レベルＶｐｃが維持されていた状態か
ら、続く電荷読み出し期間では電位レベルＶｄ1に変化
するという状態遷移が得られる。
【００７０】ここで、上記したデータ線電位Ｖdataにお
ける電位レベルＶｐｃと電位レベルＶｄ1との電位差に
ついて、 Ｖｐｃ−Ｖｄ1＝ΔＶ として表すこととすると、演算増幅器ＯＰは、反転入力
端子の電位もＶｄ1となるように動作することになる。
このため、抵抗Ｒ1にかかる両端電圧はΔＶとなり、抵
抗Ｒ1を流れる電流ｉ１は、 ｉ１＝ΔＶ／Ｒ1 により表されるレベルとなる。そして、この電流ｉ１が
抵抗Ｒ2に流れることになるため、演算増幅器ＯＰの出
力Ｖoutは、 Ｖout＝Ｖｐｃ−((Ｒ1＋Ｒ2)/Ｒ1）・ΔＶ として表されることになる。即ち、図４（ｅ）に示すよ
うにして、電荷読み出し期間の出力Ｖoutは、直前の電
荷保持期間における電位レベルＶoutに対して、((Ｒ1＋
Ｒ2)/Ｒ1）・ΔＶの電位差を有したレベルに変化するこ
ととなる。このような動作が得られることで、本実施の
形態としては、図４（ｄ）と図４（ｅ）を比較して分か
るように、増幅回路７においては、データ線における電
位Ｖｐｃから電位Ｖd1としての電位変化であるΔＶを増
幅して出力することで、より大きな電位変化としている
ことになる。なお、増幅回路７としての増幅度は抵抗Ｒ
1、Ｒ2の各抵抗値の組み合わせによって調整することが
できる。
ける電位レベルＶｐｃと電位レベルＶｄ1との電位差に
ついて、 Ｖｐｃ−Ｖｄ1＝ΔＶ として表すこととすると、演算増幅器ＯＰは、反転入力
端子の電位もＶｄ1となるように動作することになる。
このため、抵抗Ｒ1にかかる両端電圧はΔＶとなり、抵
抗Ｒ1を流れる電流ｉ１は、 ｉ１＝ΔＶ／Ｒ1 により表されるレベルとなる。そして、この電流ｉ１が
抵抗Ｒ2に流れることになるため、演算増幅器ＯＰの出
力Ｖoutは、 Ｖout＝Ｖｐｃ−((Ｒ1＋Ｒ2)/Ｒ1）・ΔＶ として表されることになる。即ち、図４（ｅ）に示すよ
うにして、電荷読み出し期間の出力Ｖoutは、直前の電
荷保持期間における電位レベルＶoutに対して、((Ｒ1＋
Ｒ2)/Ｒ1）・ΔＶの電位差を有したレベルに変化するこ
ととなる。このような動作が得られることで、本実施の
形態としては、図４（ｄ）と図４（ｅ）を比較して分か
るように、増幅回路７においては、データ線における電
位Ｖｐｃから電位Ｖd1としての電位変化であるΔＶを増
幅して出力することで、より大きな電位変化としている
ことになる。なお、増幅回路７としての増幅度は抵抗Ｒ
1、Ｒ2の各抵抗値の組み合わせによって調整することが
できる。
【００７１】本実施の形態では、上記のようにしてデー
タ線電位を増幅した出力Ｖoutを検査装置１１に入力す
ることになる。これにより、本実施の形態では、データ
線に得られる小さな電位変化をより大きな電位変化とし
て見ることができることになる。つまり、本実施の形態
では、データ線に得られる電位変化が小さいものである
としても、これを増幅することによって補償しているも
のである。従って、本実施の形態としても、先の実施の
形態と同様に、例えば画素容量に対するデータ線の容量
の比が大きく、データ線に得られる電位変化が小さくな
ったとされても、確実な検査結果を得ることが可能にな
るものである。また、液晶を封入して組み込みを行う前
の半導体基板が製造された段階での検査が可能となるこ
とも同様である。
タ線電位を増幅した出力Ｖoutを検査装置１１に入力す
ることになる。これにより、本実施の形態では、データ
線に得られる小さな電位変化をより大きな電位変化とし
て見ることができることになる。つまり、本実施の形態
では、データ線に得られる電位変化が小さいものである
としても、これを増幅することによって補償しているも
のである。従って、本実施の形態としても、先の実施の
形態と同様に、例えば画素容量に対するデータ線の容量
の比が大きく、データ線に得られる電位変化が小さくな
ったとされても、確実な検査結果を得ることが可能にな
るものである。また、液晶を封入して組み込みを行う前
の半導体基板が製造された段階での検査が可能となるこ
とも同様である。
【００７２】なお、例えば増幅回路７は、半導体回路基
板に形成せずに、例えば検査装置側で増幅するようにし
ても、データ線の電位変化を増幅することに代わりはな
いのではあるが、例えば、検査装置側で増幅するとした
場合には、半導体基板のデータ線と検査装置とを接続す
るための配線の容量や抵抗成分などの影響を受けてしま
うことになる。このため、データ線の電圧を検査装置側
で検出する段階では、その電位変化はより微弱なものと
なっており、これを増幅しても画素セルの欠陥を判定で
きる程度の電位変化幅を得ることは困難となる。これに
対して、本実施の形態のように半導体基板に増幅回路を
備えれば、上記したような半導体基板と検査装置とを接
続するための配線による伝達ロスの影響は排除できるも
のである。
板に形成せずに、例えば検査装置側で増幅するようにし
ても、データ線の電位変化を増幅することに代わりはな
いのではあるが、例えば、検査装置側で増幅するとした
場合には、半導体基板のデータ線と検査装置とを接続す
るための配線の容量や抵抗成分などの影響を受けてしま
うことになる。このため、データ線の電圧を検査装置側
で検出する段階では、その電位変化はより微弱なものと
なっており、これを増幅しても画素セルの欠陥を判定で
きる程度の電位変化幅を得ることは困難となる。これに
対して、本実施の形態のように半導体基板に増幅回路を
備えれば、上記したような半導体基板と検査装置とを接
続するための配線による伝達ロスの影響は排除できるも
のである。
【００７３】続いては、本発明の第３の実施の形態につ
いて説明する。図５は、第３の実施の形態に対応する液
晶表示装置１Ｂの回路構成例を示している。なお、この
図において、図１及び図３と同一部分には同一符号を付
して説明を省略する。また、この図５においても、液晶
表示装置１Ｂとしての構造のうち、主としては、半導体
基板に形成される回路部を示しているものとされ、ここ
でも、液晶層５及び対向電極、及び画素電極の図示は省
略している。
いて説明する。図５は、第３の実施の形態に対応する液
晶表示装置１Ｂの回路構成例を示している。なお、この
図において、図１及び図３と同一部分には同一符号を付
して説明を省略する。また、この図５においても、液晶
表示装置１Ｂとしての構造のうち、主としては、半導体
基板に形成される回路部を示しているものとされ、ここ
でも、液晶層５及び対向電極、及び画素電極の図示は省
略している。
【００７４】この図５に示す液晶表示装置１Ｂの半導体
基板の回路構成としては、図１に示したＡＮＤゲート４
が備えられると共に、図３に示した増幅回路７が備えら
れる。このようにして形成される本実施の形態の回路
は、第１の実施の形態としての回路と、第２の実施の形
態としての回路が組み合わされた形態を採っていること
になる。従って、検査手順としても、第１の実施の形態
と第２の実施の形態により説明した手順が組み合わされ
ることとなるものである。以下、図５に示す回路構成の
半導体基板について検査を行う場合の手順を記す。
基板の回路構成としては、図１に示したＡＮＤゲート４
が備えられると共に、図３に示した増幅回路７が備えら
れる。このようにして形成される本実施の形態の回路
は、第１の実施の形態としての回路と、第２の実施の形
態としての回路が組み合わされた形態を採っていること
になる。従って、検査手順としても、第１の実施の形態
と第２の実施の形態により説明した手順が組み合わされ
ることとなるものである。以下、図５に示す回路構成の
半導体基板について検査を行う場合の手順を記す。
【００７５】手順１：本実施の形態としても、大きく
は、図４により説明した、電荷蓄積期間→電荷保持期間
→電荷読み出し期間に対応する手順によって検査が行わ
れるものとされる。但し、本実施の形態においては、電
荷蓄積期間に対応する手順１によっては、同じデータ線
に接続した任意の複数の画素スイッチをオン状態とした
上で、これら複数の画素スイッチに接続される画素容量
に対してデータ書き込みを行って電荷を蓄積させること
になる。つまり、複数の画素容量において、その両端電
圧Ｖｃ（図４（ｃ））として、電位レベルＶｄが生じる
ようにするものである。なお、ここでは、具体的には、
図５においてデータ線Ｄｎと接続される３つの画素スイ
ッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎをオンとして、こ
れらに接続される３つの画素容量Ｃｍ−１ｎ、Ｃｍｎ、
Ｃｍ＋１ｎに対してデータ書き込みを行って、電位レベ
ルＶｄを発生させたものとする。
は、図４により説明した、電荷蓄積期間→電荷保持期間
→電荷読み出し期間に対応する手順によって検査が行わ
れるものとされる。但し、本実施の形態においては、電
荷蓄積期間に対応する手順１によっては、同じデータ線
に接続した任意の複数の画素スイッチをオン状態とした
上で、これら複数の画素スイッチに接続される画素容量
に対してデータ書き込みを行って電荷を蓄積させること
になる。つまり、複数の画素容量において、その両端電
圧Ｖｃ（図４（ｃ））として、電位レベルＶｄが生じる
ようにするものである。なお、ここでは、具体的には、
図５においてデータ線Ｄｎと接続される３つの画素スイ
ッチＳｍ−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎをオンとして、こ
れらに接続される３つの画素容量Ｃｍ−１ｎ、Ｃｍｎ、
Ｃｍ＋１ｎに対してデータ書き込みを行って、電位レベ
ルＶｄを発生させたものとする。
【００７６】手順２：この場合において手順２に対応す
る電荷保持期間としては、画素スイッチＳｍ−１ｎ、Ｓ
ｍｎ、Ｓｍ＋１ｎをオフとすることで、画素容量Ｃｍ−
１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに蓄積された電荷を保持させ
る。従ってこの場合にも、画素容量Ｃｍ−１ｎ、Ｃｍ
ｎ、Ｃｍ＋１ｎの両端電圧Ｖｃとしては、電圧レベルＶ
ｄが維持される（図４（ｄ））。また、この場合にも、
スイッチＳＷをオン状態に切り換える（図４（ｂ））こ
とで、データ線Ｄｎを電位Ｖｐｃによりチャージさせ、
データ線電位Ｖｄａｔａに電位Ｖｐｃを発生させる（図
４（ｄ））。これにより、データ線Ｄｎはハイインピー
ダンスとなり、また、演算増幅器ＯＰの出力Ｖoutとし
ては、電圧Ｖｐｃに対応するレベルが現れる（図４
（ｅ））。
る電荷保持期間としては、画素スイッチＳｍ−１ｎ、Ｓ
ｍｎ、Ｓｍ＋１ｎをオフとすることで、画素容量Ｃｍ−
１ｎ、Ｃｍｎ、Ｃｍ＋１ｎに蓄積された電荷を保持させ
る。従ってこの場合にも、画素容量Ｃｍ−１ｎ、Ｃｍ
ｎ、Ｃｍ＋１ｎの両端電圧Ｖｃとしては、電圧レベルＶ
ｄが維持される（図４（ｄ））。また、この場合にも、
スイッチＳＷをオン状態に切り換える（図４（ｂ））こ
とで、データ線Ｄｎを電位Ｖｐｃによりチャージさせ、
データ線電位Ｖｄａｔａに電位Ｖｐｃを発生させる（図
４（ｄ））。これにより、データ線Ｄｎはハイインピー
ダンスとなり、また、演算増幅器ＯＰの出力Ｖoutとし
ては、電圧Ｖｐｃに対応するレベルが現れる（図４
（ｅ））。
【００７７】手順３：この場合の図４の電荷読み出し期
間が対応する手順３としては、３つの画素スイッチＳｍ
−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎを「同時に」オン状態とす
る。このためには、先に図２に示したタイミングによっ
て、画素の駆動を行えばよい。また、これと同時にスイ
ッチＳＷをオフ状態にする。従って、この場合には、オ
ン状態にある３つの画素スイッチＳｍ−１ｎ、Ｓｍｎ、
Ｓｍ＋１ｎを介して、画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃ
ｍ＋１ｎに保持されていた電荷の総容量がデータ線Ｄｎ
から読み出されることになる。従って、例えば図４
（ｄ）において示される、データ線の電位Ｖｐｃから電
位Ｖd1への変化である電位差ΔＶとしては、例えば１つ
の画素容量の電荷を読み出す場合よりも、大きなものと
することができる。そして、演算増幅器ＯＰの出力Ｖou
t（図４（ｅ））としては、この電位差ΔＶが増幅され
たものが得られることになる。
間が対応する手順３としては、３つの画素スイッチＳｍ
−１ｎ、Ｓｍｎ、Ｓｍ＋１ｎを「同時に」オン状態とす
る。このためには、先に図２に示したタイミングによっ
て、画素の駆動を行えばよい。また、これと同時にスイ
ッチＳＷをオフ状態にする。従って、この場合には、オ
ン状態にある３つの画素スイッチＳｍ−１ｎ、Ｓｍｎ、
Ｓｍ＋１ｎを介して、画素容量Ｃｍ−１ｎ、Ｃｍｎ、Ｃ
ｍ＋１ｎに保持されていた電荷の総容量がデータ線Ｄｎ
から読み出されることになる。従って、例えば図４
（ｄ）において示される、データ線の電位Ｖｐｃから電
位Ｖd1への変化である電位差ΔＶとしては、例えば１つ
の画素容量の電荷を読み出す場合よりも、大きなものと
することができる。そして、演算増幅器ＯＰの出力Ｖou
t（図４（ｅ））としては、この電位差ΔＶが増幅され
たものが得られることになる。
【００７８】このように、第３の実施の形態において
は、先ず、先の第１の実施の形態の場合と同様にして、
複数の画素容量に蓄積させた電荷を同一データ線から同
時に読み出すようにしている。これにより、先ず、デー
タ線に対して画素容量に蓄積された電荷に応じた電位変
化を発生させる段階において、より大きな電位変化が得
られるようにしているものである。そしてさらに、上記
のようにして得られた電位変化を増幅して出力すること
で、その電位変化をより大きなものとしている。従っ
て、本実施の形態としては、検査のために検出すべきデ
ータ線の電位変化として、例えば第１、第２の実施の形
態よりもさらに大きな変化幅が得られるものであり、よ
り確実な検査結果を得ることも可能となるものである。
は、先ず、先の第１の実施の形態の場合と同様にして、
複数の画素容量に蓄積させた電荷を同一データ線から同
時に読み出すようにしている。これにより、先ず、デー
タ線に対して画素容量に蓄積された電荷に応じた電位変
化を発生させる段階において、より大きな電位変化が得
られるようにしているものである。そしてさらに、上記
のようにして得られた電位変化を増幅して出力すること
で、その電位変化をより大きなものとしている。従っ
て、本実施の形態としては、検査のために検出すべきデ
ータ線の電位変化として、例えば第１、第２の実施の形
態よりもさらに大きな変化幅が得られるものであり、よ
り確実な検査結果を得ることも可能となるものである。
【００７９】なお、上記各実施の形態において検査のた
めに形成されるＡＮＤゲート４、スイッチ６などは、必
ずしも、全てのゲート線及びデータ線に対して設けられ
る必要はない。つまり、例えば半導体基板が形成される
１枚のウェハ全体において、或る一部領域についての
み、ＡＮＤゲート４、スイッチ６が接続されてもよいも
のである。この場合、全ての画素セル駆動回路について
チェックすることはできないが、一部領域を検査するだ
けでも、例えば、各ウェハごとの不良、欠陥の傾向を知
ることができるため、充分に製造能率の向上等には寄与
できるものである。また、この場合には、例えば全ゲー
ト線、データ線にＡＮＤゲート４やスイッチ６を設ける
場合よりも、半導体基板に形成すべきＡＮＤゲート４や
スイッチ６の数を著しく削減することができるので、そ
れだけ、半導体基板の単位面積あたりにおける検査用回
路の占有率を低いものとして、より多くの画素セル駆動
回路を効率的に形成することも可能となる。また、上記
各実施の形態として説明した回路構成や検査手順は、こ
れまでの記載内容に限定されるものではなく、実際に行
われる検査の状況等に応じて適宜変更されて構わないも
のである。
めに形成されるＡＮＤゲート４、スイッチ６などは、必
ずしも、全てのゲート線及びデータ線に対して設けられ
る必要はない。つまり、例えば半導体基板が形成される
１枚のウェハ全体において、或る一部領域についての
み、ＡＮＤゲート４、スイッチ６が接続されてもよいも
のである。この場合、全ての画素セル駆動回路について
チェックすることはできないが、一部領域を検査するだ
けでも、例えば、各ウェハごとの不良、欠陥の傾向を知
ることができるため、充分に製造能率の向上等には寄与
できるものである。また、この場合には、例えば全ゲー
ト線、データ線にＡＮＤゲート４やスイッチ６を設ける
場合よりも、半導体基板に形成すべきＡＮＤゲート４や
スイッチ６の数を著しく削減することができるので、そ
れだけ、半導体基板の単位面積あたりにおける検査用回
路の占有率を低いものとして、より多くの画素セル駆動
回路を効率的に形成することも可能となる。また、上記
各実施の形態として説明した回路構成や検査手順は、こ
れまでの記載内容に限定されるものではなく、実際に行
われる検査の状況等に応じて適宜変更されて構わないも
のである。
【００８０】
【発明の効果】以上説明したように本発明によれば、液
晶表示装置を構成する半導体基板を検査するのにあたっ
て、１本のデータ線に接続される全画素スイッチのうち
から選択した、複数の画素スイッチに接続される画素容
量に蓄積させた電荷を、同じ１つのデータ線から同時に
読み出すようにすることを可能としている。ここで、複
数の画素容量の電荷を同時に読み出すのにあたっては、
これら画素容量と接続される画素スイッチを同時にオン
とすることで実現するようにしている。そして、このよ
うな構成であれば、一度に読み出される画素容量の電荷
量は、例えば１つの画素容量の電荷を読み出す場合より
も増加することになるので、データ線に得られる電位変
化をより大きなものとすることができる。これにより、
例えば液晶表示装置の小型化や高精細化が図られたこと
で、配線容量に対して画素容量が比率的に小さくなって
しまっているような半導体基板であっても、画素セル駆
動回路の不良状態に応じた電位変化を的確に検出するこ
とが可能となり、例えば、これまでには困難であったと
される、液晶封入前の半導体基板のままの状態での検査
が容易に可能となるものである。そして、これによっ
て、例えば製造能率の向上や製造コストの低減が図られ
ることになる。また、この発明によっては、一度に複数
の画素セルについての検査が可能となるので、１つ１つ
の画素セルを検査する従来の場合よりも、検査の作業効
率が向上されるという効果も有している。
晶表示装置を構成する半導体基板を検査するのにあたっ
て、１本のデータ線に接続される全画素スイッチのうち
から選択した、複数の画素スイッチに接続される画素容
量に蓄積させた電荷を、同じ１つのデータ線から同時に
読み出すようにすることを可能としている。ここで、複
数の画素容量の電荷を同時に読み出すのにあたっては、
これら画素容量と接続される画素スイッチを同時にオン
とすることで実現するようにしている。そして、このよ
うな構成であれば、一度に読み出される画素容量の電荷
量は、例えば１つの画素容量の電荷を読み出す場合より
も増加することになるので、データ線に得られる電位変
化をより大きなものとすることができる。これにより、
例えば液晶表示装置の小型化や高精細化が図られたこと
で、配線容量に対して画素容量が比率的に小さくなって
しまっているような半導体基板であっても、画素セル駆
動回路の不良状態に応じた電位変化を的確に検出するこ
とが可能となり、例えば、これまでには困難であったと
される、液晶封入前の半導体基板のままの状態での検査
が容易に可能となるものである。そして、これによっ
て、例えば製造能率の向上や製造コストの低減が図られ
ることになる。また、この発明によっては、一度に複数
の画素セルについての検査が可能となるので、１つ１つ
の画素セルを検査する従来の場合よりも、検査の作業効
率が向上されるという効果も有している。
【００８１】また、他の本発明の構成によっては、デー
タ線から読み出した画素容量の電荷を増幅して出力する
ようにされるが、これによっても、検出入力であるデー
タ線の電位変化をより大きなものとすることを可能とし
ている。従って、この発明によっても、上記発明と同様
に、液晶表示装置の小型化や高精細化に伴って配線容量
に対する画素容量の比が小さくなったことに関わらず、
正しい検査結果を得ることが可能になるものである。
タ線から読み出した画素容量の電荷を増幅して出力する
ようにされるが、これによっても、検出入力であるデー
タ線の電位変化をより大きなものとすることを可能とし
ている。従って、この発明によっても、上記発明と同様
に、液晶表示装置の小型化や高精細化に伴って配線容量
に対する画素容量の比が小さくなったことに関わらず、
正しい検査結果を得ることが可能になるものである。
【００８２】そしてまた、さらに他の本発明の構成によ
っては、同一データ線に対して接続される複数の画素ス
イッチと接続される画素容量に蓄積させた電荷を、同じ
１つのデータ線から同時に読み出すようにしたうえで、
この電荷の読み出しによって生じたデータ線の電位変化
を増幅して出力することを可能としている。この発明に
よっては、同じ１つのデータ線から同時に、複数の画素
容量の電荷を読み出すことによってデータ線に得られる
電位変化を大きなものとし、さらに、このデータ線に得
られる電位変化を増幅することで、その電位変化をより
大きなものとしていることになる。つまり、この発明に
よっては、検出入力としてのデータ線の電位変化を、さ
らに大きなものとすることを可能としており、従って、
例えば、画素セル駆動回路の不良状態に応じた電位変化
も、さらに的確に検出することが可能となるものであ
る。また、この発明においても、一度に複数の画素セル
についての検査が行われることで、１つ１つの画素セル
を検査する場合よりも、検査の作業効率は向上されるこ
ととなる。
っては、同一データ線に対して接続される複数の画素ス
イッチと接続される画素容量に蓄積させた電荷を、同じ
１つのデータ線から同時に読み出すようにしたうえで、
この電荷の読み出しによって生じたデータ線の電位変化
を増幅して出力することを可能としている。この発明に
よっては、同じ１つのデータ線から同時に、複数の画素
容量の電荷を読み出すことによってデータ線に得られる
電位変化を大きなものとし、さらに、このデータ線に得
られる電位変化を増幅することで、その電位変化をより
大きなものとしていることになる。つまり、この発明に
よっては、検出入力としてのデータ線の電位変化を、さ
らに大きなものとすることを可能としており、従って、
例えば、画素セル駆動回路の不良状態に応じた電位変化
も、さらに的確に検出することが可能となるものであ
る。また、この発明においても、一度に複数の画素セル
についての検査が行われることで、１つ１つの画素セル
を検査する場合よりも、検査の作業効率は向上されるこ
ととなる。
【００８３】更には、上記各発明においては、検査を実
現するために必要とされる、同一データ線に接続される
画素スイッチを同時にオンとするための回路や、増幅手
段としての回路を、画素セル駆動回路が形成される半導
体基板に形成するようにしているので、上述した半導体
回路基板のままの状態での検査を、さらに容易に可能と
しているものである。また、上記構成の下で、複数のデ
ータ線のうちから、必要なデータ線を選択して検査装
置、若しくは上記増幅手段に接続するためのスイッチ
（選択回路）を半導体基板上に形成することによって
は、例えば検査装置に対して引き出すライン数を削減す
ることができる。また、１つのデータ線ごとに対応させ
て１つの増幅回路を設けることなく、複数のデータ線に
対して１つの増幅回路を設ければよくなる。従って、そ
れだけ検査時における配線はいたずらに複雑になること
はなく検査能率は向上される。また、半導体基板に形成
される検査用の回路面積を小さなものとして、より高い
効率で半導体基板に画素駆動系の回路を形成していくこ
とも可能になる。
現するために必要とされる、同一データ線に接続される
画素スイッチを同時にオンとするための回路や、増幅手
段としての回路を、画素セル駆動回路が形成される半導
体基板に形成するようにしているので、上述した半導体
回路基板のままの状態での検査を、さらに容易に可能と
しているものである。また、上記構成の下で、複数のデ
ータ線のうちから、必要なデータ線を選択して検査装
置、若しくは上記増幅手段に接続するためのスイッチ
（選択回路）を半導体基板上に形成することによって
は、例えば検査装置に対して引き出すライン数を削減す
ることができる。また、１つのデータ線ごとに対応させ
て１つの増幅回路を設けることなく、複数のデータ線に
対して１つの増幅回路を設ければよくなる。従って、そ
れだけ検査時における配線はいたずらに複雑になること
はなく検査能率は向上される。また、半導体基板に形成
される検査用の回路面積を小さなものとして、より高い
効率で半導体基板に画素駆動系の回路を形成していくこ
とも可能になる。
【図１】本発明の第１の実施の形態に対応する液晶表示
装置の回路構成を示す図である。
装置の回路構成を示す図である。
【図２】第１の実施の形態としての検査のもとで実行さ
れる、画素スイッチを同時にオン／オフするための動作
を示すタイミングチャートである。
れる、画素スイッチを同時にオン／オフするための動作
を示すタイミングチャートである。
【図３】本発明の第２の実施の形態に対応する液晶表示
装置の回路構成を示す図である。
装置の回路構成を示す図である。
【図４】第２の実施の形態としての検査手順に対応した
各部の動作を示すタイミングチャートである。
各部の動作を示すタイミングチャートである。
【図５】本発明の第３の実施の形態としての液晶表示装
置の回路構成を示す図である。
置の回路構成を示す図である。
【図６】従来例としての液晶表示装置の回路構成例を示
す図である。
す図である。
【図７】液晶表示装置における表示駆動タイミングを示
すタイミングチャートである。
すタイミングチャートである。
１，１Ａ，１Ｂ 液晶表示装置、２ 垂直走査回路、３
水平走査回路、４（ｍ−１），４（ｍ），４（ｍ＋
１） ゲート回路、５ 液晶層、６（ｎ−１），４
（ｎ），４（ｎ＋１） スイッチ、７ 増幅回路、１１
検査装置、ＳＷ スイッチ、ＯＰ 演算増幅器、Ｇｍ
−１，Ｇｍ，Ｇｍ＋１ ゲート線、Ｄｎ−１，Ｄｎ，Ｄ
ｎ＋１ データ線、Ｓｍｎ 画素スイッチ、Ｃｍｎ 画
素容量、Ｐ 画素電極
水平走査回路、４（ｍ−１），４（ｍ），４（ｍ＋
１） ゲート回路、５ 液晶層、６（ｎ−１），４
（ｎ），４（ｎ＋１） スイッチ、７ 増幅回路、１１
検査装置、ＳＷ スイッチ、ＯＰ 演算増幅器、Ｇｍ
−１，Ｇｍ，Ｇｍ＋１ ゲート線、Ｄｎ−１，Ｄｎ，Ｄ
ｎ＋１ データ線、Ｓｍｎ 画素スイッチ、Ｃｍｎ 画
素容量、Ｐ 画素電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｍ ５Ｃ０９４
６７０ ６７０Ｑ ５Ｇ４３５
3/36 3/36
(72)発明者 安部 仁
神奈川県横浜市保土ヶ谷区神戸町134番地
ソニー・エルエスアイ・デザイン株式会
社内
(72)発明者 安藤 直樹
神奈川県横浜市保土ヶ谷区神戸町134番地
ソニー・エルエスアイ・デザイン株式会
社内
Ｆターム(参考） 2G036 AA19 AA27 AA28 BA33 BB12
2H088 FA12 FA13
2H092 JB77 MA56 NA30
5C006 BB16 BC03 BC11 BC20 BF25
EB01 EB05 FA51
5C080 AA10 BB05 DD15 DD25 DD28
FF11 JJ02 JJ04
5C094 AA43 BA03 BA43 CA19 EA03
FB14 FB19 HA08
5G435 AA17 BB12 CC09 EE37 KK09
KK10 LL06 LL07 LL08
Claims (18)
- 【請求項１】 画素スイッチと、該画素スイッチに対し
て接続されて画素データを保持する画素容量とからなる
画素セル駆動回路が、データ線と画素スイッチ制御線と
の交点位置に対応してマトリクス状に配列されて形成さ
れる半導体基板に対する検査方法であって、 １本のデータ線に対して接続される全画素スイッチのう
ちから選択した複数の画素スイッチに接続される画素容
量に対して電荷を保持させる電荷保持工程と、 上記電荷保持工程により複数の画素容量において保持さ
れた電荷を上記１本のデータ線から同時に検出する検出
工程と、 を含むことを特徴とする検査方法。 - 【請求項２】 上記検出工程は、 上記電荷保持工程により電荷を保持している複数の画素
容量に接続される各画素スイッチを同時にオンとする画
素スイッチ制御工程、 を含むことを特徴とする請求項１に記載の検査方法。 - 【請求項３】 上記画素スイッチ制御工程は、 異なる画素スイッチ制御線に対応する複数の走査信号が
重複して出力される重複期間が生じるようにして、所定
タイミングで上記複数の走査信号を出力させる走査信号
出力工程と、 上記重複期間においてのみ、上記複数の走査信号が画素
スイッチ制御線に供給されるように走査信号経路の導通
／非導通を制御する制御工程と、 を含むことを特徴とする請求項２に記載の検査方法。 - 【請求項４】 データ線と画素スイッチ制御線との交点
位置に対応してマトリクス状に配列され、画素スイッチ
と、該画素スイッチに対して接続されて画素データを保
持する画素容量とからなる画素セル駆動回路と、 上記画素スイッチをオンさせるための走査信号を上記画
素スイッチ制御線に対して順次出力することで、垂直方
向の走査が可能とされたうえで、検査時に対応しては、
任意の複数の画素スイッチを同時にオンさせるための検
査用走査信号を生成することのできる垂直走査手段と、 上記データ線に対して所定のタイミングでデータ信号を
印加するようにして水平方向の走査を行うことのできる
水平走査手段と、を半導体基板に形成している、 ことを特徴とする半導体装置。 - 【請求項５】 上記垂直走査手段は、 上記画素スイッチをオンさせるための走査信号を上記画
素スイッチ制御線に対して順次出力することで垂直方向
の走査が可能とされると共に、検査時においては、異な
る画素スイッチ制御線に対応する複数の走査信号が重複
して出力される重複期間が生じるようにして、所定タイ
ミングで上記複数の走査信号を出力可能な垂直走査回路
と、 上記重複期間内においてのみ、上記走査信号が画素スイ
ッチ制御線に供給されるように走査信号経路の導通／非
導通を制御する導通制御回路部とを備える、 ことを特徴とする請求項４に記載の半導体装置。 - 【請求項６】 複数の上記データ線のうちから、外部検
査装置に対して接続すべきデータ線を択一的に選択する
ための選択回路を上記半導体基板に形成している、 ことを特徴とする請求項４に記載の半導体装置。 - 【請求項７】 半導体基板と、該半導体基板に対して対
向して配置される共通電極を有する対向基板と、上記半
導体基板と対向基板との間に介在する液晶層とを備えて
成り、 上記半導体基板は、 データ線と画素スイッチ制御線との交点位置に対応して
マトリクス状に配列され、画素スイッチと、該画素スイ
ッチに対して接続されて画素データを保持する画素容量
とからなる画素セル駆動回路と、 上記画素スイッチをオンさせるための走査信号を上記画
素スイッチ制御線に対して順次出力することで、垂直方
向の走査が可能とされたうえで、検査時に対応しては、
任意の複数の画素スイッチを同時にオンさせるための検
査用走査信号を生成することのできる垂直走査手段と、 上記データ線に対して所定のタイミングでデータ信号を
印加するようにして水平方向の走査を行うことのできる
水平走査手段とが形成されている、 ことを特徴とする表示装置。 - 【請求項８】 上記垂直走査手段は、 上記画素スイッチをオンさせるための走査信号を上記画
素スイッチ制御線に対して順次出力することで垂直方向
の走査が可能とされると共に、検査時においては、異な
る画素スイッチ制御線に対応する複数の走査信号が重複
して出力される重複期間が生じるようにして、所定タイ
ミングで上記複数の走査信号を出力可能な垂直走査回路
と、 上記重複期間内においてのみ、上記走査信号が画素スイ
ッチ制御線に供給されるように走査信号経路の導通／非
導通を制御する導通制御回路部とを備える、 ことを特徴とする請求項７に記載の表示装置。 - 【請求項９】 複数の上記データ線のうちから、外部検
査装置に対して接続すべきデータ線を択一的に選択する
ための選択回路を上記半導体基板に形成している、 ことを特徴とする請求項７に記載の表示装置。 - 【請求項１０】 画素スイッチと、該画素スイッチに対
して接続されて画素データを保持する画素容量とからな
る画素セル駆動回路が、データ線と画素スイッチ制御線
との交点位置に対応してマトリクス状に配列されて形成
される半導体基板に対する検査方法であって、 上記画素容量に対して保持させた電荷に応じた電位レベ
ルをデータ線に発生させる電位発生工程と、 上記電位発生工程により上記データ線に発生した電位レ
ベルを、上記半導体基板に形成される増幅回路によって
増幅する増幅工程と、 上記増幅工程により得られる増幅出力を検出する検出工
程と、 を含むことを特徴とする検査方法。 - 【請求項１１】 データ線と画素スイッチ制御線との交
点位置に対応してマトリクス状に配列され、画素スイッ
チと、該画素スイッチに対して接続されて画素データを
保持する画素容量とからなる画素セル駆動回路と、 上記画素スイッチをオンさせるための走査信号を上記画
素スイッチ制御線に対して順次出力することで、垂直方
向の走査が可能とされる垂直走査手段と、 上記データ線に対して所定のタイミングでデータ信号を
印加するようにして水平方向の走査を行うことのできる
水平走査手段と、 上記データ線に発生する電位レベルを入力し、この入力
した電位レベルを増幅して外部検査装置に対して出力可
能な増幅手段とを半導体基板に形成している、ことを特
徴とする半導体装置。 - 【請求項１２】 複数のデータ線のうちから、上記増幅
手段に接続すべきデータ線を択一的に選択するための選
択回路を上記半導体基板に形成している、 ことを特徴とする請求項１１に記載の半導体装置。 - 【請求項１３】 半導体基板と、該半導体基板に対して
対向して配置される共通電極を有する対向基板と、上記
半導体基板と対向基板との間に介在する液晶層とを備え
て成り、 上記半導体基板は、 データ線と画素スイッチ制御線との交点位置に対応して
マトリクス状に配列され、画素スイッチと、該画素スイ
ッチに対して接続されて画素データを保持する画素容量
とからなる画素セル駆動回路と、 上記画素スイッチをオンさせるための走査信号を上記画
素スイッチ制御線に対して順次出力することで、垂直方
向の走査が可能とされる垂直走査手段と、 上記データ線に対して所定のタイミングでデータ信号を
印加するようにして水平方向の走査を行うことのできる
水平走査手段と、 上記データ線に発生する電位レベルを入力し、この入力
した電位レベルを増幅して外部検査装置に対して出力可
能な増幅手段とが形成されている、 ことを特徴とする表示装置。 - 【請求項１４】 複数の上記データ線のうちから、上記
増幅手段に接続すべきデータ線を択一的に選択するため
の選択回路を上記半導体基板に形成している、 ことを特徴とする請求項１３に記載の表示装置。 - 【請求項１５】 画素スイッチと、該画素スイッチに対
して接続されて画素データを保持する画素容量とからな
る画素セル駆動回路が、データ線と画素スイッチ制御線
との交点位置に対応してマトリクス状に配列されて形成
される半導体基板に対する検査方法であって、 １本のデータ線に対して接続される全画素スイッチのう
ちから選択した複数の画素スイッチに接続される画素容
量に対して電荷を保持させる電荷保持工程と、 上記電荷保持工程により複数の画素容量において保持さ
れている電荷に応じた電位レベルを上記１本のデータ線
に発生させる電位発生工程と、 上記電位発生工程により上記データ線に発生した電位レ
ベルを、上記半導体基板に形成される増幅回路によって
増幅する増幅工程と、 上記増幅工程により得られる増幅出力を検出する検出工
程と、 を含むことを特徴とする検査方法。 - 【請求項１６】 データ線と画素スイッチ制御線との交
点位置に対応してマトリクス状に配列され、画素スイッ
チと、該画素スイッチに対して接続されて画素データを
保持する画素容量とからなる画素セル駆動回路と、 上記画素スイッチをオンさせるための走査信号を上記画
素スイッチ制御線に対して順次出力することで、垂直方
向の走査が可能とされたうえで、検査時に対応しては、
任意の複数の画素スイッチを同時にオンさせるための検
査用走査信号を生成することのできる垂直走査手段と、 上記データ線に対して所定のタイミングでデータ信号を
印加するようにして水平方向の走査を行うことのできる
水平走査手段と、 上記データ線に発生する電位レベルを入力し、この入力
した電位レベルを増幅して外部検査装置に出力可能な増
幅手段と、を半導体基板に形成している、 ことを特徴とする半導体装置。 - 【請求項１７】 半導体基板と、該半導体基板に対して
対向して配置される共通電極を有する対向基板と、上記
半導体基板と対向基板との間に介在する液晶層とを備え
て成り、 上記半導体基板は、 データ線と画素スイッチ制御線との交点位置に対応して
マトリクス状に配列され、画素スイッチと、該画素スイ
ッチに対して接続されて画素データを保持する画素容量
とからなる画素セル駆動回路と、 上記画素スイッチをオンさせるための走査信号を上記画
素スイッチ制御線に対して順次出力することで、垂直方
向の走査が可能とされたうえで、検査時に対応しては、
任意の複数の画素スイッチを同時にオンさせるための検
査用走査信号を生成することのできる垂直走査手段と、 上記データ線に対して所定のタイミングでデータ信号を
印加するようにして水平方向の走査を行うことのできる
水平走査手段と、 上記データ線に発生する電位レベルを入力し、この入力
した電位レベルを増幅して外部検査装置に出力可能な増
幅手段とが形成されている、 ことを特徴とする表示装置。 - 【請求項１８】 複数のデータ線のうちから、上記増幅
手段に接続すべきデータ線を択一的に選択するための選
択回路を上記半導体基板に形成している、 ことを特徴とする請求項１７に記載の表示装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001236330A JP3707404B2 (ja) | 2001-08-03 | 2001-08-03 | 検査方法、半導体装置、及び表示装置 |
| PCT/JP2002/007916 WO2003019504A1 (fr) | 2001-08-03 | 2002-08-02 | Procede d'inspection, dispositif a semi-conducteur et affichage |
| US10/398,140 US7009418B2 (en) | 2001-08-03 | 2002-08-02 | Inspecting method, semiconductor device, and display apparatus |
| KR1020037004789A KR100839808B1 (ko) | 2001-08-03 | 2002-08-02 | 검사 방법 |
| EP02751828A EP1414005A4 (en) | 2001-08-03 | 2002-08-02 | INSPECTION METHOD, SEMICONDUCTOR DEVICE AND DISPLAY |
| CNB028028066A CN1232937C (zh) | 2001-08-03 | 2002-08-02 | 测试方法、半导体器件和显示设备 |
| US11/123,827 US7123044B2 (en) | 2001-08-03 | 2005-05-06 | Testing method, semiconductor device, and display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001236330A JP3707404B2 (ja) | 2001-08-03 | 2001-08-03 | 検査方法、半導体装置、及び表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005157907A Division JP2005346069A (ja) | 2005-05-30 | 2005-05-30 | 検査方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003043945A true JP2003043945A (ja) | 2003-02-14 |
| JP2003043945A5 JP2003043945A5 (ja) | 2004-10-07 |
| JP3707404B2 JP3707404B2 (ja) | 2005-10-19 |
Family
ID=19067617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001236330A Expired - Fee Related JP3707404B2 (ja) | 2001-08-03 | 2001-08-03 | 検査方法、半導体装置、及び表示装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7009418B2 (ja) |
| EP (1) | EP1414005A4 (ja) |
| JP (1) | JP3707404B2 (ja) |
| KR (1) | KR100839808B1 (ja) |
| CN (1) | CN1232937C (ja) |
| WO (1) | WO2003019504A1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005062876A (ja) * | 2003-08-19 | 2005-03-10 | Samsung Electronics Co Ltd | 液晶表示装置 |
| JP2006145959A (ja) * | 2004-11-22 | 2006-06-08 | Agilent Technol Inc | アクティブマトリックスｔｆｔアレイの測定方法 |
| JP2006189608A (ja) * | 2005-01-06 | 2006-07-20 | Sharp Corp | 表示装置およびその検査方法、ならびにその表示装置の検査システム |
| JP2007279655A (ja) * | 2006-04-07 | 2007-10-25 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその検査方法 |
| KR100786518B1 (ko) * | 2006-06-22 | 2007-12-17 | 강천웅 | 조명기구용 램프설치대 |
| JP2011017710A (ja) * | 2010-08-09 | 2011-01-27 | Internatl Business Mach Corp <Ibm> | アレイ基板の検査方法及び検査装置 |
| TWI382425B (zh) * | 2008-06-24 | 2013-01-11 | United Microelectronics Corp | 檢測缺陷之測試系統及其測試方法 |
| KR101376404B1 (ko) | 2006-06-13 | 2014-03-20 | 소니 주식회사 | 액정 표시 장치 및 액정 표시 장치의 검사 방법 |
Families Citing this family (78)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7012583B2 (en) * | 2003-02-07 | 2006-03-14 | Shimadzu Corporation | Apparatus and method for testing pixels of flat panel display |
| JP2005043661A (ja) * | 2003-07-22 | 2005-02-17 | Sony Corp | 検査方法、半導体装置、及び表示装置 |
| JP2005259724A (ja) * | 2004-02-10 | 2005-09-22 | Fuji Photo Film Co Ltd | 発光素子の順方向電圧降下測定方法及び装置、並びに光源装置及びこれを用いた感熱プリンタ |
| JP2005266342A (ja) | 2004-03-18 | 2005-09-29 | Agilent Technol Inc | Ｔｆｔアレイ試験方法 |
| JP4281622B2 (ja) * | 2004-05-31 | 2009-06-17 | ソニー株式会社 | 表示装置及び検査方法 |
| US20060114273A1 (en) * | 2004-11-29 | 2006-06-01 | Sanyo Electric Co., Ltd. | Display panel |
| JP2008164289A (ja) * | 2005-05-18 | 2008-07-17 | Koninkl Philips Electronics Nv | 液晶表示装置試験回路およびこれを組み込んだ液晶表示装置、並びに液晶表示装置の試験方法 |
| KR101137885B1 (ko) * | 2005-06-15 | 2012-04-25 | 엘지디스플레이 주식회사 | 액정표시장치와 그 검사방법 |
| EP1901356A4 (en) * | 2005-07-04 | 2012-03-07 | Nat University Corp Tohoku Unversity | TEST CIRCUIT, WAFER, MEASURING DEVICE, COMPONENT MANUFACTURING METHOD AND DISPLAY EQUIPMENT |
| JP5041777B2 (ja) * | 2005-10-21 | 2012-10-03 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| JP2007171428A (ja) * | 2005-12-21 | 2007-07-05 | Agilent Technol Inc | 表示パネルの製造方法、検査方法および検査装置 |
| KR101337459B1 (ko) * | 2006-02-03 | 2013-12-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그 표시장치를 구비한 전자기기 |
| TWI279763B (en) * | 2006-03-13 | 2007-04-21 | Himax Tech Ltd | Light emitting display, pixel circuit and driving method thereof |
| CN101089934B (zh) * | 2006-06-16 | 2010-04-14 | 胜华科技股份有限公司 | 可切换检测与驱动功能的显示器模组电路 |
| US8028090B2 (en) | 2008-11-17 | 2011-09-27 | Amazon Technologies, Inc. | Request routing utilizing client location information |
| US7991910B2 (en) | 2008-11-17 | 2011-08-02 | Amazon Technologies, Inc. | Updating routing information based on client location |
| US8606996B2 (en) | 2008-03-31 | 2013-12-10 | Amazon Technologies, Inc. | Cache optimization |
| US8601090B1 (en) | 2008-03-31 | 2013-12-03 | Amazon Technologies, Inc. | Network resource identification |
| US8321568B2 (en) | 2008-03-31 | 2012-11-27 | Amazon Technologies, Inc. | Content management |
| US7962597B2 (en) | 2008-03-31 | 2011-06-14 | Amazon Technologies, Inc. | Request routing based on class |
| US8447831B1 (en) | 2008-03-31 | 2013-05-21 | Amazon Technologies, Inc. | Incentive driven content delivery |
| US7970820B1 (en) | 2008-03-31 | 2011-06-28 | Amazon Technologies, Inc. | Locality based content distribution |
| US8912990B2 (en) * | 2008-04-21 | 2014-12-16 | Apple Inc. | Display having a transistor-degradation circuit |
| US7859285B2 (en) * | 2008-06-25 | 2010-12-28 | United Microelectronics Corp. | Device under test array for identifying defects |
| US9407681B1 (en) | 2010-09-28 | 2016-08-02 | Amazon Technologies, Inc. | Latency measurement in resource requests |
| US8073940B1 (en) | 2008-11-17 | 2011-12-06 | Amazon Technologies, Inc. | Managing content delivery network service providers |
| CN101825782B (zh) * | 2009-03-06 | 2012-02-29 | 北京京东方光电科技有限公司 | 基板测试电路及基板 |
| US8688837B1 (en) | 2009-03-27 | 2014-04-01 | Amazon Technologies, Inc. | Dynamically translating resource identifiers for request routing using popularity information |
| US8412823B1 (en) | 2009-03-27 | 2013-04-02 | Amazon Technologies, Inc. | Managing tracking information entries in resource cache components |
| US8756341B1 (en) | 2009-03-27 | 2014-06-17 | Amazon Technologies, Inc. | Request routing utilizing popularity information |
| US8782236B1 (en) | 2009-06-16 | 2014-07-15 | Amazon Technologies, Inc. | Managing resources using resource expiration data |
| US8179155B2 (en) * | 2009-06-29 | 2012-05-15 | United Microelectronics Corp. | Layout structure of electronic elements and method for addressing to detect electronic elements |
| TWI490877B (zh) * | 2009-06-30 | 2015-07-01 | United Microelectronics Corp | 電子元件之佈局結構以及定址以偵測電子元件之方法 |
| US8397073B1 (en) | 2009-09-04 | 2013-03-12 | Amazon Technologies, Inc. | Managing secure content in a content delivery network |
| US8433771B1 (en) | 2009-10-02 | 2013-04-30 | Amazon Technologies, Inc. | Distribution network with forward resource propagation |
| US9495338B1 (en) | 2010-01-28 | 2016-11-15 | Amazon Technologies, Inc. | Content distribution network |
| KR101113340B1 (ko) * | 2010-05-13 | 2012-02-29 | 삼성모바일디스플레이주식회사 | 액정 표시장치 및 그의 검사방법 |
| US9003035B1 (en) | 2010-09-28 | 2015-04-07 | Amazon Technologies, Inc. | Point of presence management in request routing |
| US8468247B1 (en) | 2010-09-28 | 2013-06-18 | Amazon Technologies, Inc. | Point of presence management in request routing |
| US10958501B1 (en) | 2010-09-28 | 2021-03-23 | Amazon Technologies, Inc. | Request routing information based on client IP groupings |
| US9712484B1 (en) | 2010-09-28 | 2017-07-18 | Amazon Technologies, Inc. | Managing request routing information utilizing client identifiers |
| US8452874B2 (en) | 2010-11-22 | 2013-05-28 | Amazon Technologies, Inc. | Request routing processing |
| US10467042B1 (en) | 2011-04-27 | 2019-11-05 | Amazon Technologies, Inc. | Optimized deployment based upon customer locality |
| US9030221B2 (en) * | 2011-09-20 | 2015-05-12 | United Microelectronics Corporation | Circuit structure of test-key and test method thereof |
| US10623408B1 (en) | 2012-04-02 | 2020-04-14 | Amazon Technologies, Inc. | Context sensitive object management |
| KR101879779B1 (ko) * | 2012-06-01 | 2018-07-19 | 삼성디스플레이 주식회사 | 표시 장치, 표시 장치의 검사 방법 및 표시 장치의 구동 방법 |
| US9154551B1 (en) | 2012-06-11 | 2015-10-06 | Amazon Technologies, Inc. | Processing DNS queries to identify pre-processing information |
| US9323577B2 (en) | 2012-09-20 | 2016-04-26 | Amazon Technologies, Inc. | Automated profiling of resource usage |
| US10205698B1 (en) | 2012-12-19 | 2019-02-12 | Amazon Technologies, Inc. | Source-dependent address resolution |
| US9294391B1 (en) | 2013-06-04 | 2016-03-22 | Amazon Technologies, Inc. | Managing network computing components utilizing request routing |
| CN104361858B (zh) * | 2014-11-12 | 2016-10-12 | 京东方科技集团股份有限公司 | 电压驱动像素电路、显示面板及其驱动方法 |
| US10097448B1 (en) | 2014-12-18 | 2018-10-09 | Amazon Technologies, Inc. | Routing mode and point-of-presence selection service |
| US10225326B1 (en) | 2015-03-23 | 2019-03-05 | Amazon Technologies, Inc. | Point of presence based data uploading |
| US9819567B1 (en) | 2015-03-30 | 2017-11-14 | Amazon Technologies, Inc. | Traffic surge management for points of presence |
| US9832141B1 (en) | 2015-05-13 | 2017-11-28 | Amazon Technologies, Inc. | Routing based request correlation |
| KR102383287B1 (ko) * | 2015-06-29 | 2022-04-05 | 주식회사 엘엑스세미콘 | 감지 회로를 포함하는 소스 드라이버 및 디스플레이 장치 |
| US9774619B1 (en) | 2015-09-24 | 2017-09-26 | Amazon Technologies, Inc. | Mitigating network attacks |
| US10270878B1 (en) | 2015-11-10 | 2019-04-23 | Amazon Technologies, Inc. | Routing for origin-facing points of presence |
| US10257307B1 (en) | 2015-12-11 | 2019-04-09 | Amazon Technologies, Inc. | Reserved cache space in content delivery networks |
| US10348639B2 (en) | 2015-12-18 | 2019-07-09 | Amazon Technologies, Inc. | Use of virtual endpoints to improve data transmission rates |
| US10663815B2 (en) * | 2016-03-28 | 2020-05-26 | Sakai Display Products Corporation | Inspection method and inspection system for wiring path of substrate |
| US10075551B1 (en) | 2016-06-06 | 2018-09-11 | Amazon Technologies, Inc. | Request management for hierarchical cache |
| US10110694B1 (en) | 2016-06-29 | 2018-10-23 | Amazon Technologies, Inc. | Adaptive transfer rate for retrieving content from a server |
| US9992086B1 (en) | 2016-08-23 | 2018-06-05 | Amazon Technologies, Inc. | External health checking of virtual private cloud network environments |
| US10033691B1 (en) * | 2016-08-24 | 2018-07-24 | Amazon Technologies, Inc. | Adaptive resolution of domain name requests in virtual private cloud network environments |
| US10469513B2 (en) | 2016-10-05 | 2019-11-05 | Amazon Technologies, Inc. | Encrypted network addresses |
| US10372499B1 (en) | 2016-12-27 | 2019-08-06 | Amazon Technologies, Inc. | Efficient region selection system for executing request-driven code |
| US10831549B1 (en) | 2016-12-27 | 2020-11-10 | Amazon Technologies, Inc. | Multi-region request-driven code execution system |
| US10938884B1 (en) | 2017-01-30 | 2021-03-02 | Amazon Technologies, Inc. | Origin server cloaking using virtual private cloud network environments |
| US10503613B1 (en) | 2017-04-21 | 2019-12-10 | Amazon Technologies, Inc. | Efficient serving of resources during server unavailability |
| US11075987B1 (en) | 2017-06-12 | 2021-07-27 | Amazon Technologies, Inc. | Load estimating content delivery network |
| US10447648B2 (en) | 2017-06-19 | 2019-10-15 | Amazon Technologies, Inc. | Assignment of a POP to a DNS resolver based on volume of communications over a link between client devices and the POP |
| US10742593B1 (en) | 2017-09-25 | 2020-08-11 | Amazon Technologies, Inc. | Hybrid content request routing system |
| US10592578B1 (en) | 2018-03-07 | 2020-03-17 | Amazon Technologies, Inc. | Predictive content push-enabled content delivery network |
| US10862852B1 (en) * | 2018-11-16 | 2020-12-08 | Amazon Technologies, Inc. | Resolution of domain name requests in heterogeneous network environments |
| US11025747B1 (en) | 2018-12-12 | 2021-06-01 | Amazon Technologies, Inc. | Content request pattern-based routing system |
| CN109817134B (zh) * | 2019-03-19 | 2022-03-18 | 京东方科技集团股份有限公司 | 有机发光二极管显示基板及其驱动方法 |
| KR102147401B1 (ko) * | 2019-06-19 | 2020-08-24 | 주식회사 사피엔반도체 | 마이크로 표시장치 및 그의 검사 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5738498A (en) | 1980-08-21 | 1982-03-03 | Suwa Seikosha Kk | Testing system for active matrix substrate |
| JPH01101646A (ja) * | 1987-10-15 | 1989-04-19 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示装置の製造方法 |
| US5113134A (en) * | 1991-02-28 | 1992-05-12 | Thomson, S.A. | Integrated test circuit for display devices such as LCD's |
| JPH055866A (ja) | 1991-06-28 | 1993-01-14 | Sharp Corp | アクテイブマトリクス基板の検査方法 |
| US5377030A (en) | 1992-03-30 | 1994-12-27 | Sony Corporation | Method for testing active matrix liquid crystal by measuring voltage due to charge in a supplemental capacitor |
| JP2758103B2 (ja) * | 1992-04-08 | 1998-05-28 | シャープ株式会社 | アクティブマトリクス基板及びその製造方法 |
| US5233448A (en) * | 1992-05-04 | 1993-08-03 | Industrial Technology Research Institute | Method of manufacturing a liquid crystal display panel including photoconductive electrostatic protection |
| JP2672260B2 (ja) * | 1994-06-07 | 1997-11-05 | トーケン工業株式会社 | Ｔｆｔ−ｌｃｄの検査方法 |
| JPH08184845A (ja) | 1994-12-28 | 1996-07-16 | Advantest Corp | Ｔｆｔ駆動ｌｃｄ基板検査装置 |
| TW329002B (en) * | 1996-06-05 | 1998-04-01 | Zenshin Test Co | Apparatus and method for inspecting a LCD substrate |
| JP2000304796A (ja) * | 1999-04-20 | 2000-11-02 | Seiko Epson Corp | 電気光学装置用基板の検査方法、電気光学装置用基板及び電気光学装置並びに電子機器 |
-
2001
- 2001-08-03 JP JP2001236330A patent/JP3707404B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-02 EP EP02751828A patent/EP1414005A4/en not_active Withdrawn
- 2002-08-02 CN CNB028028066A patent/CN1232937C/zh not_active Expired - Fee Related
- 2002-08-02 WO PCT/JP2002/007916 patent/WO2003019504A1/ja active Application Filing
- 2002-08-02 KR KR1020037004789A patent/KR100839808B1/ko not_active IP Right Cessation
- 2002-08-02 US US10/398,140 patent/US7009418B2/en not_active Expired - Fee Related
-
2005
- 2005-05-06 US US11/123,827 patent/US7123044B2/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005062876A (ja) * | 2003-08-19 | 2005-03-10 | Samsung Electronics Co Ltd | 液晶表示装置 |
| JP2006145959A (ja) * | 2004-11-22 | 2006-06-08 | Agilent Technol Inc | アクティブマトリックスｔｆｔアレイの測定方法 |
| JP2006189608A (ja) * | 2005-01-06 | 2006-07-20 | Sharp Corp | 表示装置およびその検査方法、ならびにその表示装置の検査システム |
| JP2007279655A (ja) * | 2006-04-07 | 2007-10-25 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその検査方法 |
| JP4537356B2 (ja) * | 2006-04-07 | 2010-09-01 | 三星モバイルディスプレイ株式會社 | 有機電界発光表示装置及びその検査方法 |
| US8018402B2 (en) | 2006-04-07 | 2011-09-13 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device and testing method thereof |
| KR101376404B1 (ko) | 2006-06-13 | 2014-03-20 | 소니 주식회사 | 액정 표시 장치 및 액정 표시 장치의 검사 방법 |
| KR100786518B1 (ko) * | 2006-06-22 | 2007-12-17 | 강천웅 | 조명기구용 램프설치대 |
| TWI382425B (zh) * | 2008-06-24 | 2013-01-11 | United Microelectronics Corp | 檢測缺陷之測試系統及其測試方法 |
| JP2011017710A (ja) * | 2010-08-09 | 2011-01-27 | Internatl Business Mach Corp <Ibm> | アレイ基板の検査方法及び検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040032278A1 (en) | 2004-02-19 |
| US7123044B2 (en) | 2006-10-17 |
| EP1414005A4 (en) | 2005-01-19 |
| US20050200377A1 (en) | 2005-09-15 |
| KR20040034563A (ko) | 2004-04-28 |
| KR100839808B1 (ko) | 2008-06-20 |
| US7009418B2 (en) | 2006-03-07 |
| WO2003019504A1 (fr) | 2003-03-06 |
| EP1414005A1 (en) | 2004-04-28 |
| CN1232937C (zh) | 2005-12-21 |
| JP3707404B2 (ja) | 2005-10-19 |
| CN1479911A (zh) | 2004-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003043945A (ja) | 検査方法、半導体装置、及び表示装置 | |
| JP2003043945A5 (ja) | ||
| JP2758103B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
| KR100772617B1 (ko) | 액정 표시 장치 | |
| KR100845159B1 (ko) | 전기광학 장치 기판 및 그 기판의 검사 방법, 그 기판을포함한 전기광학 장치 및 그 장치를 포함한 전자 기기 | |
| KR101109645B1 (ko) | 검사회로 및 이 검사회로를 가진 표시장치 | |
| US20070236244A1 (en) | Test method, semiconductor device, and display | |
| JP5245292B2 (ja) | シフトレジスタ回路及び表示装置 | |
| JP2008020675A (ja) | 画像表示装置 | |
| JP2001330639A (ja) | アレイ基板の検査方法 | |
| JPH055866A (ja) | アクテイブマトリクス基板の検査方法 | |
| JP3312423B2 (ja) | 平面表示装置、アクティブマトリクス基板および検査方法 | |
| JP4624109B2 (ja) | 半導体装置の検査回路 | |
| JP3424302B2 (ja) | 液晶表示装置 | |
| JP4107601B2 (ja) | アレイ基板の検査方法及びその検査装置 | |
| JP2001235725A (ja) | 液晶表示装置 | |
| JP4974517B2 (ja) | 検査回路 | |
| JPH03142499A (ja) | 画像表示装置およびその検査方法 | |
| JP4239299B2 (ja) | アクティブマトリックス型液晶表示装置 | |
| JP2003114658A (ja) | 表示装置及びその検査方法 | |
| JP2005346069A (ja) | 検査方法 | |
| JP2006235165A (ja) | 電気光学装置用基板、電気光学装置及び電子機器 | |
| JPH04288588A (ja) | アクティブマトリクス型液晶表示装置 | |
| JP2007233406A (ja) | 表示装置 | |
| JP2006243096A (ja) | 電気光学装置用基板及びその検査方法、並びに電気光学装置及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050428 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050530 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050614 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050712 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050725 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080812 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100812 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |