JPH08184845A - Ｔｆｔ駆動ｌｃｄ基板検査装置 - Google Patents
Ｔｆｔ駆動ｌｃｄ基板検査装置Info
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- JPH08184845A JPH08184845A JP33891594A JP33891594A JPH08184845A JP H08184845 A JPH08184845 A JP H08184845A JP 33891594 A JP33891594 A JP 33891594A JP 33891594 A JP33891594 A JP 33891594A JP H08184845 A JPH08184845 A JP H08184845A
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Abstract
(57)【要約】
【目的】 ＴＦＴ駆動ＬＣＤ基板の画素欠陥を検出する
検査装置においてオープン不良モードの判定も精度良く
行うことが可能な検査装置を得る。 【構成】 サンプルホールド出力８とゲインアンプ５と
の間にＴＦＴ駆動ＬＣＤ基板１の画像入力端子１０から
の出力信号２に同期して定電流のＯＮ、ＯＦＦスイッチ
ングができる加算器回路１６を設け、被試験画素である
各画素２７を画像表示モードで選択的に駆動し、バッフ
ァアンプＢＡ２・１８からの加算器出力１２を、有効画
素期間１３とブランキング期間１４との出力レベル差を
なくすことで、各画素２７に対応し、かつ微小な差しか
ない信号となった加算器出力１２をゲインアンプ５に入
力して増幅し、その後Ａ／Ｄ変換器６でディジタル信号
に変換し画像処理部７で画像表示して画素欠陥の有無を
検出する。
検査装置においてオープン不良モードの判定も精度良く
行うことが可能な検査装置を得る。 【構成】 サンプルホールド出力８とゲインアンプ５と
の間にＴＦＴ駆動ＬＣＤ基板１の画像入力端子１０から
の出力信号２に同期して定電流のＯＮ、ＯＦＦスイッチ
ングができる加算器回路１６を設け、被試験画素である
各画素２７を画像表示モードで選択的に駆動し、バッフ
ァアンプＢＡ２・１８からの加算器出力１２を、有効画
素期間１３とブランキング期間１４との出力レベル差を
なくすことで、各画素２７に対応し、かつ微小な差しか
ない信号となった加算器出力１２をゲインアンプ５に入
力して増幅し、その後Ａ／Ｄ変換器６でディジタル信号
に変換し画像処理部７で画像表示して画素欠陥の有無を
検出する。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（ＴＨＩＮ Ｆ
ＩＬＭ ＴＲＡＮＳＩＳＴＯＲ）駆動ＬＣＤ（ＬＩＱＵ
ＩＤ ＣＲＹＳＴＡＬ ＤＩＳＰＲＡＹ）基板の画素欠
陥を検出する検査装置の信号増幅回路に関する。
ＩＬＭ ＴＲＡＮＳＩＳＴＯＲ）駆動ＬＣＤ（ＬＩＱＵ
ＩＤ ＣＲＹＳＴＡＬ ＤＩＳＰＲＡＹ）基板の画素欠
陥を検出する検査装置の信号増幅回路に関する。
【０００２】
【従来の技術】従来技術によるＴＦＴ駆動ＬＣＤ基板の
画素欠陥の検査装置において、特開平５−１５８０５６
が最も有効な方式として活用されている。即ち、液晶
（ＬＩＱＵＩＤ ＣＲＹＳＴＡＬ）注入前のＴＦＴ駆動
ＬＣＤ基板の各画素を画像表示モードで選択的に駆動
し、それら各画素が接続される共通接地端子に直流又は
パルス波信号を入力し、上記基板の画像入力端子に出力
される信号の各画素に対応した振幅値を検出し、その振
幅値によってＴＦＴ駆動ＬＣＤ基板の各画素における欠
陥を検出し、良否判定を行う方式である。
画素欠陥の検査装置において、特開平５−１５８０５６
が最も有効な方式として活用されている。即ち、液晶
（ＬＩＱＵＩＤ ＣＲＹＳＴＡＬ）注入前のＴＦＴ駆動
ＬＣＤ基板の各画素を画像表示モードで選択的に駆動
し、それら各画素が接続される共通接地端子に直流又は
パルス波信号を入力し、上記基板の画像入力端子に出力
される信号の各画素に対応した振幅値を検出し、その振
幅値によってＴＦＴ駆動ＬＣＤ基板の各画素における欠
陥を検出し、良否判定を行う方式である。
【０００３】図３に従来技術のブロック図を、図４に図
３でのタイミングチャートを示す。更に図５にＴＦＴ駆
動ＬＣＤ基板の構成の一部分のブロック図を、図６に図
５の構成における一画素の等価回路を示す。画素欠陥の
モードにはオープン不良とショート不良とがある。その
うちショート不良は出力する信号が異常に大きくなるの
で容易に判別できる。ところが、上記信号増幅回路の方
式ではオープン不良の判定が精度よくできなかった。そ
の理由は、各画素部分で画像表示したとき、次の画面が
表示されるまでの所定時間、つまり１フレーム時間分、
画像信号を保存させるために各画素部分に「保持容量」
が形成されているが、図５、図６に示すように、この保
持容量Ｃ２８の値は、ビデオ入力ライン２６の寄生容量
ＣＶ２９及び各画素を構成するためのドレインライン２
５に生じてしまう寄生容量ＣＤ３０の合計と比較すれ
ば、１／１００程度と容量が小さいからである。
３でのタイミングチャートを示す。更に図５にＴＦＴ駆
動ＬＣＤ基板の構成の一部分のブロック図を、図６に図
５の構成における一画素の等価回路を示す。画素欠陥の
モードにはオープン不良とショート不良とがある。その
うちショート不良は出力する信号が異常に大きくなるの
で容易に判別できる。ところが、上記信号増幅回路の方
式ではオープン不良の判定が精度よくできなかった。そ
の理由は、各画素部分で画像表示したとき、次の画面が
表示されるまでの所定時間、つまり１フレーム時間分、
画像信号を保存させるために各画素部分に「保持容量」
が形成されているが、図５、図６に示すように、この保
持容量Ｃ２８の値は、ビデオ入力ライン２６の寄生容量
ＣＶ２９及び各画素を構成するためのドレインライン２
５に生じてしまう寄生容量ＣＤ３０の合計と比較すれ
ば、１／１００程度と容量が小さいからである。
【０００４】このために、各画素における保持容量Ｃ２
８の不良モードのうちオープン不良を検出しようとする
場合、保持容量Ｃ２８が正常或いは異常であってもその
出力信号の振幅値の間に微小な差しか生ぜず、その良否
を判断しようとするのに的確に行うことが困難であると
いう問題点を有していた。即ち、単純な微小信号であれ
ば、アンプのゲインを上げるだけでよいがＴＦＴ駆動Ｌ
ＣＤ基板の検査の場合、図４Ｄ及びＦに示す有効画素期
間１３とブランキング期間１４との信号の基準レベルの
差が大きいため、サンプルホールドした図４Ｆの信号を
そのまま図３のゲインアンプ５に入力して増幅すると構
成回路の電源電圧の制限や、Ａ／Ｄ変換器６の入力範囲
の制限のために、ゲインアンプ５のゲインをあまり大き
くできないからである。また、近時ますます画素２７
（図５参照）の数が増加し、６４０×４８０＝３０７，
２００画素／基板、が一般的な構成となりそのために画
素数増とともに寄生容量ＣＶ２９、ＣＤ３０も増加した
ので各画素２７の欠陥を検出し良否判定を行うことの困
難さがますます増していたのが実態である。
８の不良モードのうちオープン不良を検出しようとする
場合、保持容量Ｃ２８が正常或いは異常であってもその
出力信号の振幅値の間に微小な差しか生ぜず、その良否
を判断しようとするのに的確に行うことが困難であると
いう問題点を有していた。即ち、単純な微小信号であれ
ば、アンプのゲインを上げるだけでよいがＴＦＴ駆動Ｌ
ＣＤ基板の検査の場合、図４Ｄ及びＦに示す有効画素期
間１３とブランキング期間１４との信号の基準レベルの
差が大きいため、サンプルホールドした図４Ｆの信号を
そのまま図３のゲインアンプ５に入力して増幅すると構
成回路の電源電圧の制限や、Ａ／Ｄ変換器６の入力範囲
の制限のために、ゲインアンプ５のゲインをあまり大き
くできないからである。また、近時ますます画素２７
（図５参照）の数が増加し、６４０×４８０＝３０７，
２００画素／基板、が一般的な構成となりそのために画
素数増とともに寄生容量ＣＶ２９、ＣＤ３０も増加した
ので各画素２７の欠陥を検出し良否判定を行うことの困
難さがますます増していたのが実態である。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、画素欠陥の検査において、オープン不良モ
ードの検出精度を格段に向上させることである。即ち、
液晶注入前のＴＦＴ駆動ＬＣＤ基板の画素欠陥を検出す
る検査装置の信号増幅回路において、寄生静電容量が大
きくなるＴＦＴ基板の構成と構造のために、各画素に対
応させて入力し、検出する信号の大きさが、良品と不良
品との間で微小なレベル差しか生ぜず不良検出精度の向
上が困難であったものを、有効画素期間１３とブランキ
ング期間１４との信号の基準レベル差を無くし、Ｓ／Ｎ
比を向上させて、ゲインアンプ５の信号増幅率を大きく
した後にＡ／Ｄ変換し、画像表示して良否判定がし易い
ものとすることができる信号増幅回路を実現することで
ある。
する課題は、画素欠陥の検査において、オープン不良モ
ードの検出精度を格段に向上させることである。即ち、
液晶注入前のＴＦＴ駆動ＬＣＤ基板の画素欠陥を検出す
る検査装置の信号増幅回路において、寄生静電容量が大
きくなるＴＦＴ基板の構成と構造のために、各画素に対
応させて入力し、検出する信号の大きさが、良品と不良
品との間で微小なレベル差しか生ぜず不良検出精度の向
上が困難であったものを、有効画素期間１３とブランキ
ング期間１４との信号の基準レベル差を無くし、Ｓ／Ｎ
比を向上させて、ゲインアンプ５の信号増幅率を大きく
した後にＡ／Ｄ変換し、画像表示して良否判定がし易い
ものとすることができる信号増幅回路を実現することで
ある。
【０００６】
【課題を解決するための手段】本発明の、液晶注入前の
工程でＴＦＴ駆動ＬＣＤ基板の画素欠陥を検出する検査
装置の増幅回路において、サンプルホールド出力とゲイ
ンアンプの間に、ＴＦＴ駆動ＬＣＤ基板の画像入力端子
からの出力信号に同期して定電流をＯＮ、ＯＦＦスイッ
チングができる加算器回路を設けた。そして、加算回路
内のバッファアンプの出力を有効画素期間とブランキン
グ期間との出力レベル差をなくすことで、各画素に対応
し、かつ微小な差しかない信号となった加算器出力をゲ
インアンプに入力して増幅する。その後、Ａ／Ｄ変換器
でディジタル信号に変換し、画像処理部で画像表示して
画素欠陥の有無を検出することを可能とする信号増幅回
路で実現した。上記加算器回路は高速性を要求されるた
め、高速の電流スイッチング回路を用いてブランキング
期間或いは有効画素期間の信号の基準レベルにオフセッ
ト電圧を加減算して信号レベルを一定にする方式とし
た。他の方式として、高速性と精度はやや劣るが、高速
のオペアンプを用いてアナログ信号を加減算するアナロ
グ加算器で構成できる。この方式でも従来に比べて両期
間の信号の基準レベルの差が非常に小さくなるので実用
上有効である。
工程でＴＦＴ駆動ＬＣＤ基板の画素欠陥を検出する検査
装置の増幅回路において、サンプルホールド出力とゲイ
ンアンプの間に、ＴＦＴ駆動ＬＣＤ基板の画像入力端子
からの出力信号に同期して定電流をＯＮ、ＯＦＦスイッ
チングができる加算器回路を設けた。そして、加算回路
内のバッファアンプの出力を有効画素期間とブランキン
グ期間との出力レベル差をなくすことで、各画素に対応
し、かつ微小な差しかない信号となった加算器出力をゲ
インアンプに入力して増幅する。その後、Ａ／Ｄ変換器
でディジタル信号に変換し、画像処理部で画像表示して
画素欠陥の有無を検出することを可能とする信号増幅回
路で実現した。上記加算器回路は高速性を要求されるた
め、高速の電流スイッチング回路を用いてブランキング
期間或いは有効画素期間の信号の基準レベルにオフセッ
ト電圧を加減算して信号レベルを一定にする方式とし
た。他の方式として、高速性と精度はやや劣るが、高速
のオペアンプを用いてアナログ信号を加減算するアナロ
グ加算器で構成できる。この方式でも従来に比べて両期
間の信号の基準レベルの差が非常に小さくなるので実用
上有効である。
【０００７】
【作用】従来技術の有力かつ有効な前記手段によれば、
共通の接地端子からパルス波形を印加し、ＴＦＴによる
各画素を通過したパルス波形の振幅の大きさの違いを検
出することで、良品かあるいはオープン不良かショート
不良かの不良モードを判定する。ところが、ＴＦＴ駆動
ＬＣＤ基板の構成上ビデオ入力ライン、ドレインライン
は基板全体にもしくは一部分に広がっており、それぞれ
のラインとの間に寄生容量を持つ（図５参照）。この寄
生容量に比較して保持容量Ｃは１／１００程度と極めて
小さい（図６参照）。その為に、出力として検出される
振幅のほとんどが寄生容量によるものであり、その上に
重畳される保持容量Ｃの分はごく小さく、オープン不良
であるか否かを判定すべき振幅の差は微小なものでしか
ない。本発明の構成は、寄生容量による振幅の分を軽減
でき、判定に必要な信号の部分のみを抽出してＳ／Ｎ比
を向上させた上で増幅することで、微小な差の信号レベ
ル部分を拡大してその差の判定をし易くするためにアン
プのゲインを上げてＡ／Ｄ変換することを可能とした。
共通の接地端子からパルス波形を印加し、ＴＦＴによる
各画素を通過したパルス波形の振幅の大きさの違いを検
出することで、良品かあるいはオープン不良かショート
不良かの不良モードを判定する。ところが、ＴＦＴ駆動
ＬＣＤ基板の構成上ビデオ入力ライン、ドレインライン
は基板全体にもしくは一部分に広がっており、それぞれ
のラインとの間に寄生容量を持つ（図５参照）。この寄
生容量に比較して保持容量Ｃは１／１００程度と極めて
小さい（図６参照）。その為に、出力として検出される
振幅のほとんどが寄生容量によるものであり、その上に
重畳される保持容量Ｃの分はごく小さく、オープン不良
であるか否かを判定すべき振幅の差は微小なものでしか
ない。本発明の構成は、寄生容量による振幅の分を軽減
でき、判定に必要な信号の部分のみを抽出してＳ／Ｎ比
を向上させた上で増幅することで、微小な差の信号レベ
ル部分を拡大してその差の判定をし易くするためにアン
プのゲインを上げてＡ／Ｄ変換することを可能とした。
【０００８】
【実施例】図１に本発明の一実施例のブロック図を示
す。図１（Ａ）は定電流スイッチング方式であり、図１
（Ｂ）はオペアンプによるアナログ信号加算方式であ
る。図２に図１の実施例によるタイミングチャートを示
す。図３は本発明と比較するために従来技術のブロック
図である。図１、図２を用いて説明する。
す。図１（Ａ）は定電流スイッチング方式であり、図１
（Ｂ）はオペアンプによるアナログ信号加算方式であ
る。図２に図１の実施例によるタイミングチャートを示
す。図３は本発明と比較するために従来技術のブロック
図である。図１、図２を用いて説明する。
【０００９】本発明の一実施例である図１（Ａ）の構成
では、サンプルホールド出力８とゲインアンプ５との間
に、ＴＦＴ駆動ＬＣＤ基板１の画像入力端子１０からの
出力信号２に同期して定電流のＯＮ、ＯＦＦをスイッチ
ングでき、オフセット電圧を加減算する加算器回路１６
を設けた。電荷検出器３の出力では良品画素と不良品画
素のレベル差よりも有効画素期間１３とブランキング期
間１４のレベル差の方がはるかに大きい。このレベル差
を小さくするために、ブランキング期間１４のみ加算器
回路１６内の第２スイッチング素子ＴＲ２・２２のコン
トロール電圧であるＶＴＲ２・２３を基準レベルとした
コントロールパルスＴＲ１ＣＮＴ１１で第１スイッチン
グ素子ＴＲ１・２１をＯＮさせ、電流Ｉ・２０を流し、
第１バッファアンプＢＡ１・１７の出力抵抗Ｒ１９の端
子間にＩ×Ｒの電位差を発生させる。これにより、第２
バッファアンプＢＡ２・１８の出力ではブランキング期
間１４のみＩ×Ｒの値だけ電圧レベルが下がる。有効画
素期間１３とブランキング期間１４のサンプルホールド
出力レベル差ＶＳＨ１５＝Ｉ×Ｒ となるような電流値
Ｉ・２０をプログラマブル電源２４で設定しておくこと
により第２バッファアンプＢＡ２・１８出力では有効画
素期間１３とブランキング期間１４の出力レベル差が小
さくなる。ここで、プログラマブル電源２４はＬＣＤ基
板検査装置本体に設けているものを用いる。
では、サンプルホールド出力８とゲインアンプ５との間
に、ＴＦＴ駆動ＬＣＤ基板１の画像入力端子１０からの
出力信号２に同期して定電流のＯＮ、ＯＦＦをスイッチ
ングでき、オフセット電圧を加減算する加算器回路１６
を設けた。電荷検出器３の出力では良品画素と不良品画
素のレベル差よりも有効画素期間１３とブランキング期
間１４のレベル差の方がはるかに大きい。このレベル差
を小さくするために、ブランキング期間１４のみ加算器
回路１６内の第２スイッチング素子ＴＲ２・２２のコン
トロール電圧であるＶＴＲ２・２３を基準レベルとした
コントロールパルスＴＲ１ＣＮＴ１１で第１スイッチン
グ素子ＴＲ１・２１をＯＮさせ、電流Ｉ・２０を流し、
第１バッファアンプＢＡ１・１７の出力抵抗Ｒ１９の端
子間にＩ×Ｒの電位差を発生させる。これにより、第２
バッファアンプＢＡ２・１８の出力ではブランキング期
間１４のみＩ×Ｒの値だけ電圧レベルが下がる。有効画
素期間１３とブランキング期間１４のサンプルホールド
出力レベル差ＶＳＨ１５＝Ｉ×Ｒ となるような電流値
Ｉ・２０をプログラマブル電源２４で設定しておくこと
により第２バッファアンプＢＡ２・１８出力では有効画
素期間１３とブランキング期間１４の出力レベル差が小
さくなる。ここで、プログラマブル電源２４はＬＣＤ基
板検査装置本体に設けているものを用いる。
【００１０】よって、図２Ｈに示すように上記出力レベ
ル差がなくなり、各画素２７に対応し、かつ、微小な差
の部分のみの信号となった加算器出力１２をゲインアン
プ５に入力して大きく増幅する。その後は、Ａ／Ｄ変換
器６でディジタル信号に変換し、画像処理部７で画像表
示して各画素２７における画素欠陥の有無を検出し、良
否の判定を行うことを可能とした。
ル差がなくなり、各画素２７に対応し、かつ、微小な差
の部分のみの信号となった加算器出力１２をゲインアン
プ５に入力して大きく増幅する。その後は、Ａ／Ｄ変換
器６でディジタル信号に変換し、画像処理部７で画像表
示して各画素２７における画素欠陥の有無を検出し、良
否の判定を行うことを可能とした。
【００１１】この一実施例ではブランキング期間１４の
み第１スイッチング素子ＴＲ１・２１を導通させてブラ
ンキング期間１４の信号レベルを降下させたが、逆に通
常は第１スイッチング素子ＴＲ１・２１を導通させてお
いて、有効画素期間１３のみ第２スイッチング素子ＴＲ
２・２１を導通させ第１スイッチング素子ＴＲ１・２１
を遮断させて有効画素期間１３の信号レベルを上昇させ
てもよい。
み第１スイッチング素子ＴＲ１・２１を導通させてブラ
ンキング期間１４の信号レベルを降下させたが、逆に通
常は第１スイッチング素子ＴＲ１・２１を導通させてお
いて、有効画素期間１３のみ第２スイッチング素子ＴＲ
２・２１を導通させ第１スイッチング素子ＴＲ１・２１
を遮断させて有効画素期間１３の信号レベルを上昇させ
てもよい。
【００１２】図１（Ｂ）に加算回路１６の他の実施例を
示す。オペアンプ９と抵抗を用いたアナログ加算回路で
あり、高速性や精度がやや劣るが、実用に耐え得る。
示す。オペアンプ９と抵抗を用いたアナログ加算回路で
あり、高速性や精度がやや劣るが、実用に耐え得る。
【００１３】前記被試験画素が、液晶注入後のＴＦＴ駆
動ＬＣＤ基板１の画素２７であっても、本発明の構成に
よる画素欠陥を検出するための信号増幅回路によって検
査が可能である。
動ＬＣＤ基板１の画素２７であっても、本発明の構成に
よる画素欠陥を検出するための信号増幅回路によって検
査が可能である。
【００１４】また、本発明の構成によれば、対象とする
被試験素子のアクティブスイッチマトリクスを形成する
トランジスタは、ＴＦＴ（薄膜トランジスタ）として説
明したがマトリックス部分のアクティブスイッチがＴＦ
Ｔでなくても、図６の等価回路３１で示されるものであ
れば、他の方式のＦＥＴ（ＦＩＥＬＤ−ＥＦＥＣＴＴＲ
ＡＮＳＩＳＴＯＲ）であっても良い。
被試験素子のアクティブスイッチマトリクスを形成する
トランジスタは、ＴＦＴ（薄膜トランジスタ）として説
明したがマトリックス部分のアクティブスイッチがＴＦ
Ｔでなくても、図６の等価回路３１で示されるものであ
れば、他の方式のＦＥＴ（ＦＩＥＬＤ−ＥＦＥＣＴＴＲ
ＡＮＳＩＳＴＯＲ）であっても良い。
【００１５】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。 （１）ＴＦＴからの出力に同期して定電流ＩのＯＮ、Ｏ
ＦＦスイッチングをすることができる加算器回路を、サ
ンプルホールド出力とゲインアンプとの間に挿入して、
必要な信号の部分のみを増幅することが可能となったこ
とで、微小な信号の差の存在する部分を増幅して拡大す
ることができ、ＴＦＴ駆動ＬＣＤ基板の画素欠陥の検査
においては最も検出が難しいとされてきたオープン不良
モードの検査精度が向上し、画素品質の検査における良
否判定が極めて容易になった。 （２）本発明の構成としたことで、ＴＦＴ駆動ＬＣＤ基
板の大型化に伴い画素数が増加し、寄生容量も増加して
更に信号のＳ／Ｎ比が低下する場合でも、判定が必要と
する信号の部分のみを増幅することができるので、良否
判定のための検出精度を維持することができる。 （３）更に、本発明の構成の信号制御処理による信号増
幅回路であれば、ＴＦＴ駆動ＬＣＤ基板の検査に限らず
他の微小なレベル差しかない信号を増幅拡大すること
で、良否判定を行うのに極めて有効である。
ているので、以下に記載されるような効果を奏する。 （１）ＴＦＴからの出力に同期して定電流ＩのＯＮ、Ｏ
ＦＦスイッチングをすることができる加算器回路を、サ
ンプルホールド出力とゲインアンプとの間に挿入して、
必要な信号の部分のみを増幅することが可能となったこ
とで、微小な信号の差の存在する部分を増幅して拡大す
ることができ、ＴＦＴ駆動ＬＣＤ基板の画素欠陥の検査
においては最も検出が難しいとされてきたオープン不良
モードの検査精度が向上し、画素品質の検査における良
否判定が極めて容易になった。 （２）本発明の構成としたことで、ＴＦＴ駆動ＬＣＤ基
板の大型化に伴い画素数が増加し、寄生容量も増加して
更に信号のＳ／Ｎ比が低下する場合でも、判定が必要と
する信号の部分のみを増幅することができるので、良否
判定のための検出精度を維持することができる。 （３）更に、本発明の構成の信号制御処理による信号増
幅回路であれば、ＴＦＴ駆動ＬＣＤ基板の検査に限らず
他の微小なレベル差しかない信号を増幅拡大すること
で、良否判定を行うのに極めて有効である。
【図１】図１（Ａ）は本発明の一実施例を示すブロック
図であり、図１（Ｂ）は他の実施例を示す図である。
図であり、図１（Ｂ）は他の実施例を示す図である。
【図２】図１の実施例によるタイミングチャートを示
す。
す。
【図３】従来技術のＴＦＴ駆動ＬＣＤ基板の画素欠陥を
検出する信号制御回路のブロック図を示す。
検出する信号制御回路のブロック図を示す。
【図４】図３の場合のタイミングチャートを示す。
【図５】ＴＦＴ駆動ＬＣＤ基板の構成の１部分を示すブ
ロック図である。
ロック図である。
【図６】図５の構成における１画素に注目した場合の等
価回路を示す。
価回路を示す。
１ ＴＦＴ駆動ＬＣＤ基板 ２ 出力信号 ３ 電荷検出器 ４ サンプルホールド ５ ゲインアンプ ６ Ａ／Ｄ変換器 ７ 画像処理部 ９ オペアンプ ８ サンプルホールド出力 １０ 画像入力端子 １１ ＴＲ１ＣＮＴ １２ 加算器出力 １３ 有効画素期間 １４ ブランキング期間 １５ ＶＳＨ １６ 加算器回路 １７ 第１バッファアンプＢＡ１ １８ 第２バッファアンプＢＡ２ １９ 出力抵抗Ｒ ２０ 電流Ｉ ２１ 第１スイッチング素子ＴＲ１ ２２ 第２スイッチング素子ＴＲ２ ２３ ＶＴＲ２ ２４ プログラマブル電源 ２５ ドレインライン ２６ ビデオ入力ライン ２７ 画素 ２８ 保持容量Ｃ ２９ 寄生容量ＣＶ ３０ 寄生容量ＣＤ ３１ 等価回路 Ｒ１ 画素ＴＦＴのＯＮ抵抗 Ｒ２ ドレインライン選択ＴＦＴのＯＮ抵抗
Claims (3)
- 【請求項１】 被測定ＴＦＴ駆動ＬＣＤ基板（１）の各
画素（２７）を画像表示モードで選択的に駆動させて共
通接地端子にドライバよりの信号を入力し、上記被測定
ＴＦＴ駆動ＬＣＤ基板（１）の画像入力端子からの出力
信号（２）をサンプルホールド回路（４）でサンプリン
グし、上記サンプルホールド回路（４）の出力信号をゲ
インアンプ（５）で増幅し、Ａ／Ｄ変換器（６）でＡ／
Ｄ変換し、画像処理部（７）で画素欠陥を検出する検査
装置において、 上記サンプルホールド回路（４）と上記ゲインアンプ
（５）の間に、測定のブランキング期間（１４）もしく
は有効画素期間（１３）の期間にＶＳＨ（１５）の信号
レベル差に相当するオフセット電圧を加算もしくは減算
して出力電圧の基準レベルを一定に保つ加算器回路（１
６）を設けた、 ことを特徴とするＴＦＴ駆動ＬＣＤ基板検査装置。 - 【請求項２】 加算器回路（１６）は、第１バッファア
ンプ（１７）と出力抵抗（１９）と第２バッファアンプ
（１８）を直列接続し、コントロールパルスＴＲ１ＣＮ
Ｔ（１１）の期間に上記出力抵抗（１９）と上記第２バ
ッファアンプ（１８）との間より第１電流スイッチング
素子ＴＲ１（２１）を通して定電流Ｉ（２０）を引き込
む加算器回路（１８）であることを特徴とする請求項１
記載のＴＦＴ駆動ＬＣＤ基板検査装置。 - 【請求項３】 加算器回路（１６）はオペアンプ（９）
と複数の抵抗で構成された加算器回路（１６）であるこ
とを特徴とする請求項１記載のＴＦＴ駆動ＬＣＤ基板検
査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33891594A JPH08184845A (ja) | 1994-12-28 | 1994-12-28 | Ｔｆｔ駆動ｌｃｄ基板検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33891594A JPH08184845A (ja) | 1994-12-28 | 1994-12-28 | Ｔｆｔ駆動ｌｃｄ基板検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08184845A true JPH08184845A (ja) | 1996-07-16 |
Family
ID=18322539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33891594A Pending JPH08184845A (ja) | 1994-12-28 | 1994-12-28 | Ｔｆｔ駆動ｌｃｄ基板検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08184845A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847223B2 (en) | 2003-02-14 | 2005-01-25 | Wintest Corporation | Method and device for inspection active matrix substrate |
| KR100467515B1 (ko) * | 1997-10-07 | 2005-05-19 | 삼성전자주식회사 | 박막트랜지스터기판시험용패턴발생장치 |
| US7009418B2 (en) | 2001-08-03 | 2006-03-07 | Sony Corporation | Inspecting method, semiconductor device, and display apparatus |
-
1994
- 1994-12-28 JP JP33891594A patent/JPH08184845A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467515B1 (ko) * | 1997-10-07 | 2005-05-19 | 삼성전자주식회사 | 박막트랜지스터기판시험용패턴발생장치 |
| US7009418B2 (en) | 2001-08-03 | 2006-03-07 | Sony Corporation | Inspecting method, semiconductor device, and display apparatus |
| US7123044B2 (en) | 2001-08-03 | 2006-10-17 | Sony Corporation | Testing method, semiconductor device, and display apparatus |
| KR100839808B1 (ko) * | 2001-08-03 | 2008-06-20 | 소니 가부시끼 가이샤 | 검사 방법 |
| US6847223B2 (en) | 2003-02-14 | 2005-01-25 | Wintest Corporation | Method and device for inspection active matrix substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030513 |