KR100467515B1 - 박막트랜지스터기판시험용패턴발생장치 - Google Patents

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Abstract

이 발명은 박막 트랜지스터 기판 시험용 패턴 발생 장치에 관한 것으로서, 일정 주기로 박막 트랜지스터 기판의 R, G, B 데이터선에 신호를 공급하는 데이터 발생 수단과; 일정 주기로 상기 박막 트랜지스터 기판의 제1 게이트선에 신호를 공급하는 제1 게이트 신호 발생 수단과; 일정 주기로 상기 박막 트랜지스터 기판의 제2 게이트선에 신호를 공급하는 제2 게이트 신호 발생 수단을 포함하며, R, G, B 세 개의 데이터 선을 갖는 칼라 화면을 표시하는 기판을 구동하여 화면 표시 기능을 시험할 수 있다.

Description

박막 트랜지스터 기판 시험용 패턴 발생 장치
이 발명은 박막 트랜지스터(TFT:Thin Film Transistor) 기판 시험용 패턴(pattern) 발생 장치에 관한 것으로서, 더욱 상세하게 말하자면 칼라(color)를 지원하는 박막 트랜지스터 기판을 시험하기 위한 패턴을 발생하는 장치에 관한 것이다.
일반적으로, 능동 매트릭스 액정 표시 장치(AMLCD:Active Matrix Liquid Crystal Display)의 기본적인 문제 중의 하나가 바로 정전기에 의한 박막 트랜지스터의 손상이다.
이러한 정전기에 의한 손상을 피하기 위해서 보통의 경우 단위 셀(cell)이나 글래스(glass) 전면에 각 라인(line) 들을 묶어 쇼트(short)시키는 방법을 사용한다.
특히, 러빙(rubbing) 작용에 의하여 야기되는 기계적 마찰이 박막 트랜지스터에 어떠한 손상도 입히지는 않지만 그 과정에서 정전기가 발생할 수 있다.
그러므로, 주변의 게이트(gate) 전극과 소스(source)/드레인(drain) 전극이 정전기에 의한 손상을 방지하기 위하여 서로 연결(short)된다.
한편, 상기한 쇼트 라인들은 보통 패드(pad) 외곽에 형성되며, 구동의 장착을 위해 적당한 공정에서 제거된다.
이러한 글래스 기판의 형태는 흑백 기판에서 게이트 전극이 연결된 하나의 게이트선과 데이터 전극이 연결된 하나의 데이터선으로 구성된다.
이와 같이 형성된 하나의 게이트선과 하나의 데이터선을 이용하여 기판을 시험한다.
이하, 첨부된 도면을 참조로 하여 종래의 박막 트랜지스터 기판 시험용 패턴 발생 장치에 대하여 설명한다.
도 1은 종래 박막 트랜지스터 기판 시험용 패턴 발생 장치를 사용하여 흑백 기판을 시험하는 것을 도시한 도면이다.
도 1에 도시되어 있듯이, 종래 박막 트랜지스터 기판 시험용 패턴 발생 장치는 전원을 공급하는 전원부(1)와; 전원부(1)로부터 전원을 공급받아서 기판(5)의 데이터선(1D)으로 데이터 신호를 출력하는 데이터 신호 발생부(3)를 포함한다.
여기에서, 데이터 신호 발생부(3)는 60Hz의 주파수를 갖는 펄스(pulse)를 발생시키는 펄스 발생부(5)와, 일측 단자가 접지된 가변 전원(9)과, 게이트(gate) 단자가 펄스 발생부(3)에 연결되고 소스(source) 단자가 가변 전원(9)의 타측 단자에 연결되고, 드레인(drain) 단자가 기판(5)의 데이터선(1D)에 연결되는 제1 전계 효과 트랜지스터(FET1)를 포함한다.
이와 같은 종래의 박막 트랜지스터 기판 시험용 패턴 발생 장치의 동작은 다음과 같다.
먼저, 데이터 신호 발생부(3)의 펄스 발생부(5)는 하이 신호와 로우 신호 사이를 60Hz의 주파수로 스윙(swing)하는 펄스를 발생시킨다.
펄스 발생부(5)로부터 발생된 펄스가 하이 신호일 때 제1 전계 효과 트랜지스터(FET1)가 턴온(turn on)되어 가변 전원(9)에 의해 데이터선(1D)에 일정 전류 신호가 인가된다.
이와 같이 데이터선(1D)에 일정 전류가 인가되면 기판(7)은 인가된 전류에 해당하는 화면을 표시한다.
한편, 펄스 발생부(5)로부터 발생되는 펄스가 로우 신호가 되면 제1 전계 효과 트랜지스터(FET1)가 턴오프(turn off)되어 데이터선(1D)에는 어떠한 신호도 인가되지 않기 때문에 기판(7)은 화면을 표시하지 않는다.
이와 같이 기판(7)의 흑백 화면을 단순하게 구동할 수가 있게 된다.
이렇게 구동된 화면을 시험자가 검사하여 기판(7)의 불량을 찾아낸다.
그러나 상기한 종래의 기술은 흑백 화면을 표시하는 기판을 구동하는 데에 사용되기 때문에 칼라 화면을 표시하는 기판을 구동하지는 못한다는 문제점이 있다.
칼라 화면을 표시하는 기판은 두 개의 게이트선과 3 개의 데이터선을 형성하기 때문에 새로운 패턴 발생 장치를 필요로 한다.
따라서, 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 칼라 화면을 표시하는 기판을 구동하기 위한 박막 트랜지스터 기판 시험용 패턴 발생 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 수단으로서 이 발명은,
일정 주기로 박막 트랜지스터 기판의 R, G, B 데이터선에 신호를 공급하는 데이터 발생 수단과;
일정 주기로 상기 박막 트랜지스터 기판의 제1 게이트선에 신호를 공급하는 제1 게이트 신호 발생 수단과;
일정 주기로 상기 박막 트랜지스터 기판의 제2 게이트선에 신호를 공급하는 제2 게이트 신호 발생 수단을 포함한다.
이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
도 2는 이 발명의 실시예에 따른 박막 트랜지스터 기판 시험용 패턴 발생 장치를 사용하여 칼라 기판을 시험하는 것을 도시한 도면이다.
도 2에 도시되어 있듯이, 이 발명의 실시예에 따른 박막 트랜지스터 기판 시험용 패턴 발생 장치는 박막 트랜지스터 기판(10)의 R 데이터선(R)에 데이터 신호를 공급하는 R 데이터 발생부(20)와; 박막 트랜지스터 기판(10)의 G 데이터선(G)에 데이터 신호를 공급하는 G 데이터 발생부(30)와; 박막 트랜지스터 기판(10)의 B 데이터선(B)에 데이터 신호를 공급하는 B 데이터 발생부(40)와; 박막 트랜지스터 기판(10)의 제1 게이트선(G1)에 데이터 신호를 공급하는 제1 게이트 신호 발생부(50)와; 박막 트랜지스터 기판(10)의 제2 게이트선(G2)에 데이터 신호를 공급하는 제2 게이트 신호 발생부(60)와; 박막 트랜지스터 기판(10)에 공통 전극 신호를 공급하는 공통 신호 발생부(70)와; 전체 블록에 전원을 공급하는 전원부(80)를 포함한다.
이 발명의 실시예에 따른 R 데이터 발생부(20), G 데이터 발생부(30), 그리고 B 데이터 발생부(40)는 각각 60Hz의 주파수를 갖는 펄스를 발생시키는 펄스 발생부(22, 32, 42)와, 일측 단자가 접지된 가변 전원(24, 34, 44)과, 게이트 단자가 각 펄스 발생부(22, 32, 42)에 연결되고 소스 단자가 각 가변 전원(24, 34, 44)의 타측 단자에 연결되고 드레인 단자가 각각 기판(10)의 R 데이터선(R), G 데이터선(G), 그리고 B 데이터선(B)에 연결되는 제2 전계 효과 트랜지스터(FET2), 제3 전계 효과 트랜지스터(FET3), 제4 전계 효과 트랜지스터(FET4)를 포함한다.
또한, 제1 게이트 신호 발생부(50)와 제2 게이트 신호 발생부(60)는 각각 60Hz의 주파수를 갖는 펄스를 발생시키는 펄스 발생부(52, 62)와, 일측 단가가 접지된 가변 전원(54, 56, 64, 66)과, 펄스 발생부(52, 62)로부터 발생되는 펄스의 시간을 지연시켜 출력하는 시간 지연선(58, 68)과, 게이트 단자가 펄스 발생부(52, 62)에 연결되고 소스 단자가 가변 전원(54, 64)의 타측 단자에 연결되는 제5 전계 효과 트랜지스터(FET5), 제7 전계 효과 트랜지스터(FET7)와, 게이트 단자가 시간 지연선(58, 68)에 연결되고 소스 단자가 가변 전원(56, 66)의 타측 단자에 연결되는 제6 전계 효과 트랜지스터(FET6), 제8 전계 효과 트랜지스터(FET8)와, 두 입력 단자가 각각 제5 전계 효과 트랜지스터(FET5)의 드레인 단자와 제6 전계 효과 트랜지스터(FET6)의 드레인 단자에 연결되고 출력 단자가 기판(10)의 제1 게이트선(G1)에 연결되는 제1 스위치(SW1)와, 두 입력 단자가 각각 제7 전계 효과 트랜지스터(FET7)의 드레인 단자와 제8 전계 효과 트랜지스터(FET8)의 드레인 단자에 연결되고 출력 단자가 기판(10)의 제2 게이트선(G2)에 연결되는 제2 스위치(SW2)를 포함한다.
상기한 구성에 의한, 이 발명의 실시예에 따른 박막 트랜지스터 기판 시험용 패턴 발생 장치의 작용은 다음과 같다.
먼저, 제1 게이트 신호 발생부(50)와 제2 게이트 신호 발생부(60)의 각 펄스 발생부(52, 62)는 하이 신호와 로우 신호 사이를 60Hz의 주파수로 스윙하는 펄스를 발생시킨다.
펄스 발생부(52, 62)로부터 발생된 펄스는 시간 지연선(58, 68)에 의해 시간이 지연되어 출력된다.
펄스 발생부(52, 62)로부터 발생된 펄스가 하이 신호일 때 제5 전계 효과 트랜지스터(FET5), 제7 전계 효과 트랜지스터(FET7)는 턴온(turn on)되어 가변 전원(54, 64)에 의해 제1 스위치(SW1) 및 제2 스위치(SW2)로 일정 전류 신호가 인가된다.
마찬가지로, 시간 지연선(58, 68)으로부터 출력되는 펄스가 하이 신호일 때 제6 전계 효과 트랜지스터(FET6), 제8 전계 효과 트랜지스터(FET8)는 턴온(turn on)되어 가변 전원(56, 66)에 의해 제1 스위치(SW1) 및 제2 스위치(SW2)로 일정 전류 신호가 인가된다.
이 때, 제1 스위치(SW1)와 제2 스위치(SW2)의 접점은 서로 반대로 연결된다.
즉, 제1 스위치(SW1)가 제5 전계 효과 트랜지스터(FET5)의 드레인 단자에 연결되면, 제2 스위치(SW2)는 제8 전계 효과 트랜지스터(FET8)의 드레인 단자에 연결되고, 제1 스위치(SW1)가 제6 전계 효과 트랜지스터(FET6)의 드레인 단자에 연결되면, 제2 스위치(SW2)는 제7 전계 효과 트랜지스터(FET7)의 드레인 단자에 연결된다.
이와 같이 제1 스위치(SW1)와 제2 스위치(SW2)의 스위칭에 의해 출력되는 게이트 신호가 기판(10)의 게이트선(G1, G2)에 인가된다.
한편, R, G, B 데이터 발생부(20, 30, 40)의 각 펄스 발생부(22, 32, 42)도 하이 신호와 로우 신호 사이를 60Hz의 주파수로 스윙하는 펄스를 발생시킨다.
펄스 발생부(22, 32, 42)로부터 발생된 펄스가 하이 신호일 때 제1 전계 효과 트랜지스터(FET2), 제3 전계 효과 트랜지스터(FET3), 제4 전계 효과 트랜지스터(FET4)는 턴온(turn on)되어 가변 전원(24, 34, 44)에 의해 R, G, B 데이터선(R, G, B)에 일정 전류 신호가 인가된다.
상기한 바와 같이 게이트선(G1, G2)에 게이트 신호가 인가될 때, 데이터선(R, G, B)에 일정 전류가 인가되면 기판(10)은 인가된 전류에 해당하는 칼라 화면을 표시한다.
한편, 펄스 발생부(22, 32, 42)로부터 발생되는 펄스가 로우 신호가 되면 각 전계 효과 트랜지스터(FET2, FET3, FET4)가 턴오프(turn off)되어 데이터선(R, G, B)에는 어떠한 신호도 인가되지 않기 때문에 기판(10)은 화면을 표시하지 않는다.
이상에서와 같이 이 발명의 실시예에서, R, G, B 세 개의 데이터 선을 갖는 칼라 화면을 표시하는 기판을 구동함으로서 기판의 화면 표시 기능을 시험할 수 있는 박막 트랜지스터 기판 시험용 패턴 발생 장치를 제공할 수 있다.
도 1은 종래 박막 트랜지스터 기판 시험용 패턴 발생 장치를 사용하여 흑백 기판을 시험하는 것을 도시한 도면이고,
도 2는 이 발명의 실시예에 따른 박막 트랜지스터 기판 시험용 패턴 발생 장치를 사용하여 칼라 기판을 시험하는 것을 도시한 도면이다.

Claims (1)

  1. 데이터 펄스를 생성하는 데이터 펄스 생성부, 데이터 가변 전원, 그리고 상기 데이터 펄스에 의하여 제어되며 상기 데이터 가변 전원을 박막 트랜지스터 기판의 R, G, B 데이터선에 각각 공급하는 데이터 트랜지스터를 각각 포함하는 R, G, B 데이터 생성부,
    제1 게이트 펄스를 생성하는 제1 게이트 펄스 생성부, 상기 제1 게이트 펄스 생성부로부터의 상기 제1 게이트 펄스를 소정 시간 지연시켜 제1 지연 펄스를 생성하는 제1 시간 지연부, 제1 및 제2 가변 전원, 상기 박막 트랜지스터 기판의 제1 게이트선에 연결되어 있는 제1 스위치, 상기 제1 게이트 펄스 및 상기 제1 지연 펄스에 의하여 각각 제어되며 상기 제1 및 제2 가변 전원을 상기 제1 스위치를 통하여 상기 제1 게이트선에 각각 공급하는 제1 및 제2 트랜지스터를 포함하는 제1 게이트 신호 생성부, 그리고
    제2 게이트 펄스를 생성하는 제2 게이트 펄스 생성부, 상기 제2 게이트 펄스 생성부로부터의 상기 제2 게이트 펄스를 소정 시간 지연시켜 제2 지연 펄스를 생성하는 제2 시간 지연부, 제3 및 제4 가변 전원, 상기 박막 트랜지스터 기판의 제2 게이트선에 연결되어 있는 제2 스위치, 상기 제2 게이트 펄스 및 상기 제2 지연 펄스에 의하여 각각 제어되며 상기 제3 및 제4 가변 전원을 상기 제2 스위치를 통하여 상기 제2 게이트선에 각각 공급하는 제3 및 제4 트랜지스터를 포함하는 제2 게이트 신호 생성부
    를 포함하는 박막 트랜지스터 기판 시험용 패턴 발생 장치.
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