JPH075408A

JPH075408A - Ｔｆｔ／ｌｃｄアレイをテストする方法

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Publication number: JPH075408A
Application number: JP2387394A
Authority: JP
Inventors: Zenichi Ichioka; 善一市岡; Leslie C Jenkins; レスリィ・チャールス・ジェンキンス; Shinichi Kimura; 伸一木村; Robert J Polastre; ロバート・ジョン・ポラストル; Ronald R Troutman; ロナルド・ロイ・トラウトマン; Robert L Wisnieff; ロバート・ルーク・ウィズニフ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-03-05
Filing date: 1994-02-22
Publication date: 1995-01-10
Anticipated expiration: 2013-10-15
Also published as: EP0614090A3; EP0614090A2; US5546013A; JP2810844B2

Abstract

(57)【要約】（修正有）【目的】ＴＦＴ／ＬＣＤアレイの欠陥の種類を特定す
る方法を提供する。【構成】ＴＦＴ／ＬＣＤは、ゲート線２４の被駆動端
部に駆動パルスを印加し、このゲート線の被駆動端部に
近い第１データ線２０上の対応する特性パルスの存在及
びこの被駆動端部と反対側の端部を通る第２のデータ線
上の対応する特性パルスの存在を観察してゲート線が切
断していない即ち連続していることを確認し、これと同
様にしてゲート線を逐次的にテストして、表示パネル上
で、一番上側の連続しているゲート線及び一番下側の連
続しているゲート線を見いだし、そしてこれら連続して
いる一番上側及び一番下側のゲート線を使用して全ての
データ線の完全性を評価することによりテストされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的テスト装置に関
する。更に具体的に言うならば、本発明は、薄膜トラン
ジスタを使用する液晶アレイ表示装置（ＴＦＴ／ＬＣ
Ｄ）を電気的にテストする方法及び装置に関する。

【０００２】

【従来の技術】米国特許第５、１７９、３４５号に示さ
れているアレイ・テスターは、アレイ・エッジ・コネク
タのみを使用してＴＦＴ／ＬＣＤの全てのセルを包括的
にテストする手段を示している。アレイ・テスタにより
行われる基本的なテストは、ゲート線及びデータ線を適
切にバイアスする事により一つのセルに電荷を書き込
み、ゲートをオフにバイアスする事によりこのセルに電
荷を記憶させ、データ線に電荷積分回路を接続してそし
てゲート線をオフにすることによりセルの残留電荷を読
み出し、そしてこの電荷積分回路に送られた電荷を測定
して最終的な電荷の値を測定する。

【０００３】ライン・ドライバの取り付け前の任意の製
造工程でＴＦＴ／ＬＣＤ表示装置の大きなアレイをテス
トするには、非常に多数の（例えば数千個の）パッドに
対して電気的なコンタクトを行うことが必要である。例
えば残留フォトレジスト及び酸化フィルム等の汚染物及
び基板の非平坦性があると、テスターのプローブ及びア
レイのパッドの間の電気的な接続が妨げられる。或る選
択された画素（ピクセル）に対して電荷を書き込みそし
てここから電荷を読み出すテストを成功させるには、テ
スターのプローブがアレイ・パッドに実際に正しく接触
しているか否かを調べることが必要である。

【０００４】

【発明が解決しようとする課題】パッドに対する電気的
接触を確認する種々な機械的な方法がある。しかしなが
ら、これらの機械的な方法は、パッド及びプローブの間
の少なくとも一回の機械的な移動を必要とし、一体的な
電気的な接触がなされているかを確認するための追加の
プローブの使用を必要とし、そしてパッド若しくはゲー
ト線が機械的に磨耗するといる欠点を有する。これらの
テスト方法は、コストが高く、時間がかかり、そしてこ
のテスト自体によりテスト中のアレイが傷つき欠陥を生
じる。かくして、追加のパッドを使用せずにパッドをテ
ストするプローブのみを使用して種々な電気的一体性を
チェックすることができ、そしてこれらのパッドを上記
米国特許に示されている本来のテストのみに使用できる
ようにすることが非常に望まれてきた。

【０００５】

【課題を解決するための手段】本発明の目的は、ＴＦＴ
／ＬＣＤアレイのパッドへの接触の良否を調べる方法を
提供することである。本発明の他の目的は、ＴＦＴ／Ｌ
ＣＤアレイのゲート線及び若しくはデータ線の一体性を
調べる方法を提供することである。本発明の他の目的
は、ＴＦＴ／ＬＣＤアレイから得た電気的波形を評価す
ることによりこのＴＦＴ／ＬＣＤアレイの欠陥の種類を
特定する方法を提供することである。

【０００６】本発明に従うと、ＴＦＴ／ＬＣＤは、ゲー
ト線の被駆動端部に駆動パルスを印加し、このゲート線
の被駆動端部に近い第１データ線上の対応する特性パル
スの存在及びこの被駆動端部と反対側の端部を通る第２
のデータ線上の対応する特性パルスの存在を観察してゲ
ート線が切断していない即ち連続していることを確認
し、これと同様にしてゲート線を逐次的にテストして、
表示パネル上で、一番上側の連続しているゲート線及び
一番下側の連続しているゲート線を見いだし、そしてこ
れら連続している一番上側及び一番下側のゲート線を使
用して全てのデータ線の完全性を評価することによりテ
ストされる。

【０００７】更にこのＴＦＴ／ＬＣＤアレイをテストす
る方法は、切断していないと（完全性を有する）確認さ
れたゲート線にゲート・パルスを印加し、データ線上の
対応する特性パルスの存在を観察してこのデータ線が連
続している（切断していない）ことを確認し、これと同
様にしてデータ線を逐次的にテストして、表示パネル上
で、一番左側及び一番右側の連続したデータ線を見いだ
し、そしてこれら一番左側及び一番右側の完全なデータ
線を使用することにより全てのゲート線の完全性を評価
する工程を含む。

【０００８】又本発明は、ゲート線及びデータ線の完全
性に関するデータを使用して、少なくとも一つの欠陥な
線及びこの線への欠陥な接触を見出すことを含む。ＴＦ
Ｔ／ＬＣＤアレイの電極に対するテスト・プローブの接
触が完全であるかをテストする本発明に従う方法は、デ
ータ線及びゲート線の電極（パッド）に対する導電性の
接続リングを設け、この導電性接続リング及び各電極の
間に電気的接続を設け、電極のうち少なくとも２つの電
極に対して導電性のプローブを接触させ、これら少なく
とも２つのプローブ間に電圧を印加し、これら２つのプ
ローブ間の電流を測定してプローブ及び電極間の電気的
連続性の質（良否）を調べることを含む。

【０００９】ゲート線及びこれに交差するように配置さ
れたデータ線を有するＴＦＴ／ＬＣＤアレイの電気的接
続領域に対するプローブ・コンタクトの完全な接触をテ
ストする本発明に従う方法は、接続領域の行に隣接して
上記電極と絶縁されて交差する導電性の線を配置し、上
記電極と上記導電性の線の間に小さなキャパシタンスを
与え、上記接続領域のそれぞれに導電性プローブを接触
状態に配置し、プローブを介して各接続領域に電圧パル
スを印加し、パルスの印加毎に導電性の線上の特性パル
スの存在を観察して上記プローブ及び上記接続領域間の
電気的接続の質（良否）を調べることを含む。

【００１０】ゲート線及びこれに交差するように配置さ
れたデータ線を有するＴＦＴ／ＬＣＤアレイをテストす
る本発明に従う方法は、ゲート線の一つにパルスを印加
し、連続したデータ線のそれぞれに生じる特性パルスを
積分して積分波形を発生し、そして積分波形を分析して
上記ＴＦＴ／ＬＣＤの機能上の良否のレベルを示す情報
を得ることを含む。

【００１１】

【実施例】図１を参照すると、表面上にＴＦＴアレイ１
２が形成されている基板１０は、基板ホルダ即ち保持具
１３上に支持されており、そしてこのホルダ１４の上側
の平坦状表面１６の所定の位置には少なくとも３個の整
列ピン１８が設けられている。基板１０には、ＴＦＴ／
ＬＣＤアレイを駆動するための多数のデータ線２０が設
けられている。各データ線は、データ線電極即ちデータ
線パッド２２で終端している。又、基板１０上には、ゲ
ート線電極即ちゲート線パッド２６で終端している多数
のゲート線２４が形成されている。

【００１２】各データ線パッド２２には、データ線プロ
ーブ保持具３０から延びている導電性のテスト・プロー
ブ２８が接触する。ケーブル３２は、各テスト・プロー
ブ２８をデータ線駆動／感知ユニット３４内の各駆動回
路に接続する。各ゲート線パッド２６には、ゲート線プ
ローブ保持具４０から延びている導電性のテスト・プロ
ーブ３８が接触する。ケーブル４２は、各プローブ３８
をゲート線駆動ユニット４４内の各ゲート線ドライバに
接続する配線を有する。データ線駆動／感知ユニット３
４及びゲート線駆動ユニット４４の動作は、前記米国特
許に示されているが、これについて簡単に説明する。Ｔ
ＦＴ／ＬＣＤアレイ１２は、行方向に配列された複数本
のゲート線２４及び列方向に配列された複数本のデータ
線２０を有し、そしてゲート線及びデータ線の各交点に
は画素セル即ち液晶表示セルが接続されている。液晶表
示セルについて等価回路的に説明すると、このセルは、
薄膜トランジスタ及び記憶用コンデンサを有し、薄膜ト
ランジスタのゲートはゲート線に接続され、ドレインは
データ線に接続されそしてソースは記憶用コンデンサの
一方の電極に接続されている。記憶用コンデンサの他方
の電極は大地即ち基準電位に接続されている。このＴＦ
Ｔ／ＬＣＤアレイが最終製品に組み立てられると、記憶
用コンデンサに存在する電荷に依存して、液晶表示装置
内の背面に配置されているバック・ライトからの光が、
この液晶表示装置の全面において観察されることができ
る。第１番目のゲート線に沿って配置されている画素セ
ルのそれぞれの記憶用コンデンサに対して電荷を書き込
むためには、この第１番目のゲート線に対してゲート線
駆動ユニット４４がゲート・パルスを印加している間に
データ線に対してデータ線駆動／感知ユニット３４から
データ信号が印加される。この書き込み動作の間は、デ
ータ線駆動／感知ユニット３４のうちデータ信号を各デ
ータ線に印加する部分が働き、一方読みとり動作の間は
このユニットのうち感知部分がデータ線に接続されて画
素セルの記憶用コンデンサに貯蔵されている電荷を検出
する。

【００１３】データ線駆動／感知ユニット３４及びゲー
ト線駆動ユニット４４は、テスト制御装置４６により制
御される。テスト制御装置４６は、種々なゲート線２４
及びデータ線２０を逐次的に適切に附勢するための、一
連のラッチ、レジスタ、メモリ・バッファ及び制御論理
回路を含む。更に具体的に言うならば、印加電圧、附勢
される線並びに附勢の時間及び長さのごとき或るテスト
をどのように行うかのインストラクションがテスト制御
装置４６に与えられる。テスト制御装置４６がゲート線
駆動ユニット４４内の回路の動作を逐次的に制御する
間、データ線駆動／感知ユニット３４に対して双方向バ
ス４８を介して制御する。以下に説明するようにデータ
線からの信号を受け取りこれを解析する手段が設けられ
ている。

【００１４】テスト制御装置４６は、コンピュータ５２
に対して、双方向バス５０及びコンピュータ内の標準的
なディジタル・インターフェイス・ボード５４を介して
接続されている。このコンピュータ５２は、後述する機
能を達成するＣ言語で書かれた適切なソフトウエア・サ
ポートを有する例えばＩＢＭＰＳ／２モデル８０のよ
うな多数のパーソナル・コンピュータのうちの一つでも
よい。コンピュータ５２は周知のように例えば磁気ディ
スク・アレイのような大容量データ記憶装置５６に接続
される。

【００１５】図２を参照すると、基板１０が更に詳細に
示され、そして基板１０の上側表面上の接続リング６０
は、連続的な接続ループを形成する。接続リング６０
は、これへの電気的接続を行うために、接続リング・コ
ンタクト即ちパッド６２に電気的に接続されている。各
データ線パッド２２及びゲート線パッド２６は、電気抵
抗素子６４を介してショート・リング即ち接続リング６
０に接続されている。電気抵抗素子６４は、例えば１０
００メグオームの薄膜（シリコン・プレーナ）抵抗のよ
うな高抵抗でもよく、又は適切な抵抗値を示すようにバ
ック・ツゥ・バックに接続された一対のダイオード若し
くは薄膜トランジスタでもよい。この基板１０が、シー
ル及びスペーサにより第２基板と組み立てられてこれら
の間に液晶が充填されるときには、これらの導電性接続
リング６０及び抵抗素子６４は存在しなくともよい。即
ち、この組立前に、基板１０の周辺部分は、導電性リン
グ６０及び抵抗素子６４を除去するために切断除去され
ることができる。

【００１６】プローブがアレイ・パッドに接続している
か否かを調べるための一つの方法は、或る選択されたゲ
ート線若しくはデータ線プローブにＤＣ電圧を印加して
接続リング６０に流れる電流を測定することである。プ
ローブがパッド６２に接続されると回路が完成される。
プローブがゲート線若しくはデータ線パッドに正しく接
触しているときに、１ボルトの電圧をプローブに印加す
ると、約１ナノアンペアの電流が接続リングに流れる。
もしもプローブがパッドに正しく接触していないと、無
視しうる電流（１ピコアンペアより低い電流）が流れ
る。

【００１７】ショート・リング６０に接触させる必要性
をなくしたこの方法に対する変形例は、隣接するプロー
ブ対の間を流れる電流を測定することである。もしも両
プローブの接触が良好であるならば、電流値は上記の値
の約半分である。その理由はこの場合には、２つの抵抗
素子６４を流れる電流が検出されるからである。いずれ
かのプローブがパッドに接触していないと、電流値は無
視しうるほどに小さくなる。１対づつのプローブを流れ
る電流を順次に測定して比較することにより、接触の悪
い部分を容易に特定することができる。例えば、もしも
２つの隣接する対が無視しうる電流を示すならば、両対
に共通なプローブの接触が悪いとして特定され、そして
一般にｎ＋１の連続する接触の悪い対は、ｎ個の連続し
た悪い接触を特定する。しかしながらこの方法は、接触
の悪い２つの対相互間にサンドイッチされた１つの良い
パッドを検出することができない。この方法は、ゲート
線パッド及びこれのプローブの間の悪い接触を検出する
ことができない。

【００１８】又、図２の基板１０は、プローブ及びパッ
ドの間の接触の良否（質）を調べる他の方法を行わせる
ための構造を含んでいる。導電性ループの形をしても良
いテスト線６６がテスト・パッド６７に接続されてい
る。線６６は、一連の絶縁手段６８によりパッド２２か
ら絶縁されている。かくしてパッド２２及び線６６の間
に小さなコンデンサが形成される。これの代わりに、パ
ッド２６に関して示されているように、絶縁層若しくは
一連の絶縁素子６８Ａが線６６の上に形成されることが
でき、そしてパッド２６のそれぞれは絶縁層６８Ａの上
に延びている延長部２６Ａを有することができ、かくし
てコンデンサを形成する。更に、線６６は絶縁層６８Ａ
及び延長部２６Ａの下側に形成されることができる。

【００１９】この代替的な構造では、テスト線６６は、
パッドに適切に接触しているプローブの特性を認識でき
る上述の米国特許に示されているような検出装置にパッ
ド６７を介して接続されることができる。かくして、パ
ッドに対するプローブの接触の良否（質）が接続リング
６０を使用せずに検査されることができる。

【００２０】又導電線即ちテスト線６６は、ゲート及び
データ線のファン・アウト領域即ちＴＦＴ／ＬＣＤアレ
イ１２とパッド２２若しくは２６との間の領域に配置さ
れることができる。この場合、ゲート線若しくはデータ
線と線６６との間に形成されるコンデンサを介して、各
パッドに隣接するゲート線若しくはデータ線の領域にオ
ープン（切断部）が存在するか否かを確認することが可
能である。

【００２１】図３を参照すると、垂直方向のデータ線２
０は、基板の最上部及び最下部のパッドから延びてい
る。ゲート線２４は左側のパッドから右のエッジに向か
って水平方向に延びている。奇数番目のデータ線に対す
るパッドは表示パネルの上側に形成されており、そして
偶数番目のデータ線に対するパッドは表示パネルの下側
に形成されている。ゲート線に対するパッドは表示パネ
ルの左側に形成されている。ゲート線及びデータ線が互
いに交差する部分には薄膜絶縁体がゲート線及びデータ
線を絶縁しそしてコンデンサを形成する。電気的パルス
は個々のゲート線へこれのエッジ・コネクタを介して印
加される。このパルスはデータ線に対して容量的に結合
されて、データ線に接続されている回路により検出され
る。表示装置上に配置されているデータ線は並列的にに
サンプルされそしてこれらの波形が分析される。ゲート
線の各端部と交差するデータ線上に正規の波形が感知さ
れると、このゲート線が連続していること即ち切断箇所
がないことが確認される。この手順は全てのゲート線に
対して繰り返される。良好であると確認された表示装置
の最上部（トップ）及び底部にある２本のゲート線が、
データ線のテストのために使用される。この場合全ての
データ線が感知されそしてこれらの接触及び連続性が確
認される。後述するように、種々な不良メカニズム（線
の短絡、線への接触の悪さ、線の破断）がこのテストか
ら調べられる。

【００２２】かくして図３において、パルスはゲート線
の被駆動端部に印加される。もしも被駆動端部に近い第
１のデータ線及びこの被駆動端部と反対側の端部の第２
のデータ線に対応する特性のパルスが存在することが確
認されると、このことはこのゲート線が連続しているこ
とを示す。このようにしてゲート線が次々にテストされ
て、一番上部の連続した（切断されていない）ゲート線
及び一番下部の連続したゲート線を見いだす。最後に一
番上側及び一番した側の完全なゲート線を使用すること
により全てのデータ線の完全性が評価される。図３にお
いて、この方法によりデータ線３及び４は、切断部を有
するとして識別される。上述の米国特許に示されている
ような感知増幅器が欠陥データ線３及び欠陥データ線４
に接続されそして最上部のゲート線から順次に各ゲート
線にゲート線パルスが印加される。これは通常の附勢動
作であり、そしてゲート線ドライバの動作の順序を決定
する特別な論理回路は必要でない。正常の状態から零の
状態にデータ線の応答が変化した場所が記録され、デー
タ線の切断の位置を特定する。例えばデータ線３のよう
に上部が感知回路に接続されているデータ線に対して
は、このデータ線上の応答は、ゲート線２が滅勢された
後に正常状態から零状態に変化し、一方例えばデータ線
４のように底部に感知回路が接続されているデータ線
は、ゲート線５が附勢された時に応答は零状態から正常
状態に変化する。

【００２３】これの代わりに、もしもゲート線ドライバ
の附勢の順序を制御する追加の論理回路を使用するなら
ば、切断箇所を見いだすための多数のサーチ・アルゴリ
ズムがある。これの一例は、ニュートンのハーフ・イン
ターバル・アルゴリズムの使用である。

【００２４】図４を参照すると、図３に関して説明した
方法によりゲート線３が切断部を有していると判明し
た。ゲート線パルスがゲート線３に印加される。前記米
国特許に示されているようなマルチプレックス・スイッ
チを介して接続されている感知増幅器により種々なデー
タ線の応答が調べられる。マルチプレックス・スイッチ
をセットして第２のゲート線パルスを印加して、全ての
感知回路の応答が記憶される。この手順は全てのデータ
線に対する感知動作がなされるまで続けられる。図３に
関して説明したと同様にして、正常状態から零状態に応
答が変化した場所はゲート線の切断位置を示す。

【００２５】図５乃至図９を参照すると、ゲート線の一
つにパルスが印加されると、特定な特性を有するパルス
がデータ線のそれぞれに生じる。パルスは、上述の米国
特許に示されている感知回路を使用することにより積分
される。パルス若しくはパルスから発生された積分波形
は、少なくともＴＦＴ／ＬＣＤの機能（即ち液晶表示セ
ルが電荷を記憶できる能力）のレベル及び線への接触の
質即ち良否に関する情報を得るために分析されることが
できる。

【００２６】ＴＦＴ／ＬＣＤアレイをテストする際に
は、欠陥が存在するかそしてもしも欠陥があるならばど
のような種類の欠陥であるかを評価することが重要であ
る。一つの方法は全体の波形をディジタル化することで
ある。この方法は、データを収集するための時間、デー
タを記憶するためのメモリ・スペース及びデータを分析
するための時間を考えると非常にコストがかかる。ここ
で驚くべきことには、時間軸に沿った種々な時点で単に
波形をサンプルする事により手順が自動化されることが
できるということが見いだされた。更に具体的に説明す
ると、各波形は、ゲート・パルスの印加の前の時刻Ａ、
この印加から短時間後の時刻Ｂ、ゲート・パルスのほぼ
中心における時刻Ｃ（図５に示されている正常波形の場
合にはこの後に全体の電圧が相当に変化する）、ゲート
・パルスの終了直前の時刻Ｄ及びゲート・パルスの終了
直後の時刻Ｅにサンプルされることができる。時刻に関
するこの説明は全く正しいが、実際のサンプリング時刻
は、ゲート・パルスの種々な幅、ＴＦＴ／ＬＣＤアレイ
の種々なデザイン及び種々な画素デザインに対して調整
されることができる。更に、これらの時刻は、図１２に
関して後述する分析を容易にするために選択されること
が明らかである。

【００２７】図１０を参照すると、ＴＦＴ／ＬＣＤアレ
イをテストするための概略的なシーケンスが示されてい
る。ステップ７０において、コンピュータ５２が開始コ
マンドを受け取ると、プログラムはステップ７２に進
み、そしてここで線のテストが行われる。各ゲート線の
長さに沿ってデータ・ポイントがとられる。ステップ７
４において、パネルの一番上及び一番下の正常なゲート
線を探すことが行われる。この場合、全てのゲート線に
ついてのデータが取られそして記憶される。ステップ７
６において、完全性を有する２本のゲート線（即ち切断
しておらず良好なゲート線）が各データ線のデータを得
るために使用される。ステップ７８において、このよう
にして得られたデータが、各データ線の特性を調べるた
めに利用される。図５乃至図９に示されている型の波形
が得られ、そして図１２に関して後述する方法で分析さ
れる。

【００２８】ステップ８０において、交差部の短絡を調
べるためにパネルは走査される。短絡が生じた場合に
は、図８に示す型の波形が生じるが、電圧降下は更にい
っそう著しい。時点Ａ及び時点Ｅにおける電圧を比較し
そして大きな差を認識することにより、短絡の存在が検
出される。ＴＦＴ／ＬＣＤアレイに対する全体的なテス
ト・シーケンスの早い段階でこのテストを行うことが望
ましい。もしもかなり多数の短絡が存在するならば、こ
のアレイは直ちに欠陥であるとみなされそしてこれ以上
このアレイについてのテストは行われない。

【００２９】ステップ８２において、個別のセルの電荷
保持能力のデータを収集するためにパネルが走査され
る。これを行う方法は図１１を参照して後述する。ステ
ップ８４において、個々のセルの波形が収集される。ス
テップ８６において、薄膜トランジスタ（ＴＦＴ）の特
性曲線を得るためのテストが行われる。

【００３０】ステップ８４及び８６の動作については前
述の米国特許に示されている。ステップ８６においてＴ
ＦＴ／ＬＣＤアレイに対するテストが完了する。基板は
テスト装置から取り出される。次にテストされるべきＴ
ＦＴ／ＬＣＤアレイを有する新たな基板１０が基板ホル
ダ１４（図１）上に配置される。コンピュータ５２から
適切なコマンドを受け取ると、この新たな基板に対し
て、ステップ７０から始まる上述のテスト・シーケンス
が繰り返される。

【００３１】図１１は、図１０のプログラムの制御のも
とに達成される図１の装置に対する制御シーケンスを示
す。ステップ１００において、ディジタル・インターフ
ェイス・ボード５４（図１）からテスト制御装置４６へ
の全ての出力は、或る所定の論理レベル（例えば論理零
ステート）にセットされることにより初期化される。ス
テップ１０２において、テスト制御装置４６内のいわゆ
るハンド・シェイク・ラッチがクリアされる。このハン
ドシェイク・ラッチは、ソフトウエアによってのみリセ
ットされうるレジスタに応答し、その結果ハードウエア
及びソフトウエアは同期状態に保たれそして他の動作が
ソフトウエア内に生じている間にこの機能がハードウエ
アで達成されることができる。

【００３２】ステップ１０４はモード選択ステップであ
る。もしもいわゆる単一セル・モードが選択されると
（図１０のステップ８４及び８６）、単一画素に対する
反復的な測定が行われる。一群の曲線が発生され又は一
群の波形が分析される。もしもいわゆる走査モードが選
択されるならば、テスト（読みとり）が行われる毎にテ
スト中のゲート線の番号が１だけ歩進される。例えばパ
ネルの各セルの電荷保持能力のようなテストのために走
査モードが使用されうる。ゲート線を逐次的に自動的に
走査するので、走査モードでは複数ゲート線を手動で選
択することが必要である。

【００３３】ステップ１０６において、ゲート線を駆動
するシフト・レジスタから全てのデータをクリアするた
めの論理動作が行われる。次いで、”ドゥ・ゲートセッ
ト”と名付けられたサブ・ルーチンが、もしもステップ
１０４の走査モードが選択されるならば自動的にシフト
・レジスタに亙り論理１信号を歩進し、又は適切な位置
に歩進し、その結果もしも単一セル・モードが選択され
るならば正しいゲート線にパルスが印加される。”ドゥ
・ゲート・エンド”と名付けられた他のサブ・ルーチン
は、ハンド・シェイク・ラッチを調べることにより適切
なゲート線が附勢されたことを確認し、かくしてテスト
が開始される前にこのプロセスを完了したことを確認す
る。

【００３４】ステップ１０８において、コンピュータ５
２により選択された全てのテスト・パラメータは、ディ
ジタル・インターフェイス・ボード５４の動作によりバ
ス５０を介してテスト制御装置４６に送られる。これら
の値は、テスト制御装置４６により適切なラッチにラッ
チされる。ステップ１１０において、テスト制御装置４
６内のメモリ・バッファのアドレスが、テストを行う準
備段階として値０００にセットされる。ステップ１１２
において、テストを行う準備段階として適切なマルチプ
レクサがターン・オンされる。この結果、奇数及び偶数
番目のデータ線用のデータ・ドライバ並びに各感知回路
が選択される。

【００３５】ステップ１００乃至ステップ１１２は、ほ
とんどあらゆる型のテストに対して共通である。しかし
ながら、ステップ１１４において或る特殊な型のテスト
が選択される。例えば、もしも図５乃至図９に示す型の
波形を得るための波形テストが行われるならば、時刻
Ａ，Ｂ，Ｃ，Ｄ及びＥにおいて波形をサンプルするよう
にアナログ・ツゥ・ディジタル変換器が動作される時刻
を指定することが必要である。かくして値Ｔｃｏｎｖ
（サンプリング時刻）がテスト制御装置４６のラッチに
送られる。これはテストを行うために必要な条件を指定
するのに必要な最後のデータである。

【００３６】ステップ１１６において、テストが実際に
開始する。必要な全ての回路が附勢され、適切なゲート
・パルスが印加され、データ電圧がターン・オンされ、
アナログ・ツゥ・ディジタル変換器により読みとりがな
され、そして結果的なディジタル・データがテスト制御
装置４６のメモリ・バッファに記憶される。ここで行わ
れるテストの実際の性質は前記米国特許に示されてい
る。

【００３７】ステップ１１８においてテストが完了され
たか否かが調べられる。もしもまだ完了していないなら
ば、プログラムは、ステップ１１４にブランチして戻
り、ここでＴｃｏｎｖ．が歩進されそして再びテストが
行われる。テストが行われる毎にＴｃｏｎｖ．が歩進さ
れてテストが反復されて全体の波形をサンプルする。

【００３８】テストが完了されると、ステップ１２０へ
ブランチする。ステップ１２０において、所望のデータ
がメモリのどこに記憶されているかを調べるための計算
が行われる。パネルを完全に走査するには、全てのデー
タが必要とされる。しかしながら、個々のセルに対して
は、多数のセルが同時にテストされるので、選択された
データのみが必要とされる。ステップ１２０における計
算は又、データが奇数番目のデータ線に対する奇数バッ
ファにあるのか若しくは偶数番目のデータ線に対する偶
数バッファにあるのかを調べる。ステップ１２２におい
て、ステップ１２０の計算に従って偶数若しくは奇数バ
ッファが選択される。最後に、ステップ１２４におい
て、データ・バッファから読みとられたデータが、バス
５０及びディジタル・インターフェイス・ボード５４を
介してコンピュータ５２に送られる。

【００３９】図１２は、前記米国特許に示されている方
法により得られた積分波形を分析するのに使用される本
発明に従うデシジョン（決定）ツリーを示す。一般に、
得られる波形の型は図５乃至図９に示されている。図１
２は、図１０のステップ７８を行なうための詳細な説明
図である。図１２を参照すると、数学的表現はカッコ内
に示され、そして記号＆は論理的なアンド動作を示す。
説明を簡単にするために、図１２の文字Ａ，Ｂ，Ｃ，Ｄ
及びＥは、時刻Ａ，Ｂ，Ｃ，Ｄ及びＥのそれぞれにおけ
る電圧レベルを表す。電圧レベルの差は、Ｄｉｆｆ１，
Ｄｉｆｆ２、・・・Ｄｉｆｆ８として特定され、そして
代表的なパネルに対するこれらの値は図１２に示され、
ここで１カウントは、例えば約２．５ミリボルトに等し
い。

【００４０】適切なソフトウエアが開始されるとステッ
プ２００で動作が開始する。ステップ２０２において、
波形の最初の特性化が行われる。これは、時刻Ａ，Ｂ，
Ｃ，Ｄ及びＥにおける電圧の関係に基づいてなされる。
もしもここで示されている数学的条件が、或るデータ線
の両端のセルに関連するデータ線から得られるデータに
より満足されるならば、ステップ２０４にブランチす
る。言い換えると、２つの選択された画素（ピクセル）
に対して、ステップ２０４にブランチするために満足さ
れねばならない５つの異なる条件がある。図１２で使用
されている差Ｄｉｆｆ１、Ｄｉｆｆ２、・・・、Ｄｉｆ
ｆ８の全てはテストされつつある特定なＴＦＴ／ＬＣＤ
アレイに対して規定されるが、正常（図５）とみなされ
る動作に必要な或る一般的な波形がある。例えば、正常
な場合には、時刻Ａ及び時刻Ｂの間の電圧に大きな差が
なければならない。更に具体的に言うならば、時刻Ａに
おける電圧（図１２ではＡで示されている）は、時刻Ｂ
における電圧（図１２ではＢで示されている）よりも少
なくともＤｉｆｆ１（例えば４０カウント）だけ高くな
ければならない即ち更に正でなければならない。時刻Ｂ
の電圧は、少なくともＤｉｆｆ２（例えば７０カウン
ト）だけ時刻Ｃの電圧よりも高くなければならない。か
くして、時刻Ａから時刻Ｂへの電圧の降下よりも更に急
勾配の電圧降下が時刻Ｂから時刻Ｃにかけて生じなけれ
ばならない。しかしながら、時刻Ｃの電圧は、時刻Ｄの
電圧からＤｉｆｆ３を減じた値よりも大きいことだけを
必要とする。言い換えると、時刻Ｃ及び時刻Ｄの間の電
圧は比較的一定にとどまらねばならない。更に、時刻Ｄ
の電圧は、時刻Ｅの電圧より小さくなくてはならない。
最後に、時刻Ａの電圧は、時刻Ｅの電圧にＤｉｆｆ５
（例えば８０カウント）を加えた値よりも小さくなくて
はならない。

【００４１】ステップ２０４において、両方の線に対し
て２つの付加的なチェックが行われる。最初に、時刻Ａ
の電圧は、時刻Ｅの電圧からＤｉｆｆ６（例えば比較的
小さな変化である３０カウント）を引いた値より大きく
なくてはならない。更に、時刻Ａの電圧は、時刻Ｅの電
圧にＤｉｆｆ７（１００カウント）を加えた値よりも小
さくなくてはならない。もしも両方の条件が満足される
ならば、動作はステップ２０６にブランチし、この信号
は正常であるとみなされ、そしてこの波形に対する分析
はステップ２１０において終了される。しかしながら、
もしもステップ２０４の条件が満足されないと、プログ
ラムはステップ２０８にブランチする。この場合の波形
は図８に示されており、抵抗交差状態を表し、この場合
にはゲート線及びデータ線の間に比較的高インピーダン
スの短絡が存在する。次いで分析はステップ２１０で終
了する。

【００４２】もしもステップ２０２の条件が満足されな
いならば、ステップ２１２にブランチする。ステップ２
１２において、ステップ２０２の５つの条件のうち最初
の２つの条件及び第４番目の条件が、一つの線について
のみ満足されるならば、動作はステップ２１４にブラン
チする。ステップ２１４において、時刻Ｄの電圧にＤｉ
ｆｆ４（例えば６０カウント）加えた値が時刻Ｅの電圧
より小さいか否かが調べられる。もしもこれが両方の線
に対して生じるならば、動作はステップ２１６にブラン
チする。ここでこのデシジョン・ツリーは、図９の波形
を認識し、そしてこれは、隣接するデータ線が短絡して
いるとみなされる。そして分析はステップ２１０で終了
する。もしもステップ２１４の条件が両方の線に対して
満足されないならば、動作はステップ２１８にブランチ
する。図７の波形であることが認識され、データ線が破
断しているとみなされる。そして分析はステップ２１０
で終了する。

【００４３】もしもステップ２１２の条件が少なくとも
一つの線に対して満足されないならば、動作はステップ
２２０にブランチする。ステップ２２０では５つの条件
がチェックされる。これらは、時刻Ａの電圧が時刻Ｂの
電圧にｄｉｆｆ３（２０カウント）を加えた値より小さ
いかであり、時刻Ｂの電圧が時刻Ｃの電圧にＤｉｆｆ３
を加えた値よりも小さいかであり、時刻Ｃの電圧が時刻
Ｄの電圧にＤｉｆｆ３を加えた値より小さいかであり、
時刻Ｄの電圧が時刻Ｅの電圧にＤｉｆｆ３を加えた値よ
りも小さいかであり、そして時刻Ａの電圧が、時刻Ｅの
電圧にＤｉｆｆ３を加えた値よりも小さいかである。も
しもこれらの条件が両方の線に対して存在するならば、
動作はステップ２２２にブランチする。このことは図６
のほぼ平坦な波形を示し、かくしてゲート線プローブが
ゲート線パッドに接触していないことを示す。この状態
が認識された後に分析動作はステップ２１０で終了す
る。

【００４４】もしもステップ２２０において、両方の線
に対して５つの条件の全てが満足されないと、動作はス
テップ２２４にブランチする。ここで、いずれかの線に
対して、時刻Ａの電圧が時刻Ｅの電圧にＤｉｆｆ８（８
００カウント）を加えた値よりも大きいか否かが調べら
れる。もしもそうであるならば、動作はステップ２２６
に進み、そして図１０のステップ８０に関して説明した
ように短絡の存在が感知される。そして分析はステップ
２１０で終了する。

【００４５】ステップ２２４の条件がいずれの線に対し
ても満足されないならば、動作はステップ２２８にブラ
ンチする。このことは、図５乃至図９に示したいずれの
波形にも該当しない波形が生じたことを表す。この型の
未知の波形は、これが人為的に検査されてこれが許容さ
れうる変移であるか否かが調べられ若しくはこのＴＦＴ
／ＬＣＤアレイが欠陥でないと判明するまで欠陥として
処理される。このように、積分波形が電圧出力を有しな
いことを検出してデータ線若しくはゲート線に対する接
触が不良であることを示す出力を生じる。又、積分波形
が、パルスの開始時及び終了時に近接する時点における
２つの小さな電圧変動を有することを検出して、ゲート
線若しくはデータ線が切断していることを示す出力を生
じる。又、積分波形が、小さな積分電圧及び積分増幅器
の飽和を示す電圧のうちの一つを有することを検出し
て、データ線及びゲート線の間の交差部が短絡している
ことを示す出力を生じる。又、積分波形が、低い振幅の
応答を有することを検出して、線のうち隣接する線が短
絡していることを示す出力を生じる。

【００４６】かくして、図１２のデシジョン・ツリー
は、感知回路から受け取られた波形を分析する非常に効
率的は方法を実現する。波形はわずか５つの時点のみで
サンプルされるだけなので、分析は非常に簡単に行われ
ることができる。

【００４７】表示装置の全ての画素をテストすることは
時間がかかる。その理由は、サンプルされる前に各セル
はフレーム時間（１６．７ミリ秒）電荷を保持すること
を要求されるからである。或る選択されたゲート線に沿
った一組の画素をテストするために多数の感知チャネル
を使用しても、アレイ当たり数分の待機が必要である。
例えば１２０の感知チャネルを使用してＶＧＡ表示装置
（４８０ｘ６４０ｘ３）の各画素毎に単一の書き込み・
保持・読みとりサイクルを逐次的に行うのに必要な時間
は２分を越え、そして数多くテストすると多数のサイク
ルが必要である。アレイ全体は１０倍から１００倍早く
テストされ、これは後述のように実際の製造ラインでの
使用に対して十分である。

【００４８】上述の米国特許にも示されているように、
アレイ・テスターは、データ線電圧を大地電位以上の特
定な電圧に維持している間にゲート線にパルスを印加す
ることによりピクセルの記憶コンデンサに電荷を書き込
む。次いで、保持時間Ｔ₁₁と呼ばれる時間後に、テスタ
ーはゲート線にパルスを印加し、データ線の電流を感知
積分回路により積分する。この保持時間は電荷の漏洩を
テストするために必要である。積分回路の最終値は、セ
ルの電荷に対して既知の関係を有する。全てのピクセル
が逐次的にテストされる時、ゲート線Ｇ_n上の読み出し
パルスの後までゲート線Ｇ_n+1に対する書き込みパルス
は開始されない。

【００４９】簡単な書き込み・保持・読みとりシーケン
ス（ここでは、多数の書き込み・読みとりサイクルが行
われる）は、多数の書き込みに同数の読みとりをインタ
ーリーブする事により保持時間の間に変更される。これ
のタイミングが図１３に示されている。Ｎ回の書き込み
動作が行われ、次いで保持時間Ｔ_Hの後に、同じＮ個の
セルが、これが書き込まれたと同じ順序で読み出され
る。書き込み時間及び読み出し時間がτに等しいとする
と、Ｎτ＋Ｔ_D＝Ｔ_Hであり、ここでＴ_Dは適切な遅延で
ありそして零になりうる。通常、保持時間Ｔ_Hはフレー
ム時間（１６．７ミリ秒）に等しいが、これは必ずしも
こうである必要はない。上記の式は、保持時間Ｔ_H内に
書き込まれうるＮのセットを規定する。最終的に、電荷
のデータがインターラプションなしに記憶されテスター
が一定な書き込みー読みとりインターバルを維持できる
ように、バッファのアーキテクチャーを与えることが必
要である。

【００５０】電荷は、これらが書き込まれた後の時間Ｔ
_Hに第１セットのセルから読み出され、そしてこれは全
てのＮセットまで行われる。或る選択されたゲート線に
沿う１つのセットのピクセルから電荷が読み出される毎
に、これらはデータ・バッファに記憶される。Ｎセット
の第１ブロックがバッファに入れられた後、このバッフ
ァの内容は高速データ・パスを介して記憶媒体に転送さ
れる。全てのゲート線が評価されるまで、Ｎセットの第
１ブロックをテストし、次いで第２のブロックをテスト
し、そして順次にこれを行うことによりアレイ全体がテ
ストされる。

【００５１】コンピュータ５２（図１）からのコマンド
は、第１のＮセットに対して電荷書き込みシーケンス次
いで電荷読み出しシーケンスを行う。積分回路からのデ
ータは、ディジタルの形に変換され、そしてデータ・バ
ッファに入れられる。このバッファのサイズ（バイト）
Ｓは、Ｓ＝ＢｘＮｘＣであり、ここでＢは、一つのセル
から読み出されるデータを記憶するのに必要なバイトの
数であり、そしてＣは、並列的に動作している感知チャ
ネルの数である。次の書き込み動作が同時に進行してい
る間にバッファのデータがコンピュータ５２に転送され
るように、データ・バッファからデータを転送しそして
これとは独立してピクセルに電荷を書き込めるようにハ
ードウエアが設計される。Ｎセットの第２ブロックの電
荷は読み出しできる状態にあり、そしてバッファに入れ
られそして次いでコンピュータ５２に送られる。

【００５２】図１４を参照すると、インターリーブ動作
のためのシーケンスが示されており、ここで、特に断ら
ない限り、図１１の参照数字に値２００を加えた図１４
の参照数字のブロックは対応する動作を表している。従
って、これらのブロックに対する説明は行わない。ステ
ップ３００乃至ステップ３１２は図１１のステップと同
じである。ステップ３１３において、セルのブロックに
対する電荷の書き込み及び転送が開始される。ステップ
３１４において、このブロックを形成する所定の数のゲ
ート線が附勢されたか否かが調べられる。もしもブロッ
クが完了されていないならば、プログラムはステップ３
１３に戻る。ブロックが完了されると、プログラムはス
テップ３１５にブランチする。

【００５３】ステップ３０８で行われる動作を、動作の
一部分としてインターリーブするためには、ブロック単
位で附勢されるゲート線の数を指定するためのパラメー
タがコンピュータ５２からテスト制御装置４６に与えら
れねばならないことに注目されたい。ステップ３１５に
おいて、ステップ３１３の間に選択されたブロックのセ
ルに書き込まれた電荷が読み出されそして適切なデータ
がバッファに記憶される。ステップ３１６において、全
体のブロックが読み出されそしてデータが記憶されたか
否かが調べられる。もしも読み出しが完了していないな
らば、プログラムはステップ３１５にブランチする。

【００５４】読み出し及び記憶が完了すると、プログラ
ムはステップ３１７にブランチし、そしてここでバッフ
ァ・アドレスが０００にセットされる。ステップ３１８
において、偶数データ・バッファが選択される。ステッ
プ３１９においてこのバッファからのデータがコンピュ
ータ５２に読み込まれる。ステップ３２２において、奇
数データ・バッファが選択される。ステップ３２４にお
いて、データがこの奇数データ・バッファからコンピュ
ータ５２に読み込まれる。ステップ３２５において、全
てのブロックがテストされたか否かが調べられる。もし
も全てのブロックがテストされ終えていないならば、プ
ログラムはステップ３１３に戻り、そしてステップ３１
３からステップ３２５までのシーケンスが繰り返され
る。このことはアレイ全体をテストするのに多数のブロ
ックに分けられている場合に生じる。

【００５５】ステップ３２６において、全てのマルチプ
レクサのスイッチ・ポジションがテストのために使用さ
れ終えたか否かが調べられる。もしも全てのポジション
が使用され終えていないならば、プログラムはステップ
３１２にブランチし、他のマルチプレクサが使用され、
そしてステップ３１３から開始しそしてステップ３２６
で終了するテスト・シーケンスが繰り返される。この動
作は、マルチプレクサの位置の数に等しい回数だけ生じ
る。マルチプレクサの全ての位置が使用され終えると、
このテスト・シーケンスは終了する。

【００５６】

【発明の効果】追加のパッドを使用せずにパッドをテス
トするプローブのみを使用して種々な電気的一体性をチ
ェックすることができる。

【図面の簡単な説明】

【図１】本発明に従うアレイ・テスト・システムを概略
的に示す斜視図である。

【図２】薄膜トランジスタ及び液晶表示アレイを含む基
板を概略的に示す平面図である。

【図３】図２のアレイのデータ線の切断部を調べる方法
を示す図である。

【図４】図２のアレイのゲート線の切断部を調べる方法
を示す図である。

【図５】正常状態の特性を有するアレイ・テスターの波
形を示す図である。

【図６】ゲート・プローブが接触していないことを示す
アレイ・テスターの波形を示す図である。

【図７】線が切断していることを示すアレイ・テスター
の波形を示す図である。

【図８】交差部分の抵抗が短絡していることを示すアレ
イ・テスターの波形を示す図である。

【図９】隣接する線が短絡していることを示すアレイ・
テスターの波形を示す図である。

【図１０】図１２に示すアレイをテストするプロセスの
フロー・チャートである。

【図１１】図１の装置に対する制御シーケンスを示すフ
ロー・チャートである。

【図１２】欠陥が存在するかそしてもしも存在するなら
ばどのような欠陥であるかを調べるために図５、図６、
図７、図８及び図９の波形を分析するのに使用されるプ
ロセスのフロー・チャートを示す図である。

【図１３】インターリーブ・タイミングを使用する動作
を示すタイミング図である。

【図１４】インターリーブ・タイミングを使用する動作
に対する図１１と同様な図である。

【符号の説明】

１０・・・基板１２・・・ＴＦＴアレイ１４・・・基板ホルダ２０・・・データ線２２・・・データ線パッド２４・・・ゲート線２６・・・ゲート線パッド２８・・・テスト・プローブ３０・・・データ線プローブ保持具３２、４２・・・ケーブル３４・・・データ線駆動／感知ユニット３８・・・ゲート線プローブ４０・・・ゲート線・プローブ保持具４４・・・ゲート線駆動ユニット４６・・・テスト制御装置５２・・・コンピュータ５６・・・データ記憶装置６２・・・接続リング・パッド６４・・・抵抗素子６６・・・テスト線６７・・・テスト・パッド

フロントページの続き (72)発明者レスリィ・チャールス・ジェンキンスアメリカ合衆国ニューヨーク州、ホルムズ、サウス・ロード、ボックス180、アール・アール２（番地なし) (72)発明者木村伸一神奈川県相模原市東林間３丁目９番12号 206 (72)発明者ロバート・ジョン・ポラストルアメリカ合衆国ニューヨーク州、オシニング、イースタン・アベニュー 64番地 (72)発明者ロナルド・ロイ・トラウトマンアメリカ合衆国コネチカット州、リッジフィールド、ディア・ヒル・ドライブ 38番地 (72)発明者ロバート・ルーク・ウィズニフアメリカ合衆国ニューヨーク州、ヨークタウン、バックレイ・レーン 3303番地

Claims

【特許請求の範囲】

【請求項１】ＴＦＴ／ＬＣＤアレイをテストする方法に
おいて、（ａ）ゲート線の被駆動端部にゲート・パルスを印加
し、（ｂ）上記被駆動端部の近くの第１データ線及び上記被
駆動端部と反対側の端部の第２データ線に、上記ゲート
線が連続していて完全であることを示すパルスが存在す
ることを検出し、（ｃ）上記工程（ｂ）を複数のゲート線に対して逐次的
的に行って、上記アレイの一番上側の完全なゲート線及
び一番下側の完全なゲート線を調べることを含む上記Ｔ
ＦＴ／ＬＣＤアレイのテスト方法。
【請求項２】上記一番上側の完全なゲート線及び一番下
側の完全なゲート線を使用することにより全てのデータ
線の完全性を評価する工程（ｄ）を含むことを特徴とす
る請求項１のＴＦＴ／ＬＣＤアレイのテスト方法。
【請求項３】上記工程（ｄ）は、上記一番上側の完全なゲート線及び上記一番下側の完全
なゲート線にゲート・パルスを印加する工程（ｅ）、データ線に、該データ線が連続していて完全であること
を示すパルスが存在することを検出する工程（ｆ）、上記工程（ｆ）を複数のデータ線に対して逐次的に行っ
て、上記アレイの一番左側の完全なデータ線及び一番右
側の完全なデータ線を調べる工程（ｇ），並びに、上記一番左側の完全なデータ線及び上記一番右側の完全
なデータ線を使用して全てのゲート線の完全性を評価す
る工程（ｈ）を含むことを特徴とする請求項２のＴＦＴ
／ＬＣＤアレイのテスト方法。
【請求項４】上記で得たデータを使用して少なくとも一
つの欠陥な線及び上記線への欠陥な接触を検出すること
を特徴とする請求項１のＴＦＴ／ＬＣＤアレイのテスト
方法。
【請求項５】上記で得たデータを調べることにより上記
線における欠陥の場所を見いだすことを特徴とする請求
項４のＴＦＴ／ＬＣＤアレイのテスト方法。
【請求項６】ＴＦＴ／ＬＣＤ表示装置の電極に対するテ
スト・プローブの接触の良否をテストする方法におい
て、上記電極に対して導電性の接続リングを形成し、上記電極のそれぞれ及び上記導電性の接続リングの間に
電気的接続を形成し、少なくとも２つの上記電極に対して導電性プローブを接
触させ、上記少なくとも２つのプローブの間に電圧を印加し、上記２つのプローブの間の電流を測定して、上記プロー
ブ及び上記電極の間の電気的な連続性を調べることを含
むＴＦＴ／ＬＣＤ表示装置の電極に対するテスト・プロ
ーブの接触の良否をテストする方法。
【請求項７】上記電気的接続は、高抵抗、少なくとも一
つのダイオード及び少なくとも一つの薄膜トランジスタ
のうちの一つにより形成されることを特徴とする請求項
６のＴＦＴ／ＬＣＤ表示装置の電極に対するテスト・プ
ローブの接触の良否をテストする方法。
【請求項８】ゲート線及びデータ線を有するＴＦＴ／Ｌ
ＣＤ表示装置上の電極接続領域に対するプローブの接触
の良否をテストする方法において、上記電極接続領域の行に隣接して、該電極接続領域と交
差し且つ該電極接続領域から絶縁された導電線を形成
し、上記導電線及び上記電極接続領域のそれぞれの間に小さ
なキャパンシタンスを形成し、上記電極接続領域のそれぞれに導電性プローブを接触さ
せ、該導電性プローブを介して上記電極接続領域のそれぞれ
に電圧パルスを印加し、上記導電性プローブ及び上記電極接続領域の間の電気的
接続の良否を調べるために、上記電圧パルスの印加毎に
上記導電線上のパルスの存在を観察することを含む上記
ゲート線及びデータ線を有するＴＦＴ／ＬＣＤ表示装置
上の電極接続領域に対するプローブの接触の良否をテス
トする方法。
【請求項９】複数のデータ線及びゲート線を有するＴＦ
Ｔ／ＬＣＤをテストする方法において、上記ゲート線の一つにパルスを印加し、上記複数のデータ線のうちの連続したデータ線の生じる
パルスを積分して積分波形を生じ、上記ＴＦＴ／ＬＣＤの機能のレベル及び上記線に対する
接触の良否に関する情報を生じることを含む上記複数の
データ線及びゲート線を有するＴＦＴ／ＬＣＤをテスト
する方法。
【請求項１０】上記積分波形が電圧出力を有しないこと
を検出して上記データ線若しくは上記ゲート線に対する
接触が不良であることを示す出力を生じることを特徴と
する請求項９の複数のデータ線及びゲート線を有するＴ
ＦＴ／ＬＣＤをテストする方法。
【請求項１１】上記積分波形が、上記パルスの開始時及
び終了時に近接する時点における２つの小さな電圧変動
を有することを検出して、上記ゲート線若しくは上記デ
ータ線が切断していることを示す出力を生じることを特
徴とする請求項９の複数のデータ線及びゲート線を有す
るＴＦＴ／ＬＣＤをテストする方法。
【請求項１２】上記積分波形が、小さな積分電圧及び積
分増幅器の飽和を示す電圧のうちの一つを有することを
検出して、上記データ線及び上記ゲート線の間の交差部
が短絡していることを示す出力を生じることを特徴とす
る請求項９の複数のデータ線及びゲート線を有するＴＦ
Ｔ／ＬＣＤをテストする方法。
【請求項１３】上記積分波形が、低い振幅の応答を有す
ることを検出して、上記線のうち隣接する線が短絡して
いることを示す出力を生じることを特徴とする請求項９
の複数のデータ線及びゲート線を有するＴＦＴ／ＬＣＤ
をテストする方法。
【請求項１４】ゲート線及びデータ線を有するＴＦＴ／
ＬＣＤアレイの欠陥を分別する装置において、上記ゲート線にゲート・パルス及び上記データ線にパル
スを印加することにより上記アレイを附勢する手段と、上記アレイの上記データ線から波形を受け取る手段と、上記波形を、選択された複数の時刻にサンプルする手段
と、上記選択された複数の時刻における上記波形の電圧
を比較して、欠陥が存在するのか及び該欠陥の性質のう
ちの少なくとも一つを示す出力を発生する手段とを有す
る上記ゲート線及びデータ線を有するＴＦＴ／ＬＣＤア
レイの欠陥を分別する装置。
【請求項１５】５つの時刻を選択する手段を有すること
を特徴とする請求項１４のゲート線及びデータ線を有す
るＴＦＴ／ＬＣＤアレイの欠陥を分別する装置。
【請求項１６】上記５つの時刻は、上記ゲート・パルス
の開始前の時刻、該ゲート・パルスの開始後の時刻、該
ゲート・パルスの中心の時刻、該ゲート・パルスの終了
前の時刻及び該ゲート・パルスの終了後の時刻であるこ
とを特徴とする請求項１５のゲート線及びデータ線を有
するＴＦＴ／ＬＣＤアレイの欠陥を分別する装置。
【請求項１７】上記アレイは、該アレイの連続したブロ
ックに対して次々と電荷を印加し、一つのブロックから
の読み出しを後続ブロックに対する印加の前に行うこと
によりテストされることを特徴とする請求項１４のゲー
ト線及びデータ線を有するＴＦＴ／ＬＣＤアレイの欠陥
を分別する装置。
【請求項１８】ゲート線、データ線並びに該ゲート線及
びデータ線にそれぞれ接続された複数個の接続パッドを
有するＴＦＴ／ＬＣＤアレイを含む基板において、上記接続パッドに交差し且つ該接続パッドから絶縁され
た導電線と、上記接続パッドのそれぞれ及び上記導電線の間に形成さ
れたキャパシタとを有する上記ゲート線、データ線並び
に該ゲート線及びデータ線にそれぞれ接続された複数個
の接続パッドを有するＴＦＴ／ＬＣＤアレイを含む基
板。