JP2002040075A - アクティブマトリクス基板検査装置及びアクティブマトリクス基板の検査方法 - Google Patents

Abstract

(57)【要約】 【課題】従来の画素保持容量検出方式のテスターは、ア
クティブマトリクス基板上の画素部の保持容量を検出し
て点欠陥・線欠陥を測定しているが、画素部が形成され
ていない状態での欠陥は検出できない問題があり、専用
の線欠陥検査機やパターン検査機が必要で同一装置での
検査ができない。また、同一装置で測定するためには各
配線の末端から電圧を印加しテスタで抵抗や電流値を検
出するような機能をテスタ側に追加する必要がある。 【解決手段】アクティブマトリクス基板４のゲート線４
１、データ線４２の配線状態の検査に、プローブユニッ
ト１に搭載したトランジスタ及び容量で構成するゲート
線テスト用基板２、データ線テスト用基板３を用いるこ
とにより、画素部形成前のアクティブマトリクス基板４
の線欠陥検出が可能となった。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス基板検査装置及びアクティブマトリクス基板の検査
方法に関し、特に、アクティブマトリクス基板の完成前
における状態でも配線の線欠陥検出を可能にするアクテ
ィブマトリクス基板検査装置及びアクティブマトリクス
基板の検査方法に関する。

【０００２】

【従来の技術】従来の画素保持容量検出方式のテスタで
は、アクティブマトリクス基板上の画素部の保持容量を
検出して点欠陥・線欠陥を測定している。

【０００３】

【発明が解決しようとする課題】そのため、画素部が形
成されていない状態での欠陥は検出できない問題があ
り、専用の線欠陥検査機（オープン／ショートテスタ）
やパターン検査機が必要で同一装置での検査ができな
い。

【０００４】また同一装置で測定するためには各配線の
末端から電圧を印加しテスタで抵抗や電流値を検出する
ような機能をテスタ側に追加する必要がある。

【０００５】本発明の目的は、アクティブマトリクス基
板が完成する前の工程の、ゲート線、或いは、ゲート線
及びデータ線が形成された状態において、配線状態を検
査することのできるアクティブマトリクス基板検査装置
及びアクティブマトリクス基板の検査方法を提供するこ
とにある。

【０００６】

【課題を解決するための手段】本発明のアクティブマト
リクス基板の検査装置は、規則的に繰り返す形で平行に
走査するゲート線を有するアクティブマトリクス基板に
対して、前記ゲート線の断線を検出するアクティブマト
リクス基板の検査装置であって、前記ゲート線と接続さ
れるべきゲート線検査用ブロックを有すると共に、前記
ゲート線検査用ブロックは、第１薄膜トランジスタ及び
第１容量を少なくとも備えるゲート線テスト用セルを有
することを特徴とし、前記ゲート線検査用ブロックは、
前記ゲート線と接続されるべき第１テスト用ゲート線を
有すると共に、前記第１テスト用ゲート線に直交して走
査する第１テスト用データ線を有し、前記第１テスト用
ゲート線及び前記第１テスト用データ線との交差部に対
応する領域に前記ゲート線テスト用セルが配置され、前
記ゲート線検査用ブロックにおいて、前記第１薄膜トラ
ンジスタのゲート電極は前記第１テスト用ゲート線に接
続され、前記第１薄膜トランジスタの一方のソース・ド
レイン電極は前記第１テスト用データ線と接続され、前
記第１薄膜トランジスタの他方のソース・ドレイン電極
は前記容量を介して前記第１テスト用ゲート線に隣接す
る第１テスト用ゲート線に接続され、前記ゲート線検査
用ブロックにおいて、前記第１テスト用データ線が複数
本走査し、前記ゲート線検査用ブロックは、前記第１テ
スト用ゲート線の端部の前記ゲート線と接続されるべき
箇所にゲート線側基板接続用外部端子を、前記第１テス
ト用データ線の端部のテスターと接続されるべき箇所に
第１テスター接続用外部端子を有し、前記ゲート線側基
板接続用外部端子には、前記ゲート線の端部に形成され
たゲート線外部端子と接触するためのゲート線テスト用
プローバーが取り付けられ、前記第１テスト用データ線
は１本であるか、或いは、複数本が平行に規則的に繰り
返して走査する、という形態を採り得、さらに、前記第
１薄膜トランジスタ及び前記第１容量は、前記アクティ
ブマトリクス基板に形成されるそれぞれ薄膜トランジス
タ及び容量と同じ構造である、というものである。

【０００７】また、上記アクティブマトリクス基板の検
査装置は、前記アクティブマトリクス基板には、前記ゲ
ート線と直交し、規則的に繰り返す形で平行に走査する
データ線が走査しており、前記ゲート線検査用ブロック
の他に、前記データ線と接続されるべきデータ線検査用
ブロックを有し、かつ、前記データ線検査用ブロック
は、第２薄膜トランジスタ及び第２容量を少なくとも備
えるデータ線テスト用セルを有し、前記データ線検査用
ブロックは、前記データ線と接続されるべき第２テスト
用データ線を有すると共に、前記第２テスト用データ線
に直交して規則的に繰り返す形で走査する複数の第２テ
スト用ゲート線を有し、前記第２テスト用データ線及び
前記第２テスト用ゲート線との交差部に対応する領域に
前記データ線テスト用セルが配置され、前記データ線検
査用ブロックにおいて、前記第２薄膜トランジスタのゲ
ート電極は前記第２テスト用ゲート線に接続され、前記
第２薄膜トランジスタの一方のソース・ドレイン電極は
前記第２テスト用データ線と接続され、前記第２薄膜ト
ランジスタの他方のソース・ドレイン電極は前記第２容
量を介して前記第２テスト用ゲート線に隣接する第２テ
スト用ゲート線に接続され、前記データ線検査用ブロッ
クは、前記第２テスト用データ線の端部の前記データ線
と接続されるべき箇所にデータ線側基板接続用外部端子
を、前記第２テスト用ゲート線の端部のテスターと接続
されるべき箇所に第２テスター接続用外部端子を有し、
前記データ線側基板接続用外部端子には、前記データ線
の端部に形成されたデータ線外部端子と接触するための
データ線テスト用プローバーが取り付けられており、前
記第２テスト用ゲート線は１本であるか、或いは、複数
本が平行に規則的に繰り返して走査する、という形態を
採り得、前記第２薄膜トランジスタ及び前記第２容量
は、前記アクティブマトリクス基板に形成されるそれぞ
れ薄膜トランジスタ及び容量と同じ構造である、という
ものである。

【０００８】次に、本発明のアクティブマトリクス基板
の検査方法は、規則的に繰り返す形で平行に走査するゲ
ート線を有するアクティブマトリクス基板に対して、ア
クティブマトリクス基板検査装置を用いて前記ゲート線
の断線を検出するアクティブマトリクス基板の検査方法
であって、前記アクティブマトリクス基板検査装置は、
前記ゲート線と接続されるべきゲート線検査用ブロック
を有すると共に、前記ゲート線検査用ブロックは、前記
ゲート線と接続されるべき第１テスト用ゲート線と、前
記第１テスト用ゲート線に直交して走査する第１テスト
用データ線と、前記第１テスト用ゲート線と前記第１テ
スト用データ線との交差部に対応する領域に第１薄膜ト
ランジスタ及び第１容量を少なくとも備えるゲート線テ
スト用セルとを有し、前記第１薄膜トランジスタの一方
のソース・ドレイン電極は前記第１テスト用データ線
に、前記第１薄膜トランジスタの他方のソース・ドレイ
ン電極は前記第１容量を介して前記第１テスト用ゲート
線に隣接する第１テスト用ゲート線に、それぞれ接続さ
れる構成であり、前記ゲート線の隣接する２つのゲート
線のうち一方のゲート線にセル選択電圧を印加して前記
一方のゲート線に接続されるべき第１テスト用ゲート線
にも前記セル選択電圧を印加し、他方のゲート線に基準
電圧を印加て前記他方のゲート線に接続されるべき第１
テスト用ゲート線にも前記基準電圧を印加し、前記第１
テスト用データ線に容量テスト用電圧を印加することに
より、前記セル選択電圧により選択されたゲート線テス
ト用セルのうちの１つのゲート線テスト用セルに含まれ
る第１容量を前記容量テスト用電圧にチャージアップ
し、その後、前記容量テスト用電圧をオフし、前記第１
テスト用データ線の電位を測定し、前記第１テスト用デ
ータ線の電位が前記容量テスト用電圧に概略維持されて
いるときには、前記ゲート線の隣接する２つのゲート線
は共に正常に配線されており、前記第１テスト用データ
線の電位が前記容量テスト用電圧から所定の値以上小さ
くなっているときは、前記ゲート線の隣接する２つのゲ
ート線のうち少なくとも１つの配線が異常であると判定
することを特徴とし、前記第１テスト用データ線が複数
本平行して繰り返し走査しているときは、前記第１テス
ト用ゲート線方向に並ぶゲート線テスト用セルの第１テ
スト用データ線に対して前記容量テスト用電圧を順次オ
ン、オフすることにより、前記第１テスト用データ線の
数だけ前記測定及び前記判定を行い、前記第１テスト用
データ線の数だけ行われた判定のうち所定の数以上の判
定が正常であるとき、前記ゲート線の隣接する２つのゲ
ート線は共に正常に配線されていると判定する、という
ものである。

【０００９】また、上記アクティブマトリクス基板の検
査方法は、前記アクティブマトリクス基板には、前記ゲ
ート線と直交し、規則的に繰り返す形で平行に走査する
データ線が走査しており、前記アクティブマトリクス基
板検査装置は、前記ゲート線検査用ブロックの他に、前
記データ線と接続されるべきデータ線検査用ブロックを
有すると共に、前記データ線検査用ブロックは、前記デ
ータ線と接続されるべき第２テスト用データ線と、前記
第２テスト用データ線に直交して走査する複数の第２テ
スト用ゲート線と、前記第２テスト用ゲート線と前記第
２テスト用データ線との交差部に対応する領域に第２薄
膜トランジスタ及び第２容量を少なくとも備えるデータ
線テスト用セルとを有し、前記第２薄膜トランジスタの
一方のソース・ドレイン電極は前記第２テスト用データ
線に、前記第２薄膜トランジスタの他方のソース・ドレ
イン電極は前記第２容量を介して前記第２テスト用ゲー
ト線に隣接する第２テスト用ゲート線に、それぞれ接続
される構成であり、前記第２テスト用ゲート線の隣接す
る２つの第２テスト用ゲート線のうち一方の第２テスト
用ゲート線にセル選択電圧を印加し、他方の第２テスト
用ゲート線に基準電圧を印加し、前記データ線に容量テ
スト用電圧を印加することにより、前記セル選択電圧に
より選択されたゲート線テスト用セルのうちの１つのゲ
ート線テスト用セルに含まれる第２容量を前記容量テス
ト用電圧にチャージアップし、その後、前記容量テスト
用電圧をオフし、前記データ線の電位を測定し、前記デ
ータ線の電位が前記容量テスト用電圧に概略維持されて
いるときには、前記データ線は正常に配線されており、
前記データ線の電位が前記容量テスト用電圧から所定の
値以上小さくなっているときは、前記データ線の配線が
異常であると判定する、という形態も採り、さらに、前
記第２テスト用データ線方向に並ぶ前記第２テスト用ゲ
ート線のうち隣接する第２テスト用ゲート線に対し、前
記第２テスト用データ線方向にそれぞれ前記基準電圧及
び前記セル選択電圧をオン、オフし、前記第２テスト用
データ線方向に１本づつ順次移動しながら隣接する第２
テスト用ゲート線に対してそれぞれ前記基準電圧及び前
記セル選択電圧のオン、オフを繰り返し、前記第２テス
ト用ゲート線の数だけ前記測定及び前記判定を行い、前
記第２テスト用ゲート線の数だけ行われた判定のうち所
定の数以上の判定が正常であるとき、前記データ線は正
常に配線されていると判定する、という形態を採る。

【００１０】

【発明の実施の形態】本発明によるアクティブマトリク
ス基板検査装置及びアクティブマトリクス基板の検査方
法は、線欠陥検出用基板にアクティブマトリクス基板と
同じ構造・レイアウトの画素容量を用い、その画素容量
を通して、トランジスタ形成前の状態から画素部完成後
に渡って、アクティブマトリクス基板の線欠陥検出を可
能にする。

【００１１】まず、本発明の実施形態について、図１を
用いて説明する。図１は、アクティブマトリクス基板の
線欠陥を検査するときの様子を示し、アクティブマトリ
クス基板の上方からアクティブマトリクス基板及び検査
用のプローブユニットを眺めた模式上面図である。

【００１２】図１において、アクティブマトリクス基板
４のゲート線４１及びデータ線４２を検査する際、プロ
ーブユニット１上に、アクティブマトリクス基板４内の
画素部（ＴＦＴ、画素電極、容量素子等から構成される
が、図示は省略している）と同じ構造の線欠陥検出用の
ゲート線テスト用画素部２３及びデータ線テスト用画素
部３３を形成したゲート線テスト用基板２及びデータ線
テスト用基板３を設け、アクティブマトリクス基板４
は、コンタクトプローブピン２６及びコンタクトプロー
ブピン３６を通して、それぞれゲート線テスト用基板２
及びデータ線テスト用基板３に接続され、ゲート線テス
ト用基板２及びデータ線テスト用基板３それぞれのゲー
ト線テスト用画素部２３及びデータ線テスト用画素部３
３内のそれぞれ容量５１及び容量６１に対し電荷の書き
込み、読み出しを行う。この方法により、検出器（テス
ター）の構造・構成・機能等変更することなく、画素部
形成前のアクティブマトリクス基板４の線欠陥を検出す
ることが可能となる。

【００１３】上記に述べた本発明の概要をさらに詳細に
説明する。

【００１４】図１において、ゲート線テスト用基板２及
びデータ線テスト用基板３は、測定対象となるアクティ
ブマトリクス基板４と同様のプロセスで作製された画素
部を持つゲート側線欠陥検出用基板及びデータ側線欠陥
検出用基板である。この実施形態においては、アクティ
ブマトリクス基板４と同様のプロセスで作製された画素
部を用いた例を示しているが、必ずしも、アクティブマ
トリクス基板４と同様のプロセスで作製された画素部を
用いる必要はなく、最小限、トランジスタと容量とを備
えるテスト用セルを用いれば良いのである。

【００１５】図１のように、ゲート線テスト用基板２
は、ゲート線テスト用画素部２３、第１テスト用ゲート
線２１、第１テスト用データ線２２、第１テスタ側接続
端子２５、ゲート線側テスト用端子２４で構成され、プ
ローブユニット１上に搭載される。

【００１６】また、図１において、ゲート線テスト用基
板２のゲート線テスト用画素部２３は、アクティブマト
リクス基板４の画素部と同じ構造を有するＴＦＴ５２、
画素電極（図示省略）、画素電極と第１テスト用データ
線とからなる容量５１等で構成され、ゲート線テスト用
基板２には、第１テスト用ゲート線２１の方向には、１
０から数十画素程度のゲート線テスト用画素部２３を並
べ、第１テスト用データ線２２の方向には、測定対象と
なるアクティブマトリクス基板４と同じ画素数のゲート
線テスト用画素部２３を並べる。

【００１７】また、ゲート線テスト用基板２の第１テス
ト用データ線２２をテスターと接続するための第１テス
タ側接続端子２５は、第１テスト用ゲート線２１の方向
に１０から数十画素程度形成し、第１テスト用ゲート線
２１及びゲート線側テスト用続端子２４は、第１テスト
用データ線２２の方向に、測定対象となるアクティブマ
トリクス基板４と同じ画素数分並べる。

【００１８】また、図１において、ゲート線テスト用基
板２は、第１テスタ側接続端子２５からＦＰＣ（Ｆｌｅ
ｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｌｅの略称）等
を用いてテスタへ接続し、信号のやり取りを行って、ア
クティブマトリクス基板４のゲート線４１の配線状態を
検査する。

【００１９】このとき、ゲート線テスト用基板２のアク
ティブマトリクス基板４側への接続は、ゲート線テスト
用基板２に設けられたゲート線側テスト用端子２４を通
して、そこに取り付けられたコンタクトプローブピン２
６をアクティブマトリクス基板４のテスト用ゲート端子
４３に接触させることにより行われる。

【００２０】また、アクティブマトリクス基板４のゲー
ト線４１は、ＦＰＣ等を用いてプローブユニット１上に
設置されたコンタクトプローブピン４７がゲート端子４
５に接触することによりテスターと接続され、テスター
と信号のやり取りを行う。

【００２１】データ線テスト用基板３も上記のゲート線
テスト用基板２と同様の構成・機能とする。

【００２２】データ線テスト用基板３によるアクティブ
マトリクス基板４のデータ線４２の配線状態の検査は、
プローブユニット１上のコンタクトプローブピン４８、
データ端子４６、データ線４２、テスト用データ端子４
４、コンタクトプローブピン３６、データ線側テスト用
端子３４、第２テスト用データ線３２を通して行われ
る。

【００２３】次に、プローブユニット１を用いてアクテ
ィブマトリクス基板４のゲート線及びデータ線の配線状
態を検査する方法について説明する。

【００２４】図１は、測定対象となるアクティブマトリ
クス基板４の画素部が形成される前のアクティブマトリ
クス基板４のゲート端子４５、テスト用ゲート端子４
３、データ端子４６、テスト用データ端子４４にプロー
ブユニット１上の各コンタクトプローブピンの先端がコ
ンタクトされている状態であり、各コンタクトプローブ
ピンの末端は、画素保持容量検出方式のテスター及びゲ
ート線テスト用基板２、データ線テスト用基板３に接続
されている。

【００２５】まず、アクティブマトリクス基板４のゲー
ト線４１の配線状態の検査方法について説明する。

【００２６】まず、コンタクトプローブピン４７を通し
てゲート線４１及びそれ以外のゲート線にそれぞれ所定
の電圧Ｖｇ、Ｖｒ（例えば、Ｖｇ＝１０Ｖ、Ｖｒ＝０
Ｖ）を印加し、第１テスタ側接続端子２５にはＶｄ（例
えば、Ｖｄ＝１０Ｖ）を印加し、ゲート線テスト用基板
２内の第１テスト用ゲート線２１及び第１テスト用デー
タ線２２に接続されている第１テスト用画素部２３のＴ
ＦＴ５２をゲート電圧Ｖｇで駆動し、容量５１にＶｄ分
の電荷を保持させる。

【００２７】容量５１にＶｄ分の電荷を保持させた後、
第１テスト用データ線２２に印加されていた電圧Ｖｄの
みをオフし、改めて第１テスト用データ線２２の電位を
測定し、測定された第１テスト用データ線２２の電位
が、Ｖｄに対しある一定の範囲内の電位に収まっている
ときは、ゲート線４１は正常であると判定し、Ｖｄに対
しある一定の範囲外の電位であれば、ゲート線４１は異
常（断線）であると判定する。

【００２８】上記判定が終わった後、ゲート線４１に印
加した電圧ＶｇをオフしてＶｒとし、続いて、電圧Ｖｇ
を、図１の紙面に向かってゲート線間隔一つ分下方の隣
接するゲート線にシフトして印加する。

【００２９】この後は、上記に説明したテストと同じテ
ストを行い、データ線４２方向に並ぶ画素分、テストを
繰り返し、アクティブマトリクス基板４の全ゲート線を
検査する。

【００３０】以上の如く、全ゲート線の配線状態の判定
結果を基に、ゲート線に断線があればそれを検出するの
であるが、ゲート線４１及びゲート線４１以外のゲート
線にそれぞれ電圧Ｖｇ、Ｖｒを印加して、異常であると
判定されたときは、ゲート線４１及びゲート線４１以外
のゲート線のうち容量５１の接続される隣接ゲート線の
いずれか、或いは、両方共に異常であると判定される。
従って、ゲート線４１及び隣接ゲート線をゲート線間隔
一つ分移動したときの判定結果と合わせて、ゲート線４
１及び隣接ゲート線の配線状態を判定することとなる。
即ち、ゲート線間隔一つ分移動したときの判定結果が正
常と判定されたときは、上記の隣接ゲート線が異常であ
ると判定される。

【００３１】次に、アクティブマトリクス基板４のデー
タ線４２の配線状態の検査方法について説明する。

【００３２】コンタクトプローブピン４８を通してデー
タ線４２に電圧Ｖｄ（例えば、Ｖｄ＝１０Ｖ）を印加
し、第２テスタ側接続端子３５及びそれに隣接する第２
テスタ側接続端子１３５にそれぞれＶｇ及びＶｒ（例え
ば、Ｖｇ＝１０Ｖ、Ｖｒ＝０Ｖ）を印加し、データ線テ
スト用基板３内の第２テスト用ゲート線３１に接続され
ているデータ線テスト用画素部３３のＴＦＴ６２をゲー
ト電圧Ｖｇで駆動し、容量６１にＶｄ分の電荷を保持さ
せる。

【００３３】容量６１にＶｄ分の電荷を保持させた後、
第２テスト用データ線３２に印加されていた電圧Ｖｄの
みをデータ線４２、コンタクトプローブピン４８を通し
てオフし、改めて第２テスト用データ線３２の電位を測
定し、測定された第２テスト用データ線３２の電位が、
Ｖｄに対しある一定の範囲内の電位に収まっているとき
は、データ線４２は正常であると判定し、Ｖｄに対しあ
る一定の範囲外の電位であれば、データ線４２は異常
（断線）であると判定する。

【００３４】上記判定が終わった後、データ線４２の電
圧Ｖｄをオフし、紙面右隣のデータ線１４２にＶｄを印
加する。この後、データ線４２の場合と同様の測定を行
い、データ線１４２の配線状態を検査する。その後は、
図１の紙面に向かって右側の方向にデータ線を１本づつ
移動して、測定を繰り返すことにより、アクティブマト
リクス基板４の全データ線を検査する。

【００３５】以上の実施形態の説明では、ゲート線、或
いは、データ線に対してそれぞれ１回の測定により、そ
れらの配線状態を判定したが、ゲート線テスト用基板
２、データ線テスト用基板３にテスト用画素部がマトリ
クス状に形成されている場合には、ゲート線テスト用基
板２では、Ｖｄを印加後測定する第１テスト用データ線
２２を、第１テスト用ゲート線２１の方向（紙面に向か
って右側）に順次移動し、形成されたゲート線テスト用
画素部２３の数ｎ（ｎは２以上の整数）だけ測定を繰り
返すことにより、ゲート線の配線状態の判定を、例え
ば、ｎの５０％以上が異常と判定されたときに、ゲート
線は異常であると判定する、といった具合に統計的に判
定することも可能である。

【００３６】同様のことを、データ線の判定についても
行うことができ、全体として、検査方法の欠陥検出精度
を向上させることができる。

【００３７】また、上記の実施形態では、薄膜トランジ
スタを用いた例で説明したが、薄膜トランジスタに代え
て、スイッチング回路(或いは、薄膜トランジスタ以外
の素子)をゲート線（又は、データ線）テスト用基板に
設けて容量と共に欠陥検出回路を構成し、テスタ側でス
イッチング回路を制御することによっても線欠陥を測定
することが可能である。

【００３８】さらに、上記の実施形態では、テスト用画
素部に画素電極により構成する容量を用いたが、画素電
極を用いずに、テスト用画素部に薄膜トランジスタと画
素電極以外の容量を形成してアクティブマトリクス基板
を検査することも可能であることは言うまでもない。

【００３９】

【発明の効果】以上のように、本発明のアクティブマト
リクス基板検査装置及びアクティブマトリクス基板の検
査方法によれば、アクティブマトリクス基板の、ゲート
線、データ線の配線状態の検査に、プローブユニットに
搭載した薄膜トランジスタ及び容量で構成する検査回路
を用いることにより、第１の効果として、画素部形成前
のアクティブマトリクス基板の線欠陥検出が可能となっ
た。さらに、線欠陥が発生した場合にアクティブマトリ
クス基板のリペアや再工事により、製品の歩留りを向上
させることができる。

【００４０】また、第２の効果として、検査回路の構造
をアクティブマトリクス基板の完成時の構造と同様に形
成し、検査回路をプローブユニット上に設置しているた
め、同一のテスタ（装置）で治具等を交換すること無く
アクティブマトリクス基板の画素部形成前の線欠陥、ま
たは画素部形成後の点欠陥・線欠陥が測定できる。

【図面の簡単な説明】

【図１】本発明の実施形態のアクティブマトリクス基板
検査装置の上面図である。

【符号の説明】

１ プローブユニット ２ ゲート線テスト用基板 ３ データ線テスト用基板 ２１ 第１テスト用ゲート線 ２２ 第１テスト用データ線 ２３ ゲート線テスト用画素部 ２４ ゲート線側テスト用端子 ２５ 第１テスタ側接続端子 ２６、３６、４７、４８ コンタクトプローブピン ３１ 第２テスト用ゲート線 ３２ 第２テスト用データ線 ３３ データ線テスト用画素部 ３４ データ線側テスト用端子 ３５、１３５ 第２テスタ側接続端子 ４１ ゲート線 ４２、１４２ データ線 ４３ テスト用ゲート端子 ４４ テスト用データ端子 ４５ ゲート端子 ４６ データ端子 ５１、６１ 容量 ５２、６２ ＴＦＴ

Claims (21)

【特許請求の範囲】
1. 【請求項１】 規則的に繰り返す形で平行に走査するゲ
   ート線を有するアクティブマトリクス基板に対して、前
   記ゲート線の断線を検出するアクティブマトリクス基板
   の検査装置であって、前記ゲート線と接続されるべきゲ
   ート線検査用ブロックを有すると共に、前記ゲート線検
   査用ブロックは、第１薄膜トランジスタ及び第１容量を
   少なくとも備えるゲート線テスト用セルを有することを
   特徴とするアクティブマトリクス基板の検査装置。
2. 【請求項２】 前記ゲート線検査用ブロックは、前記ゲ
   ート線と接続されるべき第１テスト用ゲート線を有する
   と共に、前記第１テスト用ゲート線に直交して走査する
   第１テスト用データ線を有し、前記第１テスト用ゲート
   線及び前記第１テスト用データ線との交差部に対応する
   領域に前記ゲート線テスト用セルが配置される請求項１
   記載のアクティブマトリクス基板の検査装置。
3. 【請求項３】 前記ゲート線検査用ブロックにおいて、
   前記第１薄膜トランジスタのゲート電極は前記第１テス
   ト用ゲート線に接続され、前記第１薄膜トランジスタの
   一方のソース・ドレイン電極は前記第１テスト用データ
   線と接続され、前記第１薄膜トランジスタの他方のソー
   ス・ドレイン電極は前記容量を介して前記第１テスト用
   ゲート線に隣接する第１テスト用ゲート線に接続される
   請求項２記載のアクティブマトリクス基板の検査装置。
4. 【請求項４】 前記ゲート線検査用ブロックにおいて、
   前記第１テスト用データ線が複数本走査する請求項２又
   は３記載のアクティブマトリクス基板の検査装置。
5. 【請求項５】 前記ゲート線検査用ブロックは、前記第
   １テスト用ゲート線の端部の前記ゲート線と接続される
   べき箇所にゲート線側基板接続用外部端子を、前記第１
   テスト用データ線の端部のテスターと接続されるべき箇
   所に第１テスター接続用外部端子を有する請求項２、３
   又は４記載のアクティブマトリクス基板の検査装置。
6. 【請求項６】 前記ゲート線側基板接続用外部端子に
   は、前記ゲート線の端部に形成されたゲート線外部端子
   と接触するためのゲート線テスト用プローバーが取り付
   けられている請求項５記載のアクティブマトリクス基板
   の検査装置。
7. 【請求項７】 前記第１テスト用データ線は１本である
   請求項２、３、４、５又は６記載のアクティブマトリク
   ス基板の検査装置。
8. 【請求項８】 前記第１テスト用データ線は複数本が平
   行に規則的に繰り返して走査する請求項２、３、４、５
   又は６記載のアクティブマトリクス基板の検査装置。
9. 【請求項９】 前記第１薄膜トランジスタ及び前記第１
   容量は、前記アクティブマトリクス基板に形成されるそ
   れぞれ薄膜トランジスタ及び容量と同じ構造である請求
   項１、２、３、４、５、６、７又は８記載のアクティブ
   マトリクス基板の検査装置。
10. 【請求項１０】 前記アクティブマトリクス基板には、
    前記ゲート線と直交し、規則的に繰り返す形で平行に走
    査するデータ線が走査しており、前記ゲート線検査用ブ
    ロックの他に、前記データ線と接続されるべきデータ線
    検査用ブロックを有し、かつ、前記データ線検査用ブロ
    ックは、第２薄膜トランジスタ及び第２容量を少なくと
    も備えるデータ線テスト用セルを有する請求項１、２、
    ３、４、５又は６記載のアクティブマトリクス基板の検
    査装置。
11. 【請求項１１】 前記データ線検査用ブロックは、前記
    データ線と接続されるべき第２テスト用データ線を有す
    ると共に、前記第２テスト用データ線に直交して規則的
    に繰り返す形で走査する複数の第２テスト用ゲート線を
    有し、前記第２テスト用データ線及び前記第２テスト用
    ゲート線との交差部に対応する領域に前記データ線テス
    ト用セルが配置される請求項１０記載のアクティブマト
    リクス基板の検査装置。
12. 【請求項１２】 前記データ線検査用ブロックにおい
    て、前記第２薄膜トランジスタのゲート電極は前記第２
    テスト用ゲート線に接続され、前記第２薄膜トランジス
    タの一方のソース・ドレイン電極は前記第２テスト用デ
    ータ線と接続され、前記第２薄膜トランジスタの他方の
    ソース・ドレイン電極は前記第２容量を介して前記第２
    テスト用ゲート線に隣接する第２テスト用ゲート線に接
    続される請求項１１記載のアクティブマトリクス基板の
    検査装置。
13. 【請求項１３】 前記データ線検査用ブロックは、前記
    第２テスト用データ線の端部の前記データ線と接続され
    るべき箇所にデータ線側基板接続用外部端子を、前記第
    ２テスト用ゲート線の端部のテスターと接続されるべき
    箇所に第２テスター接続用外部端子を有する請求項１１
    又は１２記載のアクティブマトリクス基板の検査装置。
14. 【請求項１４】 前記データ線側基板接続用外部端子に
    は、前記データ線の端部に形成されたデータ線外部端子
    と接触するためのデータ線テスト用プローバーが取り付
    けられている請求項１３記載のアクティブマトリクス基
    板の検査装置。
15. 【請求項１５】 前記第２テスト用ゲート線は１本であ
    る請求項１１、１２、１３又は１４記載のアクティブマ
    トリクス基板の検査装置。
16. 【請求項１６】 前記第２テスト用ゲート線は複数本が
    平行に規則的に繰り返して走査する請求項１１、１２、
    １３又は１４記載のアクティブマトリクス基板の検査装
    置。
17. 【請求項１７】 前記第２薄膜トランジスタ及び前記第
    ２容量は、前記アクティブマトリクス基板に形成される
    それぞれ薄膜トランジスタ及び容量と同じ構造である請
    求項１０、１１、１２、１３、１４、１５又は１６記載
    のアクティブマトリクス基板の検査装置。
18. 【請求項１８】 規則的に繰り返す形で平行に走査する
    ゲート線を有するアクティブマトリクス基板に対して、
    アクティブマトリクス基板検査装置を用いて前記ゲート
    線の断線を検出するアクティブマトリクス基板の検査方
    法であって、前記アクティブマトリクス基板検査装置
    は、前記ゲート線と接続されるべきゲート線検査用ブロ
    ックを有すると共に、前記ゲート線検査用ブロックは、
    前記ゲート線と接続されるべき第１テスト用ゲート線
    と、前記第１テスト用ゲート線に直交して走査する第１
    テスト用データ線と、前記第１テスト用ゲート線と前記
    第１テスト用データ線との交差部に対応する領域に第１
    薄膜トランジスタ及び第１容量を少なくとも備えるゲー
    ト線テスト用セルとを有し、前記第１薄膜トランジスタ
    の一方のソース・ドレイン電極は前記第１テスト用デー
    タ線に、前記第１薄膜トランジスタの他方のソース・ド
    レイン電極は前記第１容量を介して前記第１テスト用ゲ
    ート線に隣接する第１テスト用ゲート線に、それぞれ接
    続される構成であり、前記ゲート線の隣接する２つのゲ
    ート線のうち一方のゲート線にセル選択電圧を印加して
    前記一方のゲート線に接続されるべき第１テスト用ゲー
    ト線にも前記セル選択電圧を印加し、他方のゲート線に
    基準電圧を印加て前記他方のゲート線に接続されるべき
    第１テスト用ゲート線にも前記基準電圧を印加し、前記
    第１テスト用データ線に容量テスト用電圧を印加するこ
    とにより、前記セル選択電圧により選択されたゲート線
    テスト用セルのうちの１つのゲート線テスト用セルに含
    まれる第１容量を前記容量テスト用電圧にチャージアッ
    プし、その後、前記容量テスト用電圧をオフし、前記第
    １テスト用データ線の電位を測定し、前記第１テスト用
    データ線の電位が前記容量テスト用電圧に概略維持され
    ているときには、前記ゲート線の隣接する２つのゲート
    線は共に正常に配線されており、前記第１テスト用デー
    タ線の電位が前記容量テスト用電圧から所定の値以上小
    さくなっているときは、前記ゲート線の隣接する２つの
    ゲート線のうち少なくとも１つの配線が異常であると判
    定することを特徴とするアクティブマトリクス基板の検
    査方法。
19. 【請求項１９】 前記第１テスト用データ線が複数本平
    行して繰り返し走査しているときは、前記第１テスト用
    ゲート線方向に並ぶゲート線テスト用セルの第１テスト
    用データ線に対して前記容量テスト用電圧を順次オン、
    オフすることにより、前記第１テスト用データ線の数だ
    け前記測定及び前記判定を行い、前記第１テスト用デー
    タ線の数だけ行われた判定のうち所定の数以上の判定が
    正常であるとき、前記ゲート線の隣接する２つのゲート
    線は共に正常に配線されていると判定する請求項１８記
    載のアクティブマトリクス基板の検査方法。
20. 【請求項２０】 前記アクティブマトリクス基板には、
    前記ゲート線と直交し、規則的に繰り返す形で平行に走
    査するデータ線が走査しており、前記アクティブマトリ
    クス基板検査装置は、前記ゲート線検査用ブロックの他
    に、前記データ線と接続されるべきデータ線検査用ブロ
    ックを有すると共に、前記データ線検査用ブロックは、
    前記データ線と接続されるべき第２テスト用データ線
    と、前記第２テスト用データ線に直交して走査する複数
    の第２テスト用ゲート線と、前記第２テスト用ゲート線
    と前記第２テスト用データ線との交差部に対応する領域
    に第２薄膜トランジスタ及び第２容量を少なくとも備え
    るデータ線テスト用セルとを有し、前記第２薄膜トラン
    ジスタの一方のソース・ドレイン電極は前記第２テスト
    用データ線に、前記第２薄膜トランジスタの他方のソー
    ス・ドレイン電極は前記第２容量を介して前記第２テス
    ト用ゲート線に隣接する第２テスト用ゲート線に、それ
    ぞれ接続される構成であり、前記第２テスト用ゲート線
    の隣接する２つの第２テスト用ゲート線のうち一方の第
    ２テスト用ゲート線にセル選択電圧を印加し、他方の第
    ２テスト用ゲート線に基準電圧を印加し、前記データ線
    に容量テスト用電圧を印加することにより、前記セル選
    択電圧により選択されたゲート線テスト用セルのうちの
    １つのゲート線テスト用セルに含まれる第２容量を前記
    容量テスト用電圧にチャージアップし、その後、前記容
    量テスト用電圧をオフし、前記データ線の電位を測定
    し、前記データ線の電位が前記容量テスト用電圧に概略
    維持されているときには、前記データ線は正常に配線さ
    れており、前記データ線の電位が前記容量テスト用電圧
    から所定の値以上小さくなっているときは、前記データ
    線の配線が異常であると判定する請求項１８又は１９記
    載のアクティブマトリクス基板の検査方法。
21. 【請求項２１】 前記第２テスト用データ線方向に並ぶ
    前記第２テスト用ゲート線のうち隣接する第２テスト用
    ゲート線に対し、前記第２テスト用データ線方向にそれ
    ぞれ前記基準電圧及び前記セル選択電圧をオン、オフ
    し、前記第２テスト用データ線方向に１本づつ順次移動
    しながら隣接する第２テスト用ゲート線に対してそれぞ
    れ前記基準電圧及び前記セル選択電圧のオン、オフを繰
    り返し、前記第２テスト用ゲート線の数だけ前記測定及
    び前記判定を行い、前記第２テスト用ゲート線の数だけ
    行われた判定のうち所定の数以上の判定が正常であると
    き、前記データ線は正常に配線されていると判定する請
    求項２０記載のアクティブマトリクス基板の検査方法。