JP2629213B2 - アクティブマトリックスアレイの検査方法および検査装置 - Google Patents
アクティブマトリックスアレイの検査方法および検査装置Info
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- JP2629213B2 JP2629213B2 JP28780987A JP28780987A JP2629213B2 JP 2629213 B2 JP2629213 B2 JP 2629213B2 JP 28780987 A JP28780987 A JP 28780987A JP 28780987 A JP28780987 A JP 28780987A JP 2629213 B2 JP2629213 B2 JP 2629213B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はアクティブマトリックス型液晶表示装置に用
いるアクティブマトリックスアレイの検査方法および検
査装置に関するものである。
いるアクティブマトリックスアレイの検査方法および検
査装置に関するものである。
従来の技術 近年、液晶表示装置の絵素数増大に伴って、走査線数
が増え、従来から用いられている単純マトリックス型液
晶表示装置では表示コントラストや応答速度が低下する
ため、各絵素にスイッチング素子を配置したアクティブ
マトリックス型液晶表示装置が利用されつつある。しか
しながら前記アクティブマトリックス型液晶表示装置に
用いるアクティブマトリックスアレイは一枚の基板に数
万個以上の薄膜トランジスタ（以後TFTと呼ぶ）を形成
する必要がある。前記数万個以上のTFTをすべて無欠陥
で形成することは現在の技術では不可能に近い。ゆえに
アクティブマトリックスアレイの良否を判別する必要が
あり、そこで容易な検査方法および検査装置が待ち望ま
れている。
が増え、従来から用いられている単純マトリックス型液
晶表示装置では表示コントラストや応答速度が低下する
ため、各絵素にスイッチング素子を配置したアクティブ
マトリックス型液晶表示装置が利用されつつある。しか
しながら前記アクティブマトリックス型液晶表示装置に
用いるアクティブマトリックスアレイは一枚の基板に数
万個以上の薄膜トランジスタ（以後TFTと呼ぶ）を形成
する必要がある。前記数万個以上のTFTをすべて無欠陥
で形成することは現在の技術では不可能に近い。ゆえに
アクティブマトリックスアレイの良否を判別する必要が
あり、そこで容易な検査方法および検査装置が待ち望ま
れている。
以下図面を参照しながら従来のアクティブマトリック
スアレイの検査方法および検査装置について説明する。
スアレイの検査方法および検査装置について説明する。
第５図はアクティブマトリックスアレイの平面図であ
る。第５図において１はガラスなど絶縁基板、２は前記
絶縁基板１上に形成されたソース信号線、３は前記絶縁
基板１上に形成されたゲート信号線である。なお第５図
において作図を容易にするためソース信号線数を30本、
ゲート信号線数を20本としており、またゲート信号線と
ソース信号線の交互に形成されるTFTなどは省略してい
る。以上のことは以下の図面においても同様である。ま
た以下の図面において説明に不用な箇所は省略してあ
り、一部拡大あるいは縮小した部分が存在する。また同
一番号，同一記号の箇所は同一内容あるいは同一構成の
部分である。第６図は第５図のＢに示す点線内部の等価
回路図である。第６図においてG1〜G4はゲート信号線、
S1〜S4はソース信号線、T11〜T44はTFT、P11〜P44は絵
素電極である。
る。第５図において１はガラスなど絶縁基板、２は前記
絶縁基板１上に形成されたソース信号線、３は前記絶縁
基板１上に形成されたゲート信号線である。なお第５図
において作図を容易にするためソース信号線数を30本、
ゲート信号線数を20本としており、またゲート信号線と
ソース信号線の交互に形成されるTFTなどは省略してい
る。以上のことは以下の図面においても同様である。ま
た以下の図面において説明に不用な箇所は省略してあ
り、一部拡大あるいは縮小した部分が存在する。また同
一番号，同一記号の箇所は同一内容あるいは同一構成の
部分である。第６図は第５図のＢに示す点線内部の等価
回路図である。第６図においてG1〜G4はゲート信号線、
S1〜S4はソース信号線、T11〜T44はTFT、P11〜P44は絵
素電極である。
以下第７図を用いて従来のアクティブマトリックスア
レイの検査方法および検査装置を説明する。第７図は従
来のアクティブマトリックスアレイの検査方法を説明す
るための説明図である。第７図において６はTFTのT33に
発生しているゲート・ドレイン間短絡欠陥、7,8はプロ
ーブ、９は抵抗値測定手段である。欠陥検出方法として
はプローブ７をゲート信号線に圧接する。つぎにプロー
ブ８を前記プローブ７を圧接したゲート信号線に接続さ
れているTFTの絵素電極に圧接していくと同時にプロー
ブ7,8間の抵抗値を測定する。TFTに短絡欠陥が発生して
いる場合、前記抵抗値は所定値よりも低く測定されるこ
とにより短絡欠陥を検出することができる。以上の動作
をすべてのゲート信号線および絵素電極に対しておこな
う。第７図の場合TFTのT33に短絡欠陥６が発生している
ため、プローブ７をゲート信号線G3に圧接し、プローブ
８を絵素電極P33に圧接したさい、所定値よりも低い抵
抗値が測定され、ゆえにTFTのT33の短絡欠陥６を検出す
ることができる。
レイの検査方法および検査装置を説明する。第７図は従
来のアクティブマトリックスアレイの検査方法を説明す
るための説明図である。第７図において６はTFTのT33に
発生しているゲート・ドレイン間短絡欠陥、7,8はプロ
ーブ、９は抵抗値測定手段である。欠陥検出方法として
はプローブ７をゲート信号線に圧接する。つぎにプロー
ブ８を前記プローブ７を圧接したゲート信号線に接続さ
れているTFTの絵素電極に圧接していくと同時にプロー
ブ7,8間の抵抗値を測定する。TFTに短絡欠陥が発生して
いる場合、前記抵抗値は所定値よりも低く測定されるこ
とにより短絡欠陥を検出することができる。以上の動作
をすべてのゲート信号線および絵素電極に対しておこな
う。第７図の場合TFTのT33に短絡欠陥６が発生している
ため、プローブ７をゲート信号線G3に圧接し、プローブ
８を絵素電極P33に圧接したさい、所定値よりも低い抵
抗値が測定され、ゆえにTFTのT33の短絡欠陥６を検出す
ることができる。
発明が解決しようとする問題点 しかしながら従来のアクティブマトリックスアレイの
検査方法はTFTの絵素電極にプローブを圧接するため、
絵素電極などが損傷するという問題点があり、またプロ
ーブの位置決めなどに長時間を要し、絵素数が数万点以
上になるととても実用にたえうるものではなかった。
検査方法はTFTの絵素電極にプローブを圧接するため、
絵素電極などが損傷するという問題点があり、またプロ
ーブの位置決めなどに長時間を要し、絵素数が数万点以
上になるととても実用にたえうるものではなかった。
本発明は上記問題点に鑑み、TFTの欠陥検査が非常に
容易なアクティブマトリックスアレイの検査方法および
検査装置を提供するものである。
容易なアクティブマトリックスアレイの検査方法および
検査装置を提供するものである。
問題点を解決するための手段 上記問題点を解決するため本発明のアクティブマトリ
ックスアレイの検査方法は、ゲート信号線を複数本共通
にし、前記複数本共通にしたゲート信号線にスイッチン
グ素子を動作状態にする第１の電圧を印加し、前記スイ
ッチング素子を介してソース信号線に出力される前記第
１の電圧もしくは前記第１の電圧の印加により前記ソー
ス信号線に出力される電流を前記ソース信号線から検出
することにより、アクティブマトリックスアレイの欠陥
を検出するものである。
ックスアレイの検査方法は、ゲート信号線を複数本共通
にし、前記複数本共通にしたゲート信号線にスイッチン
グ素子を動作状態にする第１の電圧を印加し、前記スイ
ッチング素子を介してソース信号線に出力される前記第
１の電圧もしくは前記第１の電圧の印加により前記ソー
ス信号線に出力される電流を前記ソース信号線から検出
することにより、アクティブマトリックスアレイの欠陥
を検出するものである。
また、本発明の検査装置は、複数本ずつ共通にしたゲ
ート信号線と接続をとる第１の接続手段と、複数本ずつ
共通にしたソース信号線と接続をとる第２の接続手段
と、前記第１の接続手段と接続され、前記ゲート信号線
に接続されたスイッチング素子を動作状態にする電圧を
発生する電圧発生手段と、前記第２の接続手段と接続さ
れ、前記スイッチング素子を介して前記ソース信号線に
出力される信号を検出する検出手段とを具備するもので
ある。
ート信号線と接続をとる第１の接続手段と、複数本ずつ
共通にしたソース信号線と接続をとる第２の接続手段
と、前記第１の接続手段と接続され、前記ゲート信号線
に接続されたスイッチング素子を動作状態にする電圧を
発生する電圧発生手段と、前記第２の接続手段と接続さ
れ、前記スイッチング素子を介して前記ソース信号線に
出力される信号を検出する検出手段とを具備するもので
ある。
作用 通常アクティブマトリックスアレイの不良とは、一基
板内のTFTの短絡欠陥数を問題にする。したがってアク
ティブマトリックスアレイの良否を判定するためにはTF
Tの短絡欠陥の正確な位置を知る必要はなく、おおよそ
の位置と短絡欠陥数を情報として得られればよい。本発
明では複数本ずつゲート信号線およびソース信号線を共
通にし、TFTの短絡欠陥を検出するものであるから、TFT
の短絡欠陥の位置と短絡欠陥数を高速に検査することが
できる。またゲート信号線にアクティブマトリックスア
レイのTFTを動作状態とする電圧を印加することによりT
FTのゲート・ドレイン短絡欠陥をも検出することができ
る。
板内のTFTの短絡欠陥数を問題にする。したがってアク
ティブマトリックスアレイの良否を判定するためにはTF
Tの短絡欠陥の正確な位置を知る必要はなく、おおよそ
の位置と短絡欠陥数を情報として得られればよい。本発
明では複数本ずつゲート信号線およびソース信号線を共
通にし、TFTの短絡欠陥を検出するものであるから、TFT
の短絡欠陥の位置と短絡欠陥数を高速に検査することが
できる。またゲート信号線にアクティブマトリックスア
レイのTFTを動作状態とする電圧を印加することによりT
FTのゲート・ドレイン短絡欠陥をも検出することができ
る。
実施例 以下本発明の一実施例のアクティブマトリックスアレ
イの検査方法および検査装置について図面を参照しなが
ら説明する。
イの検査方法および検査装置について図面を参照しなが
ら説明する。
第２図はアクティブマトリックスアレイの平面図を示
しており、本発明のアクティブマトリックスアレイの検
査方法をおこなうためゲート信号線およびソース信号線
を５本ずつ信号線の一端で共通にしたところを示してい
る。前述の信号線を共通にする方法としては、アクティ
ブマトリックスアレイの信号線のパターニング時に信号
線を短絡した状態で形成する方法あるいは、両信号線端
を導電性ゴムなどで圧接する方法などが考えられる。第
１図は本発明のアクティブマトリックスアレイの検査方
法および検査装置を説明するための説明図である。第１
図において４はアクティブマトリックスアレイのTFTを
動作状態にする信号を発生できる信号印加手段、５はソ
ース信号線上の信号を検出することのできる信号検出手
段、PG1〜PG4はゲート信号線との接続手段（以後ゲート
信号線接続プローブと呼ぶ）、PS1〜PS4はソース信号線
との接続手段（以後ソース信号線接続プローブと呼
ぶ）、SG1〜SG4は任意のゲート信号線接続プローブと信
号印加手段４とを電気的に接続するための選択手段（以
後ゲート信号線選択手段と呼ぶ）、SS1〜SS4は任意のソ
ース信号線接続プローブと信号検出手段５とを電気的に
接続するための選択手段（以後ソース信号線選択手段と
呼ぶ）である。第１図で明らかなように複数本ずつ共通
にしたゲート信号線ごとにゲート信号線接続プローブを
圧接し、前記ゲート信号線接続プローブをゲート信号線
選択手段を介して信号印加手段４に接続する。また複数
本ずつ共通にしたソース信号線ごとにソース信号線接続
プローブを圧接し、前記ソース信号線接続プローブをソ
ース信号線選択手段を介して信号検出手段５に接続す
る。第３図は第１図のＡに示す点線内部を等価回路で示
したものである。以下第１図および第３図を用いてアク
ティブマトリックスアレイの検査方法を説明する。まず
ゲート信号線接続プローブPG1〜PG4およびソース信号線
接続プローブPS1〜PS4をアクティブマトリックスアレイ
の信号線に圧接する。つぎにゲート信号線選択手段SG1
およびソース信号線選択手段SS1のみを閉じ、他の信号
線選択手段は開いたままにしておく。つぎに信号線印加
手段より電圧を印加する。すると、前記ゲート信号線接
続プローブPG1に接続されているゲート信号線上のTFTは
動作状態となる。ここでTFTにゲート・ドレイン間短絡
欠陥が発生していた場合はゲート信号線→短絡欠陥→TF
Tのドレイン→TFTのソース→ソース信号線なる電流経路
が生じ、したがって信号線検出手段５に電圧が検出され
ることにより欠陥が検出される。なおゲート信号線とソ
ース信号線との交差部での短絡（以後クロスショートと
呼ぶ）あるいはTFTのゲート・ソース間短絡欠陥の場合
は、ゲート信号線→短絡欠陥→ソース信号線なる電流経
路が生じ、欠陥が検出されることは言うまでもない。第
３図の場合は、TFTのT33に短絡欠陥６が発生しているた
め、ゲート信号線G3→短絡欠陥６→TFTのT33ドレイン→
TFTのT33ソース→ソース信号線S3なる電流経路が発生す
るため、第１図の最も左上に示す点線内に欠陥が発生し
ていることが検出される。つぎにゲート信号線選択手段
SG1を開き、SG2を閉じる。他は前述と同様の状態にして
おく。前述の状態にすることにより、今度は第１図の上
から２番目に示す点線内の欠陥の有無を検出することが
できる。以上の動作を各信号線選択手段のすべての組み
合わせについて行うことにより、アクティブマトリック
スアレイの検査をおこなうことができる。
しており、本発明のアクティブマトリックスアレイの検
査方法をおこなうためゲート信号線およびソース信号線
を５本ずつ信号線の一端で共通にしたところを示してい
る。前述の信号線を共通にする方法としては、アクティ
ブマトリックスアレイの信号線のパターニング時に信号
線を短絡した状態で形成する方法あるいは、両信号線端
を導電性ゴムなどで圧接する方法などが考えられる。第
１図は本発明のアクティブマトリックスアレイの検査方
法および検査装置を説明するための説明図である。第１
図において４はアクティブマトリックスアレイのTFTを
動作状態にする信号を発生できる信号印加手段、５はソ
ース信号線上の信号を検出することのできる信号検出手
段、PG1〜PG4はゲート信号線との接続手段（以後ゲート
信号線接続プローブと呼ぶ）、PS1〜PS4はソース信号線
との接続手段（以後ソース信号線接続プローブと呼
ぶ）、SG1〜SG4は任意のゲート信号線接続プローブと信
号印加手段４とを電気的に接続するための選択手段（以
後ゲート信号線選択手段と呼ぶ）、SS1〜SS4は任意のソ
ース信号線接続プローブと信号検出手段５とを電気的に
接続するための選択手段（以後ソース信号線選択手段と
呼ぶ）である。第１図で明らかなように複数本ずつ共通
にしたゲート信号線ごとにゲート信号線接続プローブを
圧接し、前記ゲート信号線接続プローブをゲート信号線
選択手段を介して信号印加手段４に接続する。また複数
本ずつ共通にしたソース信号線ごとにソース信号線接続
プローブを圧接し、前記ソース信号線接続プローブをソ
ース信号線選択手段を介して信号検出手段５に接続す
る。第３図は第１図のＡに示す点線内部を等価回路で示
したものである。以下第１図および第３図を用いてアク
ティブマトリックスアレイの検査方法を説明する。まず
ゲート信号線接続プローブPG1〜PG4およびソース信号線
接続プローブPS1〜PS4をアクティブマトリックスアレイ
の信号線に圧接する。つぎにゲート信号線選択手段SG1
およびソース信号線選択手段SS1のみを閉じ、他の信号
線選択手段は開いたままにしておく。つぎに信号線印加
手段より電圧を印加する。すると、前記ゲート信号線接
続プローブPG1に接続されているゲート信号線上のTFTは
動作状態となる。ここでTFTにゲート・ドレイン間短絡
欠陥が発生していた場合はゲート信号線→短絡欠陥→TF
Tのドレイン→TFTのソース→ソース信号線なる電流経路
が生じ、したがって信号線検出手段５に電圧が検出され
ることにより欠陥が検出される。なおゲート信号線とソ
ース信号線との交差部での短絡（以後クロスショートと
呼ぶ）あるいはTFTのゲート・ソース間短絡欠陥の場合
は、ゲート信号線→短絡欠陥→ソース信号線なる電流経
路が生じ、欠陥が検出されることは言うまでもない。第
３図の場合は、TFTのT33に短絡欠陥６が発生しているた
め、ゲート信号線G3→短絡欠陥６→TFTのT33ドレイン→
TFTのT33ソース→ソース信号線S3なる電流経路が発生す
るため、第１図の最も左上に示す点線内に欠陥が発生し
ていることが検出される。つぎにゲート信号線選択手段
SG1を開き、SG2を閉じる。他は前述と同様の状態にして
おく。前述の状態にすることにより、今度は第１図の上
から２番目に示す点線内の欠陥の有無を検出することが
できる。以上の動作を各信号線選択手段のすべての組み
合わせについて行うことにより、アクティブマトリック
スアレイの検査をおこなうことができる。
以下本発明の第２の実施例について図面を参照しなが
ら説明する。第４図は本発明の第２の実施例のアクティ
ブマトリックスアレイの検査方法を説明するための説明
図である。第４図においてPG1〜PG7はゲート信号線接続
プローブ、PS1〜PS8はソース信号線接続プローブ、SG1
〜SG6はゲート信号線選択手段、SS1〜SS8はソース信号
線選択手段である。第２の実施例では共通にするゲート
信号線およびソース信号線の本数をアクティブマトリッ
クスアレイの中央部で少なく、周辺部で多くしている。
なおアクティブマトリックスアレイの検査方法は本発明
の第１の実施例と全く同様である。
ら説明する。第４図は本発明の第２の実施例のアクティ
ブマトリックスアレイの検査方法を説明するための説明
図である。第４図においてPG1〜PG7はゲート信号線接続
プローブ、PS1〜PS8はソース信号線接続プローブ、SG1
〜SG6はゲート信号線選択手段、SS1〜SS8はソース信号
線選択手段である。第２の実施例では共通にするゲート
信号線およびソース信号線の本数をアクティブマトリッ
クスアレイの中央部で少なく、周辺部で多くしている。
なおアクティブマトリックスアレイの検査方法は本発明
の第１の実施例と全く同様である。
通常、アクティブマトリックスアレイの中央部に発生
した絵素欠陥は視覚にめだち、周辺部に発生した絵素欠
陥はさほど気にならない。したがって中央部に近接して
絵素欠陥が発生した場合は非常にめだつため、前記欠陥
の発生したアクティブマトリックスアレイは不良品と判
定する必要がある。本発明の第２の実施例では共通にす
るゲート信号線およびソース信号線の本数をアクティブ
マトリックスアレイの中央部で少なくしたことにより、
よりアクティブマトリックスアレイの良否判定に適した
検査をおこなうことができる。
した絵素欠陥は視覚にめだち、周辺部に発生した絵素欠
陥はさほど気にならない。したがって中央部に近接して
絵素欠陥が発生した場合は非常にめだつため、前記欠陥
の発生したアクティブマトリックスアレイは不良品と判
定する必要がある。本発明の第２の実施例では共通にす
るゲート信号線およびソース信号線の本数をアクティブ
マトリックスアレイの中央部で少なくしたことにより、
よりアクティブマトリックスアレイの良否判定に適した
検査をおこなうことができる。
発明の効果 本発明は、アクティブマトリックスアレイのゲート信
号線およびソース信号線を複数本ずつ共通にし、次に任
意の複数本共通にしたゲート信号線にアクティブマトリ
ックスアレイのTFTを動作状態とする電圧を印加し、か
つ任意の複数本共通にしたソース信号線からの出力信号
を検出することによりアクティブマトリックスアレイの
欠陥を検出するものである。したがってプローブなどを
TFTの絵素電極に位置決めをし圧接することなしに、絵
素欠陥などを高速にかつ絵素電極を損傷することがなく
検査をおこなうことができる。また共通にするゲート信
号線およびソース信号線をアクティブマトリックスアレ
イの中央部で少なくすることにより、よりアクティブマ
トリックスアレイの良否判定に適した検査を高速におこ
なうことができる。
号線およびソース信号線を複数本ずつ共通にし、次に任
意の複数本共通にしたゲート信号線にアクティブマトリ
ックスアレイのTFTを動作状態とする電圧を印加し、か
つ任意の複数本共通にしたソース信号線からの出力信号
を検出することによりアクティブマトリックスアレイの
欠陥を検出するものである。したがってプローブなどを
TFTの絵素電極に位置決めをし圧接することなしに、絵
素欠陥などを高速にかつ絵素電極を損傷することがなく
検査をおこなうことができる。また共通にするゲート信
号線およびソース信号線をアクティブマトリックスアレ
イの中央部で少なくすることにより、よりアクティブマ
トリックスアレイの良否判定に適した検査を高速におこ
なうことができる。
第１図，第２図および第３図は本発明の第１の実施例に
おけるアクティブマトリックスアレイの検査方法および
検査装置を説明するための説明図、第４図は本発明の第
２の実施例におけるアクティブマトリックスアレイの検
査方法および検査装置を説明するための説明図、第５図
はアクティブマトリックスアレイの平面図、第６図は第
５図の一部等価回路図、第７図は従来のアクティブマト
リックスアレイの検査方法を説明するための説明図であ
る。 １……絶縁基板、２……ソース信号線、３……ゲート信
号線、４……信号印加手段、５……信号検出手段、６…
…短絡欠陥、7,8……プローブ、９……抵抗値測定手
段、PG1〜PG7,PS1〜PS8……接続手段、SG1〜SG6……ゲ
ート信号線選択手段、SS1〜SS8……ソース信号線選択手
段、S1〜S5……ソース信号線、G1〜G5……ゲート信号
線、T11〜T55……TFT、P11〜P55……絵素電極。
おけるアクティブマトリックスアレイの検査方法および
検査装置を説明するための説明図、第４図は本発明の第
２の実施例におけるアクティブマトリックスアレイの検
査方法および検査装置を説明するための説明図、第５図
はアクティブマトリックスアレイの平面図、第６図は第
５図の一部等価回路図、第７図は従来のアクティブマト
リックスアレイの検査方法を説明するための説明図であ
る。 １……絶縁基板、２……ソース信号線、３……ゲート信
号線、４……信号印加手段、５……信号検出手段、６…
…短絡欠陥、7,8……プローブ、９……抵抗値測定手
段、PG1〜PG7,PS1〜PS8……接続手段、SG1〜SG6……ゲ
ート信号線選択手段、SS1〜SS8……ソース信号線選択手
段、S1〜S5……ソース信号線、G1〜G5……ゲート信号
線、T11〜T55……TFT、P11〜P55……絵素電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−38498（ＪＰ，Ａ) 特開 昭60−72045（ＪＰ，Ａ) 特開 昭63−182696（ＪＰ，Ａ) 特開 昭61−45280（ＪＰ，Ａ) 特開 昭52−106639（ＪＰ，Ａ) 特開 昭52−120794（ＪＰ，Ａ) 特開 昭62−283394（ＪＰ，Ａ) 特開 昭62−151769（ＪＰ，Ａ) 特開 昭60−209780（ＪＰ，Ａ) 特開 昭61−126536（ＪＰ，Ａ) 特開 昭57−84483（ＪＰ，Ａ)
Claims (5)
- 【請求項１】スイッチング素子の第１の端子に第１の信
号線が接続され、前記スイッチング素子の第２の端子に
第２の信号線が接続されたアクティブマトリックスアレ
イの検査方法であって、前記第１の信号線を複数本共通
にし、前記複数本共通にした第１の信号線に前記スイッ
チング素子を動作状態にする第１の電圧を印加し、前記
スイッチング素子を介して前記第２の信号線に出力され
る前記第１の電圧もしくは前記第１の電圧の印加により
前記第２の信号線に出力される電流を前記第２の信号線
から検出することにより、前記アクティブマトリックス
アレイの欠陥を検出することを特徴とするアクティブマ
トリックスアレイの検査方法。 - 【請求項２】スイッチング素子のゲート端子にゲート信
号線が接続され、前記スイッチング素子のソース端子に
ソース信号線が接続されたアクティブマトリックスアレ
イの検査方法であって、前記ゲート信号線を複数本ずつ
共通にし、前記ソース信号線を複数本ずつ共通にし、前
記複数本ずつ共通にしたゲート信号線に前記スイッチン
グ素子をオン状態にする第１の電圧を印加し、前記第１
の電圧が前記スイッチング素子のドレイン端子に印加さ
れることにより前記ソース信号線に出力される前記第１
の電圧もしくは前記第１の電圧の印加により前記ソース
信号線に出力される電流を前記ソース信号線から検出
し、前記動作を前記複数本ずつ共通にしたゲート信号線
の組およびソース信号線の組に順次行うことにより、前
記アクティブマトリックスアレイの欠陥を検出すること
を特徴とするアクティブマトリックスアレイの検査方
法。 - 【請求項３】アクティブマトリックスアレイのゲート信
号線を複数本共通にし、複数本共通にする本数は、前記
アクティブマトリックスアレイの周辺部よりも中央部の
方が少なくなるようにし、任意の前記複数本共通にした
ゲート信号線において、前記ゲート信号線に接続された
スイッチング素子を動作状態にする電圧を印加し、前記
スイッチング素子が接続されたソース信号線から、前記
電圧を検出することにより、前記アクティブマトリック
スアレイの欠陥を検出することを特徴とするアクティブ
マトリックスアレイの検査方法。 - 【請求項４】アクティブマトリックスアレイの検査装置
であって、複数本ずつ共通にしたゲート信号線と接続を
とる第１の接続手段と、複数本ずつ共通にしたソース信
号線と接続をとる第２の接続手段と、前記第１の接続手
段と接続され、前記ゲート信号線に接続されたスイッチ
ング素子を動作状態にする電圧を発生する電圧発生手段
と、前記第２の接続手段と接続され、前記スイッチング
素子を介して前記ソース信号線に出力される信号を検出
する検出手段とを具備することを特徴とする検査装置。 - 【請求項５】アクティブマトリックスアレイの検査装置
であって、複数本ずつ共通にしたゲート信号線と接続を
とる第１の接続手段と、複数本ずつ共通にしたソース信
号線ごとに接続をとる複数の第２の接続手段と、前記第
１の接続手段と接続され、前記ゲート信号線に接続され
たスイッチング素子を動作状態にする電圧を発生する電
圧発生手段と、前記スイッチング素子を介して前記ソー
ス信号線に出力される信号を検出する信号検出手段と、
任意の前記第２の接続手段から選択し、前記第２の接続
手段と前記信号検出手段とを接続する選択手段とを具備
することを特徴とする検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28780987A JP2629213B2 (ja) | 1987-11-13 | 1987-11-13 | アクティブマトリックスアレイの検査方法および検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28780987A JP2629213B2 (ja) | 1987-11-13 | 1987-11-13 | アクティブマトリックスアレイの検査方法および検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129296A JPH01129296A (ja) | 1989-05-22 |
| JP2629213B2 true JP2629213B2 (ja) | 1997-07-09 |
Family
ID=17722035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28780987A Expired - Lifetime JP2629213B2 (ja) | 1987-11-13 | 1987-11-13 | アクティブマトリックスアレイの検査方法および検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629213B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639859B2 (en) * | 2001-10-25 | 2003-10-28 | Hewlett-Packard Development Company, L.P. | Test array and method for testing memory arrays |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106639A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Semiconductor memory and test for it |
-
1987
- 1987-11-13 JP JP28780987A patent/JP2629213B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01129296A (ja) | 1989-05-22 |
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