JPH1184420A - 液晶表示装置、アレイ基板の検査方法およびアレイ基板用テスタ - Google Patents

Abstract

(57)【要約】 【課題】 アレイ基板の配線構造に改良を加えることに
よって、製造工程の途中において試験検査を迅速かつ正
確に実施することができる液晶表示装置、アレイ基板の
検査方法およびアレイ基板用テスタを提供することを目
的とする。 【解決手段】 アレイ基板上に形成される回路パターン
中に、適宜検査用の電極パッドや試験回路を設けること
により正確かつ迅速な試験検査を行うことができる。特
に、本発明は、以下の３点に関する試験検査に用いて好
適である。すなわち、表示領域内の各配線の状態、表示
領域内にある各画素の電気的特性、および駆動回路の動
作に関して効率的な試験検査を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置、アレ
イ基板の検査方法およびアレイ基板用テスタに関するも
のである。

【０００２】

【従来の技術】液晶表示装置は高精細化、大画面化が進
められ、同時にその製造コストの上昇の抑制、特に製造
ラインにおける歩留まりの向上が望まれている。

【０００３】近年、映像を表示する表示画素部と周辺の
駆動回路とが同一プロセスによりアレイ基板上に形成さ
れた液晶表示装置が開発されている。この型式の液晶表
示装置は、従来の駆動回路が分離した型式のものよりも
部品点数が減少し、信頼性が向上するとともに、安価に
提供しうるという利点を有する。

【０００４】

【発明が解決しようとする課題】しかし、このように同
一プロセスによりアレイ基板上に、画素部と駆動回路と
が形成されている型式の液晶表示装置においては、従来
の駆動回路が分離された型式のものよりもアレイ基板の
構造が複雑となる。従って、製造工程の途中においてア
レイ基板を迅速且つ正確に試験検査することが容易でな
いという問題があった。

【０００５】このために、従来においては、正確な検査
が困難であったために、不良品のアレイ基板が次の工程
に流入したり、検査に長時間を要したために、製造ライ
ンに異常が発生した場合にも発見が遅れるという問題が
あった。すなわち、従来は、ライン歩留まりを改善する
ことが困難で製造コストが高くなりがちであるという問
題があった。

【０００６】本発明はかかる問題点に鑑みてなされたも
のである。すなわち、その目的は、アレイ基板の配線構
造に改良を加えることによって、製造工程の途中におい
て試験検査を迅速かつ正確に実施することができる液晶
表示装置、アレイ基板の検査方法およびアレイ基板用テ
スタを提供することにある。

【０００７】

【課題を解決するための手段】すなわち、本発明による
液晶表示装置は、第１の基板と、前記第１の基板上にマ
トリクス状に配線された複数の第１の配線および複数の
第２の配線と、前記複数の第１の配線のそれぞれに接続
され駆動信号を供給する駆動回路と、前記第１の配線と
前記第２の配線との交差部にそれぞれ設けられた複数の
第１のスイッチング素子と、を有するアレイ基板と、第
２の基板と、前記第２の基板上に形成された対向電極
と、を有する対向基板と、前記アレイ基板と前記対向基
板との間に狭持された液晶層と、を備えた液晶表示装置
であって、前記アレイ基板における前記複数の第１の配
線のそれぞれは、両端に試験検査用の電極パッドを有す
るものとして構成されていることを特徴とし、このよう
な電極パッドを用いることにより迅速且つ正確な試験検
査ができるようになる。

【０００８】また、前記複数の第１の配線のそれぞれと
前記駆動回路との間に、前記複数の第１の配線のそれぞ
れと前記駆動回路とを電気的に接続しあるいは遮断する
第２のスイッチング素子をさらに設けることにより、信
号の「回り込み」を防ぎ、配線間の絶縁試験も容易に実
施することができるようになる。

【０００９】さらに、前記複数の第２の配線のそれぞれ
の両端にも試験検査用の電極パッドをさらに設けること
により、第２の配線も迅速且つ正確に試験検査すること
ができるようになる。

【００１０】一方、補助容量線についても、このような
電極パッドを設けることによって迅速且つ正確な試験検
査ができるようになる。

【００１１】また、前記第１の配線と前記駆動回路との
間に適切な試験回路を設けることによって、配線間の短
絡を防止しつつ、駆動回路の迅速且つ正確な動作試験を
実施することができるようになる。

【００１２】ここで、第１の配線は、ゲート線であり、
前記第２の配線は、信号線とすると本発明を実施して特
に好適である。

【００１３】一方、本発明のアレイ基板の検査方法は、
基板と、前記基板上にマトリクス状に配線された複数の
第１の配線および複数の第２の配線と、前記複数の第１
の配線のそれぞれの両端に設けられた試験検査用の電極
パッドと、前記第１の配線と前記第２の配線との交差部
にそれぞれ設けられた複数の第１のスイッチング素子
と、前記複数の第１の配線のそれぞれに接続され駆動信
号を供給する駆動回路と、前記第１の配線のそれぞれと
前記駆動回路との間に接続され前記第１の配線のそれぞ
れと前記駆動回路とを電気的に接続しあるいは遮断する
第２のスイッチング素子と、を備えた液晶表示装置のア
レイ基板の検査方法であって、前記第２のスイッチング
素子を遮断し、前記第１の配線の一端に設けられている
それぞれの前記電極パッドに電圧を印加し、前記第１の
配線の他端に設けられているそれぞれの前記電極パッド
における電流を測定することによって前記第１の配線の
それぞれの試験を行うことを特徴とするものして構成さ
れ、各配線を迅速且つ正確に試験検査することができ
る。

【００１４】また、基板と、前記基板上にマトリクス状
に配線された複数のゲート線および複数の信号線と、前
記ゲート線の少なくとも一端に設けられた第１の電極パ
ッドと、前記信号線の少なくとも一端に設けられた第２
の電極パッドと、前記ゲート線と前記信号線との交差部
にそれぞれ設けられた複数のスイッチング素子と、前記
スイッチング素子にそれぞれ接続された複数の補助容量
と、を有する液晶表示装置のアレイ基板の検査方法であ
って、前記第１の電極パッドに前記スイッチング素子を
オンにする信号を印加し、前記第２の電極パッドに所定
の試験電位を印加して前記スイッチング素子を介して、
前記補助容量に信号電荷を蓄積させ、前記第１の電極パ
ッドに前記スイッチング素子をオフにする信号を印加
し、所定時間が経過した後に、前記第１の電極パッドに
前記スイッチング素子をオンにする信号を印加し、前記
第２の電極パッドを介して、前記補助容量に蓄積されて
いる信号電荷の量を測定することによって前記スイッチ
ング素子と前記補助容量の試験を行うことを特徴とする
ものして構成され、各画素の電気的特性を迅速且つ正確
に試験検査することができるようになる。

【００１５】また、基板と、前記基板上にマトリクス状
に配線された複数の第１の配線および複数の第２の配線
と、前記複数の第１の配線のそれぞれに接続され、駆動
信号を供給する駆動回路と、を有する液晶表示装置のア
レイ基板の検査方法であって、前記複数の第１の配線の
それぞれの間を直流的に絶縁し、前記駆動回路を動作さ
せ、前記駆動回路から前記第１の配線のそれぞれに供給
されるそれぞれの駆動信号に対応する検出信号を生成し
て同一の電極パッドを介して測定することを特徴とする
ものして構成され、駆動回路の動作試験を迅速且つ正確
に出来るようになる。

【００１６】一方、本発明によるアレイ基板用テスタ
は、基板と、前記基板上にマトリクス状に配線された複
数のゲート線および複数の信号線と、前記ゲート線の少
なくとも一端に設けられた第１の電極パッドと、前記信
号線の少なくとも一端に設けられた第２の電極パッド
と、前記ゲート線と前記信号線との交差部にそれぞれ設
けられた複数のスイッチング素子と、前記スイッチング
素子にそれぞれ接続された複数の補助容量と、を有する
液晶表示装置のアレイ基板を検査するためのアレイ基板
用テスタであって、前記アレイ基板の第１の電極パッド
に接触するための第１のプローブと、前記第１のプロー
ブを介して、前記スイッチング素子をオン状態にするた
めのゲート信号を供給するゲート信号発生回路と、前記
第２の電極パッドに接触するための第２のプローブと、
前記第２のプローブを介して、前記スイッチング素子に
接続された前記補助容量に試験信号を供給する試験信号
発生回路と、前記第２のプローブを介して、前記補助容
量に蓄積されている信号電荷の量を測定する読み出し回
路と、を備えたことを特徴とするものして構成され、ア
レイ基板の各画素の電気特性を迅速且つ正確に評価する
ことができる。

【００１７】本発明によれば、液晶表示装置のアレイ基
板の不良箇所の特定が容易になる。このため・不良が修
復可能なときには、ただちにリワークすることができ
る。

【００１８】また、次工程への不良品の流入を未然に防
止することができる。さらに、製造ラインの異常を早期
に発見できる。その結果として、生産のタクトが上が
り、製造ライン歩留まりが向上し、液晶表示装置の製造
コストを低減することができるようになる。

【００１９】

【発明の実施の形態】本発明によれば、アレイ基板上に
形成される回路パターン中に、適宜検査用の電極パッド
や試験回路を設けることによりアレイ基板の正確かつ迅
速な試験検査を行うことができる。特に、本発明は、以
下の３点に関する試験検査に用いて好適である。すなわ
ち、表示領域内の各配線の状態、表示領域内にある各画
素の電気的特性、および駆動回路の動作に関して効率的
な試験検査を行うことができる。

【００２０】以下に、本発明の実施の形態について図面
を参照しつつ説明する。

【００２１】図１は、本発明による液晶表示装置のアレ
イ基板上に形成されている回路構成を例示する概略回路
図である。すなわち、アレイ基板上には、画像表示回路
部１と、駆動回路部２と、試験回路部ＴＣと、ＯＬＢ
（Ｏｕｔｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ）パッド３と
が形成されている。

【００２２】画像表示回路部１においては、ゲート線
４、４、・・・が行毎に配線され、信号線５、５、・・
・が列毎に配線されている。これらの配線の交差部に
は、画素ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）１３、１３、・・・がマトリクス状に配置され
ている。また、各ＴＦＴ１３には補助容量１４がそれぞ
れ接続され、行毎に、補助容量線６、６、・・・により
共通接続されている。

【００２３】ゲート線４、４、・・・は、スイッチング
素子Ｓと試験回路部ＴＣとを介して、駆動回路部２に入
力される。駆動回路部２は、外部からの走査信号を入力
して、例えば、各ＴＦＴのゲートを駆動するための信号
を各ゲート線４、４、・・・に供給する。

【００２４】信号線５、５、・・・は、ＯＬＢパッド３
に接続され、外部から映像信号が供給される。また、補
助容量線６、６、・・・は、駆動回路部２に入力され
て、適宜互いに接続され所定の電位が印加される。

【００２５】また、ゲート線４の両端部には、ＯＳ（ｏ
ｐｅｎ／ｓｈｏｒｔ）パッド７および８がそれぞれ設け
られている。また、信号線５の両端部にも、ＯＳパッド
９および１０がそれぞれ設けられている。さらに、補助
容量線６の両端部にも、ＯＳパッド１１および１２がそ
れぞれ設けられている。

【００２６】以下に、本発明にかかる液晶表示装置の検
査方法について説明する。本発明においては、図１に例
示したようなアレイ基板について、以下の３段階の試験
検査を行うことができる。

【００２７】表示領域内の各配線が切断または短絡し
ていないか？ 表示領域内にある画素ＴＦＴおよび補助容量の電気的
特性は良好か？ 駆動回路の動作は良好か？ まず、上記の試験検査について、ゲート線４の配線を
例に挙げて説明する。

【００２８】この試験検査に際しては、まず、ゲート線
４の一端に設けられているＯ／Ｓパッド７に所定の電圧
を印加する。次に、その状態で、そのゲート線４の他端
に設けられているＯ／Ｓパッド８に流れる電流を測定す
る。そして、印加した電圧と測定される電流とから、ゲ
ート線４の抵抗値Ｒを算出する。

【００２９】ここで、正常に形成されるゲート線が有す
る抵抗値の最大値および最小値は、設計値と製造ライン
の品質維持能力、すなわち、ばらつきの幅とから推定す
ることができる。このようにして推定される抵抗値の許
容範囲の最大値をＲｍａｘ、最小値をＲｍｉｎとする
と、Ｒ＞Ｒｍａｘの場合には、そのゲート線は、切断あ
るいはパターニングの不良などによる異常な高抵抗部分
などを有すると判定することができる。また、Ｒｍｉｍ
＞Ｒの場合には、そのゲート線は、他の配線などと短絡
していると判定することができる。そして、Ｒｍｉｎ≦
Ｒ≦Ｒｍａｘの場合に、ゲート線４は適正に配線形成さ
れていると判定することができる。

【００３０】なお、上述の一連の試験に先だって、ま
ず、ゲート線４に接続されているスイッチング素子Ｓを
オフにしてゲート線４と駆動回路２とを遮断するように
しても良い。このようにスイッチング素子Ｓを遮断する
と、他のゲート線との間の電気的な絶縁を容易に試験検
査することができる。また、このようなスイッチング素
子Ｓは、その制御端子をＯＬＢパッド３に接続して、Ｏ
ＬＢパッド３から制御信号を供給して制御するようにす
ることが望ましい。

【００３１】信号線５や補助容量線６についても、Ｏ／
Ｓパッド９〜１２を用いて、以上の説明の手順と同様に
して、配線状態を迅速且つ正確に試験検査することがで
きる。

【００３２】次に前記、すなわち表示領域内の各画素
を試験検査する方法について、図面を参照しつつ説明す
る。図２は、本試験を実施する際に用いられる回路構成
を例示する模式図である。

【００３３】また、図３は、本試験における各信号波形
を例示する模式図である。

【００３４】ここでは一例として、ある一つの画素のＴ
ＦＴ１３と補助容量１４とを試験検査する方法について
説明する。

【００３５】本試験に際しては、図２に示したように、
まず、アレイ基板を試験検査するためのゲート信号発生
回路１７、試験信号発生回路１８、および読み出し回路
１９を用意する。これらの回路は、例えばアレイ基板試
験用のテスタとして外部に予め用意することが望まし
い。さらに、これらの回路は、プローブ１６Ａ、１６Ｂ
を介して、アレイ基板の所定の電極パッドに接続できる
ようにされている。また、図２に示した例においては、
試験信号発生回路１８の出力端と読み出し回路１９の入
力端とをスイッチＳＳによって切り替えることができる
ようにされている。

【００３６】このような外部回路を用いて、以下に説明
する手順により、本試験を行う。まず、スイッチング素
子Ｓをオフにして、この画素に接続されているゲート線
４と駆動回路２とを遮断する。また、同時に補助容量線
６に接続されているスイッチング素子Ｓもオフにして、
補助容量線６も遮断する。これは、試験検査に際して、
信号の「まわり込み」に起因する誤判断を防ぐためであ
る。但し、駆動回路２の回路構成によっては、このよう
な信号の「まわり込み」が発生せず、スイッチング素子
Ｓをオフにしなくて良い場合もある。

【００３７】次に、この画素に接続されている信号線５
のＯ／Ｓパッド１０に、プローブ１６Ｂを接触させ、試
験信号発生回路１８を接続する。さらに、この画素に接
続されているゲート線４のＯ／Ｓパッド７に、プローブ
１６Ａを接触させ、ゲート信号発生回路１７を接続す
る。

【００３８】この状態で、図３に示したように試験信号
発生回路１８から信号線５に所定の試験信号を供給し、
ゲート信号発生回路１７からゲート線４に所定のゲート
電位を印加する。すなわち、ＴＦＴ１３をオンにして、
補助容量１４に所定の信号電荷を書き込む。すると、図
３に示したように、所定の画素電位が表れる。

【００３９】次に、ゲート信号発生回路１７と試験信号
発生回路１８の出力をゼロにする。この状態では、ＴＦ
Ｔ１３はオフ状態となり、補助容量１４に書き込まれた
信号電荷が保持される。そして、図３に示したように、
画素電位は所定の保持電位レベルに安定する。

【００４０】この状態で所定の試験時間が経過した後
に、再びＯ／Ｓパッド７からゲート信号を供給し、ＴＦ
Ｔ１３をオンにする。所定の試験時間としては、例え
ば、数１００ミリ秒程度とすることができる。そして、
スイッチＳＳを切り替えて、Ｏ／Ｓパッド１０を読み出
し回路１９に接続し、信号線に表れる電荷を読み出す。
読み出し回路１９には積分器２０が内蔵されていて、補
助容量１４が保持していた蓄積電荷を測定することがで
きる。

【００４１】この試験の結果、読み出し回路１９によっ
て所定の基準範囲内の量の電荷が検出される場合には、
ＴＦＴ１３や補助容量１４が正確に動作し、この画素が
電気的に良好な特性を有すると判断することができる。

【００４２】本発明によれば、各Ｏ／Ｓパッドに順次、
ゲート信号発生回路１７、試験信号発生回路１８、およ
び読み出し回路１９を接続して前述した試験を実施する
ことにより各画素の電気的な試験検査を迅速かつ確実に
行うことができる。

【００４３】また、上述したようなプローブ１６Ａ、１
６Ｂは、Ｏ／Ｓパッドの数と同数のプローブを用意し
て、すべてのパッドに同時に接触させ、各回路１７〜１
９を順次切り替えるようにするとさらに迅速な試験を行
うことができるようになる。

【００４４】次に、前述したの試験検査、すなわち、
駆動回路２の動作が良好か否かについて試験する方法を
説明する。このような試験検査を実施するためには、各
ゲート線４、４、・・・の間の電気的な絶縁性は確保し
つつ、駆動回路２のそれぞれの出力端から適正な信号が
出力されているか否かを検出することができる試験回路
が必要とされる。

【００４５】図４は、アレイ基板上に形成されている試
験回路ＴＣの一部の構成を例示する模式図である。すな
わち、試験回路ＴＣにおいては、ゲート線４毎に回路２
１、２１、・・・が接続されている。これらの回路２１
は、表示領域１内の各画素ＴＦＴ１３、１３、・・・と
同じプロセスにより形成することができる。回路２１
は、ｐチャネル形ＴＦＴ２２および２３、コンデンサ２
４、直流電源２７、および反転回路２８を備える。

【００４６】駆動回路２の出力はコンデンサ２４を介し
て、ＴＦＴ２２のゲートとＴＦＴ２３のソースとに入力
される。同時に、この駆動回路２の出力は、反転回路２
８を介してゲート線４に接続されている。ＴＦＴ２２の
ソースは、それぞれ隣接する回路同士で接続され、最終
段においては抵抗２６を介して接地されるとともにテス
ト用パッド２５に接続されている。この抵抗２６は、Ｔ
ＦＴ２２のオン抵抗よりも大きく、オフ抵抗よりも小さ
い抵抗値を有する。また、ＴＦＴ２２および２３のドレ
インは、電源２７に接続されている。電源２７は、例え
ば＋１５ボルト程度の直流電圧源とすることができる。
また、ＴＦＴ２３のゲートは接地されている。

【００４７】次に、このような回路２１を用いた駆動回
路２の試験方法について説明する。

【００４８】図５は、本試験の際の各信号波形のタイミ
ングチャートを表す模式図である。ここで、同図（ａ）
および（ｂ）は、駆動回路２の隣接する出力端２Ａおよ
び２Ｂでの信号波形を例示し、同図（ｃ）は、テスト用
パッドにおいて得られる信号波形を例示するタイミング
チャートである。

【００４９】本試験においては、まず、ＯＬＢパッド３
から駆動回路２に所定の駆動信号を供給して、駆動回路
２を駆動させる。すると、駆動回路２が正常に動作すれ
ば、図５（ａ）および（ｂ）に例示したように、駆動回
路２の隣接する出力端２Ａおよび２Ｂ・・・から順次、
出力波形が得られる。なお、これらの出力波形は、反転
回路２８、２８、・・・により反転され、ゲート線４、
４、・・・にそれぞれ印加される。

【００５０】ここで、まず、駆動回路２の出力端２Ａで
の波形がハイレベルの間は、回路２１のコンデンサ２４
にもハイレベルが印加されているので、ＴＦＴ２２のゲ
ートにもハイレベルの電位が印加される。このため、Ｔ
ＦＴ２２はオフ状態となり、ソース・ドレイン間は、Ｔ
ＦＴ２２が有するオフ抵抗によって接続される。このと
き、テスト用パッド２５には、図５（ｃ）に示したよう
に、ローレベルが出力されている。

【００５１】次に、駆動回路２の出力端２Ａでの電位が
ローレベルになると、コンデンサ２４を介したＴＦＴ２
２のゲートにもローレベルの電位が印加され、ＴＦＴ２
２はオン状態となり、ソース・ドレイン間は、オン抵抗
により接続される。この結果として、テスト用パッド２
５には、図５（ｃ）に示したように出力電圧の立ち上が
りが観察される。しかし、コンデンサ２４は、常時オン
状態とされているＴＦＴ２３のソース・ドレインを介し
て、電源２７に接続されているために、ＴＦＴ２３のオ
ン抵抗を介して徐々に充電される。このために、ＴＦＴ
２２のゲート電位は、徐々に上昇してそのソース・ドレ
イン間の抵抗が徐々に高くなる。その結果として、同図
（ｃ）に示したように、テスト用パッド２５の出力電圧
は順次減衰する。すなわち、その出力電圧は、コンデン
サ２４の容量値と、ＴＦＴ２３のオン抵抗値とによって
決定される時定数に従って減衰する。

【００５２】その後、駆動回路２の出力端２Ａの電位が
再びハイレベルに変化すると、コンデンサ２４にもハイ
レベルの電位が印加され、ＴＦＴ２２のソース・ドレイ
ンはオフ状態となる。この結果として、ＴＦＴ２２のソ
ースには、ローレベルが出力される。

【００５３】しかし、ここで図５（ｂ）に示したよう
に、隣接する出力端２Ｂの電位がローレベルとなるの
で、出力端２Ｂに接続されている回路２１’のＴＦＴ２
２’がオン状態となり、テスト用パッドには、図５
（ｃ）に示したように、ハイレベルが出力される。

【００５４】以下、前述した動作が繰り返されて、テス
ト用パッド２５には、図５（ｃ）に示したようなのこぎ
り波状の波形が出力される。ここで、図５（ｃ）に示さ
れているそれぞれのパルス状の波形は、駆動回路２のそ
れぞれの出力端からのローレベルの信号に対応する。従
って、何らかの不具合により、駆動回路２のいずれかの
出力端から適正な信号が出力されていない場合には、そ
の出力端に対応するパルスが観察されないこととなり、
その出力端に不良があることが分かる。

【００５５】以上、説明したように、本発明によれば、
ＯＬＢパッド３から所定の駆動信号を駆動回路２に供給
し、テスト用パッド２５に出力される電圧波形を観察す
ることにより、迅速且つ正確に駆動回路の動作を試験検
査することができる。しかも、本発明によれば、極めて
簡単な構成により、いずれの出力端に異常があるかも極
めて容易に判定することができる。

【００５６】また、テスト用パッド２５は、ＯＬＢパッ
ド３の一部として組み込むこともできる。図６は、この
ようにテスト用パッド２５を組み込んだアレイ基板の配
線構成を表す概略構成図である。同図に示したように、
テスト用パッド２５をＯＬＢパッド３に組み込むと、ア
レイ基板を小型に集積することが可能となる。また、試
験検査の際にも、それぞれの電極パッドに接触させるプ
ローブの配列を単純な配列とすることができる。

【００５７】以上、説明した〜の各試験検査は、ア
レイ基板が完成した時点でまとめて行うようにしても良
い。或いは、前述したの試験検査は、アレイ基板上に
ゲート線４や信号線５、或いは補助容量線６を形成した
直後に行うようにしても良い。このようにすれば、不良
品を製造工程の早い段階で除去することができ、生産効
率を高めることができる。

【００５８】また、前述した例においては、アレイ基板
上に駆動回路としてゲート線駆動回路が形成されている
場合について説明した。しかし、本発明はこれに限定さ
れるものではない。すなわち、アレイ基板上に信号線駆
動回路が形成されている場合においても本発明は同様に
適用して、迅速かつ正確な試験検査を実施することがで
きるようになる。

【００５９】また、本発明は、アレイ基板上にゲート線
駆動回路と信号線駆動回路とが設けられている場合にお
いても同様に適用して、迅速且つ正確な試験検査を実施
することができるようになる。

【００６０】

【発明の効果】本発明によれば、簡単な構成により、ア
レイ基板上に形成された各配線、各画素、駆動回路の試
験検査を迅速かつ正確に行うことができる。その結果と
して、不良個所を明確に特定することができ、不良品を
修理（リワーク）して利用することができる。

【００６１】また、本発明によれば、不良品を製造工程
の早い段階で除去することができ、生産効率を高めるこ
とができる。

【００６２】さらに、本発明によれば、製造条件のずれ
や製造装置の不具合などにより生ずる不良も早期発見し
て、直ちに修正することができる。例えば、フォトリソ
グラフ法に用いるマスクが汚れた場合には、アレイ基板
上の同じ場所において不良が生ずる。本発明によれば、
不良の箇所を容易に検出することができるので、このよ
うな場合に不良の原因を直ちに検出して、対処すること
ができるようになる。

【００６３】以上説明したように本発明によれば、簡易
な構成で迅速かつ確実にアレイ基板を試験検査すること
ができるようになり、液晶表示装置の生産のスループッ
トが向上し、ライン歩留まりが改善され、製造コストを
低減することができ、産業上のメリットは多大である。

【図面の簡単な説明】

【図１】本発明による液晶表示装置のアレイ基板上に形
成されている回路構成を例示する概略回路図である。

【図２】本試験を実施する際に用いられる回路構成を例
示する模式図である。

【図３】本試験における各信号波形を例示する模式図で
ある。

【図４】アレイ基板上に形成されている試験回路ＴＣの
一部の構成を例示する模式図である。

【図５】本試験の際の各信号波形のタイミングチャート
を表す模式図である。ここで、同図（ａ）および（ｂ）
は、駆動回路２の隣接する出力端２Ａおよび２Ｂでの信
号波形を例示し、同図（ｃ）は、テスト用パッドにおい
て得られる信号波形を例示するタイミングチャートであ
る。

【図６】テスト用パッド２５を組み込んだアレイ基板の
配線構成を表す概略構成図である。

【符号の説明】

１ 画像表示回路部 ２ 駆動回路 ２Ａ、Ｂ 出力端 ３ ＯＬＢパッド ４ ゲート線 ５ 信号線 ６ 補助容量線 ７〜１２ 電極パッド １３ ＴＦＴ １４ 補助容量 １５ アレイ基板 １６Ａ、Ｂ プローブ １７ ゲート信号発生回路 １８ 試験信号発生回路 １９ 読み出し回路 ２０ 積分器 ２１，２１′ 試験回路（１ブロック） ２２、２３ ＴＦＴ ２４ コンデンサ ２５ 電極パッド ２６ 抵抗 ２７ 電源 ２８ 反転回路 ＴＣ 試験回路 Ｓ、ＳＳ スイッチング素子

Claims (10)

【特許請求の範囲】
1. 【請求項１】第１の基板と、前記第１の基板上にマトリ
   クス状に配線された複数の第１の配線および複数の第２
   の配線と、前記複数の第１の配線のそれぞれに接続され
   駆動信号を供給する駆動回路と、前記第１の配線と前記
   第２の配線との交差部にそれぞれ設けられた複数の第１
   のスイッチング素子と、を有するアレイ基板と、 第２の基板と、前記第２の基板上に形成された対向電極
   と、を有する対向基板と、 前記アレイ基板と前記対向基板との間に狭持された液晶
   層と、を備えた液晶表示装置であって、 前記アレイ基板における前記複数の第１の配線のそれぞ
   れは、両端に試験検査用の電極パッドを有するものとし
   て構成されていることを特徴とする液晶表示装置。
2. 【請求項２】前記アレイ基板は、前記複数の第１の配線
   のそれぞれと前記駆動回路との間に、前記複数の第１の
   配線のそれぞれと前記駆動回路とを電気的に接続しある
   いは遮断する第２のスイッチング素子をさらに有するこ
   とを特徴とする請求項１記載の液晶表示装置。
3. 【請求項３】前記アレイ基板は、前記複数の第２の配線
   のそれぞれの両端に設けられた試験検査用の電極パッド
   をさらに有することを特徴とする請求項１または２に記
   載の液晶表示装置。
4. 【請求項４】前記アレイ基板は、前記第１の配線あるい
   は前記第２の配線のいずれかに対して略平行に配線され
   ている複数の補助容量線と、 前記補助容量線と前記第１のスイッチング素子との間に
   それぞれ接続された複数の補助容量と、をさらに有し、 前記複数の補助容量線のそれぞれは、両端に試験検査用
   の電極パッドを有するものとして構成されていることを
   特徴とする請求項１〜３のいずれか１つに記載の液晶表
   示装置。
5. 【請求項５】前記アレイ基板は、 前記第１の配線のそれぞれと前記駆動回路との間に設け
   られた試験回路であって、前記第１の配線のそれぞれの
   間を直流的に絶縁しつつ、前記駆動回路から前記第１の
   配線のそれぞれに対して前記駆動信号が適正に出力され
   ているか否かを表す検出波形を出力する試験回路と、 前記試験回路に接続され、前記検出波形が出力されるテ
   スト用電極パッドと、をさらに有することを特徴とする
   請求項１〜４のいずれか１つに記載の液晶表示装置。
6. 【請求項６】前記第１の配線は、前記第１のスイッチン
   グ素子のスイッチング動作を制御するためのゲート線で
   あり、 前記第２の配線は、信号線であることを特徴とする請求
   項１〜５のいずれか１つに記載の液晶表示装置。
7. 【請求項７】基板と、前記基板上にマトリクス状に配線
   された複数の第１の配線および複数の第２の配線と、前
   記複数の第１の配線のそれぞれの両端に設けられた試験
   検査用の電極パッドと、前記第１の配線と前記第２の配
   線との交差部にそれぞれ設けられた複数の第１のスイッ
   チング素子と、前記複数の第１の配線のそれぞれに接続
   され駆動信号を供給する駆動回路と、前記第１の配線の
   それぞれと前記駆動回路との間に接続され前記第１の配
   線のそれぞれと前記駆動回路とを電気的に接続しあるい
   は遮断する第２のスイッチング素子と、を備えた液晶表
   示装置のアレイ基板の検査方法であって、 前記第２のスイッチング素子を遮断し、 前記第１の配線の一端に設けられているそれぞれの前記
   電極パッドに電圧を印加し、 前記第１の配線の他端に設けられているそれぞれの前記
   電極パッドにおける電流を測定することによって前記第
   １の配線のそれぞれの試験を行うことを特徴とするアレ
   イ基板の検査方法。
8. 【請求項８】基板と、前記基板上にマトリクス状に配線
   された複数のゲート線および複数の信号線と、前記ゲー
   ト線の少なくとも一端に設けられた第１の電極パッド
   と、前記信号線の少なくとも一端に設けられた第２の電
   極パッドと、前記ゲート線と前記信号線との交差部にそ
   れぞれ設けられた複数のスイッチング素子と、前記スイ
   ッチング素子にそれぞれ接続された複数の補助容量と、
   を有する液晶表示装置のアレイ基板の検査方法であっ
   て、 前記第１の電極パッドに前記スイッチング素子をオンに
   する信号を印加し、 前記第２の電極パッドに所定の試験電位を印加して前記
   スイッチング素子を介して、前記補助容量に信号電荷を
   蓄積させ、 前記第１の電極パッドに前記スイッチング素子をオフに
   する信号を印加し、 所定時間が経過した後に、前記第１の電極パッドに前記
   スイッチング素子をオンにする信号を印加し、 前記第２の電極パッドを介して、前記補助容量に蓄積さ
   れている信号電荷の量を測定することによって前記スイ
   ッチング素子と前記補助容量の試験を行うことを特徴と
   するアレイ基板の検査方法。
9. 【請求項９】基板と、前記基板上にマトリクス状に配線
   された複数の第１の配線および複数の第２の配線と、前
   記複数の第１の配線のそれぞれに接続され、駆動信号を
   供給する駆動回路と、を有する液晶表示装置のアレイ基
   板の検査方法であって、 前記複数の第１の配線のそれぞれの間を直流的に絶縁
   し、 前記駆動回路を動作させ、 前記駆動回路から前記第１の配線のそれぞれに供給され
   るそれぞれの駆動信号に対応する検出信号を生成して同
   一の電極パッドを介して測定することを特徴とするアレ
   イ基板の検査方法。
10. 【請求項１０】基板と、前記基板上にマトリクス状に配
    線された複数のゲート線および複数の信号線と、前記ゲ
    ート線の少なくとも一端に設けられた第１の電極パッド
    と、前記信号線の少なくとも一端に設けられた第２の電
    極パッドと、前記ゲート線と前記信号線との交差部にそ
    れぞれ設けられた複数のスイッチング素子と、前記スイ
    ッチング素子にそれぞれ接続された複数の補助容量と、
    を有する液晶表示装置のアレイ基板を検査するためのア
    レイ基板用テスタであって、 前記アレイ基板の第１の電極パッドに接触するための第
    １のプローブと、 前記第１のプローブを介して、前記スイッチング素子を
    オン状態にするためのゲート信号を供給するゲート信号
    発生回路と、 前記第２の電極パッドに接触するための第２のプローブ
    と、 前記第２のプローブを介して、前記スイッチング素子に
    接続された前記補助容量に試験信号を供給する試験信号
    発生回路と、 前記第２のプローブを介して、前記補助容量に蓄積され
    ている信号電荷の量を測定する読み出し回路と、を備え
    たことを特徴とするアレイ基板用テスタ。