JP4782956B2

JP4782956B2 - アレイ基板の検査方法

Info

Publication number: JP4782956B2
Application number: JP2001266178A
Authority: JP
Inventors: 信生昆田
Original assignee: Toshiba Mobile Display Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2001-09-03
Filing date: 2001-09-03
Publication date: 2011-09-28
Anticipated expiration: 2021-09-03
Also published as: JP2003075794A

Description

【０００１】
【発明の属する技術分野】
この発明は、おもにアクティブマトリクス型の液晶表示装置に用いられるアレイ基板の検査方法に関する。
【０００２】
【従来の技術】
近年、半導体層としてｐ−Ｓｉ（ポリシリコン）ＴＦＴを用いたアクティブマトリクス型の液晶表示装置（以下、ｐ−ＳｉＴＦＴ・ＬＣＤ）は、アレイ基板上に画素部のほかに駆動回路を内蔵することができるため、ノート型ＰＣや携帯型情報端末のディスプレイとして主流になりつつある。
【０００３】
ｐ−ＳｉＴＦＴ・ＬＣＤでは、アレイ基板上に電極や配線などが形成された段階でアレイテストと呼ばれる検査が行われている。この検査は、アレイテスタと呼ばれる検査装置を使用して、画素毎に形成された補助容量に電圧を印加して充電し、所定時間後に放電させ、この時に生じる電位を測定して、画素の電気的な不良の有無を判定するものである。
【０００４】
【発明が解決しようとする課題】
ところで、アレイ基板上に内蔵される駆動回路のうち、信号線駆動回路に含まれるアナログスイッチ（以下、ＡＳＷ）は、１本の信号線に極性の異なるビデオ信号を所定期間毎にサンプリングする極性反転駆動を行うために、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴとを組み合わせたＣ−ＭＯＳ回路が用いられている。しかし、このアレイテスタを使用して、信号線１本毎に正負の極性を反転させた電圧を印加する、いわゆるＶライン反転駆動による電圧印加を行った場合、異常を示す測定結果が得られたとしても、それがｎ−ｃｈＡＳＷとｐ−ｃｈＡＳＷの特性差の中に埋もれてしまうことがあり、検査を精度良く行うことは困難であった。とくに、ｐ−ＳｉＴＦＴ・ＬＣＤのアレイ基板では、内蔵の駆動回路を介して検査を行うため、駆動回路を構成するスイッチ素子や配線の特性バラツキが測定結果に含まれ、精度良く検査を行うことは難しいという問題点があった。
【０００５】
そして、上記アレイテストでは、不良アレイ基板のセル工程（次工程）への流入防止や、アレイ工程へのプロセス改善のためのフィードバックが求められているため、従来の検査方法では、アレイテストの目的を十分に達成することはできないという問題点があった。
【０００６】
この発明の目的は、アレイ基板上に形成されたＡＳＷの特性差による影響を受けにくくし、画素不良を精度良く検出できるようにすることで、アレイテストの目的を十分に達成することができるようにしたアレイ基板の検査方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明は、互いに交差する複数本の信号線及び複数本の走査線、これら両線の各交差部に配置された画素電極、前記画素電極と電気的に接続された補助容量、前記走査線から供給されたゲート信号により前記信号線と前記画素電極間を導通させて前記信号線に供給されたビデオ信号を前記画素電極及び補助容量に書き込む画素スイッチ素子を含み、前記画素電極を表示単位とする画素が複数形成された画素部と、隣接する一組の前記信号線の各々に所定期間毎に互いに極性の異なるビデオ信号を供給する信号線駆動回路と、前記各走査線に対し所定周期でゲート信号を供給する走査線駆動回路とを備えたアレイ基板の検査方法において、前記信号線駆動回路と走査線駆動回路を通常駆動させ、隣接する一組の前記信号線の各々に互いに極性の異なるテスト用ビデオ信号を供給して前記補助容量への書き込みを行い、所定時間後に放電させ、この時の電圧を測定する検査ステップを、前記テスト用ビデオ信号の極性を入れ替えて少なくとも２回実行し、前記少なくとも２回の検査ステップで得た各画素の電圧を極性毎に抽出し、検査対象となった全画素について同一極性の電圧が配置されるように並べ替え、この並び替えた同一極性の電圧と期待値とを比較することにより、前記検査対象となった各画素の電気的な不良の有無を判定することを特徴とする。
【０００８】
請求項２の発明は、請求項１において、前記信号線駆動回路の通常駆動では、隣接する一組の前記信号線の各々に１フレーム毎に正極性又は負極性のテスト用ビデオ信号を供給するＶライン反転駆動を行い、前記少なくとも２回の検査ステップで得た各画素の電圧を極性毎に抽出し、検査対象となった全画素について正極性又は負極性の電圧が一画面分配置されるように並べ替え、この並び替えた一画面分の電圧と期待値とを比較することにより、一画面を構成する全画素の電気的な不良の有無を判定することを特徴とする。
【０００９】
請求項３の発明は、請求項２において、前記少なくとも２回の検査ステップで得た各画素の電圧を極性毎に抽出し、検査対象となった全画素について正極性の電圧が一画面分配置されるように並べ替えると共に、検査対象となった全画素について負極性の電圧が一画面分配置されるように並べ替え、各極性の一画面分の電圧と各極性毎に設定された期待値とを比較することにより、一画面を構成する全画素の電気的な不良の有無を判定することを特徴とする。
【００１０】
【発明の実施の形態】
以下、この発明に係わるアレイ基板の検査方法を、ｐ−ＳｉＴＦＴ・ＬＣＤを構成するアレイ基板の検査に適用した場合の実施形態について説明する。
【００１１】
図１は、本実施形態に係わるアレイ基板とアレイテスタの回路構成図である。
【００１２】
アレイ基板１０上には、画素部１００、走査線駆動回路１１０、信号線駆動回路１２０、入出力端子１３０及び１３１などが形成されている。
【００１３】
画素部１００には、走査線Ｇ１，Ｇ２，…Ｇｎ（以下、総称Ｇ）及び信号線Ｄ１，Ｄ２，…Ｄｍ（以下、総称Ｄ）が互いに交差するように配置されており、これら両線の交差部にはｐ−ＳｉＴＦＴで構成された画素スイッチ素子１１が配置されている。この画素スイッチ素子１１のゲート電極は１水平ライン毎に共通に走査線Ｇ１，Ｇ２，…Ｇｎに接続され、またソース電極は１垂直ライン毎に信号線Ｄ１，Ｄ２，…Ｄｍに接続されている。さらにドレイン電極は画素電極１２に接続されるとともに、この画素電極１２と電気的に並列に配置された補助容量１３に接続されている。この補助容量１３は補助容量線１４に接続され、図示しない外部駆動回路から補助容量電圧が供給される。後述するアレイテスタ１４０を使った検査では、補助容量電位として電源電圧出力部１４３から一定の電位が入出力端子１３１を通じて供給される。
【００１４】
以下の説明において、画素とは、画素電極１２を表示単位とする矩形領域を指すものとする。また、アレイテストによる画素の電気的な不良の有無とは、補助容量１３の容量分バラツキ、画素スイッチ素子１１のオフリークの有無、各電極の断線の有無などの画素全体としての不良の有無を指すものとする。
【００１５】
なお、図１は、液晶パネルとして組み立てる前のアレイ基板上での構成を示したものであるため、画素電極１２と対向配置される対向電極及びこれら電極間に充填される液晶層などは図示していない。
【００１６】
走査線駆動回路１１０は、シフトレジスタ１１１、バッファ１１２から構成されている。シフトレジスタ１１１は、図示しない外部駆動回路から入出力端子１３０を通じて供給される垂直のスタート信号やクロック信号（以下、垂直／水平を含めてロジック信号という）に基づいて、走査線Ｇ１，Ｇ２，…Ｇｎに１水平走査期間毎にゲート信号を出力する。
【００１７】
後述するアレイテスタ１４０を使った検査では、テスト用信号発生部１４１からシフトレジスタ１１１へロジック信号が供給されるほか、電源電圧出力部１４３からは、走査線駆動回路１１０を駆動するための電源電圧が供給される。
【００１８】
信号線駆動回路１２０は、シフトレジスタ１２１、極性選択回路／バッファ１２２、ビデオバス１２３及びＡＳＷ１，２，…ｎで構成されている。シフトレジスタ１２１は、図示しない外部駆動回路から入出力端子１３０を通じて供給されるロジック信号に基づいて、極性選択回路／バッファ１２２の動作タイミングを制御する。極性選択回路／バッファ１２２は、シフトレジスタ１２１により制御され、各ＡＳＷに選択信号／非選択信号を出力する。そして、この選択信号／非選択信号によりＡＳＷ１，２，…ｎがオン／オフ動作することで、ビデオバス１２３に供給されたビデオ信号が信号線Ｄ１，Ｄ２，…Ｄｍにサンプリングされる。
【００１９】
ここで、信号線Ｄ１，Ｄ２，…Ｄｍにサンプリングされるビデオ信号は、１フレーム毎に隣接する一組の信号線（例えば、Ｄ１，Ｄ２）でそれぞれ極性を反転させる、いわゆるＶライン反転駆動が行われている。このために、ＡＳＷ１，２，…ｎは、それぞれｐ−ｃｈＴＦＴ１２５とｎ−ｃｈＴＦＴ１２６とを組み合わせたＣ−ＭＯＳ回路で構成されている。また、ビデオバス１２３は、正極性のビデオ信号と負極性のビデオ信号が、それぞれ別々の経路で供給されるように配線されている。これにより、例えば奇数フレームでは、信号線Ｄ１に接続するｐ−ｃｈＴＦＴ１２５を介して正極性のビデオ信号が信号線Ｄ１にサンプリングされ、同時に、隣接する信号線Ｄ２に接続するｎ−ｃｈＴＦＴ１２６を介して負極性のビデオ信号が信号線Ｄ２にサンプリングされる。次に偶数フレームでは、信号線Ｄ１に接続するｎ−ｃｈＴＦＴ１２６を介して負極性のビデオ信号が信号線Ｄ１にサンプリングされ、同時に、隣接する信号線Ｄ２に接続するｐ−ｃｈＴＦＴ１２５を介して正極性のビデオ信号が信号線Ｄ２にサンプリングされる。この切り替えは極性選択回路／バッファ１２２からの選択信号によりＡＳＷ１，２，…ｎを制御することで実現している。
【００２０】
ここで、ｐ−ｃｈＴＦＴ１２５はＬｏｗレベルの選択信号でオン状態となり、Ｈｉｇｈレベルの非選択信号でオフ状態となるものとし、またｎ−ｃｈＴＦＴ１２６はＨｉｇｈレベルの選択信号でオン状態となり、Ｌｏｗレベルの非選択信号でオフ状態となるものとする。
【００２１】
後述するアレイテスタ１４０を使った検査では、テスト用信号発生部１４１からシフトレジスタ１１１へロジック信号が供給されるほか、テスト用信号発生部１４１からビデオバス１２３にはテスト用のビデオ信号が供給される、また、電源電圧出力部１４３からは、信号線駆動回路１２０を駆動するための電源電圧が供給される。
【００２２】
アレイテスタ１４０は、アレイ基板１０の外部回路として用意される回路であり、テスト用信号発生部１４１、テスト用信号測定部１４２、測定結果判定部１４３、データメモリ１４４及び電源電圧出力部１４５により構成されている。このアレイテスタ１４０からはロジック信号や電源電圧がアレイ基板１０の入出力端子１３０を通じて供給される。これにより、走査線駆動回路１１０と信号線駆動回路１２０が通常駆動して、後述するテスト用のビデオ信号がすべての補助容量１３に書き込まれる。さらに、この状態で所定時間保持させた後、再び走査線駆動回路１１０と信号線駆動回路１２０を通常駆動させて補助容量１３を放電させ、この放電により生じた電荷を電圧として測定する。以下、各部の機能について説明する。
【００２３】
テスト用信号発生部１４１は、走査線駆動回路１１０と信号線駆動回路１２０を通常駆動させるためのロジック信号と、テスト用のビデオ信号（以下、テスト用信号という）を供給する。これらの信号は入出力端子１３０を通じてアレイ基板１０に入力し、このうちテスト用信号はビデオバス１２３に供給される。本実施形態において、テスト用信号の補助容量１３への書き込みは、各信号線Ｄに供給するテスト用信号の極性を入れ替えて２回実行される。
【００２４】
テスト用信号測定部１４２は、画素部１００の補助容量１３に書き込まれ、所定時間後に放電されたテスト用信号の電圧（電圧波形）を測定し、各画素の電圧を測定結果判定部１４３に出力する。また、テスト用信号測定部１４２では、後述する測定結果判定部１４３での判定結果を図示しない外部回路に転送する。
【００２５】
測定結果判定部１４３は、テスト用信号測定部１４２で測定された２回分の測定結果について、各画素の電圧を極性毎に抽出し、検査対象となった全画素について正極性の電圧が一画面分配置されるように並べ替えると共に、同じく検査対象となった全画素について負極性の電圧が一画面分配置されるように並べ替える。このような極性毎の電圧の並び替えはデータメモリ１４４を使って行う。さらに、正及び負極性の一画面分の各電圧と各極性毎に設定された期待値（しきい値）とを比較することにより、一画面を構成する全画素の電気的な不良の有無を判定する。この判定結果はテスト用信号測定部１４２を通じて図示しない外部回路に転送される。
【００２６】
電源電圧出力部１４５は、走査線駆動回路１１０や信号線駆動回路１２０に対し、その駆動に必要な電源電圧を供給するほか、補助容量線１４に補助容量電圧を供給する。これらの電源電圧は入出力端子１３０及び１３１を通じて供給される。また、テスト用信号発生部１４１、テスト用信号測定部１４２及び測定結果判定部１４３にも電源電圧を供給している。
【００２７】
続いて、上記のように構成されたアレイ基板１０の検査方法を図１及び図２を参照しながら説明する。なお図２（Ａ）〜（Ｄ）は、一画面分に相当する各画素の極性を示す説明図である。
【００２８】
まず、電源電圧出力部１４５から走査線駆動回路１１０や信号線駆動回路１２０などに必要な電源電圧を供給する。また、テスト用信号発生部１４１からビデオバス１２３にテスト用信号を供給するとともに、走査線駆動回路１１０や信号線駆動回路１２０にロジック信号を供給することにより、走査線駆動回路１１０と信号線駆動回路１２０を通常駆動する。
【００２９】
走査線駆動回路１１０から走査線Ｇ１，Ｇ２，…Ｇｎの順にゲート信号が出力されると、各１水平ライン上の画素スイッチ素子１１が１水平走査期間だけオン状態となる。この間に極性選択回路／バッファ１２２からは選択信号が出力され、ＡＳＷ１，２，…ｎは順にオン状態となる。この結果、ビデオバス１２３に供給されたテスト用信号は、ＡＳＷ１，２，…ｎを通じて信号線Ｄ１，Ｄ２，…Ｄｍに順にサンプリングされる。そして、信号線Ｄ１，Ｄ２，…Ｄｍにサンプリングされたテスト用信号は、オン状態となった画素スイッチ素子１１を介して補助容量１３に書き込まれる。極性選択回路／バッファ１２２から出力された選択信号が所定時間後に非選択信号にシフトし、ＡＳＷ１，２，…ｎがオフ状態になると、信号線Ｄ１，Ｄ２，…Ｄｍとビデオバス１２３の間は非導通状態となる。
【００３０】
次に、１フレーム期間が経過した時点で、走査線駆動回路１１０から走査線Ｇ１，Ｇ２，…Ｇｎの順にゲート信号が出力されると、各１水平ライン上の画素スイッチ素子１１が再びオン状態となる。この間に極性選択回路／バッファ１２２からは選択信号が出力され、ＡＳＷ１，２，…ｎは順にオン状態となる。この結果、各１水平ライン上の補助容量１３に充電されていたテスト用信号が放電され、この放電により生じた電荷が信号線Ｄ１，Ｄ２，…Ｄｍ、ＡＳＷ１，２，…ｎ及びビデオバス１２３を通じて読み出され、テスト用信号測定部１４２に入力される。テスト用信号測定部１４２では、読み出された電荷を電圧（値）として測定し、これを測定結果判定部１４３に受け渡す。測定結果判定部１４３では、第１回目の書き込みによる一画面分の測定結果をデータメモリ１４４の所定エリアに保持する。
【００３１】
第１回目の書き込みでは、図２（Ａ）に示すように、奇数番目の列にある画素には正極性のテスト用信号が書き込まれ、偶数番目の列にある画素には負極性のテスト用信号が書き込まれる。
【００３２】
続いて、上記第１回目と同様の手順で第２回目の書き込みおよび読み出しを行う。この第２回目の書き込みでは、図２（Ｂ）に示すように、奇数番目の列にある画素には負極性のテスト用信号が書き込まれ、偶数番目の列にある画素には正極性のテスト用信号が書き込まれる。テスト用信号測定部１４２では、読み出された電荷を電圧（値）として測定し、これを測定結果判定部１４３に受け渡す。測定結果判定部１４３では、第２回目の書き込みによる一画面分の測定結果をデータメモリ１４４の所定エリアに保持する。
【００３３】
次に、測定結果判定部１４３では、データメモリ１４４の所定エリアにそれぞれ保持されている２回分の測定結果について、各画素の電圧を極性毎に抽出し、図２（Ｃ）に示す用に、検査対象となった全画素について正極性の電圧が一画面分配置されるように並べ替えると共に、図２（Ｄ）に示すように、検査対象となった全画素について負極性の電圧が一画面分配置されるように並べ替えを行う。そして、正及び負極性の一画面分の各電圧と期待値とをそれぞれ比較して、２つの値の差が許容範囲内に収まっているときはその画素の電気的な不良は無し（正常）と判定し、そうでないときは不良（異常）と判定する。なお、この判定に際しては、期待値だけではなく、他の画素との相対的な評価を加えるようにしても良い。
【００３４】
上記実施形態の検査方法によれば、画素の電気的な不良の有無を判定する電圧を一画面の全画素で同一極性としたので、測定結果がｎ−ｃｈＡＳＷとｐ−ｃｈＡＳＷの特性差に影響されることがなくなり、検査を精度良く行うことができる。例えば、走査線の途中から断線が生じる、いわゆる横オープンと呼ばれる欠陥では、図２（Ａ）や図２（Ｂ）のように一画面で正極性と負極性の電圧が混在している場合には、測定結果がＡＳＷの特性差に埋もれてしまうために、欠陥が見つけにくいが、本実施形態の図２（Ｃ）や図２（Ｄ）ように一画面の全画素で同一極性とした場合は、測定結果がＡＳＷの特性差に影響されることがなく、画素相互の比較が容易なものとなるため、欠陥の有無を精度良く見つけだすことができる。
【００３５】
本実施形態に係わる検査方法によれば、不良アレイ基板のセル工程（次工程）への流入を防止し、またアレイ工程へのプロセス改善のためのフィードバックを行うことができるため、歩留まりを大幅に向上させることができる。さらに液晶パネルとして完成させるための工程や部品の無駄を避け、製造コストを抑えることができる。したがって、アレイテストの目的を十分に達成することができる。
【００３６】
上記実施形態では、検査対象となった全画素について同一極性の電圧が一画面分配置されるように並べ替えた例について示したが、検査対象は１水平ライン上の画素でもよいし、特定領域内（例えば上下又は左右に分割した一方の領域）の画素であってもよい。
【００３７】
また、上記実施形態では、正極性及び負極性の一画面分の各電圧と期待値とをそれぞれ比較するようにしているが、正極性又は負極性のいずれか一方の一画面分の各電圧と期待値とを比較することにより、画素の電気的な不良の有無を判定するようにしてもよい。
【００３８】
なお、図１に示した信号線駆動回路１２０におけるビデオバス１２３やＡＳＷ１２４の配線構造、回路構成も、その駆動方法により種々に異なる。本発明は、ＡＳＷを有する信号線駆動回路一般に適用可能であり、本実施形態の構成は、その一例を示したものにすぎない。例えば、信号線駆動回路１２０（及び走査線駆動回路１１０）は図示しない外部駆動回路側に配置されていてもよい。
【００３９】
【発明の効果】
以上説明したように、この発明に係わるアレイ基板の検査方法によれば、アレイ基板上に形成されたＡＳＷの特性差による影響を減らして、画素不良を精度良く検出することができるため、アレイテストの目的を十分に達成することが可能となる。
【図面の簡単な説明】
【図１】実施形態に係わるアレイ基板とアレイテスタの回路構成図。
【図２】（Ａ）〜（Ｄ）は一画面分に相当する各画素の極性を示す説明図。
【符号の説明】
１０…アレイ基板、１１…画素スイッチ素子、１２…画素電極、１３…補助容量、１４…補助容量線、１００…画素部、１１０…走査線駆動回路、１２０…信号線駆動回路、１２３…ビデオバス、１２５…ｎ−ｃｈＴＦＴ、１２６…ｐ−ｃｈＴＦＴ、１３０（１３１）…入出力端子、１４０…アレイテスタ、１４１…テスト用信号発生部、１４２…テスト用信号測定部、１４３…測定結果判定部、１４４…データメモリ、１４５…電源電圧出力部

Claims

互いに交差する複数本の信号線及び複数本の走査線、これら両線の各交差部に配置された画素電極、前記画素電極と電気的に接続された補助容量、前記走査線から供給されたゲート信号により前記信号線と前記画素電極間を導通させて前記信号線に供給されたビデオ信号を前記画素電極及び補助容量に書き込む画素スイッチ素子を含み、前記画素電極を表示単位とする画素が複数形成された画素部と、隣接する一組の前記信号線の各々に所定期間毎に互いに極性の異なるビデオ信号を供給する信号線駆動回路と、前記各走査線に対し所定周期でゲート信号を供給する走査線駆動回路とを備えたアレイ基板の検査方法において、
前記信号線駆動回路と走査線駆動回路を通常駆動させ、隣接する一組の前記信号線の各々に互いに極性の異なるテスト用ビデオ信号を供給して前記補助容量への書き込みを行い、所定時間後に放電させ、この時の電圧を測定する検査ステップを、前記テスト用ビデオ信号の極性を入れ替えて少なくとも２回実行し、
前記少なくとも２回の検査ステップで得た各画素の電圧を極性毎に抽出し、検査対象となった全画素について同一極性の電圧が配置されるように並べ替え、この並び替えた同一極性の電圧と期待値とを比較することにより、前記検査対象となった各画素の電気的な不良の有無を判定することを特徴とするアレイ基板の検査方法。
前記信号線駆動回路の通常駆動では、隣接する一組の前記信号線の各々に１フレーム毎に正極性又は負極性のテスト用ビデオ信号を供給するＶライン反転駆動を行い、
前記少なくとも２回の検査ステップで得た各画素の電圧を極性毎に抽出し、検査対象となった全画素について正極性又は負極性の電圧が一画面分配置されるように並べ替え、この並び替えた一画面分の電圧と期待値とを比較することにより、一画面を構成する全画素の電気的な不良の有無を判定することを特徴とする請求項１に記載のアレイ基板の検査方法。
前記少なくとも２回の検査ステップで得た各画素の電圧を極性毎に抽出し、検査対象となった全画素について正極性の電圧が一画面分配置されるように並べ替えると共に、検査対象となった全画素について負極性の電圧が一画面分配置されるように並べ替え、各極性の一画面分の電圧と各極性毎に設定された期待値とを比較することにより、一画面を構成する全画素の電気的な不良の有無を判定することを特徴とする請求項２に記載のアレイ基板の検査方法。