KR20060065528A - 어레이 기판 검사 방법 및 장치 - Google Patents

어레이 기판 검사 방법 및 장치 Download PDF

Info

Publication number
KR20060065528A
KR20060065528A KR1020050119603A KR20050119603A KR20060065528A KR 20060065528 A KR20060065528 A KR 20060065528A KR 1020050119603 A KR1020050119603 A KR 1020050119603A KR 20050119603 A KR20050119603 A KR 20050119603A KR 20060065528 A KR20060065528 A KR 20060065528A
Authority
KR
South Korea
Prior art keywords
voltage
transistor
conductive state
data terminal
terminal
Prior art date
Application number
KR1020050119603A
Other languages
English (en)
Inventor
노부타카 이타가키
히데유키 노리마츠
Original Assignee
애질런트 테크놀로지스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 애질런트 테크놀로지스, 인크. filed Critical 애질런트 테크놀로지스, 인크.
Publication of KR20060065528A publication Critical patent/KR20060065528A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of El Displays (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)

Abstract

능동 매트릭스 디스플레이 패널 어레이 기판을 검사하는 방법은, 트랜지스터가 실행 중인 동안 트랜지스터의 데이터 단자에 전압 V1을 인가하는 단계와, 트랜지스터를 비도전 상태로 만드는 단계와, 데이터 단자에 전압 V1 + △V를 인가하는 단계와, 트랜지스터를 도전 상태로 만드는 단계와, 전하 △Q를 측정하는 단계의 제 1 단계와, 트랜지스터가 실행 중이 아니면, 데이터 단자에 전압 V0을 인가하고, 트랜지스터가 실행하면 트랜지스터를 통해서 흐르는 전압 Q1을 측정하는 제 2 단계와, 트랜지스터가 실행하지 않으며 데이터 단자 전압이 V4이면 데이터 단자에 전압 V0'을 인가하고, 트랜지스터가 실행하면 흐르는 전하 Q2를 측정하는 제 3 단계와, △V, △Q, V0, V0', V3, V4, Q1 및 Q2를 기초로 하여 캐패시터의 캐패시턴스를 결정하는 제 4 단계를 포함한다.

Description

어레이 기판 검사 방법 및 장치{METHOD AND APPARATUS FOR INSPECTING ARRAY SUBSTRATE}
도 1(a) 내지 1(c)는 본 발명에서 테스트 대상 픽셀 회로를 각각 도시하는 블록도,
도 2는 본 발명에서 테스트 대상 픽셀 회로를 개략적으로 도시하는 회로도,
도 3은 본 발명에 따른 측정 절차를 나타내는 순서도,
도 4는 제 1 단계의 순서도,
도 5(a) 내지 5(c)는 제 1 단계에서 회로 구성의 상태 전이를 나타내는 도면,
도 6은 제 2 단계의 순서도,
도 7(a) 내지 7(d)는 제 2 단계에서 회로 구성의 상태 전이를 나타내는 도면,
도 8은 제 2 단계의 다른 예의 순서도,
도 9는 본 발명을 수행하기에 적합한 테스트 회로의 블록도,
도 10은 도 9에 도시하는 수평 시프트 레지스터의 회로의 예를 도시하는 블록도,
도 11은 도 9에 도시하는 수직 시프트 레지스터의 회로의 예를 도시하는 블 록도.
도면의 주요 부분에 대한 부호의 설명
186 : 테스트 대상 픽셀 구동 회로
본 발명은 능동 매트릭스 디스플레이 패널(active-matrix display panels)에서 어레이 기판을 검사하는 방법 및 장치에 관한 것이다. 보다 구체적으로, 본 발명은 능동 매트릭스 디스플레이 패널, 예컨대, 유기 EL(organic electroluminescent) 패널 및 액정 패널에서 사용되는 어레이 기판의 검사에 적용 가능한 검사 방법 및 검사 장치에 관한 것이다.
최근, 디스플레이 성능이 향상됨에 따라, 평평한 패널 디스플레이, 예컨대, 액정 패널(후술에서 "LCD"라 함) 및 유기 EL 패널 또는 유기 발광 다이오드(후술에서 "OLED"라 함)에 관심이 집중되어 오고 있다. 이러한 평평한 패널 디스플레이 기판의 제조 프로세스에서, 어레이 기판이 어떤 결함 없이 형성되는지를 검사하는 테스트가 수행된다(이러한 테스트를 후술에서는 "어레이 테스트"라 함). 어레이 테스트에서, 데이터를 저장하기 위해 픽셀-전압-저장 캐패시터(후술에서 "저장 캐패시터"라 함)의 캐패시턴스를 측정하는 것이 중요하다. 특히, 저장 캐패시터를 충전하기 위해 TFT(thin-film transistor) 어레이의 데이터 단자에 사전결정된 전압이 인가되고, 전압값에 의해 충전량이 판독 및 분배되어, 이로써 캐패시터의 캐패시턴스를 결정한다.
해당 기술 분야에서, 저장 캐패시터의 캐패시턴스만 정확하게 측정하기란 어려울 수 있다. 이는, 어레이 기판에서 흐르는 전류가 저장 캐패시터로 흐르도록 스위칭하기 위한 스위칭 장치로서의 역할을 하는 TFT의 기생 캐패시턴스 때문이다. TFT에서, 소스 전극을 제공하는 층 및 데이터 전극을 제공하는 층은 게이트 전극을 제공하는 층의 상부 표면의 2개의 대응 대향부에서 라미네이트된다(laminated). 소스 전극과 데이터 전극 사이에 형성되는 공간은 기생 캐패시턴스를 생성한다. 어레이 테스트 동안에, 테스트를 위한 전압이, 어레이 기판의 데이터 라인에 결합되는 TFT 데이터 단자에 인가되고, 저장 캐패시터로 흐르는 전하 또는 전기 전하가 측정되면, TFT에서의 기생 캐패시턴스가 측정 에러를 야기하기 때문에 측정이 정확하게 수행될 수 없다는 문제가 있다.
어레이를 테스트하는 공지 기술의 예에는, 일본 미심사 특허 출원 공개 제 2004-93644호가 있다. 어레이 기판에 있는 TFT 어레이 내의 각 게이트 전극에 서로 다른 전압이 두번 인가되고, 저장 캐패시터에 저장되어 있는 전하와 캐패시턴스가 어레이 기판에서 펀치 수루 비정상 전압(punch-through voltage abnormality)을 검출하도록 측정된다. 그러나, 이 문헌에 기술되어 있는 기술은 TFT 어레이에서 데이터 전극과 소스 전극 사이에 발생하는 기생 패캐시턴스의 영향에 대해서는 고려하지 않는다.
임의의 어레이 테스트에서, 스위칭 장치로서 작용을 하는 TFT에서 데이터 단자와 소스 단자 사이에 생성되는 기생 캐패시턴스가 저장 캐패시터의 캐패시턴스에 비해 무시할 정도로 작으면 문제가 없을 것이다. 그렇지 않으면, 저장 캐패시턴스의 측정시 에러가 발생하고, 결과적으로, 펀치 스루 전압이 정확하게 검사될 수 없다는 문제가 생긴다.
이에 따라, 본 발명은 전술한 견지에서 구상되었으며, 본 발명의 목적은 스위칭 장치에서 발생되는 기생 캐패시턴스 및 저장 캐패시터의 캐패시턴스의 개별 측정을 가능하게 함으로써 저장 캐패시터의 정확한 검사를 수행할 수 있는 어레이 기판 검사 방법 및 어레이 기판 검사 장치를 제공하는 것이다.
위에서 기술한 목적을 달성하기 위해, 본 발명은 능동 매트릭스 디스플레이 패널에서 어레이 기판을 검사하는 방법을 제공한다. 어레이 기판은 데이터 단자, 소스 단자 및 게이트 단자를 구비하는 스위칭 트랜지스터와, 트랜지스터의 소스 단자에 연결되어 있는 픽셀 구동 회로와, 픽셀 구동 회로 및 소스 단자에 연결되어 있는 픽셀 전압 저장 캐패시터를 구비한다. 본 방법은, 트랜지스터가 도전 상태인 동안 상기 데이터 단자에 전압 V1을 인가하여, 트랜지스터를 비도전 상태로 만들고, 트랜지스터가 비도전 상태인 동안 데이터 단자에 이와 다른 전압 V1 + △V를 인가하여, 트랜지스터를 도전 상태로 만들고, 트랜지스터를 통해서 흐르는 전하량 △Q을 측정하는 제 1 단계와, 트랜지스터가 비도전 상태이면 데이터 단자에 전압 V0을 인가 ― 데이터 단자에 인가되는 전압은 전압 V0와 다른 전압 V3이고, 캐패시터의 전위는 VC임 ― 하고, 트랜지스터가 도전 상태로 되면 트랜지스터를 통해서 흐르는 전하량 Q1을 측정하는 제 2 단계를 포함한다. 또한, 본 발명은 트랜지스터가 비도전 상태이면 데이터 단자에 전압 V0'를 인가 ― 상기 데이터 단자에 인가되는 전압은 전압 V3와 다른 전압 V4이고, 캐패시터의 전위는 전위 VC임 ― 하고, 트랜지스터가 도전 상태가 되면 트랜지스터를 통해서 흐르는 전하량 Q2을 측정하는 제 3 단계와, △V, △Q, V0, V0', V3, V4, Q1 및 Q2의 값을 기초로 하여 캐패시터의 캐패시턴스 CS를 결정하는 제 4 단계를 포함한다.
제 2 및 제 3 단계에서, 전압 V0 및 V0'의 값은 서로 동일하거나 동일하지 않을 수 있다.
제 2 단계 및 제 3 단계 중 하나 또는 두 단계 이전에, 트랜지스터가 도전 상태에 있으면 트랜지스터의 게이트 전압이 일정한 값에서 유지되는 동안 데이터 단자에 인가되는 전압은 증가되어, 이로써 트랜지스터를 비도전 상태로 만들 수 있다. 이는 트랜지스터의 전위가 트랜지스터의 게이트 전압 VG으로부터 트랜지스터의 임계 전압 Vth을 감하여 획득되는 값을 갖도록, 즉 VC = VG - Vth를 충족시키는 값을 갖도록 할 수 있다.
본 발명에 따라, 제 4 단계에서, 캐패시터의 캐패시턴스 CS는 아래의 수학식 1을 기초로 하여 결정될 수 있다.
Figure 112005071798865-PAT00001
여기서,△V' = V2 - V1이다.
또한, 트랜지스터 또는 또 다른 트랜지스터의 기생 캐패시턴스 Cds는 아래의 수학식 2를 기초로 하여 결정될 수 있다.
Figure 112005071798865-PAT00002
또 다른 바람직한 실시예에서, 제 2 단계 또는 제 3 단계에서 VC = VG - Vth를 충족시키는 대신에, 본 방법은 제 2 단계 이전에, 트랜지스터가 도전 상태이면 트랜지스터의 데이터 단자에 전압 V1을 인가하는 단계와, 게이트 전압을 감소시켜 트랜지스터를 비도전 상태로 만들며 데이터 단자의 전압을 V1로 유지하여, 이로써 캐패시터의 전위를 V1으로 설정하는 단계를 더 포함할 수 있다. 본 방법은 또한, 트랜지스터가 도전 상태이면 트랜지스터의 데이터 단자에 전압 V2를 인가하고, 게이트 전압을 감소시켜 트랜지스터를 비도전 상태로 만들며 데이터 단자의 전압을 V2로 유지하여, 이로써, 캐패시터의 전위를 V2로 설정하는 단계를 포함할 수 있다.
본 발명은 또한, 능동 매트릭스 디스플레이 패널에서 어레이 기판을 검사하는 장치를 제공한다. 어레이 기판은 데이터 단자, 소스 단자 및 게이트 단자를 구비하는 스위칭 트랜지스터와, 트랜지스터의 소스 단자에 연결되어 있는 픽셀 구동 회로와, 픽셀 구동 회로 및 소스 단자에 연결되어 있는 픽셀 전압 저장 캐패시터를 포함한다. 본 장치는 전압 소스, 전하 측정 회로, 프로세싱 장치 및 저장 수단을 포함한다. 프로세싱 장치는 트랜지스터가 도전 상태인 동안에 전압 소스가 데이터 단자에 전압 V1을 인가해서, 트랜지스터를 비도전 상태로 만들고, 트랜지스터가 비도전 상태인 동안 데이터 단자에 다른 전압 V1 + △V을 인가해서, 트랜지스터를 도전 상태로 만들게 하고, 전하 측정 회로가 트랜지스터를 통해서 흐르는 전하량 △Q를 측정하게 하고, 저장 수단이 전하량 △Q를 저장하게 하는 제 1 동작과, 트랜지스터가 비도전 상태이면 전압 소스가 데이터 단자에 전압 V0 ― 데이터 단자에 인가되는 전압은 전압 V0와 다른 전압 V1이고, 캐패시터의 전위는 VC임 ― 을 인가하게 하고, 트랜지스터가 도전 상태로 되면 전하 측정 회로가 트랜지스터를 통해서 흐르는 전하량 Q1을 측정하게 하고, 저장 수단이 전하량 Q1을 저장하게 하는 제 2 동작을 제어한다. 또한, 프로세싱 장치는 트랜지스터가 비도전 상태이면 전압원이 데이터 단자에 전압 V0'을 인가 ― 데이터 단자에 인가되는 전압은 전압 V1과 다른 전압 V2이고, 캐패시터의 전위는 VC임 ― 하게 하고, 트랜지스터가 도전 상태로 되면 전하 측정 회로가 트랜지스터를 통해서 흐르는 전하량 Q2를 측정하게 하고, 저장 수단이 전하량 Q2를 저장하게 하는 제 3 동작을 제어한다. 프로세싱 장치는 저장 수단에 의해 저장되는 △V, V0, V0', V3 및 V4의 값 및 △Q, Q1 및 Q2의 값을 기초로 하여 캐패시터의 캐패시턴스를 결정하는 제 4 동작을 수행한다.
따라서, 본 발명에 따라, 스위칭 장치로서의 역할을 하는 TFT에서 생성되는 기생 캐패시턴스와 저장 캐패시턴스가 개개의 값으로서 측정될 수 있기 때문에, 어레이 회로에서 저장 캐패시터의 캐패시턴스가 정확하게 측정될 수 있다. 본 발명의 방법 및 장치에 의해서, 1F 이하의 정확한 측정이 가능하게 된다.
본 발명의 실시예에 따라 어레이 회로의 검사 장치 및 검사 방법은 아래에서 첨부 도면을 참조하여 기술될 것이다. 본 발명을 수행하기 위한 바람직한 실시예는 도 1 내지 11을 참조하여 기술될 것이다.
도 1(a) 내지 1(c)는 본 발명에서 측정되는 LCD 또는 OLED의 회로 구성의 예인 하나의 픽셀(158)을 각각 도시한다. 도 1(a)는 LCD 또는 OLED에 공통인 회로 구성을 도시한다. 전형적으로, ITO(indium tin oxide)로 이루어지는 투명 전극을 포함하는 픽셀 구동 회로(186)는 스위칭 TFT(182)의 소스 단자(S)에 결합되는 소스 라인에 연결되며, TFT(182)에 의해 스위칭된다. 입력은 데이터 라인 Dm(154) 및 배선 라인(164)(이하, TFT(182)용 "데이터 라인"이라 함)을 통해서 TFT(182)의 데 이터 단자(D)에 연결된다. 전압을 저장하기 위한 캐패시터(184)(캐패시턴스 CS)는 그라운드 라인(188)과, 픽셀 구동 회로(186) 및 TFT(182)를 결합시키는 배선 라인 사이에 연결된다. 게이터 전압은 TFT(182)의 게이트 단자(G)에 공급되고 배선 라인(162)(이하, TFT(182)를 위한 "게이트 라인"이라고 함)을 통해서 게이트 라인 Gn(152)에 연결된다. 여기서, m 및 n은 어레이에서 열 및 행 번호를 나타내는 양의 정수이다. 도 1(b)는 픽셀 구동 회로(186)가 ITO 전극(190)을 포함하는 LCD의 회로 구성을 도시한다. 도 1(c)는 픽셀 구동 회로(186)가 전류를 공급하기 위한 배선 라인(196)과, TFT(192)와, ITO 전극(194)을 포함하는 OLED의 회로 구성을 도시한다. 도 2에 도시하는 바와 같이, TFT(182)는 기생 캐패시턴스(Cds)를 구비한다. TFT(182)가 도전 상태이면, 즉, 온 상태이면, 데이터 단자와 소스 단자 사이에 저항 RON이 있다.
다음으로, 본 발명에서 각 픽셀에서의 전압 저장 캐패시터(184)의 캐패시턴스를 측정하는 방법을 도 2 내지 7을 참조하여 설명한다. 도 3은 본 발명의 전체 측정 방법의 일 실시예를 나타내는 순서도이다. 먼저, 제 1 전압 변화 프로세스(S1) 및 제 1 전하 측정 프로세스(S2)를 포함하는 제 1 단계가 관심 대상인 픽셀 어레이 상에서 수행된다. 도 4는 제 1 단계를 나타내는 순서도이고, 도 5(a) 내지 5(c)는 제 1 전하 측정 프로세스에서 픽셀 회로의 상태 변화를 나타내는 도면이다.
먼저, 트랜지스터(182)로의 데이터 라인(154)에 전압 V1이 인가된다(S11). V1은 표현식 V1 < VGON - Vth를 충족시키는 전압이며, 여기서, Vth는 트랜지스터(182)에 대한 임계 전압이고, VGON은 본 실시예에서, 전형적으로 인가되는 데이터 단자 전압 하에서 트랜지스터(182)를 도전 상태로 만들기에 적합한 게이트 전압을 나타낸다. 다음으로, 데이터 단자 전압이 V1에서 유지되는 동안, VGON이 게이트 전압 VG에 인가된다. 그 결과, 게이트 전압 VG은 V1 + Vth보다 크게 되어서, TFT 어레이 내의 트랜지스터(182)는 도전 상태로 된다(S12). 다음으로, 트랜지스터(182)가 도전 상태이면, 이 상태는 사전결정된 시간 동안 또는 그 이상 동안 유지된다. 사전결정된 시간은, 캐패시터(184)가 완전히 충전될 때까지, 즉, 도 5(a)에 도시하는 캐패시터(184) 전체에 걸린 전압이 데이터 단자에서의 전압 V1과 동일하거나 거의 근접한 것으로 간주될 수 있을 때까지의 필요한 시간을 가리킨다. 사전결정된 시간이 경과되었는지 여부는, 단위 시간 당 연결되어 있는 전하계(charge meter)의 측정 값의 증가량이 "0"으로 결정되거나 충분히 작을 때까지의 필요한 시간으로 표시될 수 있다. 이러한 경우에 시상수 τ는 캐패시터(184)의 캐패시턴스 CS 및 트랜지스터(182)의 온 저항 RON을 기초로 하여 τ = RON × CS에 의해 결정된다. 또한, 사전결정된 시간이 경과되었는지 여부는 전하계 대신에 전류계(ammeter)를 연결하여, 전류값을 측정함으로써 판정될 수 있다.
그 후, 전형적으로 데이터 단자에 인가되는 전압 하에서 트랜지스터(182)를 비도전 상태, 즉, 오프 상태로 만들기에 적합할 수 있는 게이트 전압 VGoff가 게이트 전압 VG에 인가되고, 이로써, 트랜지스터(182)를 비도전 상태로 만든다(S13). 다음으로, 데이터 단자 전압은 V1 + △V으로 설정된다(S14). 그러나, 전압 △V은 V1 + △V < VGON - Vth를 충족시킨다. 트랜지스터(182)가 비도전 상태로 남으면, 캐패시터(184) 전체에 걸리는 전압은 VC1이 되고, 이는 도 5(b)에 도시하는 데이터 단자 전압 V1 + △V과 다른데, 이는 캐패시터(184)가 데이터 단자에 연결되지 않기 때문이다. 이러한 상태에서, 캐패시터(184) 전체에 걸리는 전압 VC1은 다음 등식에 의해 결정될 수 있다.
Figure 112005071798865-PAT00003
다음으로, 제 1 전하 측정 프로세스가 수행된다(S2). 특히, 전압 VGON은 게이트 단자에 인가되고 데이터 단자 전압은 V1 + △V에서 유지되어, 이로써, 트랜지스터(182)를 도전 상태로 만든다(S15). 이러한 상태가 어떤 시간 동안 유지되면, 도 5(c)에 도시하는 바와 같이, 캐패시터(184) 전체에 걸리는 전압이 V1 + △V이 되고, 이는 데이터 단자 전압과 동일하고, 이로써, 안정 상태에 도달된다. 여기서, 캐패시터(184)로 흐르는 전하량 △Q은 수학식 4에 의해 표현된다.
Figure 112005071798865-PAT00004
전하량 △Q이 측정된다(S16). 그 다음, 캐패시턴스 CS는 수학식 5에 의해 제공된다.
Figure 112005071798865-PAT00005
제 2 전압 변화 프로세스(S3) 및 제 2 전하 측정 프로세스(S4)를 포함하는 제 2 단계가 수행된다. 도 6은 제 2 단계를 나타내는 순서도이고, 도 7(a) 내지 7(d)는 제 2 전압 변화 프로세스에서 각 픽셀의 상태 변화를 나타내는 도면이다.
먼저, 전압 V2가 데이터 단자에 인가되고, 전압 VGON이 게이트 단자에 인가되어 트랜지스터(182)를 도전 상태로 만들고, 이러한 상태는 사전결정된 기간 또는 그 이상 동안 유지된다. 캐패시터(184) 전체에 걸린 전압 VC은 전압 V2로 초기화된다(S29). 전압 V2 및 VGON은 V2 < VGON - Vth를 충족시킨다. 이러한 전압 VGON은 제 1 단계에서의 VGON과 반드시 동일할 필요는 없다. 전압 V2 및 전압 V1은 또한 서로 동일할 수 있다. 이러한 경우에, 캐패시터(184) 전체에 걸리는 전압은 도 7(a)에 도시하는 바와 같이 V2이다. 다음으로, 게이트 전압은 VGOFF로 감소된다(S30). 그 후, 전압 V3이 데이터 단자에 인가된다(S31). 여기서, 전압 V3은 전압 V2보다 높고, V3 > VGON - Vth를 충족시킨다. 다음으로, 게이트 전압 VG은 VGON으로 증가된다(S32). 여기서, 소스 단자 전압은, 트랜지스터(182)가 도전 상태가 되도록 증가하지만, 게 이트 단자와 소스 단자 사이의 전압은 임계 전압 Vth을 초과할 수 없는데, 그 이유는 V3 > VGON - Vth이기 때문이다. 결과적으로, 트랜지스터(182)는 도전 상태로 되지 않고, 따라서, 비도전 상태로 남는다. 여기서, 캐패시터(184) 전체에 걸리는 전압 VC 또는 VC2은 VC2 = VG - Vth(VG = VGON)((S32) 및 도 7(b))에 의해 제공된다. 트랜지스터(182)가 적절하게 동작하지 않으면, 여기서 전압 VC2는 VC2 = VG - Vth를 충족시키지 않는다는 것을 유념하라.
그 후, 게이트 전압 VG은, 트랜지스터(182)의 도전/비도전 상태가 다음에 수행되는 데이터 단자 전압 변화 프로세스에 의해서 변하지 않도록 전압 VGOFF(S33)로 감소된다. 여기서, 트랜지스터(182)는 비도전 상태이므로, 캐패시터(184) 전체에 걸리는 전압은 V3으로 되고, V3은 데이터 단자에서의 전압과 동일하지만, 트랜지스터(182)의 게이트 전압 VG 및 임계 전압 Vth에 의해 표현되는 VC2 = VG - Vth로 유지된다.
다음으로, 트랜지스터(182)가 비도전 상태인 동안에, 데이터 단자 전압은, V3와 다른 V0로 설정된다(S34). 전압 V0은 V0 < VGON - Vth를 충족시킨다. 전압 V0은 위에서 기술한 전압 V1 및 V2 중 하나 또는 둘 다와 동일할 수 있다. 따라서, 여기서, 캐패시터(184) 전체에 걸리는 전압 VC 또는 VC3은 도 7(c)에 도시한 바와 같이 그리고 다음 수학식에 의해 제공되는 바와 같이 된다.
Figure 112005071798865-PAT00006
여기서, 제 2 전하 측정 프로세스가 수행된다(S4). 데이터 단자 전압이 V0로 유지되는 동안, 게이트 전압은 전압 VGON으로 증가되어, 이로써, 트랜지스터(182)를 턴 온한다(S35). 데이터 라인을 통해서 흐르는 전하량이 그 후 측정된다(S36). 여기서, 전류가 데이터 라인으로부터 온 저항 RON을 통해 흐른 후 트랜지스터(182)의 온 상태가 안정 상태에 도달될 때까지의 사전결정된 시간 또는 그 이상 동안 유지되면, 캐패시터(184) 전체에 걸리는 전압은 도 7(d)에 도시하는 바와 같이 데이터 단자 전압 V0과 동일하게 된다. 캐패시터(184) 내로 흐르는 전하량 Q1은 수학식 7에 의해 제공된다.
Figure 112005071798865-PAT00007
또한, 인가되는 전압 V3은 다른 전압 V4로 대체되고(여기서, V4 > VGON - Vth), 제 2 전압 변화 프로세스 및 제 2 전하 측정 프로세스를 반복한다. 반복하는 프로세스는 제 3 전압 변화프로세스(S5) 및 제 3 전하 측정 프로세스(S6)를 포함하는 제 3 단계에 대응한다. 제 2 전압 변화 프로세스 및 제 3 전압 변화 프로세스에서 전압 V0은 반드시 서로 동일할 필요는 없고, 따라서, 서로 다를 수 있다. 트랜지스 터(182)가 비도전 상태로 되고(이 프로세스는 S33에 대응), 전압 V0이 데이터 단자에 인가(이 프로세스는 S34에 대응)되면 서로 동일하다. 그 후, 도 3에 도시하는 제 4 단계에서, 계산이 수행된다(S7). 캐패시터(184) 전체에 걸리는 전압 VC4은 수학식 8에 의해 제공된다.
Figure 112005071798865-PAT00008
트랜지스터(182)가 도전 상태로 된 후에 데이터 라인으로부터 캐패시터(184)로 흐르는 전하량 Q2은 수학식 9에 의해 제공된다.
Figure 112005071798865-PAT00009
따라서, △V' = V4 - V3이면, 제 2 전하 측정 프로세스에서의 전하량과 제 3 전하 측정 프로세스에서의 전하량 사이의 차 △Q'는 수학식 10에 의해 제공된다.
Figure 112005071798865-PAT00010
따라서, CS에 대한 수학식 5는 다음 등식을 제공한다.
Figure 112005071798865-PAT00011
Figure 112005071798865-PAT00012
△V 및 △V'가 제공되기 때문에, 측정하는 △Q, Q1 및 Q2(△Q')는 위에 나타낸 수학식 11 및 12로부터 캐패시터(184)의 캐패시턴스 CS 및 트랜지스터(182)의 기생 캐패시턴스 Cds를 각각 결정할 수 있다.
위에서 기술하는 바와 같이, 본 발명의 바람직한 실시예에 따라, 공지되어 있는 제 1 단계에 더하여, 전형적으로 인가되는 데이터 단자 전압 하에서 트랜지스터(182)가 도전 상태로 되는 전압, 즉, 트랜지스터(182)가 도전 상태로 되는 전압이 제 2 및 제 3 전압 변화 프로세스(S3, S5)에 인가되는 동안, 게이트 단자와 소스 단자 사이의 전압이 임계 전압 Vth 이하로 되게 하여, 이로써, 트랜지스터(182)를 비도전 상태로 되게 하는 2개의 선택된 전압이 데이터 단자 전압으로 각각 인가되어, 캐패시터(184) 전체에 걸리는 전압이 전압 VG - Vth로 되게 한다. 이러한 방법은 항 VC2을 제거하여, 캐패시터의 전압 VC2을 실제로 측정하지 않으며 캐패시터(184)의 캐패시턴스 CS 및 트랜지스터(182)의 기생 캐패시턴스 Cds를 결정할 수 있게 하기 위하여 사용된다.
위에서 기술하는 전압 변화 및 전하 측정 프로세스는 설명을 쉽게 하기 위해서 제 1, 제 2 및 제 3 프로세스의 순서로 설명하였으나, 이러한 프로세스를 수행하기 위한 순서는 임의적이므로, 위에서 기술한 실시예에 제한되지 않는다. 또 다 른 바람직한 실시예에 따라, 제 1 단계가 수행된 후에 제 2 단계가 수행되고, 제 1 단계가 다시 수행되고, 제 3 단계 및 제 4 단계가 수행되는 순서일 수 있다. 또 다른 바람직한 실시예에 따라, 제 1 단계가 수행되는 첫 번째 또는 두 번째에 대한 결과 중의 하나가 사용될 수 있다. 또한, 제 1 단계가 수행되는 첫 번째의 제 1 단계 및 두 번째의 제 1 단계의 결과들을 평균하여 사용할 수 있다. 이러한 장치는 보다 조직적인 측정이 가능하다는 이점을 제공한다. 전압이 인가되는 데이터 라인을 변경하며 위에서 기술한 프로세스를 반복하면, 각 픽셀에 대한 저장 캐패시터의 캐패시턴스의 측정이 가능하게 된다.
본 발명의 또 다른 실시예에서, 제 2 및 제 3 전압 변화 프로세스에서, 위에서 기술한 방법만큼은 정확하지는 않으나 캐패시터(184) 전체에 걸리는 전압이 실질적으로 VG - Vth가 되게 하는 방법이 도 6에 도시한 프로세스(S29 내지 S32) 대신에 사용될 수 있다. 특히, 도 8을 참조하면, 먼저, VGOFF가 게이트 단자에 인가되어, 트랜지스터(182)가 비도전 상태가 되게 한다(S50). 다음으로, V2 < VG - Vth를 충족시키는 전압 V2이 데이터 단자에 인가된다(S51). 그 후, VGON이 게이트 단자에 인가되어, 트랜지스터(182)가 도전 상태가 되게 한다(S52). 또한, 데이터 단자 전압이 V3 > VGON - Vth를 충족시키는 전압 V3으로 증가된다(S53). 그 결과, 게이트 단자와 소스 단자 사이의 전압은 임계 전압 Vth 이하가 되어서, 트랜지스터(182)가 비도전 상태가 된다. 캐패시터(184) 전체에 걸리는 전압 VC2은 실질적으로 VG - Vth(VG = VGON)이 된다. 그러나, 전기 전하가, 데이터 단자 전압이 V3으로 증가되는 프로세스에서 기생 캐패시턴스 Cds를 통해 캐패시터(184)로 이동되기 때문에, 정확성이 그렇게 높지 않다. 따라서, 이러한 방법은 높은 정확성이 필요하지 않은 경우에 효과적이다. 나머지 프로세스는 도 6에 도시하는 프로세스(S33) 및 후속 프로세스와 유사하기 때문에, 그 설명은 후술하지 않을 것이다. 이러한 경우에, 전압 V1, V2 및 V0 중 적어도 2개는 서로 동일할 수 있다.
도 9는 본 발명의 방법 및 장치를 구현하기 위해 사용될 수 있는 측정 장치(200)의 예를 도시한다. 이러한 측정 장치(200)는 가변 전압 소스(222), 전하계(213) 및 메모리(212)를 포함한다. 측정 장치(200)의 전체 동작은 중앙 처리 장치(CPU)(211)에 의해 제어된다. 이러한 측정 장치(200)는 TFT 어레이(102)에 연결되는데, TFT 어레이(102)는 복수의 픽셀(픽셀 중 몇몇은 참조 번호(156, 158, 169)로 표시됨)을 포함한다. 수직(V) 시프트 레지스터(142)에 의한 게이트 라인(152)의 선택 및 수평(H) 시프트 레지스터(140)에 의한 데이트 라인(154)의 선택에 의해 특정 픽셀에 인가되는 데이터 라인 전압 및 게이트 라인 전압을 정의할 수 있다. H 시프트 레지스터(140)에는 클록 신호 단자 CLK_H(128), 펄스 입력 단자 Start_H(130) 및 시프트 방향 단자 Dir_H(126)가 제공된다. V 시프트 레지스터(142)에는 클록 신호 단자 CLK_V(148), 펄스 입력 단자 Start_V(146), 시프트 방향 단자 Dir_V(150) 및 인에이블 단자 ENB_V(149)가 제공된다. 클록 신호 단자(128, 148), 펄스 입력 단자(130, 146), 시프트 방향 단자(126, 150) 및 인에이블 단자 (149)는 CPU(211)의 제어 하에서 아래에 기술하는 동작을 수행하기 위한 타이밍 신호를 출력한다.
클록 신호가 대응하는 입력 단자에 공급되는 것에 따라, 각각의 시프트 레지스터는, 대응하는 시프트 방향 단자에 공급되는 신호에 의해 정의되는 방향으로 대응하는 펄스 입력 단자에 공급되는 신호를 각각 시프트한다. H 시프트 레지스터(140) 및 V 시프트 레지스터(142)의 회로의 예는 각각 개략적으로 도 10 및 11에 도시되어 있고, 그 동작은 아래에 설명한다.
도 10을 참조하면, H 시프트 레지스터(140)는 HSRm(1402)을 포함하는 U개 시프트 레지스터(HSR1 내지 HSRU)를 포함한다. 클록 단자 CLK_H(128)에 공급되는 신호의 개수에 따라, H 시프트 레지스터(140)는 시프트 방향 단자 Dir_H(126)에 의해 지정되는 방향으로 펄스 입력 단자 Start_H(130)에 공급되는 로직 하이 신호를 시프트한다. 또한, H 시프트 레지스터(140)는 로직 하이 신호를 저장하는 대응하는 시프트 레지스터(이 경우에 HSRm(1402))에 결합되는 릴레이(이 경우에 (1404))를 폐쇄한다. 그 결과, 데이터 단자(124)에 공급되는 신호는 데이터 라인(154)(도시한 예에서 Dm)에 출력된다. 따라서, 선택된 데이터 라인이 릴리스된다. H 시프트 레지스터(140)는 인에이블 단자를 가질 수 있다. 이러한 경우에, 인에이블 단자의 로직이 하이인 경우에만 지정된 릴레이(1404)가 폐쇄된다. H 시프트 레지스터(140)를 위해 또 다른 신호 라인으로 선택되지 않은 데이터 라인은 단락시키는 시스템이 사용될 수 있다.
이제, 도 11을 참조하면, V 시프트 레지스터(142)는 VSRn(1502)을 포함하는 V 시프트 레지스터(VSR1 내지 VSRV)를 포함한다. V 시프트 레지스터(142)는 클록 단자 CLK_V(148)에 공급되는 클록 신호의 개수에 따라 시프트 방향 단자 Dir_V(150)에 의해 지정되는 방향으로 펄스 입력 단자 Start_V(146)에 공급되는 로직 하이 신호를 시프트한다. 이러한 예에서, 로직 하이 신호가 시프트 레지스터(VSRn(1502))로부터 출력되고, 로직 하이 신호가 인에이블 단자 ENB_V(149)에 공급되는 경우에만, 로직 하이 신호가 AND 회로(1504)로부터 출력되고, 시프트 레지스터(1502)의 출력에 연결된다. 그 후, 출력 로직 하이 신호는 버퍼(1506)에 의해 버퍼링되고 증폭되어 온 전압 VON이 게이트 라인 Gn(152)에 출력되게 한다. 다른 한편, 선택되지 않은 시프트 레지스터는 로직 로우 신호를 출력하며, 이 로직 로우 신호는 대응하는 버퍼에 의해 버퍼링되고 증폭된다. 결과적으로, 오프 전압(VOFF)이 선택되지 않은 게이트 라인에 출력된다.
인에이블 단자 ENV_V(149)는 V 시프트 레지스터(142)로부터 제거될 수 있다. 이러한 경우에, AND 회로(1504)가 제공되지 않아서, 시프트 레지스터를 단지 선택함으로써, 온 전압(VON)이 게이트 라인이 출력되게 된다.
도 9를 참조하면, 선택된 데이터 라인에 전압을 인가하는 가변 전압 소스(222) 및 가변 전압 소스(222)로부터의 전압의 인가 동안에 데이터 라인을 통해 이동하는 전하량을 측정하는 전하계(213)는 H 시프트 레지스터(140)를 위한 전원 단자(124)와 직렬로 연결된다. 가변 전압 소스(222)의 설정 및 전하계(213)의 설정 은 CPU(211)에 의해 제어되고, 전하계(213)의 측정값은 CPU(211)를 통해서 메모리(212)에 저장된다.
각 픽셀, 예를 들어, TFT 어레이(102)에 있는 픽셀(158)은 라인(162)을 통해서 대응하는 게이트 라인(Gn)에 연결되고, 이와 유사하게 라인(164)을 통해서 대응하는 데이터 라인(Dm)에 연결된다.
측정 장치(200)가 단지 예로서 도시되었으나, 당업자에게는 첨부하는 청구의 범위에 개시하는 본 발명을 수행하기 위해 위에 개시한 구성과 다른 다양한 구성이 사용될 수 있다는 것이 자명할 것이다. 예를 들어, 전하 이동량을 측정하기 위한 전하계용으로 다양한 시스템이 사용될 수 있다. 본 발명에서, 위에서 개시한 시스템 외의 시스템이 시프트 레지스터(140) 및/또는 V 시프트 레지스터(142)에 적용될 수 있다. 또한, 본 발명에서, 위에서 개시한 시스템 외의 다양한 시스템이 도 1에 도시하는 LCD 및 OLED의 회로에 적용될 수 있다. 위에서 개시하는 실시예에서, 라인(188)은 설명을 간단히 하기 위해 접지되는 접지 라인으로서 도시되었으나, 서로 다른 전위의 전원일 수 있다. 위에서 개시한 설명에서, TFT는 n 유형 TFT이지만, 본 발명은 이러한 경우와 반대의 극성을 갖는 p 유형 TFT에도 적용이 가능하다.
기생 캐패시턴스와 저장 캐패시턴스를 개별적으로 측정할 수 있다.

Claims (17)

  1. 능동 매트릭스 디스플레이 패널(active-matrix display panel)에서 어레이 기판을 검사하는 방법으로서,
    상기 어레이 기판은 데이터 단자, 소스 단자 및 게이트 단자를 구비하는 스위칭 트랜지스터와, 상기 트랜지스터의 상기 소스 단자에 연결되어 있는 픽셀 구동 회로와, 상기 픽셀 구동 회로 및 상기 소스 단자에 연결되어 있는 픽셀 전압 저장 캐패시터를 구비하고,
    상기 어레이 기판 검사 방법은,
    상기 트랜지스터가 도전 상태인 동안 상기 데이터 단자에 전압 V1을 인가하여, 상기 트랜지스터를 비도전 상태로 만들고, 상기 트랜지스터가 상기 비도전 상태인 동안에 상기 데이터 단자에 다른 전압 V1 + △V를 인가하여, 상기 트랜지스터를 상기 도전 상태로 만들고, 상기 트랜지스터를 통해서 흐르는 전하량 △Q을 측정하는 제 1 단계와,
    상기 트랜지스터가 상기 비도전 상태이면 상기 데이터 단자에 전압 V0를 인가 ― 상기 데이터 단자에 인가되는 전압은 전압 V0와 다른 전압 V3이며, 상기 캐패시터의 전위는 VC임 ― 하며, 상기 트랜지스터가 상기 도전 상태로 되면 상기 트랜지스터를 통해서 흐르는 전압량 Q1을 측정하는 제 2 단계와,
    상기 트랜지스터가 상기 비도전 상태이면 상기 데이터 단자에 전압 V0'를 인가 ― 상기 데이터 단자에 인가되는 전압은 상기 전압 V3와 다른 전압 V4이며, 상기 캐패시터의 전위는 전위 VC임 ― 하고, 그 후에 상기 트랜지스터가 상기 도전 상태가 되면 상기 트랜지스터를 통해서 흐르는 전하량 Q2을 측정하는 제 3 단계와,
    △V, △Q, V0, V0', V3, V4, Q1 및 Q2의 값을 기초로 하여 상기 캐패시터의 캐패시턴스 CS를 결정하는 제 4 단계를 포함하는
    어레이 기판 검사 방법.
  2. 제 1 항에 있어서,
    상기 전압 V0 및 V0'는 서로 동일한 어레이 기판 검사 방법.
  3. 제 1 항에 있어서,
    상기 제 2 단계 및 상기 제 3 단계 이전에, 상기 게이트 단자로의 데이터 단자 전압 V2 하에서 상기 트랜지스터가 상기 도전 상태가 되게 하는 전압 VGON을 인가하고, 상기 게이트 전압을 VGOFF로 감소시켜 상기 트랜지스터를 상기 비도전 상태로 만들고, 상기 게이트 전압이 VGON이어도 상기 트랜지스터가 상기 도전 상태가 되게 하지 않는 전압까지 상기 데이터 단자 전압 V3을 증가시키고, 상기 게이트 전압을 VGOFF로부터 VGON으로 증가시켜 상기 트랜지스터의 게이트 전압 VG으로부터 상기 트랜지스터의 임계 전압 Vth을 감함으로써 획득되는 값을 상기 캐패시터의 전위가 갖게 하는 단계를 더 포함하는
    어레이 기판 검사 방법.
  4. 제 1 항에 있어서,
    상기 제 2 단계 및 상기 제 3 단계 이전에, 상기 게이트 단자로의 데이터 단자 전압 V2 하에서 상기 트랜지스터가 상기 도전 상태가 되게 하는 전압 VGON을 인가하고, 상기 게이트 전압이 VGON로 유지되는 동안 상기 게이트 전압이 VGON이어도 상기 트랜지스터가 상기 도전 상태가 되지 않게 하는 전압까지 상기 데이터 단자 전압 V3을 증가시키고, 이로써 상기 트랜지스터의 게이트 전압 VG으로부터 상기 트랜지스터의 임계 전압 Vth을 감함으로써 획득되는 값과 근접한 값을 상기 캐패시터의 전위가 갖도록 하는 단계를 더 포함하는
    어레이 기판 검사 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 전압 V1, V1 + △V 및 V2는 VGON - Vth보다 작고, 전압 V3 및 V4는 VGON - Vth보다 큰 어레이 기판 검사 방법.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 전압 V0은 상기 전압 V0'와 동일하고, 상기 전압 V0, V1 및 V2 중 적어도 2개는 서로 동일한 어레이 기판 검사 방법.
  7. 제 1 항에 있어서,
    상기 제 1 단계, 상기 제 2 단계 및 상기 제 1 단계는 순서대로 수행되고, 그 다음에 상기 제 3 단계 및 상기 제 4 단계가 수행되는
    어레이 기판 검사 방법.
  8. 제 2 항에 있어서,
    상기 제 4 단계에서, 상기 캐패시터의 상기 캐패시턴스 CS는 아래의 수학식 1,
    Figure 112005071798865-PAT00013
    을 기초로 하여 결정되는
    어레이 기판 검사 방법.
  9. 제 2 항에 있어서,
    상기 트랜지스터 또는 또 다른 트랜지스터의 기생 캐패시턴스 Cds는 아래의 수학식 2,
    Figure 112005071798865-PAT00014
    를 기초로 하여 결정되는
    어레이 기판 검사 방법.
  10. 능동 매트릭스 디스플레이 패널에서 어레이 기판을 검사하는 장치로서,
    상기 어레이 기판은 데이터 단자, 소스 단자 및 게이트 단자를 구비하는 스위칭 트랜지스터와, 상기 트랜지스터의 상기 소스 단자에 연결되어 있는 픽셀 구동 회로와, 상기 픽셀 구동 회로 및 상기 소스 단자에 연결되어 있는 픽셀 전압 저장 캐패시터를 구비하며,
    상기 어레이 기판 검사 장치는,
    전압 소스와,
    전하 측정 회로와,
    프로세싱 장치와,
    저장 수단을 포함하고,
    상기 프로세싱 장치는,
    상기 트랜지스터가 도전 상태인 동안에 상기 전압 소스가 상기 데이터 단자에 전압 V1을 인가하여, 상기 트랜지스터를 도전 상태로 만들고, 상기 트랜지스터가 비도전 상태인 동안에 상기 데이터 단자에 다른 전압 V1 + △V를 인가하여, 상기 트랜지스터를 상기 도전 상태로 만들고, 상기 전하 측정 회로가 상기 트랜지스터를 통해서 흐르는 전하량 △Q를 측정하게 하고, 상기 저장 수단이 상기 전하량 △Q을 저장하게 하는 제 1 동작과,
    상기 트랜지스터가 상기 비도전 상태이면 상기 전압 소스가 상기 데이터 단자에 전압 V0을 인가 ― 상기 데이터 단자에 인가되는 전압은 상기 전압 V0과 다른 전압 V3이며, 상기 캐패시터의 전위는 VC임 ― 하게 하고, 상기 트랜지스터가 상기 도전 상태가 되면 상기 전하 측정 회로가 상기 트랜지스터를 통해서 흐르는 전하량 Q1을 측정하게 하고, 상기 저장 수단이 상기 전하량 Q1을 저장하게 하는 제 2 동작과,
    상기 트랜지스터가 상기 비도전 상태이면 상기 전압 소스가 상기 데이터 단자에 전압 V0'을 인가 ― 상기 데이터 단자에 인가되는 전압은 상기 전압 V3와 다른 전압 V4이며, 상기 캐패시터의 전위는 VC임 ― 하게 하고, 상기 트랜지스터가 상기 도전 상태가 되면 상기 전하 측정 회로가 상기 트랜지스터를 통해서 흐르는 전하량 Q2를 측정하게 하고, 상기 저장 수단이 상기 전하량 Q2를 저장하게 하는 제 3 동작
    을 제어하고,
    상기 프로세싱 장치는 △V, V0, V0', V3 및 V4의 값 및 상기 저장 수단에 의해 저장되는 △Q, Q1 및 Q2의 값을 기초로 하여 상기 캐패시터의 캐패시턴스를 결정하는 제 4 동작을 수행하는
    어레이 기판 검사 장치.
  11. 제 10 항에 있어서,
    상기 전압 V0 및 V0'는 서로 동일한 어레이 기판 검사 장치.
  12. 제 10 항에 있어서,
    상기 제 2 동작 및 상기 제 3 동작 이전에, 상기 프로세싱 장치는, 상기 게 이트 단자로의 데이터 단자 전압 V2 하에서 상기 트랜지스터가 상기 도전 상태가 되게 하는 전압 VGON을 상기 전압 소스가 인가하고, 상기 게이트 전압을 VGOFF로 감소시켜 상기 트랜지스터를 상기 비도전 상태로 만들고, 상기 게이트 전압이 VGON이어도 상기 트랜지스터가 상기 도전 상태가 되게 하지 않는 전압까지 상기 데이터 단자 전압 V3을 증가시키고, 상기 게이트 전압을 VGOFF로부터 VGON으로 증가시켜 상기 트랜지스터의 게이트 전압 VG으로부터 상기 트랜지스터의 임계 전압 Vth을 감함으로써 획득되는 값을 상기 캐패시터의 전위가 갖게 하는 제 5 동작을 제어하는
    어레이 기판 검사 장치.
  13. 제 10 항에 있어서,
    상기 제 2 동작 및 상기 제 3 동작 이전에, 상기 프로세싱 장치는, 상기 게이트 단자로의 데이터 단자 전압 V2 하에서 상기 트랜지스터가 상기 도전 상태가 되게 하는 전압 VGON을 상기 전압 소스가 인가하고, 상기 게이트 전압이 VGON로 유지되는 동안 상기 게이트 전압이 VGON이어도 상기 트랜지스터가 상기 도전 상태가 되지 않게 하는 전압까지 상기 데이터 단자 전압 V3을 증가시키고, 이로써 상기 트랜지스터의 게이트 전압 VG으로부터 상기 트랜지스터의 임계 전압 Vth을 감함으로써 획득 되는 값과 근접한 값을 상기 캐패시터의 전위가 갖도록 하는 동작을 제어하는
    어레이 기판 검사 장치.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 전압 V1, V1 + △V 및 V2는 VGON - Vth보다 작고, 상기 전압 V3 및 V4는 VGON - Vth보다 큰 어레이 기판 검사 장치.
  15. 제 12 항 또는 제 13 항에 있어서,
    상기 전압 V0은 상기 전압 V0'와 동일하고, 상기 전압 V0, V1 및 V2 중 적어도 2개는 서로 동일한 어레이 기판 검사 장치.
  16. 제 5 항에 있어서,
    상기 전압 V0은 상기 전압 V0'와 동일하고, 상기 전압 V0, V1 및 V2 중 적어도 2개는 서로 동일한 어레이 기판 검사 방법.
  17. 제 14 항에 있어서,
    상기 전압 V0은 상기 전압 V0'와 동일하고, 상기 전압 V0, V1 및 V2 중 적어도 2개는 서로 동일한 어레이 기판 검사 장치.
KR1020050119603A 2004-12-09 2005-12-08 어레이 기판 검사 방법 및 장치 KR20060065528A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00357326 2004-12-09
JP2004357326A JP2006163202A (ja) 2004-12-09 2004-12-09 アレイ基板の検査方法及び検査装置

Publications (1)

Publication Number Publication Date
KR20060065528A true KR20060065528A (ko) 2006-06-14

Family

ID=36583078

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050119603A KR20060065528A (ko) 2004-12-09 2005-12-08 어레이 기판 검사 방법 및 장치

Country Status (5)

Country Link
US (1) US20060125512A1 (ko)
JP (1) JP2006163202A (ko)
KR (1) KR20060065528A (ko)
CN (1) CN1790109A (ko)
TW (1) TW200624827A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2556961A1 (en) * 2006-08-15 2008-02-15 Ignis Innovation Inc. Oled compensation technique based on oled capacitance
CN101589338B (zh) 2007-01-25 2014-09-10 东阳特克尼卡株式会社 Tft液晶面板的物理性质测量方法及tft液晶面板的物理性质测量装置
CN102456592A (zh) * 2010-10-15 2012-05-16 北京京东方光电科技有限公司 测试阵列基板上薄膜晶体管特性的方法和装置
CN103185842B (zh) * 2011-12-29 2015-03-11 北京大学 用于测量大规模阵列器件统计涨落的电路
CN102680884B (zh) * 2012-05-18 2014-07-30 北京大学 用于测量大规模阵列器件特性的电路
CN104536169B (zh) * 2014-12-31 2018-01-12 深圳市华星光电技术有限公司 一种用于获取阵列基板中电容容值的结构体及方法
KR102259356B1 (ko) * 2020-02-13 2021-06-02 포스필 주식회사 광소자를 포함하는 디스플레이 패널 검사 장치 및 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3698365B2 (ja) * 2002-08-29 2005-09-21 インターナショナル・ビジネス・マシーンズ・コーポレーション アレイ基板の検査装置および検査方法

Also Published As

Publication number Publication date
US20060125512A1 (en) 2006-06-15
TW200624827A (en) 2006-07-16
CN1790109A (zh) 2006-06-21
JP2006163202A (ja) 2006-06-22

Similar Documents

Publication Publication Date Title
US6265889B1 (en) Semiconductor test circuit and a method for testing a semiconductor liquid crystal display circuit
KR100394923B1 (ko) 어레이 기판의 검사 방법
US7265572B2 (en) Image display device and method of testing the same
US9472473B2 (en) Method and device for testing a thin film transistor
US9298055B2 (en) Array substrate, method of disconnection inspecting gate lead wire and source lead wire in the array substrate, method of inspecting the array substrate, and liquid crystal display device
KR20060043163A (ko) Ｔｆｔ 어레이 시험 방법
KR20060065528A (ko) 어레이 기판 검사 방법 및 장치
KR20070118977A (ko) 액정 표시 장치 및 액정 표시 장치의 검사 방법
KR100647111B1 (ko) 데이터 드라이버 및 그것을 이용한 표시 장치
KR20060044426A (ko) Ｔｆｔ 어레이 시험 방법
US7227523B2 (en) Liquid crystal display device and inspecting method thereof
US7053649B1 (en) Image display device and method of testing the same
KR102450337B1 (ko) 표시 장치 및 이의 검사 방법
KR101308456B1 (ko) 평판 표시장치와 이의 검사방법 및 제조방법
JPWO2004100110A1 (ja) アクティブマトリックスパネルの検査装置、検査方法、およびアクティブマトリックスｏｌｅｄパネルの製造方法
JP4473427B2 (ja) アレイ基板の検査方法及び該検査装置
KR101172047B1 (ko) 액정표시장치의 검사 방법 및 이를 위한 액정 표시 패널
KR20070071341A (ko) 액정표시장치 및 이의 테스트 방법
US20050104830A1 (en) Method and device for measuring drive current of thin film transistor array
US20060097744A1 (en) Apparatus and method for inspecting thin film transistor active matrix substrate
JP2016085269A (ja) 電気光学基板、電気光学装置及び電子機器
JP4782956B2 (ja) アレイ基板の検査方法
KR100798686B1 (ko) 평판 디스플레이 기판의 누설전류 측정 장치 및 그 측정방법
KR20060115518A (ko) 표시 패널 및 이를 이용한 검사 방법
JP2010243643A (ja) 表示装置、および検査装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid