JP3790684B2 - 検査用回路、検査方法および液晶セルの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブ・マトリックス表示装置の製造工程における検査に用いられる検査回路に関する。
【０００２】
【従来の技術】
現在広く普及しているＴＦＴ（Thin Film Transistor:薄膜トランジスタ）カラー液晶表示装置の製造工程は、大きく、液晶セルの製造工程、液晶モジュールの製造工程、そして、液晶モニターの製造工程に分けることができる。液晶モジュールは、液晶セルにドライバＩＣと、それに入力する制御信号を生成する駆動回路とを接続し、バックライトと機構部品を装着することにより完成される。また、この液晶モジュールに、さらに、入力する画像情報を含む信号を生成するグラフィックアダプタを接続し、機構部品を装着することで、液晶モニターが完成する。
液晶表示装置の製造においては、製造効率を上げるために、製造工程におけるごみの混入や寸法誤差から生ずる欠陥を早期に発見することが必要とされる。このことから、液晶表示装置の製造工程の各段階において、ギャップ検査や点灯検査等の各種検査が行われる。
【０００３】
例えば、特開昭６０−２９８９号公報は、液晶セルを構成するＴＦＴアレイ基板のデータ／走査信号線の断線・短絡検出を行う方法を開示している。Ｘ駆動回路が１系統しかない液晶表示装置において、データ／走査信号線の断線検出を可能としたものであり、Ｘ駆動回路の反対側に検査用トランジスタ群を設けることにより、データ／走査信号線の断線・短絡を検出している。具体的には、駆動回路から入力された特定の検査信号を、検査用トランジスタから出力させることにより、検査を行っている。このほかにも、特開平３−１８８９１号公報、特開平３−２０７２１号公報、特開平５−５８９７号公報、特開平５−１１０００号公報において、駆動回路の反対側で、検査用の信号線、もしくはスイッチング回路をアクティブ・マトリックス・アレイに接続して、ＴＦＴアレイ基板の検査を行うことが開示されている。また、ドライバＩＣを接続する前に、アクティブ・マトリックス・アレイの断線検査を、アナログ・スイッチ機能をもつ選択回路を利用して行うことが、特開平２−１５４２９２号公報に記載されている。
【０００４】
これらの検査の一つとして、ＴＦＴ液晶セルが完成した後に行われる画質検査がある。ＴＦＴ液晶セルの画質検査方法は種々のものが知られているが、主に行われているのは、多ピンプローブ方式と呼ばれる検査方法である。
多ピンプローブ方式は、液晶セル製造の最終工程において、液晶セルの全ての信号入力端子のそれぞれ独立にプローブで接触し、液晶モジュールにおけるドライバＩＣからの入力信号と等価な電気信号を入力することにより行われる。これにより、最終製品における液晶セルの駆動を完全に再現することができるので、最終製品の表示画面を視覚的にチェックすることにより、検査を行うことができる。この場合、入力信号を準備することで、あらゆる種類の画面を表示することが可能となる。しかし、この多ピンプローブ方式による検査には、次に述べるいくつかの問題点がある。
【０００５】
まず、多ピンプローブは高コストであり、その製造に多くの時間が必要とされる。例えば画素数１０２４画素（×３画素）×７６８行を有する液晶セルにおいては、少なくても３８４０本の信号を入力すべき配線を持つため、画質検査を行うためには４０００箇所近い信号入力端子に接触できるプローブを準備しなければならない。
また、検査の安定性にも問題がある。近年の液晶セルの大型高精細化にともなって、プローブ箇所が増大、高密度化してきているため、プローブの電気的接触の不安定性が問題になってきている。電気的接触が不安定になると、入力すべき信号が与えられない配線に沿って検査画面が表示されず、そのため検査効率が著しく低下してしまう。これは、画像処理などによる自動検査を行う場合は致命的となる。さらに、液晶セルの高精細化にともなって、互いに隣接するプローブ間の間隔が小さくなるため、検査安定性の低下のみならず、プローブの作成そのものが限界にきている。
加えて、多ピンプローブは多品種に対応できないために、コスト増大と検査効率の低下を招いている。これは、液晶セルを多品種製造する場合、各品種の仕様の違いによりプローブ配置についての品種間の共通化が困難なため、品種毎にプローブセットを用意し、検査装置に付け替える必要があるためである。
以上のことから、表示できる検査用画面の種類が限られたとしても、多ピンプローブを使わずに済むような検査方法が求められている。
【０００６】
【発明が解決しようとする課題】
改善されたＴＦＴアレイ基板の検査方法が、Ｍ.Kodate他により1999 Society for Information Display International Symposiumにおいて発表された"Next-Generation TFT-Array Testing for High-Resolution/High-Content AMLCDs" に開示されている。この検査方法は、ＴＦＴアレイ基板の外周部に、画素に蓄えられた電位量を測定する信号配線を選択するための第１の選択素子（ＴＦＴ）と、測定しない信号配線電位を固定するための第２の選択素子（ＴＦＴ）を設け、かつ複数の信号配線を第１の選択素子を介して束ねた構成の検査回路を形成する点に特徴がある。この検査回路によれば、複数の信号線を第１の選択端子で束ねていることから、検査時に必要なプローブの数を低減することができる。
【０００７】
ＴＦＴ液晶セルが完成した後に行われる画質検査においても、検査時に必要なプローブの数を低減することのできる検査回路が、特開平１１−３３８３７６号公報に開示されている。特開平１１−３３８３７６号公報に開示された検査回路は、複数のデータ信号線および走査信号線のそれぞれに個別に、検査用の表示信号または検査用の走査信号の供給をスイッチングするための検査用ＴＦＴを接続している。この検査回路はさらに、データ信号線に接続された検査用ＴＦＴに検査用の表示信号を供給する検査用表示信号線を各素子共通に接続する一方、検査用ＴＦＴを導通・遮断する制御信号を入力する検査用制御信号線を表示色に併せて３本設けている。
【０００８】
以上のように、検査時に必要なプローブの数を低減することのできる検査回路ないしは検査方法が開発されている。しかし、アレイ基板検査用の回路と液晶セル検査用の回路とは、別個独立に形成されていた。
したがって本発明は、アレイ基板検査用の回路とセル検査用の回路とを一体的にしかつ検査時に必要なプローブの数を低減することのできる新たな検査回路の提供を課題とする。
【０００９】
【課題を解決するための手段】
本発明は、基板本体と、前記基板本体上にマトリックス状に配置された画素部と、前記画素部に信号を送る、複数の信号線と、前記基板本体上に形成された検査用回路と、を備えた表示装置の基板であって、
前記検査用回路は、Ｍ（Ｍは２以上の整数）本の前記信号線毎に第１の検査信号を入力するための検査信号入力端子と、前記信号線と前記検査信号入力端子との間に各々配置された、複数の第１の選択素子と、前記複数の第１の選択素子の各々に対して制御信号を供給するための、ｎ×Ｍ（ｎは正の整数）本の第１の制御配線と、前記信号線の各々に接続された、複数の第２の選択素子と、前記複数の第２のスイッチングを介して前記信号線の各々に第２の検査信号を供給するための、複数の検査信号配線と、前記複数の第２の選択素子の各々に対して制御信号を供給するための、ｎ×Ｍ（ｎは正の整数）本の第２の制御配線と、を備えることを特徴とする表示装置の基板である。
【００１０】
本発明の表示装置の基板にかかる検査回路は、ＴＦＴアレイ基板に対する断線・短絡の検査（以下、アレイ検査）および液晶セルの画質検査（以下、セル検査）を行うための回路が融合されている。
つまり、アレイ検査時には、前記検査信号入力端子からアレイ検査のための第１の検査信号を入力し、かつ第１の選択素子によって第１の検査信号を供給する信号線を選択する。このとき、第２の選択素子は、選択されない信号線の電位を固定（ホールド）するために用いることができる。
一方、セル検査時には、前記検査信号配線に対して供給されたセル検査のための第２の検査信号を第２の選択素子を介して信号線に対して供給する。このとき、検査信号配線が複数設けてあるので、隣接する信号線に対して、逆極性になる電位の検査信号を供給することができる。また、隣接する信号線に対して独立した検査信号を供給することができるため、任意の色、パターンの画像をセル検査時に形成することができる。
【００１１】
また本発明は、多数配線されている信号線のうちＭ本毎に前記検査信号入力端子を設けている。したがって、アレイ検査時に必要なプローブの数を低減することができる。前記検査信号配線については、複数、つまり２以上あれば足りるから、そのための端子の数も極めて少なくて済む。
【００１２】
本発明の表示装置の基板において、以上の効果を得るために、以下の構成をさらに備えることが望ましい。
すなわち、１つの検査信号入力端子に接続される複数の前記第１の選択素子は、異なる前記第１の制御配線に接続されていること、
所定数の前記第１の選択素子は、共通する前記第１の制御配線に接続されていること、
１つの検査信号入力端子に接続される複数の前記第２の選択素子は、異なる前記第２の制御配線に接続されていること、
所定数の前記第２の選択素子は、共通する前記第２の制御配線に接続されていること、
隣接する前記第２の選択素子は、異なる前記検査信号配線に接続されていること、
前記Ｍが６またはその倍数であること、
が本発明にとって望ましい形態である。
【００１３】
以上の本発明による、表示装置の基板は、ＴＦＴ液晶表示装置のアレイ基板として具現化することができる。つまり本発明は、スイッチング素子を有する画素部がマトリックス状に配列されたアレイ基板であって、前記画素部に信号を送る、複数の信号線と、前記複数の信号線のそれぞれに接続され、かつ前記画素部への第１の検査信号の入力を制御する第１の検査用トランジスタと、前記第１の検査用トランジスタのＯＮ／ＯＦＦを制御する制御信号を供給する複数の第１の制御配線と、前記複数の信号線のそれぞれに接続され、かつ前記画素部への第２の検査信号の入力を制御する第２の検査用トランジスタと、前記第２の検査用トランジスタに所定の電位を供給する複数の電位供給配線と、前記第２の検査用トランジスタのＯＮ／ＯＦＦを制御する制御信号を供給する複数の第２の制御配線と、を備えることを特徴とするアレイ基板を提供する。
本発明のアレイ基板は、アレイ検査終了後に、アレイ検査に用いる回路部分を除去することもできるが、そのまま残存させてもよい。また、セル検査終了後に、検査回路を除去することもできるが、そのまま残存させてもよい。
【００１４】
本発明のアレイ基板において、所定数の前記信号線毎に前記第１の検査用トランジスタに対して前記第１の検査信号を入力するための検査信号入力端子を備えることにより、接触するプローブの数を低減することができる。
また本発明のアレイ基板において、１つの検査信号入力端子に接続される前記第１の検査用トランジスタは、各々異なる前記第１の制御配線に接続されていることが望ましい。
さらに本発明のアレイ基板において、前記第１の制御配線は、前記検査信号入力端子に接続された前記信号線の前記所定数ＭまたはＭの整数倍だけ配線されていることが望ましい。
【００１５】
本発明のアレイ基板において、１つの検査信号入力端子に接続される前記第２の検査用トランジスタは、各々異なる前記第２の制御配線に接続されていることが望ましい。
また本発明のアレイ基板において、前記第２の制御配線は、前記検査信号入力端子に接続された前記信号線の前記所定数ＭまたはＭの整数倍だけ配線されていることが望ましい。
さらに本発明のアレイ基板において、隣接する前記第２の検査用トランジスタは、各々異なる前記電位供給配線に接続されていることが望ましい。
【００１６】
本発明は、例えばアレイ基板上に展開される以下の検査用回路を提供する。すなわち本発明は、第１の検査信号を供給する第１の信号供給配線と、前記第１の信号供給配線にそのソース（またはドレイン）が接続された複数の第１の薄膜トランジスタと、複数の前記第１の薄膜トランジスタの各々のゲートに接続された複数の第１の制御配線と、複数の前記第１の薄膜トランジスタの各々のドレイン（またはソース）にそのドレイン（またはソース）が接続された第２の薄膜トランジスタと、複数の前記第２の薄膜トランジスタの各々のゲートに接続された複数の第２の制御配線と、複数の前記第２の薄膜トランジスタの各々のソース（またはドレイン）に接続され、かつ所定数の第２の薄膜トランジスタ毎に第２の検査信号を供給する複数の第２の信号供給配線と、を備えたことを特徴とする検査用回路を提供する。
本発明の検査用回路は、例えば、ＴＦＴアレイ基板上に構成することができる。また、ＴＦＴアレイ基板を含む液晶セルあるいは液晶表示装置に存在することもできる。
本発明の検査用回路は、以上のような構成を備えているから、アレイ検査およびセル検査の両者を行うことのできる一体的な回路を構成する。
本発明の検査用回路においても、隣接する前記第２の薄膜トランジスタには異なる前記第２の信号供給配線を接続することが望ましい。
【００１７】
本発明の検査用回路において、第１の検査信号をアレイ検査のために供給する場合には、以下のように信号、電位が供給される。すなわち、前記第１の制御配線を介して複数の前記第１の薄膜トランジスタのいずれかに選択電位が、他の前記第１の薄膜トランジスタに非選択電位が供給され、かつ前記第２の制御配線を介して前記第２の薄膜トランジスタのうちで前記選択電位が供給される前記第１の薄膜トランジスタに接続された前記第２の薄膜トランジスタに対して非選択電位が、他の前記第２の薄膜トランジスタに選択電位が供給された状態で、前記第１の信号供給配線に対して第１の検査信号が供給される。
また、本発明の検査用回路において、第２の検査信号をセル検査のために供給する場合には、以下のように信号、電位が供給される。すなわち、前記第２の制御配線を介して全ての前記第２の薄膜トランジスタに対して選択電位が供給された状態で、前記第２の信号供給配線に対して第２の検査信号が供給される。
【００１８】
以上説明したところから明らかなように、本発明は、共通する第１の検査信号を、所定数の信号線のいずれかに、選択的に供給する機能と、前記所定数の信号線に対して、各々独立して第２の検査信号を供給する機能とを備えた検査用回路を提供するものである。すなわち本発明は、
アクティブ・マトリックス表示装置を構成する複数の信号線に対して、検査用の信号を供給するための、検査用回路であって、共通する第１の検査信号を、所定数の信号線のうちのいずれかに、選択的に供給する、第１の検査信号供給回路と、前記所定数の信号線のうち隣接する信号線に対して異なる第２の検査信号を供給する、第２の検査信号供給回路と、を備えることを特徴とする検査用回路を提供する。
【００１９】
本発明の検査用回路において、前記第１の検査信号供給回路は、前記第１の検査信号を入力するための検査信号入力端子と、前記第１の検査信号入力端子から入力された前記第１の検査信号を、前記所定数の信号線のいずれに供給するかを選択する、薄膜トランジスタから構成されるスイッチ手段と、を備えることが望ましい。
本発明の検査用回路において、前記第２の検査信号供給回路は、前記所定数の信号線の各々に接続された、薄膜トランジスタと、第２の検査信号を前記薄膜トランジスタの各々に供給する、前記所定数の検査信号配線と、前記薄膜トランジスタのＯＮ／ＯＦＦを制御する制御信号を供給する、前記所定数の制御配線と、を備えることが望ましい。
さらに本発明の検査回路において、前記信号線は、データ信号線および走査信号線のどちらにも適用できるが、データ信号線であることが望ましい。走査信号線に比べて、データ信号線の数が多い場合に、本発明の検査回路をデータ信号線側に用いると効果的である。
【００２０】
本発明では、以上述べた表示装置の基板について以下の検査方法をも提供する。つまり本発明は、基板本体と、前記基板本体上にマトリックス状に配置された画素部と、前記画素部に信号を送る複数の信号線と、
Ｍ（Ｍは２以上の整数）本の前記信号線毎に第１の検査信号を入力するための検査信号入力端子と、前記信号線と前記検査信号入力端子との間に各々配置された、複数の第１の選択素子と、前記複数の第１の選択素子の各々に対して制御信号を供給するための、ｎ×Ｍ（ｎは正の整数）本の第１の制御配線と、前記信号線の各々に接続された、複数の第２の選択素子と、前記複数の第２の選択素子を介して前記信号線の各々に第２の検査信号を供給するための、複数の検査信号配線と、前記複数の第２の選択素子の各々に対して制御信号を供給するための、ｎ×Ｍ（ｎは正の整数）本の第２の制御配線と前記基板本体上に形成された検査用回路と、を有する検査用回路と、を備えた表示装置の基板の検査方法であって、前記検査方法は、第１の検査と、第１の検査の後に行われる第２の検査を有している。そして、前記第１の検査は、前記第１の制御配線を介して前記第１の選択素子に制御信号を供給し、かつ前記第２の制御配線を介して前記第２の選択素子に制御信号を供給しつつ、前記検査信号入力端子に前記第１の検査信号を入力する。また、前記第２の検査は、前記第２の制御配線を介して前記第２の選択素子に制御信号を供給しつつ、前記検査信号配線に前記第２の検査信号を供給する。
【００２１】
前記第１の検査において、前記第１の制御配線を介する前記第１の選択素子への制御信号の供給は、複数の前記第１の選択素子のいずれか１つの第１の選択素子に対して選択信号を、他の第１の選択素子に対して非選択信号を供給するものとし、前記第２の制御配線を介する前記第２の選択素子への制御信号の供給は、選択信号が供給された前記第１の選択素子に対応する前記第２の選択素子に対して非選択信号を、他の第２の選択素子に対して選択信号を供給するものとすることができる。
また、前記第２の検査において、前記第２の制御配線を介する前記第２の選択素子への制御信号の供給は、全ての前記第２の選択素子に選択信号を供給するものとすることができる。
【００２２】
本発明はさらに、以上の検査手法に基づく液晶セルの製造方法を提供する。つまり本発明の液晶セルの製造方法は、第１の検査信号を供給する第１の信号供給配線と、前記第１の信号供給配線にそのソース（またはドレイン）が接続された複数の第１の薄膜トランジスタと、複数の前記第１の薄膜トランジスタの各々のゲートに接続された複数の第１の制御配線と、複数の前記第１の薄膜トランジスタの各々のドレイン（またはソース）にそのドレイン（またはソース）が接続された第２の薄膜トランジスタと、複数の前記第２の薄膜トランジスタの各々のゲートに接続された複数の第２の制御配線と、複数の前記第２の薄膜トランジスタの各々のソース（またはドレイン）に接続され、かつ前記第２の薄膜トランジスタに第２の検査信号を供給する複数の第２の信号供給配線と、を備えた検査回路をアレイ基板上に形成するステップと、前記第１の制御配線を介して複数の前記第１の薄膜トランジスタのいずれかに選択電位を、他の前記第１の薄膜トランジスタに非選択電位を供給し、かつ前記第２の制御配線を介して前記第２の薄膜トランジスタのうちで前記選択電位が供給される前記第１の薄膜トランジスタに接続された前記第２の薄膜トランジスタに対して非選択電位を、他の前記第２の薄膜トランジスタに選択電位を供給しつつ、前記第１の信号供給配線に対して第１の検査信号を供給する第１の検査ステップと、液晶材料を挟んで前記アレイ基板とカラーフィルタ基板とを積層することによりセルを作成するステップと、前記第２の制御配線を介して全ての前記第２の薄膜トランジスタに対して選択電位を供給しつつ、前記第２の信号供給配線に対して第２の検査信号を供給する第２の検査ステップと、を備えることを特徴とする。
【００２３】
【発明の実施の形態】
以下本発明を実施の形態に基づいて説明する。
図１は、本発明による実施の形態における液晶セルの全体構造を示した概略図である。図１において、１は液晶セル、２はＴＦＴアレイ基板、３はＴＦＴアレイ基板２と互いに平行に配置された対向基板である。ここには図示しないが、ＴＦＴアレイ基板２と対向基板３との間には、シール材と封止樹脂とで液晶が封入されている。また、液晶セル１には、配向膜、トランスファ、偏光フィルムなどが形成され、両基板の距離は、その間に設けられたスペーサによって保たれている。本実施形態において、対向基板３は、ＲＧＢのカラーフィルタが形成されたカラーフィルタ基板である。
【００２４】
配向膜は、液晶の初期配向を決めるために、２つの基板のそれぞれの向かい合う面に形成される。シール材は、２つの基板を接着し、液晶を基板間に閉じ込めておくために、表示領域６の外側に形成される。また、封止樹脂は、注入口と呼ばれるあらかじめ設けたシール材の非形成領域から、２つの基板の間に液晶を注入した後に、そこを密閉するために形成される。スペーサは、２つの基板間の間隙を決めるための絶縁物で、基板の一方に形成される。表示領域６の外側に形成されるトランスファは、ＴＦＴアレイ基板２上の端子から入力された共通電極電位を、対向基板３上の共通電極に与えるための電導性物質である。偏光フィルムは、貼り合わされた２つの基板の外側各面に形成され、液晶セル１に入る光の偏光を制御する。
図１において、４および５は、アレイ検査およびセル検査を行うための第１の検査回路および第２の検査回路である。第１の検査回路４および第２の検査回路５はＴＦＴアレイ基板２上に形成されている。６は液晶セル１において実際に表示を行う表示領域である。７は表示領域６の外周領域であり、表示領域６に画面表示信号を入力するドライバＩＣが接続される。
【００２５】
図２は、ＴＦＴアレイ基板２の表示領域６の回路構造を説明するための概略図である。図２において、１１は一方向に互いに平行に延在し、走査信号が供給される複数の走査信号線、１２は走査信号線１１と交差する方向に互いに平行に延在し、映像信号が供給される複数のデータ信号線である。ＴＦＴアレイ基板２は、表示領域６内に、マトリックス状に配列された複数の画素１３を備え、各画素１３は、走査信号線１１とデータ信号線１２とによって囲まれている。各画素１３は、液晶に電界を加える画素電極１５（ＩＴＯ膜）、画素電極１５の電荷保持能力を補完する付加容量（Ｃｓ）１８、さらに、走査信号線１１およびデータ信号線１２と画素電極１５とを接続し、スイッチング機能を有する薄膜トランジスタ（ＴＦＴ）１４とを有している。表示領域６の外側には、第１の検査回路４および第２の検査回路５や、走査信号線１１、データ信号線１２に電気信号を入力するための表示信号入力端子（図示せず）などが形成されている。なお、第１の検査回路４および第２の検査回路５の構造は後に詳述する。
【００２６】
対向基板３（図２には図示せず）上には、ＲＧＢ三原色を分離するためのカラーフィルタと、ＴＦＴアレイ基板２上の画素電極１５との間の電界により液晶の配向を制御するための共通電極１７などが形成されている。各画素１３は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）いずれか１色のカラーフィルタを有する。液晶セル１の表示は、各画素電極１５と共通電極１７との電位差により、封入された液晶の配向を制御することで行うことができ、この電位差制御は、ＴＦＴ１４によって入力される信号を操作することで行われる。液晶の配向により、液晶セル１を透過する光の量が制御される。
本実施の形態において、ＴＦＴ１４はアモルファス・シリコンにより形成され、後述するように、第１の検査回路４および第２の検査回路５も選択素子としてアモルファス・シリコンＴＦＴを備える。従って、フォトマスク上にパターンを追加することにより、第１の検査回路４および第２の検査回路５は、ＴＦＴ１４と同時に形成することができる。また、第１の検査回路４および第２の検査回路５の配線および検査用端子も、ＴＦＴ１４と同時に形成することが可能である。この結果、この第１の検査回路４および第２の検査回路５の形成のために、付加的な製造工程を必要としない。なお、ＴＦＴアレイ基板２の製造工程は、フォトレジストを用いた、堆積、エッチング・プロセスを用いて行われるが、これらは広く知られた技術であり、ここでは詳細な説明を行わない。
【００２７】
次に、図３〜図５に基づいて第１の検査回路４および第２の検査回路５について説明する。図３は、第１の検査回路４および第２の検査回路５のＴＦＴアレイ基板２上の配置を示す図である。なお、図は説明の便宜上、回路の部分的構造のみを示し、全体構造は記載されていない。図３に示すように、第１の検査回路４および第２の検査回路５は、表示領域６の外側に表示領域６に沿って形成されている。第１の検査回路４は、データ信号線１２に接続されており、アレイ検査時およびセル検査時にデータ信号線１２に対して検査用の信号を供給する。第２の検査回路５は、走査信号線１１に接続されており、アレイ検査時およびセル検査時に走査信号線１１に対して検査用の信号を供給する。これら検査用の信号は、第１の検査回路４および第２の検査回路５の制御に基づいて、表示領域６内の任意の画素１３に供給される。
【００２８】
図４は第１の検査回路４の概略を示す回路図、図５は第２の検査回路５の概略を示す回路図である。はじめに、図４に基づいて第１の検査回路４の構成について説明する。
図４に示すように、第１の検査回路４は、図中点線より上側に位置する第１の回路部４ａおよび下側に位置する第２の回路部４ｂによって構成される。
第１の回路部４ａは、アレイ検査用端子２１と、第１の制御配線２２と、第１の制御配線２２の各々に接続される第１の制御信号入力端子２４ａ〜２４ｆと、そのゲート電極が第１の制御配線２２に各々接続される第１の選択素子２３ａ〜２３ｆとを備えている。
【００２９】
第１の回路部４ａにおいて、アレイ検査用端子２１と複数本（本実施の形態では６本）のデータ信号線１２との間に、各々のデータ信号線１２ａ〜１２ｆに対応した第１の選択素子２３ａ〜２３ｆが接続されている。つまり、第１の選択素子２３ａ〜２３ｆのソース電極（またはドレイン電極）がアレイ検査用端子２１から延びる第１の信号供給配線２１ａに、また第１の選択素子２３ａ〜２３ｆのドレイン電極（またはソース電極）が各々のデータ信号線１２ａ〜１２ｆに接続されている。第１の選択素子２３ａ〜２３ｆは、そのゲート電極が第１の制御配線２２に接続されている。より具体的には、第１の選択素子２３ａのゲート電極は第１の制御信号入力端子２４ａが接続された第１の制御配線２２に、第１の選択素子２３ｂのゲート電極は第１の制御信号入力端子２４ｂが接続された第１の制御配線２２に、第１の選択素子２３ｃのゲート電極は第１の制御信号入力端子２４ｃが接続された第１の制御配線２２に接続され、第１の選択素子２３ｄ以降も同様にして第１の制御配線２２に接続されている。したがって、第１の選択素子２３ａ〜２３ｆは、各々第１の制御信号入力端子２４ａ〜２４ｆから入力される制御信号によってＯＮ／ＯＦＦが制御される。かくして、アレイ検査用端子２１から入力される検査用の信号は、第１の制御信号入力端子２４ａ〜２４ｆから入力される制御信号に応じてデータ信号線１２ａ〜１２ｆに入力される。
【００３０】
第２の回路部４ｂは、電位供給配線２５と、電位供給配線２５の各々に接続される電位入力端子２６ａ〜２６ｆと、第２の制御配線２８と、第２の制御配線２８の各々に接続される第２の制御信号入力端子２９ａ〜２９ｆと、そのゲート電極が第２の制御配線２８に各々接続される第２の選択素子２７ａ〜２７ｆとを備えている。
【００３１】
第２の回路部４ｂにおいて、第２の信号供給配線としての電位供給配線２５の始端には各々電位入力端子２６ａ〜２６ｆが接続されている。そして、電位入力端子２６ａが接続された電位供給配線２５には第２の選択素子２７ａのソース電極（またはドレイン電極）が、電位入力端子２６ｂが接続された電位供給配線２５には第２の選択素子２７ｂのソース電極（またはドレイン電極）が、電位入力端子２６ｃが接続された電位供給配線２５には第２の選択素子２７ｃのソース電極（またはドレイン電極）が接続され、電位供給端子２６ｄ以降についても同様に第２の選択素子２７ｄ…が接続されている。また、第２の選択素子２７ａ〜２７ｆのドレイン電極（またはソース電極）は、各々第１の選択素子２３ａ〜２３ｆが接続されたデータ信号線１２ａ〜１２ｆに接続されている。さらに、第２の選択素子２７ａ〜２７ｆのゲート電極は、各々第２の制御信号入力端子２９ａ〜２９ｆが接続された第２の制御配線２８に接続されている。
第２の回路部４ｂは以上のような構成を備えているから、第２の選択素子２７ａ〜２７ｆは、各々第２の制御信号入力端子２９ａ〜２９ｆから入力される制御信号によってＯＮ／ＯＦＦが制御される。かくして、電位入力端子２６ａ〜２６ｆから入力される信号電位は、第２の制御信号入力端子２９ａ〜２９ｆから入力される制御信号によって制御される第２の選択素子２７ａ〜２７ｆを介して、各々データ信号線１２ａ〜１２ｆに供給される。そして、データ信号線１２ａ〜１２ｆに対応する各画素１３は、セル検査時に供給された電位に応じた表示を行うことになる。
【００３２】
以上では、ＴＦＴアレイ基板２上の第１の検査回路４の一部について説明したが、実際には、図４に示した回路構成を複数セットＴＦＴアレイ基板２上に配設している。
ＴＦＴアレイ基板２上の第１の検査回路４において、一つのアレイ検査用端子２１に対して接続されるデータ信号線１２ａ〜１２ｆの数をＭ本とすると、それに対応して第１の選択素子２３ａ〜２３ｆはＭ個だけ接続される。Ｍ個の第１の選択素子２３ａ〜２３ｆは、各々異なる第１の制御信号入力端子２４ａ〜２４ｆに各々接続されたＭ本（あるいはＭの倍数本でもよい）の第１の制御配線２２によって制御されることになる。換言すれば、第１の検査回路４において、所定数の第１の選択素子２３が、共通する第１の制御配線２２に接続されることになる。第１の選択素子２３は、第１の選択素子２３ａ〜２３ｆおよび他の第１の選択素子を含めた概念である。
また、ＴＦＴアレイ基板２上の第１の検査回路４において、６Ｎ個の電位入力端子２６ａ〜２６ｆと電位入力端子２６ａ〜２６ｆに各々接続される６Ｎ本の電位供給配線２５を備えている。そして、６Ｎ本の電位供給配線２５とＭ本のデータ信号線１２ａ〜１２ｆとの間に、Ｍ本のデータ信号線１２ａ〜１２ｆに各々対応するＭ個の第２の選択素子２７ａ〜２７ｆが接続されている。さらに、Ｍ個の第２の選択素子２７ａ〜２７ｆは、各々異なる第２の制御信号入力端子２９ａ〜２９ｆに各々接続されたＭ本（あるいはＭの倍数本でもよい）の第２の制御配線２８によって制御されることになる。ここでも、所定数の第２の選択素子２７が、共通する第２の制御配線２８に接続されることになる。
【００３３】
次に、図５に基づいて第２の検査回路５の構成について説明する。
図５に示すように、第２の検査回路５は、図中点線より上側に位置する第１の回路部５ａおよび下側に位置する第２の回路部５ｂによって構成される。
第１の回路部５ａは、アレイ検査用端子３１と、第１の制御配線３２と、第１の制御配線３２の各々に接続される第１の制御信号入力端子３４ａ〜３４ｆと、そのゲート電極が第１の制御配線３２に各々接続される第１の選択素子３３ａ〜３３ｆとを備えている。
【００３４】
第１の回路部５ａにおいて、アレイ検査用端子３１と複数本（本実施の形態では６本）の走査信号線１１との間に、各々の走査信号線１１に対応した第１の選択素子３３ａ〜３３ｆが接続されている。つまり、第１の選択素子３３ａ〜３３ｆのソース電極（またはドレイン電極）がアレイ検査用端子３１に、また第１の選択素子３３ａ〜３３ｆのドレイン電極（またはソース電極）が各々の走査信号線１１ａ〜１１ｆに接続されている。第１の選択素子３３ａ〜３３ｆは、そのゲート電極が第１の制御配線３２に接続されている。より具体的には、第１の選択素子３３ａのゲート電極は第１の制御信号入力端子３４ａが接続された第１の制御配線３２に、第１の選択素子３３ｂのゲート電極は第１の制御信号入力端子３４ｂが接続された第１の制御配線３２に、第１の選択素子３３ｃのゲート電極は第１の制御信号入力端子３４ｃが接続された第１の制御配線３２に接続され、第１の選択素子３３ｄ以降も同様にして第１の制御配線３２に接続されている。したがって、第１の選択素子３３ａ〜３３ｆは、各々第１の制御信号入力端子３４ａ〜３４ｆから入力される制御信号によってＯＮ／ＯＦＦが制御される。かくして、アレイ検査用端子３１から入力される検査用の信号は、第１の制御信号入力端子３４ａ〜３４ｆから入力される制御信号に応じて走査信号線１１ａ〜１１ｆに入力される。
【００３５】
第２の回路部５ｂは、電位供給配線３５と、電位供給配線３５の各々に接続される電位入力端子３６ａ〜３６ｂと、第２の制御配線３８と、第２の制御配線３８の各々に接続される第２の制御信号入力端子３９ａ〜３９ｆと、そのゲート電極が第２の制御配線３８に各々接続される第２の選択素子３７ａ〜３７ｆとを備えている。
【００３６】
第２の回路部５ｂにおいて、電位供給配線３５の始端には各々電位入力端子３６ａ〜３６ｂが接続されている。そして、電位入力端子３６ａが接続された電位供給配線３５には第２の選択素子３７ａ、３７ｃ、３７ｅのソース電極（またはドレイン電極）が、電位入力端子３６ｂが接続された電位供給配線３５には第２の選択素子３７ｂ、３７ｄ、３７ｆのソース電極（またはドレイン電極）が接続されている。また、第２の選択素子３７ａ〜３７ｆのドレイン電極（またはソース電極）は、各々第１の選択素子３３ａ〜３３ｆが接続された走査信号線１１ａ〜１１ｆに接続されている。さらに、第２の選択素子３７ａ〜３７ｆのゲート電極は、各々第２の制御信号入力端子３９ａ〜３９ｆが接続された第２の制御配線３８に接続されている。
第２の回路部５ｂは以上のような構成を備えているから、第２の選択素子３７ａ〜３７ｆは、各々第２の制御信号入力端子３９ａ〜３９ｆから入力される制御信号によってＯＮ／ＯＦＦが制御される。かくして、電位入力端子３６ａ〜３６ｂから入力される信号電位は、第２の制御信号入力端子３９ａ〜３９ｆから入力される制御信号によって制御される第２の選択素子３７ａ〜３７ｆを介して、各走査信号線１１ａ〜１１ｆに供給される。そして、走査信号線１１ａ〜１１ｆに対応する各画素１３は、供給された電位に応じた表示を行うことになる。
【００３７】
次に、以上の第１の検査回路４および第２の検査回路５を用いて行う、アレイ検査およびセル検査の具体的内容について説明する。
はじめに、図６〜図８を参照しつつアレイ検査について説明する。アレイ検査は、ＴＦＴアレイ基板２上に形成された画素１３に順次所定の電位を所定の時間だけ書き込み、保持し、その後当該画素１３から電位を読み出す。読み出した値が、当該画素１３にとって正常値なのか否かの判定を行う。この電位は、データ信号線１２ａ〜１２ｆを介して供給される。したがって、アレイ検査において、各データ信号線１２ａ〜１２ｆ、各走査信号線１１ａ〜１１ｆに対して独立に電位を付与することが必要となる。
【００３８】
図６は、第１の検査回路４において書き込むべき電位をデータ信号線１２ａに対して供給する際の動作を示している。アレイ検査用端子２１に対して第１の検査信号として所定の書き込み電位を供給する。図６中、電位が供給されている状態を太線で示している。このとき、第１の選択素子２３ａ〜２３ｆのうち、データ信号線１２ａに接続されている第１の選択素子２３ａがＯＮされるように、第１の制御信号入力端子２４ａに接続されている第１の制御配線２２に選択電位を供給する。第１の選択素子２３ａを除く第１の選択素子２３ｂ〜２３ｆには非選択電位を供給する。このとき、第１の選択素子２３ａに対応する、つまりデータ信号線１２ａに接続された第２の選択素子２７ａを遮断しておくために、第２の選択素子２７ａのゲート電極に接続された第２の制御配線２８には非選択電位を供給する。このとき、第２の選択素子２７ａを除く他の第２の選択素子２７ｂ〜２７ｆが選択されるように、各々の第２の選択素子２７ｂ〜２７ｆに対応する第２の制御配線２８には、選択電位を供給する。かくして、データ信号線１２ａには、所定の電位が供給される。なお、図６中、選択電位が供給されていることをＨで、また非選択電位が供給されていることをＬで示している。
【００３９】
図７は、第２の検査回路５において書き込むべき電位を走査信号線１１ａに対して供給する際の動作を示している。アレイ検査用端子３１に対して所定の書き込み電位を供給する。図７中、電位が供給されている状態を太線で示している。このとき、第１の選択素子３３ａ〜３３ｆのうち、走査信号線１１ａに接続されている第１の選択素子３３ａがＯＮされるように、第１の制御信号入力端子３４ａに接続されている第１の制御配線３２に選択電位を供給する。第１の選択素子３３ａを除く第１の選択素子３３ｂ〜３３ｆには非選択電位を供給する。このとき、第１の選択素子３３ａに対応する、つまり走査信号線１１ａに接続された第２の選択素子３７ａを遮断しておくために、第２の選択素子３７ａのゲート電極に接続された第２の制御配線３８には非選択電位を供給する。このとき、第２の選択素子３７ａを除く他の第２の選択素子３７ｂ〜３７ｆが選択されるように、各々の第２の選択素子３７ｂ〜３７ｆに対応する第２の制御配線３８には、選択電位を供給する。かくして、走査信号線１１ａには、所定の電位が供給される。なお、図７においても、選択電位が供給されていることをＨで、また非選択電位が供給されていることをＬで示している。
【００４０】
以上の説明から明らかなように、第１の検査回路４は、アレイ検査用端子２１から供給される共通な検査信号を、所定数のデータ信号線１２ａ〜１２ｆのいずれかに選択的に供給する回路を含んでいる。また、第２の検査回路５は、アレイ検査用端子３１から供給される共通な検査信号を、所定数の走査信号線１１ａ〜１１ｆのいずれかに選択的に供給する回路を含んでいる。
【００４１】
以上のように、第１の検査回路４によってデータ信号線１２ａに対して所定の電位が、また第２の検査回路５によって走査信号線１１ａに対して所定の電位が供給される。すると、図８に示すようにデータ信号線１２ａおよび走査信号線１１ａによって特定される画素１３がアクティブになる。図８では、アクティブになっている画素１３を塗りつぶしで示している。アレイ検査は、画素１３を順次アクティブにして所定の電位を書き込み、かつ読み出す。この具体例を以下説明する。
電位の書き込み、読み出しのためのテスタ４０の回路構成を図９に示す。図９において、テスタ４０は、リセット・スイッチ（Ｒｅｓｅｔ−ＳＷ）およびコンデンサ（Ｃ）を備えた積分器、スイッチ（ＳＷ−１）ならびに電源（Ｖｄ）を備えている。テスタ４０は、スイッチ（ＳＷ−１）側の配線端が第１の検査回路４のアレイ検査用端子２１に接続され、他方の配線端はＡＤコンバータ（ＡＤＣ）に接続されているものとする。
【００４２】
はじめに、リセット・スイッチ（Ｒｅｓｅｔ−ＳＷ）を接続し、積分器をリセットする。このとき、コンデンサ（Ｃ） に充電する。次いで、スイッチ（ＳＷ−１）を電源（Ｖｄ）に接続することにより、アレイ検査用端子２１を介してデータ信号線１２ａに電位Ｖｄを印加する。一方、走査信号線１１ａに選択電位（Ｖｇｈ）を印加することにより、画素１３の付加容量（Ｃｓ）１８にＶｄが充電される。ここで、走査信号線１１ａに保持電位（ＶｇＬ）を印加する。その後、スイッチ（ＳＷ−１）を積分器に接続すると、データ信号線１２ａの電位はＧＮＤ（グランド）レベルになる。次いで、リセット・スイッチ（Ｒｅｓｅｔ−ＳＷ）を開放する。そして、走査信号線１１ａに再び選択電位（Ｖｇｈ）を印加すると、画素１３の付加容量（Ｃｓ）１８に蓄えられていた電荷が、積分器のコンデンサ（Ｃ） に移動する。それに伴い、積分器の出力電位が低下する。ここで走査信号線１１ａに再びＶｇＬを印加する。所定時間経過後、積分値の出力電位をサンプルホールドし、ＡＤコンバータ（ＡＤＣ）にてデジタル値に変換する。この値により、画素１３の良否を判定する。
【００４３】
走査信号線１１ａおよびデータ信号線１２ａで特定される画素１３についての検査、測定が終了すると、他の走査信号線１１ｂ…、データ信号線１２ｂ…で特定される画素１３について順次検査、測定を実行する。アレイ検査終了後には、第１の回路部４ａおよび第１の回路部５ａは不要になる。したがって、アレイ検査終了後には、図４、図５に記した点線の部分で切断することにより、第１の回路部４ａおよび第１の回路部５ａを除去してもよい。もちろん、第１の回路部４ａおよび第１の回路部５ａを残存することもできる。第１の回路部４ａおよび第１の回路部５ａを残存する場合には、第１の回路部４ａ，５ａおよび第２の回路部４ｂ，５ｂが形成された状態で、ＴＦＴアレイ基板２は液晶セル１の製造工程に供される。この製造工程を概略説明すると、ＴＦＴアレイ基板２と対向基板３とを液晶材料を挟んで積層する。積層には、周知のように、シール剤が用いられる。液晶セル１が得られたならば、第２の回路部４ｂ，５ｂを用いてセル検査が実行される。以下、本実施の形態によるセル検査、つまり画質検査方法の具体的内容について説明する。
【００４４】
本実施の形態における、液晶セル１の画質検査方法を説明する。この実施形態では、全画面を黄色に表示する例を示す。
図１０に示すように、第１の検査回路４において、データ信号線１２ａ〜１２ｆには、各々、Ｄ（ｊ＋１）〜Ｄ（ｊ＋６）で示す第２の検査信号（電位）が供給される。Ｄ（ｊ＋１）、Ｄ（ｊ＋４）がＲ（赤）の画素１３に対して供給される電位、Ｄ（ｊ＋２）、Ｄ（ｊ＋５）がＧ（緑）の画素１３に対して供給される電位、Ｄ（ｊ＋３）、Ｄ（ｊ＋６）がＢ（青）の画素１３に対して供給される電位である。つまり、隣接するデータ信号線１２には異なる検査信号が供給される。この電位は、各々、電位入力端子２６ａ〜２６ｆから供給される。データ信号線１２ａ〜１２ｆに電位Ｄ（ｊ＋１）〜Ｄ（ｊ＋６）が供給される前提として、第２の制御信号入力端子２９ａ〜２９ｆに対して選択電位を供給して、第２の選択素子２７ａ〜２７ｆをＯＮする。
図１１に示すように、第２の検査回路５において、走査信号線１１ａ〜１１ｆには、各々、Ｇ（ｋ＋１）〜Ｇ（ｋ＋６）で示す検査信号が供給される。走査信号線１１ａ〜１１ｆに検査信号Ｇ（ｋ＋１）〜Ｇ（ｋ＋６）が供給される前提として、第２の制御信号入力端子３９ａ〜３９ｆに対して選択電位を供給して、第２の選択素子３７ａ〜３７ｆをＯＮする。
【００４５】
この本実施の形態における第１の検査回路４、第２の検査回路５に加える検査用駆動波形の例を図１２に示す。この例は画素反転（ドット反転）駆動により、全画面黄色表示を行うときのものである。図１２は、加えられる検査信号の一部を示したものにすぎない。実際は、この信号と同形の信号が連続して液晶セル１に入力される。図１２において、横軸は時間軸をあらわす。期間Ｔ（１）、Ｔ（２）およびＴ（３）が、各々１フレームの期間をあらわし、期間Ｔ（１）と期間Ｔ（２）は、信号Ｇ（ｋ＋１）およびＧ（ｋ＋２）がそれぞれ逆位相になっている点で相違する。これらの期間Ｔ（１）、Ｔ（２）を１周期として、１つの検査画面を表示している間、これらの信号が繰り返し連続して液晶セル１に入力される。
【００４６】
この他の駆動例は、行反転（ロウ反転）駆動、列反転（カラム反転）駆動等がある。入力信号波形の変更によって、これらの必要な駆動方法を容易に実現できる。さらに、入力信号電圧を可変とすることで、任意の階調表示が可能となる。また、本例では、Ｒ、Ｇ、Ｂの信号を独立に入力できるので、任意の色表示が可能である。
【００４７】
図１２において、電位入力端子２６ａ〜２６ｄに供給された検査信号電位Ｄ（ｊ＋１）〜Ｄ（ｊ＋４）は、Ｔ（１）の期間に、走査信号線１１ａ，１１ｂに対して検査信号Ｇ（ｋ＋１）およびＧ（ｋ＋２）が供給されている時間に時分割で、それぞれのデータ信号線１２ａ〜１２ｄに対応する画素１３に与えられる。その後、Ｔ（２）の期間に走査信号線１１ａ，１１ｂに検査信号Ｇ（ｋ＋１）およびＧ（ｋ＋２）が供給されるまでの間、これを保持する。図１２に示すように、Ｔ（２）の期間に与えられる電位は、Ｔ（１）とはそれぞれ逆極性である。また、Ｔ（３）の期間には、Ｔ（１）の期間と同極性の電位が与えられる。
図１２に示すように、Ｄ（ｊ＋１）、Ｄ（ｊ＋２）およびＤ（ｊ＋４）の振幅が小さいから、ＲおよびＧに対応する画素１３は明表示になる。Ｄ（ｊ＋３）の振幅が大きいので、Ｂに対応する画素１３は暗表示になる。したがって、表示領域６の全面に黄色の単色表示がなされる。
液晶セル１のセル検査に際しては、上記のような方法をとれば、非常に少ない信号入力端子数で、検査に必要な表示パターンを表示することができ、安定して低コストな検査を実現することができる。
【００４８】
上記のセル検査が行われたあと、この液晶セル１にドライバＩＣと、それに入力する制御信号を生成する駆動回路とを接続し、バックライトと機構部品を装着することにより、液晶モジュールが完成される。検査用ＴＦＴ、つまり第１の選択素子２３ａ〜２３ｆ、３３ａ〜３３ｆ、第２の選択素子２７ａ〜２７ｆ、３７ａ〜３７ｆは、最終製品の駆動時はオフになるようされる。これは、検査時に束ねた入力を安定的に切り離すことを目的とする。
なお、本実施の形態では、図１３に示すように、第１の選択素子２３ａ〜２３ｆと電位供給配線２５との間に、ドライバＩＣ接続用パッド５０を配置することもできる。この場合、第１の回路部４ａは除去される。ただし、本実施の形態では、第１の回路部４ａを含め、第１の検査回路４および第２の検査回路５を最終製品まで残しておいても良い。この場合、ドライバＩＣ接続用パッド５０は、第１の制御配線２２の外側に配置されることになる。
【００４９】
以上のように、本実施の形態は、上記のような構成の検査回路を有するので、多ピンプローブを用いることなくアレイ検査およびセル検査に必要な信号を、液晶セル１に入力することができるので、検査を効率的に行うことが可能となる。しかも、本実施の形態による第１の検査回路４および第２の検査回路５は、アレイ検査用の回路とセル検査用の回路とを融合しているため、ＴＦＴアレイ基板２上で占有する面積を狭くすることができる。アレイ検査用の回路とセル検査用の回路とを各々独立に設ける場合、アレイ検査用の回路に選択素子群が２列、セル検査用の回路に選択素子群が１列、合計３列必要であるが、本実施の形態によれば、合計２列の選択素子群でアレイ検査およびセル検査に用いる回路を構成することができるのである。また、従来のアレイ検査回路は、液晶セル１に残る領域以外に形成されていたが、本実施の形態によればその半分近くを液晶セル１に残る領域に形成することができ、ＴＦＴアレイ基板２を切り出すためのマザーガラスの有効使用領域を大きくすることができる。
【００５０】
本実施の形態において、アレイ検査用の回路とセル検査用の回路とを融合することにより、セル検査用の回路に欠陥がある場合に、アレイ検査の際にその欠陥を知ることができるという利点もある。
例えば、図１４に示すように、第１の検査回路４において、第２の選択素子２７ｂにソース−ドレイン間の短絡不良がある場合（図中（ａ））、アレイ検査時にこの不良を検知することができる。この短絡不良は、セル検査時には特定することができないが、液晶表示装置となったときには不良（線欠陥）になるので、事前に検知することが必要である。アレイ検査時に、電位供給配線２５には固定電位（Ｖｈｏｌｄ）が供給されるが、このＶｈｏｌｄを変化させ、読み出した値に同様の変化が現れれば、ソース−ドレイン間の短絡不良を特定することができる。
【００５１】
また、例えば図１４に示すように、第２の選択素子２７ｃにゲート−ドレイン間の短絡不良がある場合（図中（ｂ））、アレイ検査時にこの不良を検知することができる。この短絡不良は、液晶表示装置となったときに製品不良（線欠陥）となる。この短絡不良は、セル検査時に特定することができるが、ＴＦＴアレイ基板２の状態であれば修正可能な欠陥であるから、アレイ検査時に特定できれば、製品不良の発生を未然に防止することができる。つまり、アレイ検査時に、第２の選択素子２７ｃを制御する非選択電位が読み出されれば、この短絡不良を特定することができる。
さらに、例えば図１４に示すように、第２の選択素子２７ｄにオープン不良がある場合（図中（ｃ））、アレイ検査時にこの不良を検知することができる。この不良は、液晶表示装置となったときに製品不良となるものではないが、セル検査時における不良となることから、事前に検知する必要がある。つまり、アレイ検査時に、第２の選択素子２７ｄに選択電位を供給しても、Ｖｈｏｌｄが読めなければ、この不良を特定することができる。
【００５２】
なお、本実施の形態においては、走査信号線１１とデータ信号線１２の双方に対して本発明に従った検査回路を形成したが、その一方のみに本発明に従った検査回路を設け、他方には従来の多ピンプローブを介して検査信号を入力することも可能である。例えば、第２の検査回路５の代わりに、多ピンプローブを接続することもできる。通常、列方向の画素数が行方向よりも多いことから、データ信号線１２に対して本発明にしたがった検査回路を設けることが有効である。
【００５３】
また、表示画面種類や駆動条件の必要に応じて、入力端子数を増減させることも可能である。具体的には、本実施の形態においては、データ信号線１２に接続された接続端子は２セット（電位入力端子２６ａ〜２６ｆ，第２の制御信号入力端子２９ａ〜２９ｆ）であるが、これをさらに増加させることにより、細かいブロック表示を行うことが可能となる。
反対に入力端子数を減少させることも考えられる。例えば、画質検査として、全画面の色表示検査のみを行う場合は、走査信号線１１側の検査回路には、１つの共通ソース端子のみを設ける。信号配線側の検査回路には、Ｒ、Ｇ、Ｂのそれぞれの画素１３用のそれぞれ一つずつの共通ソース端子のみを形成する。この検査回路により、印加電圧を制御することにより、少なくとも、全色の全画面表示を行うことができる。
【００５４】
さらに、本実施の形態による第１の検査回路４を用いて、ＴＦＴアレイ基板２上に電着膜を形成することができる。この電着膜は、カラーフィルタとして機能させることができる。例えば、図４において、Ｒ、Ｇ、Ｂのうちのいずれかに対応する第２の選択素子２７ａ〜２７ｆを制御する第２の制御配線２８に選択電位を与え、それに接続されている電位供給配線２５に対して所定の電位Ｖｅを与える。このとき、画素１３を制御する全ての走査信号線１１を選択電位としておけば、選択した一色に対応する全ての画素電極に電位Ｖｅが与えられる。つまり、電着槽中で画素電極に所望の色のカラーフィルタを形成することができる。この工程を、色を換えて３度繰り返すことにより、Ｒ，Ｇ，ＢのカラーフィルタをＴＦＴアレイ基板２上に形成することができる。なお、選択しない色に対応する電位供給配線２５には、電着槽中の対向電極電位を与えておくことが望ましい。
【００５５】
さらにまた、本発明の検査回路は、液晶セル１のみならず、他のアクティブ素子を用いた表示装置や、カラーフィルタを使用しない液晶表示装置にも適用可能である。他の表示装置の例としては、有機膜に印加する電圧をアクティブ素子で操作することにより、その発光を制御するＡＭ−ＰＬＥＤ（アクティブマトリックス−ポリマー発光ダイオード）、または、ＡＭ−ＯＬＥＤ（アクティブマトリックス−有機発光ダイオード）を用いた、自発光型ディスプレイ等がある。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、アレイ検査用の回路とセル検査用の回路とを一体的にしかつ検査時に必要なプローブの数を低減することのできる新たな検査回路が提供される。
【図面の簡単な説明】
【図１】 本実施の形態による液晶セルの概略構成を示す平面図である。
【図２】 本実施の形態による液晶セルの回路構造を示す概略図である。
【図３】 本実施の形態による第１および第２の検査回路の配置を示す概略図である。
【図４】 本実施の形態による第１の検査回路の回路構造を示す概略図である。
【図５】 本実施の形態による第２の検査回路の回路構造を示す概略図である。
【図６】 本実施の形態によるアレイ検査時の動作を説明するための図である。
【図７】 本実施の形態によるアレイ検査時の動作を説明するための図である。
【図８】 本実施の形態によるアレイ検査時の動作を説明するための図である。
【図９】 本実施の形態においてアレイ検査時に用いるアレイテスタの構成を示すブロック図である。
【図１０】 本実施の形態によるセル検査時の動作を説明するための図である。
【図１１】 本実施の形態によるセル検査時の動作を説明するための図である。
【図１２】 本実施の形態によるセル検査時に供給する信号波形を示す図である。
【図１３】 本実施の形態による検査回路の変形例を示す概略図である。
【図１４】 本実施の形態による第１の検査回路の欠陥の例を示す図である。
【符号の説明】
１…液晶セル、２…ＴＦＴアレイ基板、３…対向基板、４…第１の検査回路、４ａ…第１の回路部、４ｂ…第２の回路部、５…第２の検査回路、５ａ…第１の回路部、５ｂ…第２の回路部、６…表示領域、７…外周領域、１１ａ〜ｆ…走査信号線、１２ａ〜ｆ…データ信号線、１３…画素、１４…薄膜トランジスタ（ＴＦＴ）、１５…画素電極、１７…共通電極、１８…付加容量（Ｃｓ）、２１，３１…アレイ検査用端子、２１ａ…第１の信号供給配線、２２，３２…第１の制御配線、２３ａ〜２３ｆ，３３ａ〜３３ｆ…第１の選択素子、２４ａ〜２４ｆ，３４ａ〜３４ｆ…第１の制御信号入力端子、２５，３５…電位供給配線、２６ａ〜２６ｆ，３６ａ〜３６ｂ…電位入力端子、２７ａ〜２７ｆ，３７ａ〜３７ｆ…第２の選択素子、２８，３８…第２の制御配線、２９ａ〜２９ｆ，３９ａ〜３９ｆ…第２の制御信号入力端子
【発明の属する技術分野】
本発明は、アクティブ・マトリックス表示装置の製造工程における検査に用いられる検査回路に関する。
【０００２】
【従来の技術】
現在広く普及しているＴＦＴ（Thin Film Transistor:薄膜トランジスタ）カラー液晶表示装置の製造工程は、大きく、液晶セルの製造工程、液晶モジュールの製造工程、そして、液晶モニターの製造工程に分けることができる。液晶モジュールは、液晶セルにドライバＩＣと、それに入力する制御信号を生成する駆動回路とを接続し、バックライトと機構部品を装着することにより完成される。また、この液晶モジュールに、さらに、入力する画像情報を含む信号を生成するグラフィックアダプタを接続し、機構部品を装着することで、液晶モニターが完成する。
液晶表示装置の製造においては、製造効率を上げるために、製造工程におけるごみの混入や寸法誤差から生ずる欠陥を早期に発見することが必要とされる。このことから、液晶表示装置の製造工程の各段階において、ギャップ検査や点灯検査等の各種検査が行われる。
【０００３】
例えば、特開昭６０−２９８９号公報は、液晶セルを構成するＴＦＴアレイ基板のデータ／走査信号線の断線・短絡検出を行う方法を開示している。Ｘ駆動回路が１系統しかない液晶表示装置において、データ／走査信号線の断線検出を可能としたものであり、Ｘ駆動回路の反対側に検査用トランジスタ群を設けることにより、データ／走査信号線の断線・短絡を検出している。具体的には、駆動回路から入力された特定の検査信号を、検査用トランジスタから出力させることにより、検査を行っている。このほかにも、特開平３−１８８９１号公報、特開平３−２０７２１号公報、特開平５−５８９７号公報、特開平５−１１０００号公報において、駆動回路の反対側で、検査用の信号線、もしくはスイッチング回路をアクティブ・マトリックス・アレイに接続して、ＴＦＴアレイ基板の検査を行うことが開示されている。また、ドライバＩＣを接続する前に、アクティブ・マトリックス・アレイの断線検査を、アナログ・スイッチ機能をもつ選択回路を利用して行うことが、特開平２−１５４２９２号公報に記載されている。
【０００４】
これらの検査の一つとして、ＴＦＴ液晶セルが完成した後に行われる画質検査がある。ＴＦＴ液晶セルの画質検査方法は種々のものが知られているが、主に行われているのは、多ピンプローブ方式と呼ばれる検査方法である。
多ピンプローブ方式は、液晶セル製造の最終工程において、液晶セルの全ての信号入力端子のそれぞれ独立にプローブで接触し、液晶モジュールにおけるドライバＩＣからの入力信号と等価な電気信号を入力することにより行われる。これにより、最終製品における液晶セルの駆動を完全に再現することができるので、最終製品の表示画面を視覚的にチェックすることにより、検査を行うことができる。この場合、入力信号を準備することで、あらゆる種類の画面を表示することが可能となる。しかし、この多ピンプローブ方式による検査には、次に述べるいくつかの問題点がある。
【０００５】
まず、多ピンプローブは高コストであり、その製造に多くの時間が必要とされる。例えば画素数１０２４画素（×３画素）×７６８行を有する液晶セルにおいては、少なくても３８４０本の信号を入力すべき配線を持つため、画質検査を行うためには４０００箇所近い信号入力端子に接触できるプローブを準備しなければならない。
また、検査の安定性にも問題がある。近年の液晶セルの大型高精細化にともなって、プローブ箇所が増大、高密度化してきているため、プローブの電気的接触の不安定性が問題になってきている。電気的接触が不安定になると、入力すべき信号が与えられない配線に沿って検査画面が表示されず、そのため検査効率が著しく低下してしまう。これは、画像処理などによる自動検査を行う場合は致命的となる。さらに、液晶セルの高精細化にともなって、互いに隣接するプローブ間の間隔が小さくなるため、検査安定性の低下のみならず、プローブの作成そのものが限界にきている。
加えて、多ピンプローブは多品種に対応できないために、コスト増大と検査効率の低下を招いている。これは、液晶セルを多品種製造する場合、各品種の仕様の違いによりプローブ配置についての品種間の共通化が困難なため、品種毎にプローブセットを用意し、検査装置に付け替える必要があるためである。
以上のことから、表示できる検査用画面の種類が限られたとしても、多ピンプローブを使わずに済むような検査方法が求められている。
【０００６】
【発明が解決しようとする課題】
改善されたＴＦＴアレイ基板の検査方法が、Ｍ.Kodate他により1999 Society for Information Display International Symposiumにおいて発表された"Next-Generation TFT-Array Testing for High-Resolution/High-Content AMLCDs" に開示されている。この検査方法は、ＴＦＴアレイ基板の外周部に、画素に蓄えられた電位量を測定する信号配線を選択するための第１の選択素子（ＴＦＴ）と、測定しない信号配線電位を固定するための第２の選択素子（ＴＦＴ）を設け、かつ複数の信号配線を第１の選択素子を介して束ねた構成の検査回路を形成する点に特徴がある。この検査回路によれば、複数の信号線を第１の選択端子で束ねていることから、検査時に必要なプローブの数を低減することができる。
【０００７】
ＴＦＴ液晶セルが完成した後に行われる画質検査においても、検査時に必要なプローブの数を低減することのできる検査回路が、特開平１１−３３８３７６号公報に開示されている。特開平１１−３３８３７６号公報に開示された検査回路は、複数のデータ信号線および走査信号線のそれぞれに個別に、検査用の表示信号または検査用の走査信号の供給をスイッチングするための検査用ＴＦＴを接続している。この検査回路はさらに、データ信号線に接続された検査用ＴＦＴに検査用の表示信号を供給する検査用表示信号線を各素子共通に接続する一方、検査用ＴＦＴを導通・遮断する制御信号を入力する検査用制御信号線を表示色に併せて３本設けている。
【０００８】
以上のように、検査時に必要なプローブの数を低減することのできる検査回路ないしは検査方法が開発されている。しかし、アレイ基板検査用の回路と液晶セル検査用の回路とは、別個独立に形成されていた。
したがって本発明は、アレイ基板検査用の回路とセル検査用の回路とを一体的にしかつ検査時に必要なプローブの数を低減することのできる新たな検査回路の提供を課題とする。
【０００９】
【課題を解決するための手段】
本発明は、基板本体と、前記基板本体上にマトリックス状に配置された画素部と、前記画素部に信号を送る、複数の信号線と、前記基板本体上に形成された検査用回路と、を備えた表示装置の基板であって、
前記検査用回路は、Ｍ（Ｍは２以上の整数）本の前記信号線毎に第１の検査信号を入力するための検査信号入力端子と、前記信号線と前記検査信号入力端子との間に各々配置された、複数の第１の選択素子と、前記複数の第１の選択素子の各々に対して制御信号を供給するための、ｎ×Ｍ（ｎは正の整数）本の第１の制御配線と、前記信号線の各々に接続された、複数の第２の選択素子と、前記複数の第２のスイッチングを介して前記信号線の各々に第２の検査信号を供給するための、複数の検査信号配線と、前記複数の第２の選択素子の各々に対して制御信号を供給するための、ｎ×Ｍ（ｎは正の整数）本の第２の制御配線と、を備えることを特徴とする表示装置の基板である。
【００１０】
本発明の表示装置の基板にかかる検査回路は、ＴＦＴアレイ基板に対する断線・短絡の検査（以下、アレイ検査）および液晶セルの画質検査（以下、セル検査）を行うための回路が融合されている。
つまり、アレイ検査時には、前記検査信号入力端子からアレイ検査のための第１の検査信号を入力し、かつ第１の選択素子によって第１の検査信号を供給する信号線を選択する。このとき、第２の選択素子は、選択されない信号線の電位を固定（ホールド）するために用いることができる。
一方、セル検査時には、前記検査信号配線に対して供給されたセル検査のための第２の検査信号を第２の選択素子を介して信号線に対して供給する。このとき、検査信号配線が複数設けてあるので、隣接する信号線に対して、逆極性になる電位の検査信号を供給することができる。また、隣接する信号線に対して独立した検査信号を供給することができるため、任意の色、パターンの画像をセル検査時に形成することができる。
【００１１】
また本発明は、多数配線されている信号線のうちＭ本毎に前記検査信号入力端子を設けている。したがって、アレイ検査時に必要なプローブの数を低減することができる。前記検査信号配線については、複数、つまり２以上あれば足りるから、そのための端子の数も極めて少なくて済む。
【００１２】
本発明の表示装置の基板において、以上の効果を得るために、以下の構成をさらに備えることが望ましい。
すなわち、１つの検査信号入力端子に接続される複数の前記第１の選択素子は、異なる前記第１の制御配線に接続されていること、
所定数の前記第１の選択素子は、共通する前記第１の制御配線に接続されていること、
１つの検査信号入力端子に接続される複数の前記第２の選択素子は、異なる前記第２の制御配線に接続されていること、
所定数の前記第２の選択素子は、共通する前記第２の制御配線に接続されていること、
隣接する前記第２の選択素子は、異なる前記検査信号配線に接続されていること、
前記Ｍが６またはその倍数であること、
が本発明にとって望ましい形態である。
【００１３】
以上の本発明による、表示装置の基板は、ＴＦＴ液晶表示装置のアレイ基板として具現化することができる。つまり本発明は、スイッチング素子を有する画素部がマトリックス状に配列されたアレイ基板であって、前記画素部に信号を送る、複数の信号線と、前記複数の信号線のそれぞれに接続され、かつ前記画素部への第１の検査信号の入力を制御する第１の検査用トランジスタと、前記第１の検査用トランジスタのＯＮ／ＯＦＦを制御する制御信号を供給する複数の第１の制御配線と、前記複数の信号線のそれぞれに接続され、かつ前記画素部への第２の検査信号の入力を制御する第２の検査用トランジスタと、前記第２の検査用トランジスタに所定の電位を供給する複数の電位供給配線と、前記第２の検査用トランジスタのＯＮ／ＯＦＦを制御する制御信号を供給する複数の第２の制御配線と、を備えることを特徴とするアレイ基板を提供する。
本発明のアレイ基板は、アレイ検査終了後に、アレイ検査に用いる回路部分を除去することもできるが、そのまま残存させてもよい。また、セル検査終了後に、検査回路を除去することもできるが、そのまま残存させてもよい。
【００１４】
本発明のアレイ基板において、所定数の前記信号線毎に前記第１の検査用トランジスタに対して前記第１の検査信号を入力するための検査信号入力端子を備えることにより、接触するプローブの数を低減することができる。
また本発明のアレイ基板において、１つの検査信号入力端子に接続される前記第１の検査用トランジスタは、各々異なる前記第１の制御配線に接続されていることが望ましい。
さらに本発明のアレイ基板において、前記第１の制御配線は、前記検査信号入力端子に接続された前記信号線の前記所定数ＭまたはＭの整数倍だけ配線されていることが望ましい。
【００１５】
本発明のアレイ基板において、１つの検査信号入力端子に接続される前記第２の検査用トランジスタは、各々異なる前記第２の制御配線に接続されていることが望ましい。
また本発明のアレイ基板において、前記第２の制御配線は、前記検査信号入力端子に接続された前記信号線の前記所定数ＭまたはＭの整数倍だけ配線されていることが望ましい。
さらに本発明のアレイ基板において、隣接する前記第２の検査用トランジスタは、各々異なる前記電位供給配線に接続されていることが望ましい。
【００１６】
本発明は、例えばアレイ基板上に展開される以下の検査用回路を提供する。すなわち本発明は、第１の検査信号を供給する第１の信号供給配線と、前記第１の信号供給配線にそのソース（またはドレイン）が接続された複数の第１の薄膜トランジスタと、複数の前記第１の薄膜トランジスタの各々のゲートに接続された複数の第１の制御配線と、複数の前記第１の薄膜トランジスタの各々のドレイン（またはソース）にそのドレイン（またはソース）が接続された第２の薄膜トランジスタと、複数の前記第２の薄膜トランジスタの各々のゲートに接続された複数の第２の制御配線と、複数の前記第２の薄膜トランジスタの各々のソース（またはドレイン）に接続され、かつ所定数の第２の薄膜トランジスタ毎に第２の検査信号を供給する複数の第２の信号供給配線と、を備えたことを特徴とする検査用回路を提供する。
本発明の検査用回路は、例えば、ＴＦＴアレイ基板上に構成することができる。また、ＴＦＴアレイ基板を含む液晶セルあるいは液晶表示装置に存在することもできる。
本発明の検査用回路は、以上のような構成を備えているから、アレイ検査およびセル検査の両者を行うことのできる一体的な回路を構成する。
本発明の検査用回路においても、隣接する前記第２の薄膜トランジスタには異なる前記第２の信号供給配線を接続することが望ましい。
【００１７】
本発明の検査用回路において、第１の検査信号をアレイ検査のために供給する場合には、以下のように信号、電位が供給される。すなわち、前記第１の制御配線を介して複数の前記第１の薄膜トランジスタのいずれかに選択電位が、他の前記第１の薄膜トランジスタに非選択電位が供給され、かつ前記第２の制御配線を介して前記第２の薄膜トランジスタのうちで前記選択電位が供給される前記第１の薄膜トランジスタに接続された前記第２の薄膜トランジスタに対して非選択電位が、他の前記第２の薄膜トランジスタに選択電位が供給された状態で、前記第１の信号供給配線に対して第１の検査信号が供給される。
また、本発明の検査用回路において、第２の検査信号をセル検査のために供給する場合には、以下のように信号、電位が供給される。すなわち、前記第２の制御配線を介して全ての前記第２の薄膜トランジスタに対して選択電位が供給された状態で、前記第２の信号供給配線に対して第２の検査信号が供給される。
【００１８】
以上説明したところから明らかなように、本発明は、共通する第１の検査信号を、所定数の信号線のいずれかに、選択的に供給する機能と、前記所定数の信号線に対して、各々独立して第２の検査信号を供給する機能とを備えた検査用回路を提供するものである。すなわち本発明は、
アクティブ・マトリックス表示装置を構成する複数の信号線に対して、検査用の信号を供給するための、検査用回路であって、共通する第１の検査信号を、所定数の信号線のうちのいずれかに、選択的に供給する、第１の検査信号供給回路と、前記所定数の信号線のうち隣接する信号線に対して異なる第２の検査信号を供給する、第２の検査信号供給回路と、を備えることを特徴とする検査用回路を提供する。
【００１９】
本発明の検査用回路において、前記第１の検査信号供給回路は、前記第１の検査信号を入力するための検査信号入力端子と、前記第１の検査信号入力端子から入力された前記第１の検査信号を、前記所定数の信号線のいずれに供給するかを選択する、薄膜トランジスタから構成されるスイッチ手段と、を備えることが望ましい。
本発明の検査用回路において、前記第２の検査信号供給回路は、前記所定数の信号線の各々に接続された、薄膜トランジスタと、第２の検査信号を前記薄膜トランジスタの各々に供給する、前記所定数の検査信号配線と、前記薄膜トランジスタのＯＮ／ＯＦＦを制御する制御信号を供給する、前記所定数の制御配線と、を備えることが望ましい。
さらに本発明の検査回路において、前記信号線は、データ信号線および走査信号線のどちらにも適用できるが、データ信号線であることが望ましい。走査信号線に比べて、データ信号線の数が多い場合に、本発明の検査回路をデータ信号線側に用いると効果的である。
【００２０】
本発明では、以上述べた表示装置の基板について以下の検査方法をも提供する。つまり本発明は、基板本体と、前記基板本体上にマトリックス状に配置された画素部と、前記画素部に信号を送る複数の信号線と、
Ｍ（Ｍは２以上の整数）本の前記信号線毎に第１の検査信号を入力するための検査信号入力端子と、前記信号線と前記検査信号入力端子との間に各々配置された、複数の第１の選択素子と、前記複数の第１の選択素子の各々に対して制御信号を供給するための、ｎ×Ｍ（ｎは正の整数）本の第１の制御配線と、前記信号線の各々に接続された、複数の第２の選択素子と、前記複数の第２の選択素子を介して前記信号線の各々に第２の検査信号を供給するための、複数の検査信号配線と、前記複数の第２の選択素子の各々に対して制御信号を供給するための、ｎ×Ｍ（ｎは正の整数）本の第２の制御配線と前記基板本体上に形成された検査用回路と、を有する検査用回路と、を備えた表示装置の基板の検査方法であって、前記検査方法は、第１の検査と、第１の検査の後に行われる第２の検査を有している。そして、前記第１の検査は、前記第１の制御配線を介して前記第１の選択素子に制御信号を供給し、かつ前記第２の制御配線を介して前記第２の選択素子に制御信号を供給しつつ、前記検査信号入力端子に前記第１の検査信号を入力する。また、前記第２の検査は、前記第２の制御配線を介して前記第２の選択素子に制御信号を供給しつつ、前記検査信号配線に前記第２の検査信号を供給する。
【００２１】
前記第１の検査において、前記第１の制御配線を介する前記第１の選択素子への制御信号の供給は、複数の前記第１の選択素子のいずれか１つの第１の選択素子に対して選択信号を、他の第１の選択素子に対して非選択信号を供給するものとし、前記第２の制御配線を介する前記第２の選択素子への制御信号の供給は、選択信号が供給された前記第１の選択素子に対応する前記第２の選択素子に対して非選択信号を、他の第２の選択素子に対して選択信号を供給するものとすることができる。
また、前記第２の検査において、前記第２の制御配線を介する前記第２の選択素子への制御信号の供給は、全ての前記第２の選択素子に選択信号を供給するものとすることができる。
【００２２】
本発明はさらに、以上の検査手法に基づく液晶セルの製造方法を提供する。つまり本発明の液晶セルの製造方法は、第１の検査信号を供給する第１の信号供給配線と、前記第１の信号供給配線にそのソース（またはドレイン）が接続された複数の第１の薄膜トランジスタと、複数の前記第１の薄膜トランジスタの各々のゲートに接続された複数の第１の制御配線と、複数の前記第１の薄膜トランジスタの各々のドレイン（またはソース）にそのドレイン（またはソース）が接続された第２の薄膜トランジスタと、複数の前記第２の薄膜トランジスタの各々のゲートに接続された複数の第２の制御配線と、複数の前記第２の薄膜トランジスタの各々のソース（またはドレイン）に接続され、かつ前記第２の薄膜トランジスタに第２の検査信号を供給する複数の第２の信号供給配線と、を備えた検査回路をアレイ基板上に形成するステップと、前記第１の制御配線を介して複数の前記第１の薄膜トランジスタのいずれかに選択電位を、他の前記第１の薄膜トランジスタに非選択電位を供給し、かつ前記第２の制御配線を介して前記第２の薄膜トランジスタのうちで前記選択電位が供給される前記第１の薄膜トランジスタに接続された前記第２の薄膜トランジスタに対して非選択電位を、他の前記第２の薄膜トランジスタに選択電位を供給しつつ、前記第１の信号供給配線に対して第１の検査信号を供給する第１の検査ステップと、液晶材料を挟んで前記アレイ基板とカラーフィルタ基板とを積層することによりセルを作成するステップと、前記第２の制御配線を介して全ての前記第２の薄膜トランジスタに対して選択電位を供給しつつ、前記第２の信号供給配線に対して第２の検査信号を供給する第２の検査ステップと、を備えることを特徴とする。
【００２３】
【発明の実施の形態】
以下本発明を実施の形態に基づいて説明する。
図１は、本発明による実施の形態における液晶セルの全体構造を示した概略図である。図１において、１は液晶セル、２はＴＦＴアレイ基板、３はＴＦＴアレイ基板２と互いに平行に配置された対向基板である。ここには図示しないが、ＴＦＴアレイ基板２と対向基板３との間には、シール材と封止樹脂とで液晶が封入されている。また、液晶セル１には、配向膜、トランスファ、偏光フィルムなどが形成され、両基板の距離は、その間に設けられたスペーサによって保たれている。本実施形態において、対向基板３は、ＲＧＢのカラーフィルタが形成されたカラーフィルタ基板である。
【００２４】
配向膜は、液晶の初期配向を決めるために、２つの基板のそれぞれの向かい合う面に形成される。シール材は、２つの基板を接着し、液晶を基板間に閉じ込めておくために、表示領域６の外側に形成される。また、封止樹脂は、注入口と呼ばれるあらかじめ設けたシール材の非形成領域から、２つの基板の間に液晶を注入した後に、そこを密閉するために形成される。スペーサは、２つの基板間の間隙を決めるための絶縁物で、基板の一方に形成される。表示領域６の外側に形成されるトランスファは、ＴＦＴアレイ基板２上の端子から入力された共通電極電位を、対向基板３上の共通電極に与えるための電導性物質である。偏光フィルムは、貼り合わされた２つの基板の外側各面に形成され、液晶セル１に入る光の偏光を制御する。
図１において、４および５は、アレイ検査およびセル検査を行うための第１の検査回路および第２の検査回路である。第１の検査回路４および第２の検査回路５はＴＦＴアレイ基板２上に形成されている。６は液晶セル１において実際に表示を行う表示領域である。７は表示領域６の外周領域であり、表示領域６に画面表示信号を入力するドライバＩＣが接続される。
【００２５】
図２は、ＴＦＴアレイ基板２の表示領域６の回路構造を説明するための概略図である。図２において、１１は一方向に互いに平行に延在し、走査信号が供給される複数の走査信号線、１２は走査信号線１１と交差する方向に互いに平行に延在し、映像信号が供給される複数のデータ信号線である。ＴＦＴアレイ基板２は、表示領域６内に、マトリックス状に配列された複数の画素１３を備え、各画素１３は、走査信号線１１とデータ信号線１２とによって囲まれている。各画素１３は、液晶に電界を加える画素電極１５（ＩＴＯ膜）、画素電極１５の電荷保持能力を補完する付加容量（Ｃｓ）１８、さらに、走査信号線１１およびデータ信号線１２と画素電極１５とを接続し、スイッチング機能を有する薄膜トランジスタ（ＴＦＴ）１４とを有している。表示領域６の外側には、第１の検査回路４および第２の検査回路５や、走査信号線１１、データ信号線１２に電気信号を入力するための表示信号入力端子（図示せず）などが形成されている。なお、第１の検査回路４および第２の検査回路５の構造は後に詳述する。
【００２６】
対向基板３（図２には図示せず）上には、ＲＧＢ三原色を分離するためのカラーフィルタと、ＴＦＴアレイ基板２上の画素電極１５との間の電界により液晶の配向を制御するための共通電極１７などが形成されている。各画素１３は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）いずれか１色のカラーフィルタを有する。液晶セル１の表示は、各画素電極１５と共通電極１７との電位差により、封入された液晶の配向を制御することで行うことができ、この電位差制御は、ＴＦＴ１４によって入力される信号を操作することで行われる。液晶の配向により、液晶セル１を透過する光の量が制御される。
本実施の形態において、ＴＦＴ１４はアモルファス・シリコンにより形成され、後述するように、第１の検査回路４および第２の検査回路５も選択素子としてアモルファス・シリコンＴＦＴを備える。従って、フォトマスク上にパターンを追加することにより、第１の検査回路４および第２の検査回路５は、ＴＦＴ１４と同時に形成することができる。また、第１の検査回路４および第２の検査回路５の配線および検査用端子も、ＴＦＴ１４と同時に形成することが可能である。この結果、この第１の検査回路４および第２の検査回路５の形成のために、付加的な製造工程を必要としない。なお、ＴＦＴアレイ基板２の製造工程は、フォトレジストを用いた、堆積、エッチング・プロセスを用いて行われるが、これらは広く知られた技術であり、ここでは詳細な説明を行わない。
【００２７】
次に、図３〜図５に基づいて第１の検査回路４および第２の検査回路５について説明する。図３は、第１の検査回路４および第２の検査回路５のＴＦＴアレイ基板２上の配置を示す図である。なお、図は説明の便宜上、回路の部分的構造のみを示し、全体構造は記載されていない。図３に示すように、第１の検査回路４および第２の検査回路５は、表示領域６の外側に表示領域６に沿って形成されている。第１の検査回路４は、データ信号線１２に接続されており、アレイ検査時およびセル検査時にデータ信号線１２に対して検査用の信号を供給する。第２の検査回路５は、走査信号線１１に接続されており、アレイ検査時およびセル検査時に走査信号線１１に対して検査用の信号を供給する。これら検査用の信号は、第１の検査回路４および第２の検査回路５の制御に基づいて、表示領域６内の任意の画素１３に供給される。
【００２８】
図４は第１の検査回路４の概略を示す回路図、図５は第２の検査回路５の概略を示す回路図である。はじめに、図４に基づいて第１の検査回路４の構成について説明する。
図４に示すように、第１の検査回路４は、図中点線より上側に位置する第１の回路部４ａおよび下側に位置する第２の回路部４ｂによって構成される。
第１の回路部４ａは、アレイ検査用端子２１と、第１の制御配線２２と、第１の制御配線２２の各々に接続される第１の制御信号入力端子２４ａ〜２４ｆと、そのゲート電極が第１の制御配線２２に各々接続される第１の選択素子２３ａ〜２３ｆとを備えている。
【００２９】
第１の回路部４ａにおいて、アレイ検査用端子２１と複数本（本実施の形態では６本）のデータ信号線１２との間に、各々のデータ信号線１２ａ〜１２ｆに対応した第１の選択素子２３ａ〜２３ｆが接続されている。つまり、第１の選択素子２３ａ〜２３ｆのソース電極（またはドレイン電極）がアレイ検査用端子２１から延びる第１の信号供給配線２１ａに、また第１の選択素子２３ａ〜２３ｆのドレイン電極（またはソース電極）が各々のデータ信号線１２ａ〜１２ｆに接続されている。第１の選択素子２３ａ〜２３ｆは、そのゲート電極が第１の制御配線２２に接続されている。より具体的には、第１の選択素子２３ａのゲート電極は第１の制御信号入力端子２４ａが接続された第１の制御配線２２に、第１の選択素子２３ｂのゲート電極は第１の制御信号入力端子２４ｂが接続された第１の制御配線２２に、第１の選択素子２３ｃのゲート電極は第１の制御信号入力端子２４ｃが接続された第１の制御配線２２に接続され、第１の選択素子２３ｄ以降も同様にして第１の制御配線２２に接続されている。したがって、第１の選択素子２３ａ〜２３ｆは、各々第１の制御信号入力端子２４ａ〜２４ｆから入力される制御信号によってＯＮ／ＯＦＦが制御される。かくして、アレイ検査用端子２１から入力される検査用の信号は、第１の制御信号入力端子２４ａ〜２４ｆから入力される制御信号に応じてデータ信号線１２ａ〜１２ｆに入力される。
【００３０】
第２の回路部４ｂは、電位供給配線２５と、電位供給配線２５の各々に接続される電位入力端子２６ａ〜２６ｆと、第２の制御配線２８と、第２の制御配線２８の各々に接続される第２の制御信号入力端子２９ａ〜２９ｆと、そのゲート電極が第２の制御配線２８に各々接続される第２の選択素子２７ａ〜２７ｆとを備えている。
【００３１】
第２の回路部４ｂにおいて、第２の信号供給配線としての電位供給配線２５の始端には各々電位入力端子２６ａ〜２６ｆが接続されている。そして、電位入力端子２６ａが接続された電位供給配線２５には第２の選択素子２７ａのソース電極（またはドレイン電極）が、電位入力端子２６ｂが接続された電位供給配線２５には第２の選択素子２７ｂのソース電極（またはドレイン電極）が、電位入力端子２６ｃが接続された電位供給配線２５には第２の選択素子２７ｃのソース電極（またはドレイン電極）が接続され、電位供給端子２６ｄ以降についても同様に第２の選択素子２７ｄ…が接続されている。また、第２の選択素子２７ａ〜２７ｆのドレイン電極（またはソース電極）は、各々第１の選択素子２３ａ〜２３ｆが接続されたデータ信号線１２ａ〜１２ｆに接続されている。さらに、第２の選択素子２７ａ〜２７ｆのゲート電極は、各々第２の制御信号入力端子２９ａ〜２９ｆが接続された第２の制御配線２８に接続されている。
第２の回路部４ｂは以上のような構成を備えているから、第２の選択素子２７ａ〜２７ｆは、各々第２の制御信号入力端子２９ａ〜２９ｆから入力される制御信号によってＯＮ／ＯＦＦが制御される。かくして、電位入力端子２６ａ〜２６ｆから入力される信号電位は、第２の制御信号入力端子２９ａ〜２９ｆから入力される制御信号によって制御される第２の選択素子２７ａ〜２７ｆを介して、各々データ信号線１２ａ〜１２ｆに供給される。そして、データ信号線１２ａ〜１２ｆに対応する各画素１３は、セル検査時に供給された電位に応じた表示を行うことになる。
【００３２】
以上では、ＴＦＴアレイ基板２上の第１の検査回路４の一部について説明したが、実際には、図４に示した回路構成を複数セットＴＦＴアレイ基板２上に配設している。
ＴＦＴアレイ基板２上の第１の検査回路４において、一つのアレイ検査用端子２１に対して接続されるデータ信号線１２ａ〜１２ｆの数をＭ本とすると、それに対応して第１の選択素子２３ａ〜２３ｆはＭ個だけ接続される。Ｍ個の第１の選択素子２３ａ〜２３ｆは、各々異なる第１の制御信号入力端子２４ａ〜２４ｆに各々接続されたＭ本（あるいはＭの倍数本でもよい）の第１の制御配線２２によって制御されることになる。換言すれば、第１の検査回路４において、所定数の第１の選択素子２３が、共通する第１の制御配線２２に接続されることになる。第１の選択素子２３は、第１の選択素子２３ａ〜２３ｆおよび他の第１の選択素子を含めた概念である。
また、ＴＦＴアレイ基板２上の第１の検査回路４において、６Ｎ個の電位入力端子２６ａ〜２６ｆと電位入力端子２６ａ〜２６ｆに各々接続される６Ｎ本の電位供給配線２５を備えている。そして、６Ｎ本の電位供給配線２５とＭ本のデータ信号線１２ａ〜１２ｆとの間に、Ｍ本のデータ信号線１２ａ〜１２ｆに各々対応するＭ個の第２の選択素子２７ａ〜２７ｆが接続されている。さらに、Ｍ個の第２の選択素子２７ａ〜２７ｆは、各々異なる第２の制御信号入力端子２９ａ〜２９ｆに各々接続されたＭ本（あるいはＭの倍数本でもよい）の第２の制御配線２８によって制御されることになる。ここでも、所定数の第２の選択素子２７が、共通する第２の制御配線２８に接続されることになる。
【００３３】
次に、図５に基づいて第２の検査回路５の構成について説明する。
図５に示すように、第２の検査回路５は、図中点線より上側に位置する第１の回路部５ａおよび下側に位置する第２の回路部５ｂによって構成される。
第１の回路部５ａは、アレイ検査用端子３１と、第１の制御配線３２と、第１の制御配線３２の各々に接続される第１の制御信号入力端子３４ａ〜３４ｆと、そのゲート電極が第１の制御配線３２に各々接続される第１の選択素子３３ａ〜３３ｆとを備えている。
【００３４】
第１の回路部５ａにおいて、アレイ検査用端子３１と複数本（本実施の形態では６本）の走査信号線１１との間に、各々の走査信号線１１に対応した第１の選択素子３３ａ〜３３ｆが接続されている。つまり、第１の選択素子３３ａ〜３３ｆのソース電極（またはドレイン電極）がアレイ検査用端子３１に、また第１の選択素子３３ａ〜３３ｆのドレイン電極（またはソース電極）が各々の走査信号線１１ａ〜１１ｆに接続されている。第１の選択素子３３ａ〜３３ｆは、そのゲート電極が第１の制御配線３２に接続されている。より具体的には、第１の選択素子３３ａのゲート電極は第１の制御信号入力端子３４ａが接続された第１の制御配線３２に、第１の選択素子３３ｂのゲート電極は第１の制御信号入力端子３４ｂが接続された第１の制御配線３２に、第１の選択素子３３ｃのゲート電極は第１の制御信号入力端子３４ｃが接続された第１の制御配線３２に接続され、第１の選択素子３３ｄ以降も同様にして第１の制御配線３２に接続されている。したがって、第１の選択素子３３ａ〜３３ｆは、各々第１の制御信号入力端子３４ａ〜３４ｆから入力される制御信号によってＯＮ／ＯＦＦが制御される。かくして、アレイ検査用端子３１から入力される検査用の信号は、第１の制御信号入力端子３４ａ〜３４ｆから入力される制御信号に応じて走査信号線１１ａ〜１１ｆに入力される。
【００３５】
第２の回路部５ｂは、電位供給配線３５と、電位供給配線３５の各々に接続される電位入力端子３６ａ〜３６ｂと、第２の制御配線３８と、第２の制御配線３８の各々に接続される第２の制御信号入力端子３９ａ〜３９ｆと、そのゲート電極が第２の制御配線３８に各々接続される第２の選択素子３７ａ〜３７ｆとを備えている。
【００３６】
第２の回路部５ｂにおいて、電位供給配線３５の始端には各々電位入力端子３６ａ〜３６ｂが接続されている。そして、電位入力端子３６ａが接続された電位供給配線３５には第２の選択素子３７ａ、３７ｃ、３７ｅのソース電極（またはドレイン電極）が、電位入力端子３６ｂが接続された電位供給配線３５には第２の選択素子３７ｂ、３７ｄ、３７ｆのソース電極（またはドレイン電極）が接続されている。また、第２の選択素子３７ａ〜３７ｆのドレイン電極（またはソース電極）は、各々第１の選択素子３３ａ〜３３ｆが接続された走査信号線１１ａ〜１１ｆに接続されている。さらに、第２の選択素子３７ａ〜３７ｆのゲート電極は、各々第２の制御信号入力端子３９ａ〜３９ｆが接続された第２の制御配線３８に接続されている。
第２の回路部５ｂは以上のような構成を備えているから、第２の選択素子３７ａ〜３７ｆは、各々第２の制御信号入力端子３９ａ〜３９ｆから入力される制御信号によってＯＮ／ＯＦＦが制御される。かくして、電位入力端子３６ａ〜３６ｂから入力される信号電位は、第２の制御信号入力端子３９ａ〜３９ｆから入力される制御信号によって制御される第２の選択素子３７ａ〜３７ｆを介して、各走査信号線１１ａ〜１１ｆに供給される。そして、走査信号線１１ａ〜１１ｆに対応する各画素１３は、供給された電位に応じた表示を行うことになる。
【００３７】
次に、以上の第１の検査回路４および第２の検査回路５を用いて行う、アレイ検査およびセル検査の具体的内容について説明する。
はじめに、図６〜図８を参照しつつアレイ検査について説明する。アレイ検査は、ＴＦＴアレイ基板２上に形成された画素１３に順次所定の電位を所定の時間だけ書き込み、保持し、その後当該画素１３から電位を読み出す。読み出した値が、当該画素１３にとって正常値なのか否かの判定を行う。この電位は、データ信号線１２ａ〜１２ｆを介して供給される。したがって、アレイ検査において、各データ信号線１２ａ〜１２ｆ、各走査信号線１１ａ〜１１ｆに対して独立に電位を付与することが必要となる。
【００３８】
図６は、第１の検査回路４において書き込むべき電位をデータ信号線１２ａに対して供給する際の動作を示している。アレイ検査用端子２１に対して第１の検査信号として所定の書き込み電位を供給する。図６中、電位が供給されている状態を太線で示している。このとき、第１の選択素子２３ａ〜２３ｆのうち、データ信号線１２ａに接続されている第１の選択素子２３ａがＯＮされるように、第１の制御信号入力端子２４ａに接続されている第１の制御配線２２に選択電位を供給する。第１の選択素子２３ａを除く第１の選択素子２３ｂ〜２３ｆには非選択電位を供給する。このとき、第１の選択素子２３ａに対応する、つまりデータ信号線１２ａに接続された第２の選択素子２７ａを遮断しておくために、第２の選択素子２７ａのゲート電極に接続された第２の制御配線２８には非選択電位を供給する。このとき、第２の選択素子２７ａを除く他の第２の選択素子２７ｂ〜２７ｆが選択されるように、各々の第２の選択素子２７ｂ〜２７ｆに対応する第２の制御配線２８には、選択電位を供給する。かくして、データ信号線１２ａには、所定の電位が供給される。なお、図６中、選択電位が供給されていることをＨで、また非選択電位が供給されていることをＬで示している。
【００３９】
図７は、第２の検査回路５において書き込むべき電位を走査信号線１１ａに対して供給する際の動作を示している。アレイ検査用端子３１に対して所定の書き込み電位を供給する。図７中、電位が供給されている状態を太線で示している。このとき、第１の選択素子３３ａ〜３３ｆのうち、走査信号線１１ａに接続されている第１の選択素子３３ａがＯＮされるように、第１の制御信号入力端子３４ａに接続されている第１の制御配線３２に選択電位を供給する。第１の選択素子３３ａを除く第１の選択素子３３ｂ〜３３ｆには非選択電位を供給する。このとき、第１の選択素子３３ａに対応する、つまり走査信号線１１ａに接続された第２の選択素子３７ａを遮断しておくために、第２の選択素子３７ａのゲート電極に接続された第２の制御配線３８には非選択電位を供給する。このとき、第２の選択素子３７ａを除く他の第２の選択素子３７ｂ〜３７ｆが選択されるように、各々の第２の選択素子３７ｂ〜３７ｆに対応する第２の制御配線３８には、選択電位を供給する。かくして、走査信号線１１ａには、所定の電位が供給される。なお、図７においても、選択電位が供給されていることをＨで、また非選択電位が供給されていることをＬで示している。
【００４０】
以上の説明から明らかなように、第１の検査回路４は、アレイ検査用端子２１から供給される共通な検査信号を、所定数のデータ信号線１２ａ〜１２ｆのいずれかに選択的に供給する回路を含んでいる。また、第２の検査回路５は、アレイ検査用端子３１から供給される共通な検査信号を、所定数の走査信号線１１ａ〜１１ｆのいずれかに選択的に供給する回路を含んでいる。
【００４１】
以上のように、第１の検査回路４によってデータ信号線１２ａに対して所定の電位が、また第２の検査回路５によって走査信号線１１ａに対して所定の電位が供給される。すると、図８に示すようにデータ信号線１２ａおよび走査信号線１１ａによって特定される画素１３がアクティブになる。図８では、アクティブになっている画素１３を塗りつぶしで示している。アレイ検査は、画素１３を順次アクティブにして所定の電位を書き込み、かつ読み出す。この具体例を以下説明する。
電位の書き込み、読み出しのためのテスタ４０の回路構成を図９に示す。図９において、テスタ４０は、リセット・スイッチ（Ｒｅｓｅｔ−ＳＷ）およびコンデンサ（Ｃ）を備えた積分器、スイッチ（ＳＷ−１）ならびに電源（Ｖｄ）を備えている。テスタ４０は、スイッチ（ＳＷ−１）側の配線端が第１の検査回路４のアレイ検査用端子２１に接続され、他方の配線端はＡＤコンバータ（ＡＤＣ）に接続されているものとする。
【００４２】
はじめに、リセット・スイッチ（Ｒｅｓｅｔ−ＳＷ）を接続し、積分器をリセットする。このとき、コンデンサ（Ｃ） に充電する。次いで、スイッチ（ＳＷ−１）を電源（Ｖｄ）に接続することにより、アレイ検査用端子２１を介してデータ信号線１２ａに電位Ｖｄを印加する。一方、走査信号線１１ａに選択電位（Ｖｇｈ）を印加することにより、画素１３の付加容量（Ｃｓ）１８にＶｄが充電される。ここで、走査信号線１１ａに保持電位（ＶｇＬ）を印加する。その後、スイッチ（ＳＷ−１）を積分器に接続すると、データ信号線１２ａの電位はＧＮＤ（グランド）レベルになる。次いで、リセット・スイッチ（Ｒｅｓｅｔ−ＳＷ）を開放する。そして、走査信号線１１ａに再び選択電位（Ｖｇｈ）を印加すると、画素１３の付加容量（Ｃｓ）１８に蓄えられていた電荷が、積分器のコンデンサ（Ｃ） に移動する。それに伴い、積分器の出力電位が低下する。ここで走査信号線１１ａに再びＶｇＬを印加する。所定時間経過後、積分値の出力電位をサンプルホールドし、ＡＤコンバータ（ＡＤＣ）にてデジタル値に変換する。この値により、画素１３の良否を判定する。
【００４３】
走査信号線１１ａおよびデータ信号線１２ａで特定される画素１３についての検査、測定が終了すると、他の走査信号線１１ｂ…、データ信号線１２ｂ…で特定される画素１３について順次検査、測定を実行する。アレイ検査終了後には、第１の回路部４ａおよび第１の回路部５ａは不要になる。したがって、アレイ検査終了後には、図４、図５に記した点線の部分で切断することにより、第１の回路部４ａおよび第１の回路部５ａを除去してもよい。もちろん、第１の回路部４ａおよび第１の回路部５ａを残存することもできる。第１の回路部４ａおよび第１の回路部５ａを残存する場合には、第１の回路部４ａ，５ａおよび第２の回路部４ｂ，５ｂが形成された状態で、ＴＦＴアレイ基板２は液晶セル１の製造工程に供される。この製造工程を概略説明すると、ＴＦＴアレイ基板２と対向基板３とを液晶材料を挟んで積層する。積層には、周知のように、シール剤が用いられる。液晶セル１が得られたならば、第２の回路部４ｂ，５ｂを用いてセル検査が実行される。以下、本実施の形態によるセル検査、つまり画質検査方法の具体的内容について説明する。
【００４４】
本実施の形態における、液晶セル１の画質検査方法を説明する。この実施形態では、全画面を黄色に表示する例を示す。
図１０に示すように、第１の検査回路４において、データ信号線１２ａ〜１２ｆには、各々、Ｄ（ｊ＋１）〜Ｄ（ｊ＋６）で示す第２の検査信号（電位）が供給される。Ｄ（ｊ＋１）、Ｄ（ｊ＋４）がＲ（赤）の画素１３に対して供給される電位、Ｄ（ｊ＋２）、Ｄ（ｊ＋５）がＧ（緑）の画素１３に対して供給される電位、Ｄ（ｊ＋３）、Ｄ（ｊ＋６）がＢ（青）の画素１３に対して供給される電位である。つまり、隣接するデータ信号線１２には異なる検査信号が供給される。この電位は、各々、電位入力端子２６ａ〜２６ｆから供給される。データ信号線１２ａ〜１２ｆに電位Ｄ（ｊ＋１）〜Ｄ（ｊ＋６）が供給される前提として、第２の制御信号入力端子２９ａ〜２９ｆに対して選択電位を供給して、第２の選択素子２７ａ〜２７ｆをＯＮする。
図１１に示すように、第２の検査回路５において、走査信号線１１ａ〜１１ｆには、各々、Ｇ（ｋ＋１）〜Ｇ（ｋ＋６）で示す検査信号が供給される。走査信号線１１ａ〜１１ｆに検査信号Ｇ（ｋ＋１）〜Ｇ（ｋ＋６）が供給される前提として、第２の制御信号入力端子３９ａ〜３９ｆに対して選択電位を供給して、第２の選択素子３７ａ〜３７ｆをＯＮする。
【００４５】
この本実施の形態における第１の検査回路４、第２の検査回路５に加える検査用駆動波形の例を図１２に示す。この例は画素反転（ドット反転）駆動により、全画面黄色表示を行うときのものである。図１２は、加えられる検査信号の一部を示したものにすぎない。実際は、この信号と同形の信号が連続して液晶セル１に入力される。図１２において、横軸は時間軸をあらわす。期間Ｔ（１）、Ｔ（２）およびＴ（３）が、各々１フレームの期間をあらわし、期間Ｔ（１）と期間Ｔ（２）は、信号Ｇ（ｋ＋１）およびＧ（ｋ＋２）がそれぞれ逆位相になっている点で相違する。これらの期間Ｔ（１）、Ｔ（２）を１周期として、１つの検査画面を表示している間、これらの信号が繰り返し連続して液晶セル１に入力される。
【００４６】
この他の駆動例は、行反転（ロウ反転）駆動、列反転（カラム反転）駆動等がある。入力信号波形の変更によって、これらの必要な駆動方法を容易に実現できる。さらに、入力信号電圧を可変とすることで、任意の階調表示が可能となる。また、本例では、Ｒ、Ｇ、Ｂの信号を独立に入力できるので、任意の色表示が可能である。
【００４７】
図１２において、電位入力端子２６ａ〜２６ｄに供給された検査信号電位Ｄ（ｊ＋１）〜Ｄ（ｊ＋４）は、Ｔ（１）の期間に、走査信号線１１ａ，１１ｂに対して検査信号Ｇ（ｋ＋１）およびＧ（ｋ＋２）が供給されている時間に時分割で、それぞれのデータ信号線１２ａ〜１２ｄに対応する画素１３に与えられる。その後、Ｔ（２）の期間に走査信号線１１ａ，１１ｂに検査信号Ｇ（ｋ＋１）およびＧ（ｋ＋２）が供給されるまでの間、これを保持する。図１２に示すように、Ｔ（２）の期間に与えられる電位は、Ｔ（１）とはそれぞれ逆極性である。また、Ｔ（３）の期間には、Ｔ（１）の期間と同極性の電位が与えられる。
図１２に示すように、Ｄ（ｊ＋１）、Ｄ（ｊ＋２）およびＤ（ｊ＋４）の振幅が小さいから、ＲおよびＧに対応する画素１３は明表示になる。Ｄ（ｊ＋３）の振幅が大きいので、Ｂに対応する画素１３は暗表示になる。したがって、表示領域６の全面に黄色の単色表示がなされる。
液晶セル１のセル検査に際しては、上記のような方法をとれば、非常に少ない信号入力端子数で、検査に必要な表示パターンを表示することができ、安定して低コストな検査を実現することができる。
【００４８】
上記のセル検査が行われたあと、この液晶セル１にドライバＩＣと、それに入力する制御信号を生成する駆動回路とを接続し、バックライトと機構部品を装着することにより、液晶モジュールが完成される。検査用ＴＦＴ、つまり第１の選択素子２３ａ〜２３ｆ、３３ａ〜３３ｆ、第２の選択素子２７ａ〜２７ｆ、３７ａ〜３７ｆは、最終製品の駆動時はオフになるようされる。これは、検査時に束ねた入力を安定的に切り離すことを目的とする。
なお、本実施の形態では、図１３に示すように、第１の選択素子２３ａ〜２３ｆと電位供給配線２５との間に、ドライバＩＣ接続用パッド５０を配置することもできる。この場合、第１の回路部４ａは除去される。ただし、本実施の形態では、第１の回路部４ａを含め、第１の検査回路４および第２の検査回路５を最終製品まで残しておいても良い。この場合、ドライバＩＣ接続用パッド５０は、第１の制御配線２２の外側に配置されることになる。
【００４９】
以上のように、本実施の形態は、上記のような構成の検査回路を有するので、多ピンプローブを用いることなくアレイ検査およびセル検査に必要な信号を、液晶セル１に入力することができるので、検査を効率的に行うことが可能となる。しかも、本実施の形態による第１の検査回路４および第２の検査回路５は、アレイ検査用の回路とセル検査用の回路とを融合しているため、ＴＦＴアレイ基板２上で占有する面積を狭くすることができる。アレイ検査用の回路とセル検査用の回路とを各々独立に設ける場合、アレイ検査用の回路に選択素子群が２列、セル検査用の回路に選択素子群が１列、合計３列必要であるが、本実施の形態によれば、合計２列の選択素子群でアレイ検査およびセル検査に用いる回路を構成することができるのである。また、従来のアレイ検査回路は、液晶セル１に残る領域以外に形成されていたが、本実施の形態によればその半分近くを液晶セル１に残る領域に形成することができ、ＴＦＴアレイ基板２を切り出すためのマザーガラスの有効使用領域を大きくすることができる。
【００５０】
本実施の形態において、アレイ検査用の回路とセル検査用の回路とを融合することにより、セル検査用の回路に欠陥がある場合に、アレイ検査の際にその欠陥を知ることができるという利点もある。
例えば、図１４に示すように、第１の検査回路４において、第２の選択素子２７ｂにソース−ドレイン間の短絡不良がある場合（図中（ａ））、アレイ検査時にこの不良を検知することができる。この短絡不良は、セル検査時には特定することができないが、液晶表示装置となったときには不良（線欠陥）になるので、事前に検知することが必要である。アレイ検査時に、電位供給配線２５には固定電位（Ｖｈｏｌｄ）が供給されるが、このＶｈｏｌｄを変化させ、読み出した値に同様の変化が現れれば、ソース−ドレイン間の短絡不良を特定することができる。
【００５１】
また、例えば図１４に示すように、第２の選択素子２７ｃにゲート−ドレイン間の短絡不良がある場合（図中（ｂ））、アレイ検査時にこの不良を検知することができる。この短絡不良は、液晶表示装置となったときに製品不良（線欠陥）となる。この短絡不良は、セル検査時に特定することができるが、ＴＦＴアレイ基板２の状態であれば修正可能な欠陥であるから、アレイ検査時に特定できれば、製品不良の発生を未然に防止することができる。つまり、アレイ検査時に、第２の選択素子２７ｃを制御する非選択電位が読み出されれば、この短絡不良を特定することができる。
さらに、例えば図１４に示すように、第２の選択素子２７ｄにオープン不良がある場合（図中（ｃ））、アレイ検査時にこの不良を検知することができる。この不良は、液晶表示装置となったときに製品不良となるものではないが、セル検査時における不良となることから、事前に検知する必要がある。つまり、アレイ検査時に、第２の選択素子２７ｄに選択電位を供給しても、Ｖｈｏｌｄが読めなければ、この不良を特定することができる。
【００５２】
なお、本実施の形態においては、走査信号線１１とデータ信号線１２の双方に対して本発明に従った検査回路を形成したが、その一方のみに本発明に従った検査回路を設け、他方には従来の多ピンプローブを介して検査信号を入力することも可能である。例えば、第２の検査回路５の代わりに、多ピンプローブを接続することもできる。通常、列方向の画素数が行方向よりも多いことから、データ信号線１２に対して本発明にしたがった検査回路を設けることが有効である。
【００５３】
また、表示画面種類や駆動条件の必要に応じて、入力端子数を増減させることも可能である。具体的には、本実施の形態においては、データ信号線１２に接続された接続端子は２セット（電位入力端子２６ａ〜２６ｆ，第２の制御信号入力端子２９ａ〜２９ｆ）であるが、これをさらに増加させることにより、細かいブロック表示を行うことが可能となる。
反対に入力端子数を減少させることも考えられる。例えば、画質検査として、全画面の色表示検査のみを行う場合は、走査信号線１１側の検査回路には、１つの共通ソース端子のみを設ける。信号配線側の検査回路には、Ｒ、Ｇ、Ｂのそれぞれの画素１３用のそれぞれ一つずつの共通ソース端子のみを形成する。この検査回路により、印加電圧を制御することにより、少なくとも、全色の全画面表示を行うことができる。
【００５４】
さらに、本実施の形態による第１の検査回路４を用いて、ＴＦＴアレイ基板２上に電着膜を形成することができる。この電着膜は、カラーフィルタとして機能させることができる。例えば、図４において、Ｒ、Ｇ、Ｂのうちのいずれかに対応する第２の選択素子２７ａ〜２７ｆを制御する第２の制御配線２８に選択電位を与え、それに接続されている電位供給配線２５に対して所定の電位Ｖｅを与える。このとき、画素１３を制御する全ての走査信号線１１を選択電位としておけば、選択した一色に対応する全ての画素電極に電位Ｖｅが与えられる。つまり、電着槽中で画素電極に所望の色のカラーフィルタを形成することができる。この工程を、色を換えて３度繰り返すことにより、Ｒ，Ｇ，ＢのカラーフィルタをＴＦＴアレイ基板２上に形成することができる。なお、選択しない色に対応する電位供給配線２５には、電着槽中の対向電極電位を与えておくことが望ましい。
【００５５】
さらにまた、本発明の検査回路は、液晶セル１のみならず、他のアクティブ素子を用いた表示装置や、カラーフィルタを使用しない液晶表示装置にも適用可能である。他の表示装置の例としては、有機膜に印加する電圧をアクティブ素子で操作することにより、その発光を制御するＡＭ−ＰＬＥＤ（アクティブマトリックス−ポリマー発光ダイオード）、または、ＡＭ−ＯＬＥＤ（アクティブマトリックス−有機発光ダイオード）を用いた、自発光型ディスプレイ等がある。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、アレイ検査用の回路とセル検査用の回路とを一体的にしかつ検査時に必要なプローブの数を低減することのできる新たな検査回路が提供される。
【図面の簡単な説明】
【図１】 本実施の形態による液晶セルの概略構成を示す平面図である。
【図２】 本実施の形態による液晶セルの回路構造を示す概略図である。
【図３】 本実施の形態による第１および第２の検査回路の配置を示す概略図である。
【図４】 本実施の形態による第１の検査回路の回路構造を示す概略図である。
【図５】 本実施の形態による第２の検査回路の回路構造を示す概略図である。
【図６】 本実施の形態によるアレイ検査時の動作を説明するための図である。
【図７】 本実施の形態によるアレイ検査時の動作を説明するための図である。
【図８】 本実施の形態によるアレイ検査時の動作を説明するための図である。
【図９】 本実施の形態においてアレイ検査時に用いるアレイテスタの構成を示すブロック図である。
【図１０】 本実施の形態によるセル検査時の動作を説明するための図である。
【図１１】 本実施の形態によるセル検査時の動作を説明するための図である。
【図１２】 本実施の形態によるセル検査時に供給する信号波形を示す図である。
【図１３】 本実施の形態による検査回路の変形例を示す概略図である。
【図１４】 本実施の形態による第１の検査回路の欠陥の例を示す図である。
【符号の説明】
１…液晶セル、２…ＴＦＴアレイ基板、３…対向基板、４…第１の検査回路、４ａ…第１の回路部、４ｂ…第２の回路部、５…第２の検査回路、５ａ…第１の回路部、５ｂ…第２の回路部、６…表示領域、７…外周領域、１１ａ〜ｆ…走査信号線、１２ａ〜ｆ…データ信号線、１３…画素、１４…薄膜トランジスタ（ＴＦＴ）、１５…画素電極、１７…共通電極、１８…付加容量（Ｃｓ）、２１，３１…アレイ検査用端子、２１ａ…第１の信号供給配線、２２，３２…第１の制御配線、２３ａ〜２３ｆ，３３ａ〜３３ｆ…第１の選択素子、２４ａ〜２４ｆ，３４ａ〜３４ｆ…第１の制御信号入力端子、２５，３５…電位供給配線、２６ａ〜２６ｆ，３６ａ〜３６ｂ…電位入力端子、２７ａ〜２７ｆ，３７ａ〜３７ｆ…第２の選択素子、２８，３８…第２の制御配線、２９ａ〜２９ｆ，３９ａ〜３９ｆ…第２の制御信号入力端子
Claims (5)
- 第１の検査信号を供給する第１の信号供給配線と、
前記第１の信号供給配線にそのソース（またはドレイン）が接続された複数の第１の薄膜トランジスタと、
複数の前記第１の薄膜トランジスタの各々のゲートにそれぞれ接続された複数の第１の制御配線と、
複数の前記第１の薄膜トランジスタの各々のドレイン（またはソース）にそのドレイン（またはソース）が接続された第２の薄膜トランジスタと、
複数の前記第２の薄膜トランジスタの各々のゲートにそれぞれ接続された複数の第２の制御配線と、
複数の前記第２の薄膜トランジスタの各々のソース（またはドレイン）にそれぞれ接続され、かつ所定数の第２の薄膜トランジスタ毎に第２の検査信号を供給する複数の第２の信号供給配線とを備え、
前記第１の制御配線を介して複数の前記第１の薄膜トランジスタのいずれかに選択電位が、他の前記第１の薄膜トランジスタに非選択電位が供給され、かつ前記第２の制御配線を介して前記第２の薄膜トランジスタのうちで前記選択電位が供給される前記第１の薄膜トランジスタに接続された前記第２の薄膜トランジスタに対して非選択電位が、他の前記第２の薄膜トランジスタに選択電位が供給された状態で、前記第１の信号供給配線に対して第１の検査信号が供給されることを特徴とする、検査用回路。 - 前記第２の制御配線を介して全ての前記第２の薄膜トランジスタに対して選択電位が供給された状態で、前記第２の信号供給配線に対して第２の検査信号が供給されることを特徴とする請求項１に記載の検査用回路。
- 基板本体と、
前記基板本体上にマトリックス状に配置された画素部と、
前記画素部に信号を送る複数の信号線と、
Ｍ（Ｍは２以上の整数）本の前記信号線毎に第１の検査信号を入力するための検査信号入力端子と、前記信号線と前記検査信号入力端子との間に各々配置された、複数の第１の選択素子と、前記複数の第１の選択素子の各々に対して制御信号を供給するための、ｎ×Ｍ（ｎは正の整数）本の第１の制御配線と、前記信号線の各々にそれぞれ接続された、複数の第２の選択素子と、前記複数の第２の選択素子を介して前記信号線の各々に第２の検査信号を供給するための、複数の検査信号配線と、前記複数の第２の選択素子の各々に対して制御信号を供給するための、ｎ×Ｍ（ｎは正の整数）本の第２の制御配線と前記基板本体上に形成された検査用回路と、を有する検査用回路と、
を備えた表示装置の基板の検査方法であって、
前記検査方法は、第１の検査と、第１の検査の後に行われる第２の検査を有し、
前記第１の検査は、
前記第１の制御配線を介して前記第１の選択素子に制御信号を供給し、かつ前記第２の制御配線を介して前記第２の選択素子に制御信号を供給しつつ、前記検査信号入力端子に前記第１の検査信号を入力し、
前記第２の検査は、
前記第２の制御配線を介して前記第２の選択素子に制御信号を供給しつつ、前記検査信号配線に前記第２の検査信号を供給し、
前記第１の検査において、
前記第１の制御配線を介する前記第１の選択素子への制御信号の供給は、複数の前記第１の選択素子のいずれか１つの第１の選択素子に対して選択信号を、他の第１の選択素子に対して非選択信号を供給するものであり、
前記第２の制御配線を介する前記第２の選択素子への制御信号の供給は、選択信号が供 給された前記第１の選択素子に対応する前記第２の選択素子に対して非選択信号を、他の第２の選択素子に対して選択信号を供給するものであることを特徴とする、検査方法。 - 前記第２の検査において、
前記第２の制御配線を介する前記第２の選択素子への制御信号の供給は、全ての前記第２の選択素子に選択信号を供給するものであることを特徴とする請求項３に記載の検査方法。 - 第１の検査信号を供給する第１の信号供給配線と、
前記第１の信号供給配線にそのソース（またはドレイン）が接続された複数の第１の薄膜トランジスタと、
複数の前記第１の薄膜トランジスタの各々のゲートにそれぞれ接続された複数の第１の制御配線と、
複数の前記第１の薄膜トランジスタの各々のドレイン（またはソース）にそのドレイン（またはソース）が接続された第２の薄膜トランジスタと、
複数の前記第２の薄膜トランジスタの各々のゲートにそれぞれ接続された複数の第２の制御配線と、
複数の前記第２の薄膜トランジスタの各々のソース（またはドレイン）にそれぞれ接続され、かつ前記第２の薄膜トランジスタに第２の検査信号を供給する複数の第２の信号供給配線と、を備えた検査回路をアレイ基板上に形成するステップと、
前記第１の制御配線を介して複数の前記第１の薄膜トランジスタのいずれかに選択電位を、他の前記第１の薄膜トランジスタに非選択電位を供給し、かつ前記第２の制御配線を介して前記第２の薄膜トランジスタのうちで前記選択電位が供給される前記第１の薄膜トランジスタに接続された前記第２の薄膜トランジスタに対して非選択電位を、他の前記第２の薄膜トランジスタに選択電位を供給しつつ、前記第１の信号供給配線に対して第１の検査信号を供給する第１の検査ステップと、
液晶材料を挟んで前記アレイ基板とカラーフィルタ基板とを積層することによりセルを作成するステップと、
前記第２の制御配線を介して全ての前記第２の薄膜トランジスタに対して選択電位を供給しつつ、前記第２の信号供給配線に対して第２の検査信号を供給する第２の検査ステップと、
を備えることを特徴とする液晶セルの製造方法。
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