JP2008164289A - 液晶表示装置試験回路およびこれを組み込んだ液晶表示装置、並びに液晶表示装置の試験方法 - Google Patents

Abstract

【課題】試験回路を組み込んだ液晶表示装置及び液晶表示装置試験方法を提供する。
【解決手段】液晶表示装置試験回路はマトリクス状に配置された行線、及び列線の少なくともいずれかについて、各行／列線の選択状態を検出する前記各行／列線ごとに設けられた比較回路（１１_１〜１１_ｎ）と、前記比較回路における比較結果に基づき、行／列線の両端間の双方向走査を行って選択された行／列線の番号を検出し、この検出番号に対応してバスを構成する複数本のバス線のレベルを変化させる符号化回路（１２_１〜１２_ｎ）と、前記符号化回路による前記バス線のレベルを読み出し、前記双方向走査により検出された行／列線の番号の一致／不一致を検出して出力する読み出し回路（１６）とを液晶表示部と同一の基板上に備える。
【選択図】図１

Description

本発明は液晶表示装置試験回路およびこれを組み込んだ液晶表示装置、並びに液晶表示装置の試験方法に関する。

液晶表示装置のうち、特にTFT液晶表示装置は、ガラス基板上にマトリクス状に配置された液晶表示素子、これら液晶表示素子にドレインが接続された薄膜トランジスタ、各薄膜トランジスタのゲートを行単位に共通接続して行ドライバで駆動される行線、各薄膜トランジスタのソースを列単位で共通接続して表示画像の階調に応じた電圧が列ドライバより供給される列線とを備えた液晶表示素子とを備えており、通常、薄膜トランジスタ、行線、列線等をアモルファスシリコン技術により作り込んでいる。

一般に、上述した液晶表示素子の主要構成要素を形成後、カラーフィルタガラスを取り付けて液晶注入して完成状態とした後、点灯試験が行われる。この点灯試験は行デコーダで試験対象行線を駆動することにより、この行線にゲートが接続された各画素のＴＦＴをオンさせ、このＴＦＴのソースに接続された各列データ線に、列ドライバより表示すべき画像の輝度に応じた印加電圧を与え、該ＴＦＴを介してそのドレインに接続された画素電極にこの画素電極を書き込むことにより、液晶の透過率を変化させて表示が行われる。この点灯試験の判定は目視で行われる。

このように、点灯試験は完成状態で行われるため、欠陥が見つかったときには完成に至るまでの工程が無駄になるという問題がある。

一方、低温ポリシリコン（ＬＴＰＳ）技術の発達により、アレイグラス上に実装される回路は増加の一途をたどっているとともに、液晶表示装置の大型化が進行しており、現在の不良率よりも不良率が増加することが懸念される。

このため、完成前の状態で画像表示を行ったのと等価な検査を行うため、全部の検査対象部分からの信号をアレイ基板の周辺部まで引き出した上、アレイ基板上に多数のアナログスイッチを設け、外部からテスト信号を供給することによりオフリーク不良を検出するものが提案されている（特許文献１参照）。
特開２００１−３３０６３９号公報

しかしながら、従来提案されているものは、オフ電圧を２種類としてリーク電流を大きくするものを用いて検出するものであり、オフリーク不良があった場合の微妙な電流変化を確実に検出できるものではない。また、このような検出を行うためには液晶表示装置の周辺部に多数の端子やアナログスイッチを配置する必要があり、小型化や省スペース化に反するという問題がある。

本発明は、簡単な構成で液晶表示装置の不良を検出することのできる試験回路およびこの試験回路を組み込んだ液晶表示装置を提供することを目的とする。

本発明の第１の観点によれば、液晶表示部をなすマトリクス状に配置された液晶表示素子にドレインがそれぞれ接続された薄膜トランジスタのゲートを行単位に共通接続し行ドライバで駆動される行線、および前記薄膜トランジスタのソースを列単位で共通接続し表示画像の階調に応じた電圧が列ドライバより供給される列線の少なくともいずれかについて、各行／列線の選択状態を検出する前記各行／列線ごとに設けられた比較回路と、
前記比較回路における比較結果に基づき、行／列線の両端間の双方向走査を行って選択された行／列線の番号を検出し、この検出番号に対応してバスを構成する複数本のバス線のレベルを変化させる符号化回路と、
前記符号化回路による前記バス線のレベルを読み出し、前記双方向走査により検出された行／列線の番号の一致／不一致を検出して出力する読み出し回路とが、
前記液晶表示部が形成された基板上に設けられた液晶表示装置試験回路が提供される。

本発明の第２の観点によれば、マトリクス状に配置された液晶表示素子と、前記液晶表示素子にドレインが接続された薄膜トランジスタと、前記薄膜トランジスタのゲートを行単位に共通接続して行ドライバで駆動される行線、前記薄膜トランジスタのソースを列単位で共通接続して表示画像の階調に応じた電圧が列ドライバより供給される列線とを備えた液晶表示部と、
前記行線あるいは列線の少なくともいずれかについて、各行／列線の選択状態を検出する前記各行／列線ごとに設けられた比較回路と、
前記比較回路における比較結果に基づき、行／列線の両端間の双方向走査を行って選択された行／列線の番号を検出し、この検出番号に対応してバスを構成する複数本のバス線のレベルを変化させる符号化回路と、
前記符号化回路による前記バス線のレベルを読み出し、前記双方向走査により検出された行／列線の番号の一致／不一致を検出して出力する読み出し回路とを、
同一の基板上に備えた液晶表示装置が提供される。

本発明の第３の観点によれば、マトリクス状に配置された液晶表示素子にドレインがそれぞれ接続された薄膜トランジスタのゲートを行単位に共通接続して行ドライバで駆動される行線、および前記薄膜トランジスタのソースを列単位で共通接続して階調に応じた電圧が列ドライバより供給される列線の少なくともいずれかについて、各行／列線の選択状態を検出する検出ステップと、
前記検出された行／列線の選択状態に基づき、行／列線の両端間の双方向走査を行って選択された行／列線の番号を特定する番号特定ステップと、
検出された行／列線番号に対応してバスを構成する複数本のバス線のレベルを変化させる符号化ステップと、
前記符号化された前記バス線のレベルを読み出し、前記双方向走査により検出された行／列線の番号の一致／不一致を検出して出力する読み出しステップと、を備えた液晶表示装置の試験方法が提供される。

本発明にかかる液晶表示装置試験回路によれば、液晶表示素子と同じ基板上に簡単な試験回路を形成することにより、液晶封入前の段階で配線やＴＦＴの動作や配線の確認を目視によらず確実に行うことが可能となる。

また、本発明にかかる液晶表示装置によれば、同一基板上に液晶表示素子と簡単な試験回路を備えており、液晶封入前の段階で配線やＴＦＴの動作や配線の確認を目視によらず確実に行うことが可能となって生産コストを抑制できるとともに、試験回路による面積の増加を抑えることができる。

さらに、本発明にかかる液晶表示の試験方法によれば、行／列線の選択状態を検出し、行／列線の両端間の双方向走査を行って選択された行／列線の番号を検出し、この検出番号に対応してバスを構成する複数本のバス線のレベルを符号化し、この符号化されたバス線から双方向走査により検出された行／列線の番号の一致／不一致を検出して出力するようにしているので、液晶封入前でもＴＦＴの動作や配線の確認を外部の試験装置を用いることなく行うことができる。

以下、図面を参照して本発明の実施の形態につき詳細に説明する。

図１は本発明にかかる液晶表示装置試験回路を組み込んだ液晶表示装置の構成を示す簡略化されたブロック図であり、ここに示す構成は同一基板上に形成されたものである。

なお、以下の例は行線を試験するための構成を表している。

液晶表示部１０は良く知られているように、マトリックス状に配設された液晶表示素子を有しており、その画素電極にはそれぞれＴＦＴのドレインが接続されている。このＴＦＴの各行に位置するものは、それぞれゲートが行線２_１〜２_ｎに共通接続されており、これらの行線２_１〜２_ｎは行ドライバ１で選択される。行ドライバは表示対象の行線に対し、選択か非選択かの２つのレベルの信号を供給する。

一方、ここでは簡略化のために図示されていないが、良く知られているように、列方向に位置するＴＦＴのソースは列線に共通接続されている。列線には列ドライバより表示画素の輝度に応じた印加電圧が供給され、ＴＦＴを介して画素電極にはその印加電圧が書き込まれる。これにより、液晶の透過率が変化して階調画像を得ることができる。

以下の説明は行選択を行う場合についてのべる。

図１中の液晶表示部１０よりも右側の部分は本発明にかかる液晶表示試験回路である。

各行線２_１〜２_ｎにはそれぞれコンパレータ１１_１〜１１_ｎが接続され、このコンパレータ１１_１〜１１_ｎの出力はエンコーダ１２_１〜１２_ｎに供給されている。エンコーダ１２_１〜１２_ｎの上にはトップダミーエンコーダ１３が、エンコーダ１２_１〜１２_ｎの下にはボトムダミーエンコーダ１４がそれぞれ設けられている。これらの各エンコーダの出力は共通の読み出しバス１５を介して読み出しインターフェイス１６より活性化線番号が出力されるようになっている。

図２、４，６は各コンパレータ１１_１〜１１_ｎの構成および判定動作を示しており、図３，５，７はこれらの動作に対するロジックの変化を示すタイミングチャートである。

このコンパレータにおいては、入力電圧Ｖinが供給される反転ゲートを有し、しきい値Ｖthpを有するトランジスタＱ１と、反転サンプル信号が供給される反転ゲートを有するトランジスタＱ２とが直列接続されて一方側が高電位ＶHに接続され、他方側のノードＡはアンドゲートの一方側入力および排他的論理和ゲートの一方側入力に接続されている。このノードＡと低電位ＶLとの間には、反転サンプル信号がゲート入力されたトランジスタＱ５が接続されており、ノードＡの初期値を確実にロウレベルとしている。

一方、入力電圧Ｖinが供給されるゲートを有し、しきい値Ｖthnを有するトランジスタＱ３と、サンプル信号が供給されるゲートを有するトランジスタＱ４とが直列接続されて一方側が低高電位ＶLに接続され、他方側のノードＢはアンドゲートの他方側および排他的論理和ゲートの他方側に接続されている。このノードＢと高電位ＶHとの間には、サンプル信号が反転ゲート入力されたトランジスタＱ６が接続されており、ノードＢの初期値を確実にハイレベルとしている。

そして、アンドゲートの出力側には反転回路が接続され、その出力は入力信号がハイであるかロウであるかを示すＨＩ／ＬＯ信号となり、排他的論理和ゲートの出力が無効（Ｉｎｖａｌｉｄ）信号となる。

このコンパレータ１１では入力信号の反転を２つの基準レベルを用いて３値の判定を行うようにしている。すなわち、高電位ＶHよりしきい値Ｖthp低下した値（ＶH−Ｖthp）より高い、十分に高い場合をハイとし、低電位ＶLよりしきい値Ｖthn増加した値（ＶL＋Ｖthn）より低い、十分に低い場合をロウとし、これらの中間レベルを無効としている。このようにすることにより、行／列線に現れるレベルが中間の不安定な場合を排除し、十分に高いか十分に低い信号レベルのみを採用することができる。

次に入力信号のレベルに応じたコンパレータ出力が得られる動作の様子を場合に分けて説明する。なお、判定動作を行う期間にはサンプル信号Sampleがハイ、反転サンプル信号／Sampleがロウとなって関連するゲートに与えられるものとする。

まず、入力信号のレベルがＶH−Ｖthpよりも高い場合を図２および図３を参照して説明する。

この場合、トランジスタＱ２は導通するがトランジスタＱ１が導通しないため、ノードＡのレベルはロウのままであるが、トランジスタＱ３およびＱ４はいずれも導通するためにノードＢはロウレベルに低下する。このため、これらの論理演算の結果、ＨＩ／ＬＯ出力はハイ、無効出力はロウとなり、入力信号が有効なハイ信号であることが判定される。

次に、入力信号のレベルがＶL＋Ｖthnよりも低い場合を図４および図５を参照して説明する。

この場合にはトランジスタＱ１、Ｑ２、Ｑ４がそれぞれオンとなり、ノードＡもＢもハイとなるため、ＨＩ／ＬＯ出力はロウ、無効出力はロウとなって、入力信号が有効なロウ信号であることが判定される。

次に、入力信号のレベルがＶL＋Ｖthnよりも高く、ＶH−Ｖthpよりも低い場合を図６および図７を参照して説明する。

この場合にはトランジスタＱ１〜Ｑ４がいずれもオンとなるため、ノードＡはハイにノードＢはロウにそれぞれ反転し、ＨＩ／ＬＯ出力はハイ、無効出力がハイとなり、入力信号が無効なレベルを有していることが判定される。

以上のように、このコンパレータ回路１１は入力信号のレベルに応じてハイ、ロウ、無効の３つのレベルを確実に判定して次のエンコーダ回路に送る。

図８はエンコーダ回路１２の構成を示す回路図である。このエンコーダはいわゆる回覧板方式を採用しており、上の行のエンコーダから送られたダウンスキャン信号、あるいは下の行から送られたアップスキャン信号がハイである場合に限り行番号の符号化を行うものである。

このエンコーダ回路１２はスキャン制御ロジック１２１、ラインバッファ１２２，ハードワイアエンコード部１２３の３つの部分から成る。

まず、スキャン制御ロジック１２１では、コンパレータから受け取ったＨＩ／ＬＯ出力はインバータ１２１１およびアンドゲート１２１５に入力される。このインバータ１２１１の出力はアンドゲート１２１２および１２１４に与えられる。一方、上位行のエンコーダから送られたダウンスキャン信号はアンドゲート１２１２に入力されるため、アンドゲート１２１２の出力が下位の行へのダウンスキャン信号となる。すなわち、コンパレータ出力がロウであるときには、ダウンスキャン信号を受け取っても下位の行へダウンスキャン信号を送る動作を行う。逆に、コンパレータ出力がハイであるときには、次の行へのダウンスキャン信号は発生されない。

同様に、下位の行からのアップスキャン信号はアンドゲート１２１４に入力されているので、コンパレータ出力がロウである場合にアップスキャン信号を受け取ったときには上位行に対してアップスキャン信号が発生される。

また、上位からのダウンスキャン信号および下位からのアップスキャン信号はオアゲート１２１３に入力され、その出力はアンドゲート１２１５および１２１６に入力されている。

アンドゲート１２１５ではコンパレータ出力がハイでダウンスキャン信号あるいはアップスキャン信号のいずれかがハイであるときにエンコード信号を発生する。このエンコード信号はラインバッファ１２２中のトランジスタ１２２２をオンさせ、これに接続された読み出しバス中の線Ａ１、Ａ４、Ａ６の電位をＶｓｓまで引き下げる。またアンドゲート１２１５の出力はインバータ１２１７により反転され、一端がＶｄｄに接続されたトランジスタ１２２１の反転ゲートに入力されるため、他端に接続されたバス線Ａ０、Ａ２、Ａ３、Ａ５、Ａ７の電位をＶｄｄまで引き上げる。このハードワイアエンコーダ１２３は選択された行線の行番号に応じたＶｄｄへの接続とＶｓｓへの接続が予めなされており、この例ではバス線にデコードされた行番号は１０１１０１０１（１０進数で１８１）である。

コンパレータからの無効信号はアンドゲート１２１６の他端側に入力されているため、無効信号がハイでダウンスキャン信号あるいはアップスキャン信号がハイであるときには、その出力はインバータ１２１８により反転され、一端がＶｄｄに接続されたトランジスタ１２２３の反転ゲートに入力されるため、その他端に接続された無効信号線がハイとなって、コンパレータ出力が無効であることが判定される。この場合でもコンパレータからのハイ／ロウ信号がハイであるときには行番号に応じたバス線のデコード出力は得られ、どの線で無効になったかを知ることができる。同時にコンパレータのハイ／ロウ出力がハイであるときにはアップスキャン信号、ダウンスキャン信号が次の線に送られることが防止される。

このように、この回路１２ではコンパレータ１１からの有効なハイ信号が与えられたときには行番号に応じた出力を読み出しバスに発生させ、コンパレータ出力がハイでないときにアップスキャン信号あるいはダウンスキャン信号が与えられたときには次の行にこれらを送り、コンパレータ出力が無効であったときには無効信号線を活性化する。

この回路ではアップスキャン信号あるいはダウンスキャン信号の存在が前提となっているため、上端あるいは下端でのエンコーダでの処理が問題となる。これを解決するための構成として、図９に上端のトップダミーエンコーダ、図１０に下端のボトムダミーエンコーダの構成を示す。

図９に示すトップダミーエンコーダ１３もスキャン制御ロジック１３１、ラインバッファ１３２、ハードワイヤエンコーダ１３３を備えているが、ダミーであるため、コンパレータ出力が供給されることはない。また、ダウンスキャン信号を発生することもない。

スキャン制御ロジック１３１においては下位の行からのアップスキャン信号を入力し、これをそのままラインバッファ１３２内のトランジスタ１３２１をオンさせてこれに接続された読み出しバスのすべての線の電位をVssレベルに引き下げる。したがって、バス線にデコードされた線番は００００００００（１０進数で０）となる。

また、アップスキャン信号はスキャン制御ロジック１３１内のインバータ１３１１で反転され、この信号はラインバッファ内の、一端がＶｄｄに接続されたトランジスタ１２２３の反転ゲートに入力されるため、その他端に接続された無効信号線がハイとなって、このダミーエンコーダは通常の行番号を出力するものではないことを明らかにしている。

図１０に示されるボトムダミーエンコーダは、図９のトップダミーエンコーダと類似した構成を有しており、スキャン制御ロジック１４１では入力されたダウンスキャン信号を分岐してそれぞれインバータ１４１１および１４１２で反転し、これらをラインバッファ１４２内のトランジスタ１４２１および１４２２の反転ゲートに入力している。これらのトランジスタは一端がVddに接続されており、トランジスタ１４２１はオンすることにより、他端に接続された各信号線のレベルをVddに引き上げ、トランジスタ１４２２はオンすることにより無効信号線をハイとする。これにより、バス線にデコードされた線番は１１１１１１１１（１０進数で２５５）となり、ダミーエンコーダは通常の行番号を出力するものではないことを明らかにしている。

図１１は読み出しインターフェイス１６の構成を示す。この回路は、スキャンクロック信号SCLKをクロック入力とする９つのフリップフロップＦＦ０〜ＦＦ８を有しており、ＦＦ０のデータ端子には無効信号線が接続されている。ＦＦ０の出力端と読み出しバスのＡ０線はスイッチＳＷ１により選択されてＦＦ１のデータ入力端子に接続される。以下同様の接続となっており、最後のＦＦ８ではスイッチＳＷ８により前段のＦＦ７の出力と読み出しバスのＡ７線が選択されてデータ入力端子に接続される。スイッチＳＷ１〜ＳＷ８はアップスキャン、ダウンスキャンのいずれの場合にも各行読み出しサイクルの前半では読み出しバス側に接続されて各バス線のハイ／ロウをフリップフロップに記憶し、読み出しサイクルの後半では前段のフリップフロップ出力に接続してシフトレジスタとして用い、シリアル出力として順次取り出して活性化された行／列線の番号情報を含むＳＤＡＴＡを得る。

このＳＤＡＴＡをダウンスキャン、アップスキャンの両方について得、その結果を称号して製品の良否が判定される。

図１２はこの手順を簡略に説明するフローチャートであり、まず１つのライン（行）を活性化し（ステップＳ１）、ダウンスキャンを実行し（ステップＳ２）、ＳＤＡＴＡを得る（ステップＳ３）。例えば３番目の行の行線を活性化しダウンスキャンを実行すると、装置が正常であれば、ＳＤＡＴＡは３番目の行が活性化していることを示すＳＤＡＴＡが得られる。

続いて、アップスキャンを実行し（ステップＳ４）、ＳＤＡＴＡを得る（ステップＳ５）。この際も装置が正常であれば、ＳＤＡＴＡは３番目の行が活性化していることを示すＳＤＡＴＡが得られる。そして、ステップＳ３とＳ５で得られたデータＳＤＡＴＡが不一致となったとき、または無効信号が検出されたときはエラーと検知される。

このようなエラー検知の実際の様子を図１を再度参照して説明する。

まず、特に異常がなく、行ドライバ１により２６番目の行線が選択されたとする。まず、トップダミーエンコーダよりダウンスキャンを行い、上の行から順次調べていくと、２６行のコンパレータ１１_２６がハイ信号を出力しているため、エンコーダ１２_２６が活性化し、ハードワイヤエンコーダにより読み出しバスにはハイレベルを１，ロウレベルを０として２６の２進数に対応する０００１１０１０が現れる。この２進データは読み出しインターフェイス１６より出力される。

次にボトムダミーエンコーダよりアップスキャンを行い、下の行から順次調べて行くと、２６行のコンパレータ１１_２６がハイ信号を出力しているため、読み出しインターフェイス１６より２進データが０００１１０１０が出力される。この値はダウンスキャンの場合と一致しているため、正常と判定される。

次に、何らかの異常が発生して２５番目の行線に選択と無関係にコンパレータ出力が現れている場合について、同様に２６番目の行線が選択されたとする。

先に説明したように、トップダミーエンコーダよりダウンスキャンを行い、上の行から順次調べていくと、２５行のコンパレータ１１_２５がハイ信号を出力しているため、エンコーダ１２_２５が活性化し、ハードワイヤエンコーダにより読み出しバスにはハイレベルを１，ロウレベルを０として２５の２進数に対応する０００１１００１が現れる。この２進データは読み出しインターフェイス１６より出力される。

次にボトムダミーエンコーダよりアップスキャンを行い、下の行から順次調べて行くと、２６行のコンパレータ１１_２６がハイ信号を出力しているため、読み出しインターフェイス１６より２進データが０００１１０１０が出力される。

したがって、読み出しデータが不一致になるため、異常と判定される。

また、行ドライバで選択したにもかかわらずどの行線も選択されないときにはダウンスキャンを行うとボトムダミーデコーダから１０進数２５６に対応する２進数１１１１１１１１が出力されて、異常と判定され、アップスキャンによってもトップダミーエンコーダから１０進数０に対応する２進数００００００００が出力され、やはり異常であることが判定される。

以上のように、本発明によれば、液晶表示素子と同じ基板上に簡単な試験回路を形成することにより、液晶封入前に配線やＴＦＴの動作確認を目視によらず確実に行うことが可能となる。この場合、形成すべき試験回路は単純なものであるので、ドライバに比べて必要な面積はわずかであり、液晶表示装置全体の面積に影響を与えることはきわめて少ない。

以上説明した各回路は例示をしたものであり、当業者の知識に基づいて同様の機能を行うことのできる回路構成を採用することができる。

例えば、上述した実施の形態では、行線を基準として試験を行うようにしているが、列ドライバで選択される列線ごとに上述したのと同じ試験回路を設けることにより同様に異常を判定することができる。この場合、列線には通常表示画素の輝度に応じた多値のアナログ信号が供給されるのが通常であるが、本発明にかかる試験方法の場合、比較回路では活性化しているか否かの判定をするのみであるので、列ドライバからはハイ／ロウの２値の電圧を選択された列に供給するようにすれば良い。

また、行線と列線の双方に試験回路を設け、より完全な試験を行うことも可能である。

本発明にかかる試験回路を組み込んだ液晶表示装置の全体構成を示す概略ブロック図である。 コンパレータの構成の一例およびハイレベル入力時の動作を示す回路図である。 図２における動作を示すタイミングチャートである。 図２に示す構成におけるロウレベル入力時の動作を示す回路図である。 図４における動作を示すタイミングチャートである。 図２に示す構成における無効な中間レベル入力時の動作を示す回路図である。 図６における動作を示すタイミングチャートである。 エンコーダの構成の一例を示す回路図である。 トップダミーエンコーダの構成の一例を示す回路図である。 ボトムダミーエンコーダの構成の一例を示す回路図である。 読み出しインターフェイスの構成の一例を示す回路図である。 本発明にかかる試験回路を用いた液晶表示装置の試験手順を概略的に示すフローチャートである。

符号の説明

１ 行ドライバ
２_１〜２_ｎ 行線
１０ 液晶表示部
１１_１〜１１_ｎ コンパレータ
１２_１〜１２_ｎ エンコーダ
１３ トップダミーエンコーダ
１４ ボトムダミーエンコーダ
１５ 読み出しバス
１６ 読み出しインターフェイス

Claims (16)

1. 液晶表示部をなすマトリクス状に配置された液晶表示素子にドレインがそれぞれ接続された薄膜トランジスタのゲートを行単位に共通接続し行ドライバで駆動される行線、および前記薄膜トランジスタのソースを列単位で共通接続し表示画像の階調に応じた電圧が列ドライバより供給される列線の少なくともいずれかについて、各行／列線の選択状態を検出する前記各行／列線ごとに設けられた比較回路と、
   前記比較回路における比較結果に基づき、行／列線の両端間の双方向走査を行って選択された行／列線の番号を検出し、この検出番号に対応してバスを構成する複数本のバス線のレベルを変化させる符号化回路と、
   前記符号化回路による前記バス線のレベルを読み出し、前記双方向走査により検出された行／列線の番号の一致／不一致を検出して出力する読み出し回路とが、
   前記液晶表示部が形成された基板上に設けられた液晶表示装置試験回路。
2. 前記比較回路は入力信号が十分に高いレベルに対してハイ状態、十分に低いレベルに対してロウ状態、これらの中間レベルに対して無効状態を出力するものであることを特徴とする請求項１に記載の液晶表示装置試験回路。
3. 前記比較回路は高電位に接続された第１のトランジスタの第１のしきい値を利用して、前記高電位より第１のしきい値分低下した電位までの入力電位に対してハイ状態を出力し、低電位に接続された第２のトランジスタの第２のしきい値を利用して、前記低電位より前記第２のしきい値分増加した電位までの入力電位に対してロウ状態を出力するものであることを特徴とする請求項２に記載の液晶表示装置試験回路。
4. 前記符号化回路は、行／列線の番号に対応する２進数に応じたレベルを前記バス線に出力するハードワイヤ接続部を含むことを特徴とする請求項１に記載の液晶表示装置試験回路。
5. 前記符号化回路は、行／列線の両端からの双方向走査を行うために、上位の行／列線からのダウンスキャン信号を受けとったときに当該行／列線についての前記比較結果が与えられないときには下位の行／列線に対してダウンスキャン信号を送るダウンスキャン信号発生回路と、下位の行／列線からのアップスキャン信号を受けとったときに当該行／列線についての前記比較結果が与えられないときには上位の行／列線に対してアップスキャン信号を送るアップスキャン信号発生回路とを備えたことを特徴とする請求項１に記載の液晶表示装置試験回路。
6. 前記符号化回路の最上位端および最下位端に、前記行／列線のいずれもが選択状態にない場合に走査が指令されたときそれぞれ最端部であることを示す線番号で前記バス線のレベルを符号化するトップダミーエンコーダおよびボトムダミーエンコーダをさらに備えたことを特徴とする請求項１に記載の液晶表示装置試験回路。
7. マトリクス状に配置された液晶表示素子と、前記液晶表示素子にドレインが接続された薄膜トランジスタと、前記薄膜トランジスタのゲートを行単位に共通接続して行ドライバで駆動される行線、前記薄膜トランジスタのソースを列単位で共通接続して表示画像の階調に応じた電圧が列ドライバより供給される列線とを備えた液晶表示部と、
   前記行線あるいは列線の少なくともいずれかについて、各行／列線の選択状態を検出する前記各行／列線ごとに設けられた比較回路と、
   前記比較回路における比較結果に基づき、行／列線の両端間の双方向走査を行って選択された行／列線の番号を検出し、この検出番号に対応してバスを構成する複数本のバス線のレベルを変化させる符号化回路と、
   前記符号化回路による前記バス線のレベルを読み出し、前記双方向走査により検出された行／列線の番号の一致／不一致を検出して出力する読み出し回路とを、
   同一の基板上に備えた液晶表示装置。
8. 前記比較回路は入力信号が十分に高いレベルに対してハイ状態、十分に低いレベルに対してロウ状態、これらの中間レベルに対して無効状態を出力するものであることを特徴とする請求項７に記載の液晶表示装置。
9. 前記比較回路は高電位に接続された第１のトランジスタの第１のしきい値を利用して、前記高電位より第１のしきい値分低下した電位までの入力電位に対してハイ状態を出力し、低電位に接続された第２のトランジスタの第２のしきい値を利用して、前記低電位より前記第２のしきい値分増加した電位までの入力電位に対してロウ状態を出力するものであることを特徴とする請求項８に記載の液晶表示装置。
10. 前記符号化回路は、行／列線の番号に対応する２進数に応じたレベルを前記バス線に出力するハードワイヤ接続部を含むことを特徴とする請求項７に記載の液晶表示装置。
11. 前記符号化回路は、行／列線の両端からの双方向走査を行うために、上位の行／列線からのダウンスキャン信号を受けとったときに当該行／列線についての前記比較結果が与えられないときには下位の行／列線に対してダウンスキャン信号を送るダウンスキャン信号発生回路と、下位の行／列線からのアップスキャン信号を受けとったときに当該行／列線についての前記比較結果が与えられないときには上位の行／列線に対してアップスキャン信号を送るアップスキャン信号発生回路とを備えたことを特徴とする請求項７に記載の液晶表示装置試験回路。
12. 前記符号化回路の最上位端および最下位端に、前記行／列線のいずれもが選択状態にない場合に走査が指令されたときそれぞれ最端部であることを示す線番号で前記バス線のレベルを符号化するトップダミーエンコーダおよびボトムダミーエンコーダをさらに備えたことを特徴とする請求項７に記載の液晶表示装置。
13. マトリクス状に配置された液晶表示素子にドレインがそれぞれ接続された薄膜トランジスタのゲートを行単位に共通接続して行ドライバで駆動される行線、および前記薄膜トランジスタのソースを列単位で共通接続して階調に応じた電圧が列ドライバより供給される列線の少なくともいずれかについて、各行／列線の選択状態を検出する検出ステップと、
    前記検出された行／列線の選択状態に基づき、行／列線の両端間の双方向走査を行って選択された行／列線の番号を特定する行／列線番号特定ステップと、
    検出された行／列線番号に対応してバスを構成する複数本のバス線のレベルを変化させる符号化ステップと、
    前記符号化された前記バス線のレベルを読み出し、前記双方向走査により検出された行／列線の番号の一致／不一致を検出して出力する読み出しステップと、を備えた液晶表示装置の試験方法。
14. 列線の選択状態を検出する際には、前記列ドライバより前記薄膜トランジスタのソースに高低２段階のレベルを有する電圧が供給されることを特徴とする請求項１３に記載の液晶表示装置の試験方法。
15. 前記行／列線番号特定ステップは、上位の行／列線からのダウンスキャン信号を受けとったときに当該行／列線についての前記比較結果が与えられないときには下位の行／列線に対してダウンスキャン信号を送り、下位の行／列線からのアップスキャン信号を受けとったときに当該行／列線についての前記比較結果が与えられないときには上位の行／列線に対してアップスキャン信号を送ることにより、行／列線の両端からの双方向走査を行うことを特徴とする請求項１３に記載の液晶表示装置の試験方法。
16. 前記双方向走査の結果、前記行／列線のいずれもが選択状態にない場合には、最上位端および最下位端であることを示す線番号で前記バス線のレベルを符号化することを特徴とする請求項１５に記載の液晶表示装置の試験方法。

Images