JP2007101691A - 判定装置及び判定方法 - Google Patents

Abstract

【課題】被試験体から出力される信号の良又は不良を判定することが可能な判定装置及び判定方法を提供する。
【解決手段】判定装置１０２は、表示信号入力インターフェイス２０１と、ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部２０２と、ＰａｒａｌｌｅｌーＬＶＤＳ変換部２０３とを備える。さらに、判定装置１０２は、ＣＲＣ演算回路部２０４、カウンタ回路部２０５、期待値格納部２０６及び判定回路部２０７がＦＰＧＡにより作成されている。画像信号に演算を行い、判定回路部２０７が、ＣＲＣ演算回路部２０４の演算結果と期待値格納部２０６に格納されている期待値とを比較し、画像信号の良又は不良を判定する。
【選択図】図２

Description

本発明は、出力された画像信号の良又は不良を判定する判定装置及び判定方法に関する。

電子機器等の製造過程では、製造サイクルの短縮化と低価格化とが要求されている。そのため、電子機器等の製造試験においてもコストダウン、品質向上、スピード向上が要求されている。

従来、電子機器等の製造試験工程において、ＬＣＤ等の表示確認試験は、人による目視確認により行われている。しかし、人による表示の確認はスキルや経験に依存する。そのため、人による表示の確認は、確認漏れや判断ミスが発生することがある。また、人による表示の確認は時間がかかる。また、人による表示の確認は、工数も新たに発生する。

そこで、人による表示の確認を排除する方法が考案されている。例えば、電子機器を製造・検査する工程で人による目視検査をすることなく、自動的に電子機器の検査を行う装置が考案されている（特許文献１参照）。
特開２００１−１８４０１８号公報 特開２００４−１９９５３６号公報

人の目視による検査を排除した従来の装置は、例えばＬＣＤ表示信号をいったん高速ＲＡＭに取り込む。そして、この従来の装置は、高速ＲＡＭ内に取り込んだ値と、予め中速ＲＡＭ内に格納してあった期待値とを比較する。そのため、従来の装置は、信号取り込み用と期待値保持用の２種類のＲＡＭが必要である。そのため、従来の装置は、コストが高くなるという問題点がある。

また、最近では、解像度ＸＧＡ以上の高解像度のＬＣＤが一般化してきている。そのため、従来の装置は、より高速で容量の大きなメモリが必要となる。その結果、従来の装置は、さらに、コストが高くなるという問題がある。また、従来の装置は、メモリにＬＣＤ表示信号を取り込んだ後に、取り込んだ信号の値と期待値とを比較する。そのため、従来の装置は、テスト時間が長くなるという問題がある。

さらに、従来の装置は、画像データのうちの一画素分のデータを、表示パターンを示すデータとする。そのため、従来の装置は、表示パターンに使用した箇所の画素は表示確認のテストができない。この点について、従来の装置の説明では、実用面では支障がないとしている。しかし、表示パターンに使用された画素に異常が発生した場合、表示パターンのデータが意図したものにならない。そのため、従来の装置は、良品を障害品と誤診断してしまう可能性がある。

本発明は、上記事情に鑑みなされたもので、被試験体から出力される信号の良又は不良を判定することが可能な判定装置及び判定方法を提供することを目的とする。

上記課題を解決するため、本発明の判定装置は、画像信号にデータ量を削減する演算を行う演算手段と、前記演算手段の演算結果と比較される期待値を格納する格納手段と、前
記演算手段の演算結果と前記格納手段に格納されている期待値とを比較し、前記画像信号の良又は不良を判定する判定手段とを備える。

また、本発明の判定装置は、前記画像信号は、一つの画面に含まれるそれぞれの画素を形成する画素データを有し、前記演算手段は、前記複数の画素データ間で算術演算することにより前記画面または画面の一部を構成する画素データから一意に決定される数値データを前記演算結果として算出する手段を有してもよい。

また、本発明の判定装置は、前記演算手段における演算がＣｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ方式による演算であってもよい。

また、本発明の判定装置は、前記格納手段が、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙにより形成されていてもよい。

また、本発明の判定方法は、画像信号にデータ量を削減する演算を行う演算工程と、前記演算工程における演算結果と、該演算結果と比較される期待値を格納する格納手段に格納されている期待値とを比較し、前記画像信号の良又は不良を判定する判定工程とを備える。

このように、本発明は、画像信号にデータ量を削減する演算を行う。そして、本発明は、演算結果と期待値とを比較する。そして、本発明は、画像信号の良又は不良を判定する。よって、本発明は、画像信号の良又は不良の判定を自動的に行うことができる。また、本発明は、演算結果のデータ量を画像信号のデータ量に対して削減することができる。そのため、本発明は、期待値を格納するための格納部の容量を低減することができる。また、本発明は、画像信号に表示パターンを埋め込む必要がない。そのため、本発明は、画像信号の良又は不良の誤判定を低減することができる。

また、本発明は、画像信号に対する演算をＣｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ方式で行う。そのため、本発明は、ＣＲＣ演算方式を用いることにより、演算処理を高速に行うことができる。

また、本発明は、期待値がＦｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙに形成された格納手段に格納される。そのため、本発明は、期待値格納用のＲＡＭが不要になる。また、本発明は、演算結果と期待値とをリアルタイムで比較することができ、判定時間を短縮させることができる。また、本発明は、読み出しと書き込みタイミングを発生させるアドレス生成回路が不要となる。また、本発明は、画像の解像度が変更された場合にも柔軟に対応することができる。

以下、図面を参照して本発明を実施するための最良の形態について説明する。以下の実施の形態の構成は例示であり、本発明は実施の形態の構成に限定されない。また、以下に説明する本発明の判定装置の一実施形態の説明は、本発明の判定方法の一実施形態の説明を兼ねる。まず、図１を参照して、本発明の判定装置の一実施形態を用いた判定システムについて説明する。図１は、本発明の判定装置の一実施形態を用いた判定システムの構成図である。

図１に示されるように、判定システムは、被試験体１０１と、判定装置１０２と、ＬＣＤ（Ｌｉｑｕｉｓ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）１０３とからなる。被試験体１０１は、例えば、ＬＣＤの駆動回路である。被試験体１０１は、不図示のプリント基板（以
下、ＰＴ板とも記す。）を備える。そして、被試験体１０１は、ＬＣＤ１０３を駆動するための信号であるＬＶＤＳ信号を出力する。ＬＶＤＳ信号とは、Ｌｏｗ Ｖｏｌｔａｇｅ
Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇの略である。このＬＶＤＳ信号については後述する。

判定装置１０２は、本発明の判定装置の一実施形態である。この判定装置１０２は、被試験体１０１からＬＶＤＳ信号を受信する。そして、判定装置１０２は、受信したＬＶＤＳ信号の良・不良を判定する。この判定装置１０２における判定動作については後述する。そして、判定装置１０２は、ＬＣＤ１０３にＬＶＤＳ信号を出力する。ＬＣＤ１０３は、判定装置１０２からＬＶＤＳ信号を受信する。そして、ＬＣＤ１０３は、受信したＬＶＤＳ信号にしたがって、画像を表示する。

次に、図１に示される判定装置１０２の内部構成について図２を参照して説明する。図２は、図１に示される判定装置１０２の内部構成のブロック図である。図２に示されるように、判定装置は、表示信号入力インターフェース（以下、Ｉ／Ｆと記す。）２０１と、ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部２０２と、Ｐａｒａｌｌｅｌ−ＬＶＤＳ変換部２０３とを備える。さらに、判定装置は、Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ（以下、ＣＲＣと記す。）演算回路部２０４と、カウンタ回路部２０５と、期待値格納部２０６とを備える。さらに、判定装置は、判定回路部２０７と、判定結果表示部２０８と、表示信号出力Ｉ／Ｆ２０９と、外部Ｉ／Ｆ２１０とを備える。ここで、ＣＲＣとは、データの伝送などにおいて、データが正しく伝送などされたか否かを検査する伝送誤りの検出方法である。

本実施形態では、判定装置の製造にＦｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ（以下、単にＦＰＧＡとも記す。）を使用している。例えば図２に示される図では、ＣＲＣ演算回路部２０４、カウンタ回路部２０５、期待値格納部２０６及び判定回路部２０７がＦＰＧＡにより作成されている。なお、本発明の判定装置は、ＦＰＧＡを用いる場合に限定されるのではなく、例えば、Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＡＳＩＣ）、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）を用いるとしても良い。

表示信号入力Ｉ／Ｆ２０１は、被試験体から出力されたＬＶＤＳ信号の入力Ｉ／Ｆとなる。被試験体から出力されるＬＣＤ表示信号としてのＬＶＤＳ信号はあらかじめ決められたパターン画像のデータである。このＬＶＤＳ信号は、被試験体内部にて生成される。そして、表示信号入力Ｉ／Ｆ２０１に入力したＬＶＤＳ信号は、ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部２０２に出力される。

ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部２０２は、入力したＬＶＤＳ信号を画像信号に変換する。ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部２０２から出力された画像信号は、Ｐａｒａｌｌｅｌ−ＬＶＤＳ変換部２０３と、ＣＲＣ演算回路部２０４と、カウンタ回路部２０５とに出力される。

Ｐａｒａｌｌｅｌ−ＬＶＤＳ変換部２０３は、入力した画像信号をＬＶＤＳ信号に変換する。そして、Ｐａｒａｌｌｅｌ−ＬＶＤＳ変換部２０３は、ＬＶＤＳ信号を表示信号出力Ｉ／Ｆ２０９に出力する。

ＣＲＣ演算回路部２０４は、入力した画像信号に対してＣＲＣ演算を行う。そして、ＣＲＣ演算回路部２０４は、演算結果を判定回路部２０７に出力する。すなわち、ＣＲＣ演算回路部２０４は、タイミング信号に同期して画像信号に対しＣＲＣ演算を施す。そして、ＣＲＣ演算回路部２０４は、演算結果としてのチェックコードを生成する。

カウンタ回路部２０５は、入力した画像信号に基づいて、ＣＲＣ演算回路部２０４及び判定回路部２０７で使用されるタイミング信号を生成する。すなわち、カウンタ回路部２０５は、画像信号に含まれる垂直同期信号、データイネーブル信号、クロック信号を使用してタイミング信号を生成する。

期待値格納部２０６は、表示結果が良好であった画像信号のＣＲＣ演算結果を期待値として格納する。なお、本実施形態と異なり、期待値を予め格納するための期待値格納部を設けない判定装置でも良い。この判定装置は、所望の画像信号を出力する被試験体が接続される。そして、この判定装置は、被試験体からの出力に対してＣＲＣ演算を行う。そして、この判定装置は、このＣＲＣ演算結果を判定に用いる。

期待値格納部２０６についてさらに説明する。本実施形態の判定装置においても期待値を格納する領域は必要となる。しかし、本実施形態では、従来技術と異なり、１画面全体のデータを格納するメモリは必要ではない。例えば、従来技術では、期待値を格納するために２ＭＢ以上の容量のメモリが必要であった。

本実施形態では、画像データに対してＣＲＣ演算を行っている。そして、本実施形態では、後述するように１．８ＭＢ程度の１画面のデータ量がＣＲＣ演算により３６Ｂとなる。本実施形態では、データ量が３６Ｂであるが、ＣＲＣ演算の実施形態によってはチェックコードのデータ量が数十ビットで済む場合もある。

そして、前述のように、本実施形態では、ＦＰＧＡという素子を用いてＣＲＣ演算回路を作成している。この素子は任意に回路を組むことができる。そこで、本実施形態では、この素子の中に期待値を回路として組み込んでいる。そのため、本実施形態は、期待値を格納するためのＲＡＭは不要となる。このように、本実施形態では、メモリではなくスイッチ等を回路に組み込んで、期待値を設定することも可能である。ＦＰＧＡに設定された期待値は、判定装置に備えられた不図示のスイッチを切り換えることによりユーザが選択することができる。

なお、本発明の判定装置において、期待値を格納するためのＲＡＭを用意しても良い。本発明では、期待値はＣＲＣ演算した後の値である。よって、本実施形態において、期待値を格納するメモリの容量は、従来に比べて小容量で良い。

判定回路部２０７は、カウンタ回路部２０５から出力されたタイミング信号のタイミングに基づいて、ＣＲＣ演算回路部２０４から出力された演算結果（チェックコード）と、期待値格納部２０６から出力された期待値とを比較する。そして、判定回路部２０７は、比較結果に基づいて、画像信号の良・不良を判定結果表示部２０８と、外部Ｉ／Ｆ２１０に出力する。すなわち、判定回路部２０７は、ＣＲＣ演算回路部２０４において生成されたチェックコードを期待値と比較して信号品質の良・不良を判定する。ここで、本実施形態では、判定回路部２０７は、チェックコードと期待値とが１ビットでも異なっていた場合は、不良と判定する。

判定結果表示部２０８は、判定回路部２０７から出力された判定結果をユーザが確認できる形式で表示する。本実施形態では、Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ（以下、単にＬＥＤと記す。）を判定装置に取り付けている。そして、このＬＥＤの点灯により、画像進信号の良・不良を確認することができる。なお、本実施形態の判定装置を不図示の制御装置に接続し、この制御装置に例えばエラー表示などを表示するとしても良い。

表示信号出力Ｉ／Ｆ２０９は、Ｐａｒａｌｌｅｌ−ＬＶＤＳ変換部２０３から出力され
たＬＶＤＳ信号をＬＣＤに出力するためのインターフェースである。すなわち、表示信号出力Ｉ／Ｆ２０９は、ＬＣＤと接続することができる。したがって、判定装置に取り入れたＬＶＤＳ信号は、画像信号に変換された後、再度ＬＶＤＳ信号へと変換される。よって、Ｐａｒａｌｌｅｌ−ＬＶＤＳ変換部２０３から出力された信号をＬＣＤ等の表示装置に表示させることも可能となる。

外部Ｉ／Ｆ２１０は、判定回路部２０７から出力された判定結果を外部に出力するためのインターフェースである。よって、判定回路部２０７における判定結果は、外部Ｉ／Ｆ２１０より披試験体、もしくは他の装置に出力することが可能である。

次に、図２に示されるＣＲＣ演算回路部２０４と判定回路部２０７について図３を参照して説明する。図３は、図２に示されるＣＲＣ演算回路部２０４と判定回路部２０７の構成のブロック図である。図３に示されるように、画像信号は、ＲＧＢ画像信号である。そして、ＲＧＢ画像信号は、画像信号Ｒ０からＲ５、Ｇ０からＧ５、Ｂ０からＢ５により構成される。

そして、それぞれの画像信号は、それぞれに対応するＣＲＣ演算回路３０１に入力する。前述のように本実施形態では、ＣＲＣ演算回路３０１はＦＰＧＡにより作成している。各ＣＲＣ演算回路からは、それぞれの色のチェックコードが出力される。すなわち、画像信号Ｒ０からＲ５に対応して、チェックコードＲ０からＲ５がＣＲＣ演算回路から出力される。また、画像信号Ｇ０からＧ５に対応して、チェックコードＧ０からＧ５がＣＲＣ演算回路から出力される。また、画像信号Ｂ０からＢ５に対応して、チェックコードＢ０からＢ５がＣＲＣ演算回路から出力される。後述するように、図３に示されるＣＲＣ演算回路の１つから出力されるチェックコードのビット数は１６ビットである。

各ＣＲＣ演算回路から出力された各色のチェックコードは判定回路部３０２に出力される。また、判定回路部３０２は、各色に対応した期待値が入力する。そして、判定回路部３０２は、判定結果を出力する。

図３に示されるように、ＣＲＣ演算回路３０１は、ＲＧＢ画像信号に対して１ビット毎にＣＲＣ演算処理を施す。そして、ＣＲＣ演算回路３０１はチェックコードを生成する。また、判定回路部３０２は、チェックコードと期待値とを比較する。判定回路部３０２は、全てのチェックコードが期待値と一致すれば、入力した画像信号を良とする。一方、判定回路部３０２は、いずれかのチェックコードが期待値と一致しなければ、入力した画像信号を不良とする。

次に、図３に示されるＣＲＣ演算回路３０１の構成について図４を参照して説明する。図４は、図３に示されるＣＲＣ演算回路３０１の内部構成のブロック図である。図４に示されるように、ＣＲＣ演算回路は、ＥｘｃｌｕｓｉｖｅＯＲ４０１、４０３、４０５とを備える。また、ＣＲＣ演算回路は、フリップフロップ（以下、ＦＦと記す。）からなるシフトレジスタ４０２、４０４、４０６を備える。

シフトレジスタ４０２は、５個のＦＦを接続している。また、シフトレジスタ４０４は、７個のＦＦを接続している。さらに、シフトレジスタ４０６は、４個のＦＦを接続している。

図４において、入力されたデータは１ビットずつ矢印の通りにＦＦとＥｘｃｌｕｓｉｖｅＯＲを通りシフトされていく。そして、図４に示されるＣＲＣ演算回路は、すべてのデータの入力が終了した後、ＦＦ内のデータを取り出して１６ビットのチェックコードとする。このように、図４に示されるＣＲＣ演算回路は、１６個のＦＦで構成される。

このように、ＣＲＣ演算回路は、ＦＦからなるシフトレジスタ回路とＥｘｃｌｕｓｉｖｅＯＲで作成する。ここで、図４に示されるＣＲＣ演算回路では、ＣＲＣ−ＣＣＩＴＴを用いて、１６ビットのチェックコードを生成している。ＣＲＣ−ＣＣＩＴＴとは、国際標準であるＣＲＣ演算式の中の１つの式の名前である。図４に示されるＥｘｃｌｕｓｉｖｅＯＲ４０１、４０３、４０５とＦＦからなるシフトレジスタ４０２、４０４、４０６との並び方は、ＣＲＣ−ＣＣＩＴＴの式を表現したものである。

また、本実施形態で使用される演算回路は、図４に示される形態に限定されるものではなく、使用目的によって適したＣＲＣ演算回路に変更可能である。例えば、本実施形態では、ＣＲＣ演算回路として、国際標準として定められたＣＲＣ演算の中のＣＲＣ−１２、ＣＲＣ−３２などを用いることもできる。もっとも、ＣＲＣ演算の中でも、ＣＲＣ−ＣＣＩＴＴは最もオーソドックスなものである。

次に、図１に示される、本実施形態のＬＶＤＳ信号について図５を参照して説明する。図５は、本発明の判定装置の一実施形態に入力されるＬＶＤＳ信号のデータマッピングを示す概念図である。

図５に示されるように、ＬＶＤＳ信号は、クロック信号（ＣＬＫ）と、データ信号（Ｒｉｎ０，Ｒｉｎ１，Ｒｉｎ２）とを有する。各データ信号には、Ｒ０からＲ５まで、Ｇ０からＧ５まで、Ｂ０からＢ５までのデータが格納されている。また、データ信号には、ＥＮＡデータ、Ｖｓデータ、Ｈｓデータが含まれている。

ここで、図５において、Ｖｓは垂直同期信号を示し、Ｈｓは水平同期信号を示し、ＥＮＡはデータイネーブル信号を示す。ＥＮＡは、Ｈｓと同様に横の１ライン分の表示期間を示す制御信号である。ＬＣＤ信号はこのＥＮＡを用いて横ラインの画像表示を制御している。

ここで、ＬＶＤＳ信号とは、Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ（低電圧差動通信）の略である。この信号は、約３５０ｍＶの小振幅の差動信号である。また、この信号は、データ通信を行う方式で使用される信号である。この信号は、解像度がＸＧＡの場合、クロック周波数が６５ＭＨｚ、ビットレートが４５５Ｍｂｐｓとなる。

ＬＶＤＳ信号は差動信号である。そのため、本実施形態は、プラス線とマイナス線とが１ペアとなる。そして、本実施形態は、プラス線とマイナス線との２つの信号線を用いてデータの転送を行う。この２つの信号線の電位差が信号レベルとなる。例えば、この２つの信号線の電位差がプラスならば“Ｈ”、この２つの信号線の電位差がマイナスならば“Ｌ”となる。

次に、図６を参照して、ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部２０２において変換された画像信号について説明する。図６は、図２に示されるＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部２０２において変換された画像信号のタイミングチャートである。

図６に示されるように、画像信号には垂直同期信号、水平同期信号、データイネーブル信号、クロック信号、ＲＧＢ画像信号が含まれている。また、ＲＧＢ画像信号はＲ（赤）、Ｇ（緑）、Ｂ（青）の３色で構成されている。また、画像信号の各色は、６ビットで構成されている。画像信号の各色は６４階調となる。ただし、ＬＣＤは、ディザリングという方法を用いて２５６階調のように表現している。ディザリングとは、使用可能な色数が少ない環境で中間色を表現するために、表示可能な色を組み合わせて表示することをいう
。

垂直同期信号の立ち上がり期間が１画面の表示期間である。データイネーブルの立ち上がりの回数が横の走査線数である。データイネーブルの立ち上がりの中に含まれる画像表示データがドット数を表す。

図６に示される例は、ＸＧＡのタイミングチャートである。そして、解像度が１０２４×７６８である。ここで、ＳＸＧＡ＋になると、解像度は１４００×１０５０になる。また、ＵＸＧＡになると、解像度は、１６００×１２００となる。

次に、図７を参照して、図１に示される判定装置の一実施形態の動作について説明する。図７は、図１に示される判定装置における、期待値取得動作のフローチャートである。まず、判定装置には、良品ＰＴ板から表示信号（ＬＶＤＳ信号）が入力される（Ｓ７０１）。ここで、良品ＰＴ板とは、出力する画像信号がＬＣＤに正常な画像を表示させることが確認されているＰＴ板である。

次に、判定装置は、ＬＶＤＳ信号を変換した画像信号に対してＣＲＣ演算を行う（Ｓ７０２）。次に、判定装置は、ＣＲＣ演算されて生成されたチェックコードを期待値とする（Ｓ７０３）。そして、判定装置は、Ｓ７０３で取得した期待値を設定する（Ｓ７０４）。ここで、期待値を設定するとは、期待値をＦＰＧＡの中に回路として組み込むことをいう。

次に、図８を参照して、図１に示される判定装置の一実施形態の動作について説明する。図８は、図１に示される判定装置の判定動作のフローチャートである。まず、ＬＣＤ表示信号試験が開始されると（Ｓ８０１）、試験対象のＰＴ板から表示信号が判定装置に入力される（Ｓ８０２）。

Ｓ８０３において、判定装置は、画像試験を開始する。画像試験とは、被試験体からの表示信号が正常か否かを判定する試験である。具体的には、電源電圧の試験、各種信号の確認、各種信号の周波数の確認を行っている。

Ｓ８０４では、判定装置は、画像信号に対してＣＲＣ演算を行う。そして、判定装置は、Ｓ８０４のＣＲＣ演算により生成されたチェックコードと、格納されている期待値とを比較する（Ｓ８０５）。

そして、判定装置は、Ｓ８０５における比較結果に基づいて良・不良判定を行う。

一方、判定装置は、Ｓ８０６の判定において、判定結果が良であった場合は、ＬＣＤ表示信号試験を終了する（Ｓ８０７）。

以上のように、本発明の判定装置の一実施形態は、入力した一画面分の画像信号に対してＣＲＣ演算を行う。そして、本発明の判定装置の一実施形態は、ＣＲＣ演算を行った画像信号のチェックコードと、期待値とを比較する。そのため、本発明の判定装置の一実施形態は、画像信号全体を格納するＲＡＭが不要となり、コストダウンを図ることができる。

すなわち、従来は、画像信号をＣＲＣ演算していないため、そのデータ量が２ＭＢ以上となり、ＦＰＧＡにその期待値を設定することができなかった。そのため、ＦＰＧＡを用いて回路を実現することができず、高速で大容量のＲＡＭが必要であった。

しかし、本発明の判定装置の一実施形態は、画像信号にＣＲＣ演算を行う。そのため、本実施形態は、演算結果のデータ量を圧縮することができる。そのため、本実施形態は、ＦＰＧＡに画像信号の期待値を設定することができる。そのため、本発明の判定装置の一実施形態は、書き込み用ＲＡＭ、期待値格納用ＲＡＭ等のメモリが不要となる。

また、本発明の判定装置の一実施形態は、ＦＰＧＡを用いてＣＲＣ演算回路と期待値格納部と判定回路部とを生成しているため、演算結果のチェックコードと期待値とをリアルタイムで比較することができ、判定時間を短縮させることができる。

また、本発明の判定装置の一実施形態は、ＲＡＭに画像信号のデータや期待値を格納していないため、メモリ間での比較を行う必要がなく、高速試験が可能となる。また、本発明の判定装置の一実施形態は、ＲＡＭを使用していないため、読み出しと書き込みタイミングを発生させるアドレス生成回路が不要となる。

また、本発明の判定装置の一実施形態は、ＦＰＧＡを用いているため、解像度の変更にも柔軟に対応することができる。すなわち、本発明の判定装置の一実施形態は、メモリの追加等の工数が不要となる。

また、本発明の判定装置の一実施形態は、試験を行った画像信号の画像を表示することができる。そのため、本発明の判定装置の一実施形態は、テスト画面や障害の状況を目視で確認できる。そのため、本発明の判定装置の一実施形態は、障害の解析にも利用することができる。

また、本発明の判定装置の一実施形態は、表示パターンにアドレスを埋め込まないため誤判定を低減させることができる。すなわち、本発明の判定装置の一実施形態では、画像データのうちの一画素分のデータを、表示パターンを示すデータとはしない。そのため、本発明の判定装置の一実施形態は、従来の装置で発生するような、良品を不良品とする誤判定を行うこともない。

また、本発明の判定装置の一実施形態は、ＣＲＣ演算を用いて判定を行っている。そのため、本発明の判定装置の一実施形態は、例えばチェックサム方式を用いた場合と異なり、バーストエラーが発生した場合でも、正しく信号の良・不良を判定できる。

また、本発明の判定装置の一実施形態では、ＣＲＣ演算を用いて判定を行っている。そして、ＣＲＣ演算を行う素子は、それぞれの素子の特性にもよるが、内部速度が最大５００ＭＨｚ程度の速度で演算を行うことができる。よって、本発明の判定装置の一実施形態では、高速で判定処理を行うことができる。

なお、上記本発明の判定装置の一実施形態では、画像信号に対する演算としてＣＲＣ演算を用いた。しかし、本発明の判定装置はＣＲＣ演算を行う場合に限定されるものではない。例えば、ＣＲＣ演算に代えて、ハッシュ値を画像信号から出力するとしても良い。

また、上記本発明の判定装置の一実施形態では、良品の期待値を予め取得していた。しかし、被試験体の画像信号と、良品の画像信号とを同時に判定装置に入力させ、さらにこれら２つの画像信号を比較して判定するとしても良い。この場合、良品の期待値を予め取得する必要はなくなる。この判定装置について図９を参照して説明する。図９は、本発明の判定装置の一実施形態の変形例のブロック図である。

図９に示される表示信号入力Ｉ／Ｆ９０１と、ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部９０２と、Ｐａｒａｌｌｅｌ−ＬＶＤＳ変換部９０３と、ＣＲＣ演算回路部９０４と、判定結
果表示部９０７と、表示信号出力Ｉ／Ｆ９０８と、外部Ｉ／Ｆ９０９は、それぞれ、図２に示されるそれぞれに対応する部材と同様の動作をするため、詳細な説明を省略する。

カウンタ回路部９０５は、ＣＲＣ演算回路部９０４とＣＲＣ演算回路部９１２とにタイミング信号を出力する。判定回路部９０６は、ＣＲＣ演算回路部９０４とＣＲＣ演算回路部とからチェックコードを受信する。そして、判定回路部９０６は、受信した２つのチェックコードが一致しているか否かを判定する。

表示信号入力Ｉ／Ｆ９１０には、正常なＬＶＤＳ信号が入力する。このＬＶＤＳ信号は、ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部９１１に入力する。ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部９１１は、入力したＬＶＤＳ信号を画像信号に変換する。この画像信号は、ＣＲＣ演算回路部９１２に入力する。ＣＲＣ演算回路部９１２は、カウンタ回路部９０５から入力したタイミングにしたがって、入力した画像信号に対してＣＲＣ演算を行い、チェックコードを生成する。このチェックコードは、判定回路部９０６に入力する。そして、判定回路部９０６は、入力した２つのチェックコードが一致していれば表示信号入力Ｉ／Ｆ９０１に入力した画像信号が正常であると判定し、２つのチェックコードが一致していなければ表示信号入力Ｉ／Ｆ９０１に入力した画像信号が異常であると判定する。よって、図９に示される判定装置では、期待値を格納するためのメモリを削減でき、安価なものとすることができる。
（付記１）
画像信号にデータ量を削減する演算を行う演算手段と、
前記演算手段の演算結果と比較される期待値を格納する格納手段と、
前記演算手段の演算結果と前記格納手段に格納されている期待値とを比較し、前記画像信号の良又は不良を判定する判定手段とを備える判定装置。
（付記２）
前記画像信号は、一つの画面に含まれるそれぞれの画素を形成する画素データを有し、
前記演算手段は、前記複数の画素データ間で算術演算することにより前記画面または画面の一部を構成する画素データから一意に決定される数値データを前記演算結果として算出する手段を有する付記１記載の判定装置。
（付記３）
前記演算手段は、データ量を圧縮する誤り検出を行うことを特徴とする付記１記載の判定装置。
（付記４）
前記演算手段における演算がＣｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ方式による演算である付記１記載の判定装置。
（付記５)
前記格納手段が、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙにより形成されている付記１記載の判定装置。
（付記６)
被試験体からの画像信号にデータ量を削減する演算を行う第１の演算手段と、
前記被試験体からの画像信号の画像と同じ画像の正常な画像信号にデータ量を削減する演算を行う第２の演算手段と、
前記第１の演算手段の演算結果と、前記第２の演算手段の演算結果とを比較し、前記被試験体からの画像信号の良又は不良を判定する判定手段とを備える判定装置。

(付記７）
画像信号にデータ量を削減する演算を行う演算工程と、
前記演算工程における演算結果と、該演算結果と比較される期待値を格納する格納手段に格納されている期待値とを比較し、前記画像信号の良又は不良を判定する判定工程とを備える判定方法。
（付記８）
前記画像信号は、一つの画面に含まれるそれぞれの画素を形成する画素データを有し、
前記演算工程は、前記複数の画素データ間で算術演算することにより前記画面または画面の一部を構成する画素データから一意に決定される数値データを前記演算結果として算出する工程を有する付記７記載の判定方法。
（付記９）
前記演算工程は、データ量を圧縮する誤り検出を行うことを特徴とする付記７記載の判定方法。
（付記１０)
前記演算工程における演算がＣｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ方式による演算である付記７記載の判定方法。

(付記１１）
前記格納手段が、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙにより形成されている付記７記載の判定方法。
（付記１２)
被試験体からの画像信号にデータ量を削減する演算を行う第１の演算工程と、
前記被試験体からの画像信号の画像と同じ画像の正常な画像信号にデータ量を削減する演算を行う第２の演算工程と、
前記第１の演算工程の演算結果と、前記第２の演算工程の演算結果とを比較し、前記被試験体からの画像信号の良又は不良を判定する判定工程とを備える判定方法。

本発明の判定装置の一実施形態を用いた判定システムの構成図である。 図１に示される判定装置１０２の内部構成のブロック図である。 図２に示されるＣＲＣ演算回路部２０４と判定回路部２０７の構成のブロック図である。 図３に示されるＣＲＣ演算回路３０１の内部構成のブロック図である。 本発明の判定装置の一実施形態に入力されるＬＶＤＳ信号のデータマッピングを示す概念図である。 図２に示されるＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部２０２において変換された画像信号のタイミングチャートである。 図１に示される判定装置における、期待値取得動作のフローチャートである。 図１に示される判定装置の判定動作のフローチャートである。 本発明の判定装置の一実施形態の変形例のブロック図である。

符号の説明

１０１ 被試験体
１０２ 判定装置
１０３ ＬＣＤ
２０１ 表示信号入力Ｉ／Ｆ
２０２ ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部
２０３ Ｐａｒａｌｌｅｌ−ＬＶＤＳ変換部
２０４ ＣＲＣ演算回路部（演算手段）
２０５ カウンタ回路部
２０６ 期待値格納部(格納手段)
２０７ 判定回路部（判定手段）
２０８ 判定結果表示部
２０９ 表示信号出力Ｉ／Ｆ
２１０ 外部Ｉ／Ｆ
３０１ ＣＲＣ演算回路
３０２ 判定回路部
４０１ ＥｘｃｌｕｓｉｖｅＯＲ
４０２ ＦＦ
４０３ ＥｘｃｌｕｓｉｖｅＯＲ
４０４ ＦＦ
４０５ ＥｘｃｌｕｓｉｖｅＯＲ
４０６ ＦＦ
９０１ 表示信号入力Ｉ／Ｆ
９０２ ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部
９０３ Ｐａｒａｌｌｅｌ−ＬＶＤＳ変換部
９０４ ＣＲＣ演算回路部
９０５ カウンタ回路部
９０６ 判定回路部
９０７ 判定結果表示部
９０８ 表示信号出力Ｉ／Ｆ
９０９ 外部Ｉ／Ｆ
９１０ 表示信号入力Ｉ／Ｆ
９１１ ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部
９１２ ＣＲＣ演算回路部

Claims (5)

1. 画像信号にデータ量を削減する演算を行う演算手段と、
   前記演算手段の演算結果と比較される期待値を格納する格納手段と、
   前記演算手段の演算結果と前記格納手段に格納されている期待値とを比較し、前記画像信号の良又は不良を判定する判定手段とを備える判定装置。
2. 前記画像信号は、一つの画面に含まれるそれぞれの画素を形成する画素データを有し、
   前記演算手段は、前記複数の画素データ間で算術演算することにより前記画面または画面の一部を構成する画素データから一意に決定される数値データを前記演算結果として算出する手段を有する請求項１記載の判定装置。
3. 前記演算手段は、データ量を圧縮する誤り検出を行うことを特徴とする請求項１記載の判定装置。
4. 画像信号にデータ量を削減する演算を行う演算工程と、
   前記演算工程における演算結果と、該演算結果と比較される期待値を格納する格納手段に格納されている期待値とを比較し、前記画像信号の良又は不良を判定する判定工程とを備える判定方法。
5. 前記画像信号は、一つの画面に含まれるそれぞれの画素を形成する画素データを有し、
   前記演算工程は、前記複数の画素データ間で算術演算することにより前記画面または画面の一部を構成する画素データから一意に決定される数値データを前記演算結果として算出する工程を有する請求項４記載の判定方法。
   
   

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