JP2005043661A - 検査方法、半導体装置、及び表示装置 - Google Patents

Abstract

【課題】液晶表示装置におけるデータ線、ゲート線の線欠陥を効率的に検査できるようにする。
【解決手段】液晶表示装置の半導体基板の配線レイアウト構造に応じて、検査用の論理回路を設け、この論理回路の入力に、データ線の端部を接続する。検査のときには、所定の論理値に対応する検査用駆動信号をデータ線に印加し、このときに得られる論理回路の出力によりデータ線の欠陥を判定する。これはデータ線の欠陥は、論理回路の出力である論理値、つまり２値の状態によって判定できることを意味する。また、このような構成をゲート線にも適用する。
【選択図】図３

Description

本発明は、画素駆動用セルがマトリクス状に配列されるようにして形成される半導体基板の検査方法と、この検査方法に対応した半導体基板から成る半導体装置と、このような半導体装置を備えた表示装置とに関するものである。

アクティブマトリクス方式を採用した液晶表示装置が、例えば液晶プロジェクタ装置や、液晶ディスプレイ装置などに広く採用されている。
このようなアクティブマトリクス方式による液晶表示装置は、周知のように、例えば半導体基板に対して、例えばＭＯＳ型トランジスタによる画素スイッチと、この画素スイッチに接続される画素容量とを備えた画素セル駆動回路がマトリクス状に配置されるようにして形成される。
つまり、水平（行）方向に沿っては複数の走査線（ゲート線）が配されると共に、垂直（列）方向に沿っては複数のデータ線が配される。そして、これらゲート線とデータ線との交点に対応する位置に対して、画素セル駆動回路が接続されるものである。そして、この半導体基板に対して、共通電極を形成した対向基板を対向させ、これら半導体基板と対向基板との間に液晶を封入するようにされる。このような構造によって液晶表示装置が構成される。

また、このような液晶表示装置における画像表示のための駆動を簡単に説明すると次のようになる。
水平方向に配されたゲート線に対しては、例えば１水平走査期間ごとに、所定レベルの電圧を順次印加していくようにされる。つまり、ゲート線の順次走査を行っていくようにされる。このとき、走査が行われたゲート線に接続されている複数の画素スイッチ（ＭＯＳ形トランジスタ）のゲートにゲート電圧が印加されることとなって、これらの画素スイッチはオン状態となる。これと共に、１水平走査期間内においては、データ線を駆動することが行われる。つまり、データ線に対してデータに応じた電圧を印加する。なお、この際においては、データ線に対して、順次、データを印加する、いわゆる点順次駆動方式によるデータ線駆動が一般的には行われる。
このようにして印加されたデータは、上記のようにしてオン状態にある画素スイッチを介して画素容量に電荷として蓄積される。つまり、１水平ライン分の画素セルに対するデータの書き込みが行われるものである。このようにしてデータの書き込みが行われると、画素容量に蓄積された電荷と、対向電極に印加されるコモン電圧との間に電位差が生じ、この電位差によって、その間に封入された液晶が励起されることになる。つまり、画素セルの駆動が行われる。
そして、このような１ゲート線ごとに対応する画素セルの駆動が、ゲート線を順次走査するごとに実行されることで、例えば１画面分の画像が表示される。

また、液晶表示装置における表示駆動にあっては、液晶に直流電圧がかかることで液晶が劣化してしまうことを防ぐように駆動が行われるのが通常である。そして、このような交流駆動の方式の１つとして、コモン電圧を基準にして、正極側と負極側へ画素データを反転させて駆動する極性反転駆動が知られている。この極性反転駆動のタイミングとしては、フレーム単位で反転させるフレーム反転法、水平ラインごとに反転させるライン反転法、また、画素セル（ドット）ごとに反転させるドット反転法などが挙げられる。

ところで、上記構造による液晶表示装置を構成する半導体基板であるが、その製造過程において、ゲート線やデータ線に回路に不良が形成されてしまうことがある。つまり、ゲート線、データ線が断線、若しくは他の半導体基板における何らかの配線と短絡するなどして、正常に動作しないゲート線、データ線が存在する可能性を有している。このような不良は、線欠陥ともいわれる。線欠陥に依っては例えばライン状の非表示が現れるという、液晶表示装置としては重大な品質欠陥を招く。
このため、液晶表示装置を製造する過程においては、半導体基板上の回路を対象として、線欠陥がないかどうかを検査することが行われる。

このような半導体基板回路の線欠陥についての検査は、例えば、次のようにして行われている。
つまり、ゲート線やデータ線の端部に電気的に接続されたパッドを半導体基板回路に設けるようにする。そして、検査対象となるゲート線、データ線に所定レベルの電圧印加を行い、上記パッドに対してプローブの針を直接当てて、検出される電流を観測するようにされる。このときに検出される電流のレベルは、線欠陥の有無などのゲート線、データ線の状態などに応じた変化を示すことから、これにより、線欠陥の有無を判定することができる。

しかしながら、近年においては、例えばプロジェクタ装置などへの採用を考慮して、液晶表示装置について小型化し、また、解像度の向上のために単位面積あたりの画素数を増加させることが求められている。しかしながら、このような小型化若しくは画素数増加によっては、隣接するゲート線間、及びデータ線間の間隔が狭くなる。このために、半導体基板上に、ゲート線、データ線ごとに対応したパッドを配置するスペースを確保することが困難になってくるので、上記した検査を現実に行うことも難しくなってくるという問題を生じる。

そこで、例えば特許文献１に記載されているように、例えばデータ線について、駆動回路と接続されていない側の端部を共通接続して１つにまとめて入出力端子に接続し、この入出力端子と映像信号を供給するための端子間に対して外部から所定レベルの電圧を印加するようにされる。そして、このときに端子に流れる電流レベルを観測することで、線欠陥の不良を判定するようにされる。

特開２００１−２０１７６５号公報

しかしながら、上記特許文献１として開示されている発明の内容によると、電流レベルの測定は、アナログ値によるものとなる。このようにして、アナログ値による電流レベル測定を前提とする場合には、測定した電流レベルに基づく線欠陥などの判定を的確に行うのには、アナログ値であることに依る測定誤差を考慮しなければならない。このため、電流レベルを測定するための検査時間が長くなってしまっており、効率的に検査作業を進めていくことが難しいという問題を抱えていた。
そこで、例えばテスト時間を短縮するために、全てのデータ線又はゲート線についての電流レベル検出を一括に行うようにすることも考えられる。しかし、この場合には、複数にまとめられたデータ線又はゲート線のうちで、例えば１カ所のみが断線又は短絡しているような場合には、電流レベルとして反映される変化が非常に小さいものとなり、結果的に、電流レベルによっては、線欠陥についての判定結果を的確に得ることが難しくなってしまう。このため、結局は、例えばデータ線又はゲート線に対して順次電圧印加を行って駆動しなければならない。このようにして、現状において、液晶表示装置などの半導体基板の線欠陥の検査については、より効率的に行えるようにされることが求められている。

そこで本発明は上記した課題を考慮して、画素スイッチと、この画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路が、データ線と画素スイッチ制御線との交点位置に対応してマトリクス状に配列されて形成される半導体基板に対する検査方法として次のように構成することとした。
つまり、半導体基板における配線のレイアウト構造及び／又は検査項目に応じて２以上のデータ線又は２以上の画素スイッチ制御線を選択し、これら選択されたデータ線の各々又は画素スイッチ制御線の各々に対して、論理演算工程が行う論理演算の演算式に応じて設定した、所要の論理値に対応するレベルの検査用駆動信号を印加する検査用駆動工程と、選択された２以上のデータ線の各々、又は２以上の画素スイッチ制御線の各々に生じる電位出力を論理値として入力して、レイアウト構造及び／又は検査項目に応じて決定した演算式による論理演算を行う論理演算工程とを行うように構成する。

また、データ線と画素スイッチ制御線との交点位置に対応し、画素スイッチと、この画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路をマトリクス状に配列して形成される画像表示領域部と、半導体基板における配線のレイアウト構造及び／又は検査項目に応じて選択した２以上のデータ線又は２以上の画素スイッチ制御線の各々について、論理演算手段が行う論理演算の演算式に応じて設定した、所要の論理値に対応するレベルの検査用駆動信号を印加する駆動手段と、検査用駆動信号の印加により、２以上のデータ線又は２以上の画素スイッチ制御線に生じる電位出力を論理値として入力して、レイアウト構造及び／又は検査項目に応じて決定した演算式による論理演算を行い、論理演算結果を出力する論理演算手段とを半導体基板に形成して、半導体装置を構成することとした。

また、表示装置として次のように構成することとした。
つまり、本発明としての表示装置は、半導体基板と、この半導体基板に対して対向して配置される共通電極を有する対向基板と、半導体基板と対向基板との間に介在する液晶層とを備えて成るものとされる。
そして、半導体基板は、データ線と画素スイッチ制御線との交点位置に対応し、画素スイッチと、この画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路をマトリクス状に配列して形成される画像表示領域部と、半導体基板における配線のレイアウト構造及び／又は検査項目に応じて選択した２以上のデータ線又は２以上の画素スイッチ制御線の各々について、論理演算手段が行う論理演算の演算式に応じて設定した、所要の論理値に対応するレベルの検査用駆動信号を印加する駆動手段と、検査用駆動信号の印加により、上記２以上のデータ線又は２以上の画素スイッチ制御線に生じる電位出力を論理値として入力して、レイアウト構造及び／又は検査項目に基づいて決定した演算式による論理演算を行い、論理演算結果を出力する論理演算手段とが形成されているものとした。

上記各構成による発明としては、半導体基板における配線のレイアウト構造及び／又は検査項目に応じて、この半導体基板上に配置されるデータ線又は画素スイッチ制御線のうちから、しかるべき２以上のデータ線、あるいは２以上の画素スイッチ制御線を選択するようにされる。
そして、これらの選択された２以上のデータ線、又は２以上の画素スイッチ制御線に対して、上記レイアウト構造及び／又は検査項目に応じて、所定の論理値としての検査用駆動信号を印加したうえで、これらの検査用駆動信号が印加されたデータ線又は画素スイッチ制御線の各々に生じるとされる論理値としての電位出力の論理演算を行うようにされる。この論理演算の種類も、上記レイアウト構造及び／又は検査項目に応じて決定される。また、論理演算の結果は、検査用駆動信号が印加されたデータ線又は画素スイッチ制御線の状態に応じて変化するから、これが検査のための判定要素として利用できることになる。
このことから本発明としては、検査のための判定要素としての検出出力が、例えばアナログの電流レベル変化などとされるのではなく、０，１（Ｈ，Ｌ）の何れかをとる２値、つまり、デジタル値であるということになる。

また、画素スイッチと、この画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路が、データ線と画素スイッチ制御線との交点位置に対応してマトリクス状に配列されて形成される半導体基板に対する検査方法として、次のようにも構成する。
つまり、検査対象である上記データ線又は画素スイッチ制御線を、所要の電圧レベルの検査用駆動信号により駆動する駆動工程と、検査用駆動信号により駆動されるデータ線又は画素スイッチ制御線に生じる電位出力レベルと、所定レベルが設定された基準レベルとについて比較を行って、比較結果を論理値として出力するようにされた比較工程とを行うこととした。

また、データ線と画素スイッチ制御線との交点位置に対応し、画素スイッチと、この画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路をマトリクス状に配列して形成される画像表示領域部と、検査対象である上記データ線又は画素スイッチ制御線を、所要の電圧レベルの検査用駆動信号により駆動する駆動手段と、検査用駆動信号により駆動されるデータ線又は画素スイッチ制御線に生じる電位出力レベルと、所定レベルが設定された基準レベルとについて比較を行って、比較結果を論理値として出力するようにされた比較手段とを半導体基板に形成して半導体装置を構成することとした。

また、表示装置としては次のように構成する。
本発明の表示装置は、半導体基板と、この半導体基板に対して対向して配置される共通電極を有する対向基板と、半導体基板と対向基板との間に介在する液晶層とを備えて成る。
そして、上記半導体基板は、検査対象である上記データ線又は画素スイッチ制御線を、所要の電圧レベルの検査用駆動信号により駆動する駆動手段と、検査用駆動信号により駆動されるデータ線又は画素スイッチ制御線に生じる電位出力レベルと、所定レベルが設定された基準レベルとについて比較を行って、比較結果を論理値として出力するようにされた比較手段とが形成されているものとした。

上記構成による発明では、データ線又は画素スイッチ制御線に対して所要のレベルの検査用駆動信号を印加するようにされており、これにより、そのデータ線又は画素スイッチ制御線には、状態に応じた電位変化を生じることになる。そして、このようにして得られる電位と基準レベルとを比較した結果を論理値として出力するようにされている。従って、この比較結果としての論理値出力も、データ線又は画素スイッチ制御線の状態に応じた変化を示すことになり、検査のための判定要素として利用できることになる。
このようにして、上記発明としても、検査のための判定要素としての検出出力はデジタル値として得られることになる。

そして本発明としては、上記のようにして、デジタル値としての検出出力に応じて、例えばデータ線又は画素スイッチ制御線などの欠陥についての検査の判定結果を得ることが可能となる。つまり、変化の微妙なアナログの電流レベル変化ではなく、０，１（Ｈ，Ｌ）の２値の変化に基づいて判定を行うことになるので、測定誤差の影響をほぼ完全に排除できる。これにより、これまでよりも的確な判定結果が得られ、またこれに伴って検査時間も短縮することが可能となるので、それだけ、検査作業効率が向上することとなる。

以下、本発明を実施するための最良の形態（以下、単に「実施の形態」ともいうことにする）について説明を行っていくこととする。本実施の形態としては、例えば液晶プロジェクタ装置などをはじめとする各種映像機器、電子機器に採用される、アクティブマトリクス方式の液晶表示装置を例に挙げることとする。

以降においては、本発明の実施の形態として、第１の実施の形態と第２の実施の形態とについて説明を行っていくが、図１は、第１の実施の形態と、第２の実施の形態とで共通となる液晶表示装置の回路構成例を示している。この図に示される液晶表示装置１の基本構造としては、半導体基板上に対して、少なくとも、例えばマトリクス状に配列される画素セル駆動回路をはじめとする所要の回路を形成する。そして、この半導体基板に対して、共通電極を形成した対向基板を対向させ、これら半導体基板と対向基板との間に液晶を封入するようにした構造を有している。

本実施の形態の場合、半導体基板にはシリコン（Ｓｉ）の材質によるシリコン基板が用いられる。そして、この半導体基板に対して、画素セル駆動回路５をマトリクス状に配列するようにして形成すると共に、ゲート線駆動回路２、データ線駆動回路３、及び、後述するようにして少なくともデータ線とゲート線の欠陥検査に用いることのできる、データ線テスト回路１１とゲート線テスト回路１０とを形成する。

先ず、この半導体基板上に形成される画素セル駆動回路５の回路構成を、図１において破線で括って示す部位を例に説明する。
１つの画素セル駆動回路５は、図のように、画素スイッチＳｍｎ、画素容量Ｃｍｎ、及び画素電極Ｐ２２を備える。
画素スイッチＳｍｎは、例えばＦＥＴ（電界効果トランジスタ）としての構造を有している。画素スイッチＳｍｎのゲート（Ｇ）は、ゲート線Ｇｍに対して接続され、ドレイン（Ｄ）は、データ線Ｄｎと接続される。なお、各ゲート線及びデータ線も、半導体基板に対して形成されるものである。
また、画素スイッチＳｍｎのソース（Ｓ）は、画素容量Ｃｍｎの一端と接続される。画素容量Ｃｍｎの他端は、この場合には、共通電極に対して接続される。また、画素スイッチのソースと画素容量Ｃｍｎの接続点は、画素電極Ｐ２２に対して接続される。
そして、このようにして形成される画素セル駆動回路５が、図示するようにして行方向と桁方向に沿って、マトリクス状に配列されるものである。また、このようにして画素セル駆動回路５が形成される半導体基板としては、各画素セル駆動回路５の画素電極Ｐがマトリクス状に配列されて表出している状態となる。

ゲート線駆動回路２は、例えばシフトレジスタを備えて形成され、通常の表示を行う場合には、行（１水平ライン）ごとに、垂直方向にしたがってゲート線の走査を行うために設けられる。つまり、１水平走査期間ごとに、ゲート線Ｇｍ−１→Ｇｍ→Ｇｍ＋１・・・の順で、パルス状の走査信号（走査パルス）を出力することでゲート線を走査する。例えばゲート線駆動回路２の走査によってゲート線Ｇｍが駆動されれば、ゲート線Ｇｍと接続されている１行分の画素スイッチ（Ｓｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１）のゲートにゲート電圧が印加されて、これらの画素スイッチ（Ｓｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１）がオンとなる。

データ線駆動回路３も、シフトレジスタ等を備えて形成される回路であり、外部から入力される１水平ラインごとのデータを、順次シフトすることで、各データ線Ｄｎ−１、Ｄｎ、Ｄｎ＋１を水平方向に沿って順次走査するようにして駆動する。

このようにして形成される半導体基板に対しては、共通電位Ｖｃｏｍが印加される共通電極が形成された対向基板が対向するようにして配置される。そして、この半導体基板と、対向基板との間に、液晶を封入することで液晶層４を形成する。このようにして、本実施の形態の液晶表示装置１が構成される。

このようにして形成される液晶表示装置１により通常の画像表示を行う場合の動作は、簡略には次のようになる。
例えば先ず、ゲート線駆動回路２は、シフトレジスタの動作によって、１水平走査期間ごとのタイミングで出力をシフトしていくことで、順次、１行目から最終行までのゲート線を走査していく。
これにより、例えば或る水平走査期間においては、ゲート線Ｇｍ−１に接続される行の画素スイッチＳｍ−１ｎ−１，Ｓｍ−１ｎ，Ｓｍ−１ｎ＋１にゲート電圧が印加されてオンとなり、続く水平走査期間においては、上記画素スイッチＳｍ−１ｎ−１，Ｓｍ−１ｎ，Ｓｍ−１ｎ＋１は、オフ状態とされたうえで、次のゲート線Ｇｍに接続される行の画素スイッチＳｍｎ−１，Ｓｍｎ，Ｓｍｎ＋１がオンとされる。以降、同様にして残るゲート線に対する走査が行われていくものである。

そして、上記のようにして１つのゲート線が走査される期間内においては、データ線駆動回路３におけるシフトレジスタの動作によって、１桁目から最終桁までのデータ線を順次駆動していくことが行われる。ここで、データ線を駆動するとは、画素データに対応する電圧値をデータ線駆動回路３からデータ線に対して出力することをいう。
例えばゲート線Ｇｍを走査している期間内において、データ線Ｄｎ−１の駆動が行われたとする。このときには、ゲート線Ｇｍにゲートが接続される画素スイッチＳｍｎ−１，Ｓｍｎ，Ｓｍｎ＋１がオンとなっているわけであるが、データ線Ｄｎ−１が駆動されることで、このゲート線Ｇｍとデータ線Ｄｎ−１の交点にある画素スイッチＳｍｎ−１に接続される画素容量Ｃｍｎ−１に対して、データ線Ｄｎ−１に印加された電圧値（データ）に応じた電荷が、画素スイッチＳｍｎ−１のドレイン→ソースを介して蓄積される。この蓄積された電荷量に応じた電位が画素容量Ｃｍｎ−１の両端に発生する。つまり、画素容量Ｃｍｎ−１に対してデータの書き込みが行われたことになる。そして、このデータ書き込みによって画素容量Ｃｍｎ−１に生じた電位は、同じ画素スイッチＳｍｎ−１のソースに接続された画素電極Ｐ２１にも発生することになる。

そして、データ線Ｄｎ−１によるデータの書き込みが終了したとされると、画素容量Ｃｍｎ−１に書き込まれたデータは保持した上で、次のデータ線Ｄｎに対する駆動が行われる。従って、この場合には、ゲート線Ｇｍとデータ線Ｄｎの交点にある画素スイッチＳｍｎに接続される画素容量Ｃｍｎに対して、データの書き込みが行われ、画素電極Ｐ２２に電位が発生することになる。

ここで、画素電極Ｐに対しては、液晶層４が介在するようにして、電位Ｖｃｏｍが印加されている共通電極が対向して配置されている。
そして、上記のようにして、画素電極Ｐ２１、Ｐ２２においてデータに対応する電位が順次発生すると、この画素電極Ｐ２１の電位と、電位Ｖｃｏｍとの電位差に応じて、その間に介在する液晶層４の液晶が反応して励起されることになる。つまり、画素セルの駆動が順次行われていくものである。

そして、上記のようにして、ゲート線Ｇｍの走査期間内においてデータ線駆動回路３がデータ線を順次駆動していくことが行われ、１水平ラインの画素の駆動が終了したとされると、ゲート線駆動回路２では、ゲート線Ｇｍの走査を終了して、次のゲート線Ｇｍ−１の走査を行う。そして、このゲート線Ｇｍ−１の走査期間内において、データ線駆動回路３がデータ線を順次駆動して、同様に１水平ライン分の画素の駆動を行うようにされる。
このような動作が、全水平ラインごとに行われることで、１画面のデータの書き込みが完了することになる。そして、この１画面分のデータの書き込みが、例えばフィールド周期で繰り返されることで、画像表示が行われるものである。

そして本実施の形態としては、液晶表示装置１を構成する半導体基板に形成された、データ線及びゲート線についてのいわゆる線欠陥といわれる欠陥の有無についての検査を行うようにされる。ここでの線欠陥とは、データ線やゲート線について断線又は短絡などの欠陥が生じていることをいう。
例えば上記図１に示した液晶表示装置１を構成する半導体基板の構成、及び画像表示動作からも理解されるように、データ線やゲート線について線欠陥が生じていると、その欠陥が生じた線が適正に表示駆動されなくなるという重大な欠陥を生じることになる。線欠陥の検査は、このような不良品を排除するために行われるものである。

本実施の形態としては、図１に示しているように、データ線及びゲート線の各線欠陥を検査するために、液晶表示装置１を構成する半導体基板に対してデータ線テスト回路１１及びゲート線テスト回路１０を形成するようにして設けている。

図示するようにして、データ線テスト回路１１には、データ線駆動回路３側と接続される側とは反対側のデータ線（・・・Ｄｎ−１，Ｄｎ，Ｄｎ＋１・・・）の端部が接続されている。同様にして、ゲート線テスト回路１０は、データ線駆動回路３側と接続される側とは反対側のゲート線（・・・Ｇｍ−１，Ｇｍ，Ｇｍ＋１・・・）の端部が接続されている。

第１の実施の形態としては、線欠陥の検査のための構成として、上記データ線テスト回路１１及びゲート線テスト回路１０に論理回路を構成することとしている。そして、この論理回路が実行する論理演算の種類、及びこの論理回路に接続するべきデータ線又はゲート線を何れとするのかについては、半導体基板における実際の配線のレイアウトの構造に応じて、線欠陥の検査の判定結果が適切に得られるようにすることを考慮して決定すべきものとなる。

そこで、図１に示した液晶表示装置１としての半導体基板における配線レイアウト構造例を、図２に示す。この図においては、半導体基板のレイアウト構造を断面図により示している。また、ここでは説明を簡単にするために、データ線とゲート線のうち、データ線側に対応した配線レイアウト構造を示している。以降の検査のための構成の具体的な説明は、この図に示す配線レイアウトとされていることを前提として行っていく。

この図２においては、先ず、半導体基板におけるレイアウト（配置）構造において、２本のゲート線Ｄｎ，Ｄｎ＋１が隣接して配置されている状態であることとされている。そして、これらゲート線Ｄｎ，Ｄｎ＋１の両側に隣接するようにして、シールド配線２０Ａ、２０Ｂがそれぞれ配置されている。シールド配線２０Ａ、２０Ｂは、同層にある上記ゲート線Ｄｎ，Ｄｎ＋１と、他の配線間をシールドするためのものとされる。
また、この場合の半導体基板は、このようにして複数層の構造を有するものとされているが、ここでは、ゲート線Ｄｎ，Ｄｎ＋１、及びシールド配線２０Ａ、２０Ｂに対向する位置の上層に対して、遮光配線２１Ａが配置されている状態となっている。また、下層に対しては、遮光配線２１Ｂが配置されている。遮光配線は、上層側からの光が下側の層に入り込まないようにするために設けられる配線構造である。

上記したシールド配線、及び遮光配線には、電源電位又はグランド電位などの固定電位が印加されているのが通常である。
そして、例えば線欠陥としてデータ線（又はゲート線）に断線が生じているとすると、断線箇所から先は駆動されないのでハイインピーダンスの状態となり、電流のリークや近傍に配置される配線とのカップリング容量などの、周囲の配線のレイアウト状態に応じて、何らかの決まった電位が生じる。また、線欠陥として、データ線（又はゲート線）が、隣接して配置される他の何らかの配線に短絡した状態となった場合には、その短絡した配線同士の電位などの条件に応じてある決まった電位が生じることになる。

つまり、データ線（又はゲート線）に、断線又は短絡による線欠陥が生じた場合における、そのデータ線（又はゲート線）に生じる電位は、例えば検査のために印加する電圧（検査用駆動信号）のレベルを決めたとすると、そのデータ線（又はゲート線）の周囲における半導体基板の配線レイアウト構造によって決まるものであるということがいえる。なお、ここでいう配線レイアウト構造とは、上記もしているように、配線に印加される電位の条件を含めた上での、配線の物理的な配置をいうものとする。

そして、このことを前提として、例えば検査用駆動信号として、１，０（正論理では（Ｈ，Ｌ）となる）の論理値に対応するレベルの電圧を印加することとすれば、データ線（又はゲート線）についても、線欠陥の有無、状態に応じて、Ｈ，Ｌの論理値に応じた検出出力を得ることができるということが導かれる。
このことに基づいて第１の実施の形態としては、例えば以降説明する構成としたうえで検査を行うようにされる。

図３は、第１の実施の形態における第１例となるもので、線欠陥として、データ線についての断線を検査する場合に対応したデータ線テスト回路１１の内部構成例を示している。
図２に示すレイアウト構造を前提とすると、データ線Ｄｎ，Ｄｎ＋１は、隣接して配置されていた。そこで、このことに基づいて、データ線テスト回路１１では、全データ線のうちで、これら２つのデータ線Ｄｎ，Ｄｎ＋１については、１つのＡＮＤゲート１２に、その端部を接続することとしている。
これにより、ＡＮＤゲート１２では、データ線Ｄｎ，Ｄｎ＋１について、データ線駆動回路３とは反対側の端部に生じる電位が論理値として入力されることになる。そして、その入力について論理積による論理演算を行って、その演算結果としての論理値を、検出出力端子１７から出力することになる。なお、検出出力端子１７は、例えばここでは図示していない検査装置などの検出入力端子などと接続される。これにより、例えば検査作業者は、検査装置の表示などを監視することで、ＡＮＤゲート１２の出力としての検査結果を認識することができる。
なお、ここでは図示していないが、データ線テスト回路１１においては、データ線Ｄｎ，Ｄｎ＋１以外の他のデータ線と接続された複数の論理回路が形成されているものである。ここでは、説明の便宜上、データ線Ｄｎ，Ｄｎ＋１に対応したＡＮＤゲート１２のみを示している。

上記のようにして構成した場合、データ線Ｄｎ，Ｄｎ＋１についての断線については、次に図４により説明するようにして検査することができる。
ここで、周囲の配線レイアウト構造としては次のことが分かっていることとする。つまり、データ線Ｄｎに対してＨレベルを印加して駆動した場合において、断線の無い無欠陥の状態では、そのままＨレベルにより駆動されることになるのであるから、このＨレベルに対応した電位が生じるものとされる。これに対して、データ線Ｄｎが断線していると、Ｈレベルに対応しない低電位が生じるものとされる。また、データ線Ｄｎ＋１についても、このことは同様とされていることとする。

そこで、この場合の断線の検査にあたっては、検査用駆動信号として、データ線駆動回路３から、データ線Ｄｎ，Ｄｎ＋１の各々に対しては、それぞれ同時に、Ｈレベル（論理値１）に相当するレベルを印加するようにされる。
なお、検査を行う場合においては、データ線駆動回路３では、前述したように通常の表示の場合とは異なる信号印加動作を行うことになる。このような検査のときに対応したデータ線駆動回路３の検査用駆動信号の印加動作は、例えばここでは図示しない外部の検査装置などにより制御されるべきものとなる。

図４（ａ）（ｂ）（ｃ）（ｄ）は、検査用駆動信号の論理値パターンと、データ線Ｄｎ，Ｄｎ＋１の状態（断線の有無）と、これに応じた、ＡＮＤゲート１２への論理値入力パターン（ゲート入力）及び論理積の演算出力（ゲート出力：検出出力端子１７からの出力となる）の関係を示している。

先ず、図４（ａ）に示すようにして、データ線Ｄｎ，Ｄｎ＋１に対してＨレベルの検査用駆動信号を印加したとして、データ線Ｄｎ，Ｄｎ＋１が共に断線していない無欠陥の状態にあるとすれば、これらデータ線Ｄｎ，Ｄｎ＋１に生じる電位としても、共にＨレベルに対応したものとなるので、検出出力端子１７であるゲート出力としては、Ｈレベルとなる。

また、図４（ｂ）に示すようにして、データ線Ｄｎは断線していないが、データ線Ｄｎ＋１が断線している場合には、データ線ＤｎにはＨレベル対応の電位が生じるのに対して、データ線Ｄｎ＋１には、Ｌレベル対応の電位が生じ、これらの電位がＡＮＤゲート１２に入力される。このため、ＡＮＤゲート１２の出力としてはＬレベルになる。
また、図４（ｃ）に示すようにして、データ線Ｄｎが断線し、データ線Ｄｎ＋１が断線していない場合にも、一方のデータ線ＤｎにはＬレベル対応の電位が生じるのに対して、他方のデータ線Ｄｎ＋１には、Ｈレベル対応の電位が生じることになるので、これらの論理積をとるＡＮＤゲート１２の出力としてはＬレベルになる。
さらに、図４（ｄ）に示すようにして、データ線Ｄｎ，Ｄｎ＋１が共に断線している場合には、データ線Ｄｎ，Ｄｎ＋１の両方でＬレベル対応の電位が生じることになるので、この場合にも、ＡＮＤゲート１２の出力はＬレベルになる。
このようにして、図４に示した場合においては、ＡＮＤゲート１２からの出力として、Ｈレベルが出力されていれば、データ線Ｄｎ，Ｄｎ＋１は共に断線のない状態であり、Ｌレベルが出力されていれば、データ線Ｄｎ，Ｄｎ＋１のうちの少なくとも何れか１本が断線している状態にあることを判定できることになる。

また、上記の場合とは逆に、図２に示した物理的配線レイアウト構造とされたうえで、データ線Ｄｎ，Ｄｎ＋１について、断線しているときには他の配線の影響でＨレベルに対応した電位が生じる状態となるような周囲の配線の電位設定となっている場合に対応した検査のための構成について説明する。

そこで、第１の実施の形態の第２例として、上記した場合に対応した、データ線テスト回路１１の構成例を図５に示す。なお、この図において図３と同一部分には同一符号を付して説明を省略する。
この場合としては、図示するように、データ線Ｄｎ，Ｄｎ＋１に対応しては、ＡＮＤゲート１２に代えて、ＮＯＲゲート１３を設けるようにされる。つまり、データ線駆動回路３とは反対側のデータ線Ｄｎ，Ｄｎ＋１の端部を、ＮＯＲゲート１３の入力に接続する。この場合には、ＮＯＲゲート１３の演算結果が、検出出力端子１７から出力されることになる。
そして、この場合においては、データ線駆動回路３からは、データ線Ｄｎ，Ｄｎ＋１に対する検査用駆動信号として、同時にＬレベルに対応する信号の印加を行うようにされる。

この図５としての構成に対応しては、図６（ａ）（ｂ）（ｃ）（ｄ）に示すようにして、検出出力が得られる。
先ず、図６（ａ）は、データ線Ｄｎ，Ｄｎ＋１が共に断線していない無欠陥の状態にある場合に対応している。ここでは前述のようにして、データ線Ｄｎ，Ｄｎ＋１に対してＬレベルの検査用駆動信号を印加しているが、データ線Ｄｎ，Ｄｎ＋１が共に断線しておらずに無欠陥であれば、これらデータ線Ｄｎ，Ｄｎ＋１に生じる電位としても、共にＬレベルに対応したものとなる。従って、この場合には、ＮＯＲゲート１３に（Ｌ、Ｌ）が入力され、演算出力としてＨレベルが得られることになる。

また、図６（ｂ）に示すようにして、データ線Ｄｎは断線していないが、データ線Ｄｎ＋１が断線している場合には、データ線Ｄｎは、そのままＬレベルで駆動されるからＬレベル対応の電位が生じるのに対して、データ線Ｄｎ＋１には、他の配線の影響でＨレベル相当の電位が生じ、これらの電位がＮＯＲゲート１３に入力される。このため、ＮＯＲゲート１３の出力としてはＬレベルになる。

また、図６（ｃ）に示すようにして、データ線Ｄｎが断線し、データ線Ｄｎ＋１が断線していない場合には、データ線ＤｎにはＨレベル相当の電位が生じ、データ線Ｄｎ＋１には、そのままＬレベル対応の電位が生じることになるので、これらの論理積をとるＮＯＲゲート１３の出力としてはＬレベルになる。

さらに、図６（ｄ）に示すようにして、データ線Ｄｎ，Ｄｎ＋１が共に断線している場合には、データ線Ｄｎ，Ｄｎ＋１の両方でＨレベル相当の電位が生じることになるので、この場合にも、ＮＯＲゲート１３の出力はＬレベルになる。
このようにして、図６に示した場合においても、ＮＯＲゲート１２からの出力として、Ｈレベルが出力されていることで、データ線Ｄｎ，Ｄｎ＋１は共に断線のない無欠陥の状態であり、Ｌレベルが出力されていれば、データ線Ｄｎ，Ｄｎ＋１のうちの少なくとも何れか１本が断線している状態にあることを判定することができる。

第１の実施の形態として、第１例としての図３及び図４、若しくは第２例としての図５及び図６は、データ線の線欠陥の種類として、断線についての検査を行うための構成とされていたが、続いて、データ線の線欠陥の種類として、他の配線との短絡の有無についての検査を行うための構成について説明する。
ここでも、図２に示した物理的な配線レイアウト構造の下で、データ線Ｄｎ，Ｄｎ＋１の各々についての短絡の有無についての検査を行う場合を例に挙げることとする。

上記データ線Ｄｎ，Ｄｎ＋１の短絡についての有無を検査する場合には、先ず短絡状態の可能性として、データ線Ｄｎ，Ｄｎ＋１間が短絡している状態、また、データ線Ｄｎ，Ｄｎ＋１間が短絡していなくとも、データ線Ｄｎ，Ｄｎ＋１の少なくとも何れか一方が、他の隣接する配線と短絡している状態とを考える必要がある。そして、両者の何れの場合にも対応して短絡の有無についての的確な判定結果が得られるようにする必要がある。

上記したことを考慮した結果、第１の実施の形態の第３例としては、図７に示すようにして、データ線テスト回路１１においてＥＸＯＲ(Exclusive OR)ゲート１４を設け、このＥＸＯＲゲート１４の入力と、データ線Ｄｎ，Ｄｎ＋１の端部とを接続するようにした。なお、図７において、図３，図５と同一部分には同一符号を付して説明を省略する。
そして、この場合においては、データ線駆動回路３からは、データ線Ｄｎ，Ｄｎ＋１に対してそれぞれ（Ｈ，Ｌ）に対応する検査用駆動信号を印加するようにされる。また、これだけではなく、印加レベルを入れ替えるようにして、それぞれ（Ｌ，Ｈ）による検査用駆動信号も印加するようにされる。

この場合における検査用駆動信号と、検出出力との関係を図８に示す。
図８（ａ）〜図８（ｆ）には、データ線Ｄｎ，Ｄｎ＋１に対して（Ｈ，Ｌ）の組み合わせパターンによる検査用駆動信号を印加した場合が示され、図８（ｇ）〜図８（ｌ）には、データ線Ｄｎ，Ｄｎ＋１に対して（Ｌ，Ｈ）の組み合わせパターンによる検査用駆動信号を印加した場合が示されている。また、図において左右で隣り合うようにして示される、図８（ａ）（ｇ）、図８（ｂ）（ｈ）、図８（ｃ）（ｉ）、図８（ｄ）（ｊ）、図８（ｅ）（ｋ）、図８（ｆ）（ｌ）の各組は、同じデータ線Ｄｎ，Ｄｎ＋１の状態を対応させている。

先ず、図８（ａ）に示すようにして、データ線Ｄｎ，Ｄｎ＋１に対して（Ｈ，Ｌ）の組み合わせパターンによる検査用駆動信号を印加したとき、データ線Ｄｎ，Ｄｎ＋１が共に短絡していない無欠陥である場合には、それぞれ印加された検査用駆動信号により駆動されることになる。このため、データ線Ｄｎ，Ｄｎ＋１にもそれぞれ（Ｈ，Ｌ）に相当する電位が生じ、これがＥＸＯＲゲート１４に入力されるので、演算出力はＨとなる。

また、図８（ａ）と同じ無欠陥の状態で、図８（ｇ）に示すようにして、検査用駆動信号のパターンを入れ替えて、データ線Ｄｎ，Ｄｎ＋１にそれぞれ（Ｌ，Ｈ）の検査用駆動信号を印加したとする。
この場合にも、データ線Ｄｎ，Ｄｎ＋１にはそれぞれ（Ｌ，Ｈ）に相当する電位が生じる。つまり、互いに反転した電位が生じる。そして、この電位がＥＸＯＲゲート１４に入力されるので、演算出力はＨとなる。

このようにして、データ線Ｄｎ，Ｄｎ＋１がどの配線とも短絡していない、無欠陥の状態であるとき、データ線Ｄｎ，Ｄｎ＋１に印加すべき検査用駆動信号のパターンを（Ｈ、Ｌ）（Ｌ，Ｈ）の間で入れ替えたとしても、何れの場合にも、ＥＸＯＲゲート１４からはＨレベルの演算出力が得られる。
つまり、検査時において、（Ｈ、Ｌ）（Ｌ，Ｈ）による各パターンの検査用駆動信号を入力した場合において、それぞれでＨレベルのＥＸＯＲゲート１４の演算出力が得られたのであれば、データ線Ｄｎ，Ｄｎ＋１については無欠陥であることが判定できることになる。

また、図８（ｂ）に示すようにして、データ線Ｄｎ，Ｄｎ＋１間が短絡している状態のもとで、同じく、データ線Ｄｎ，Ｄｎ＋１に対して（Ｈ，Ｌ）の組み合わせパターンによる検査用駆動信号を印加しているときには、データ線Ｄｎ，Ｄｎ＋１は、それぞれ、Ｈレベル又はＬレベルの何れかに相当する共通の電位が生じることになると考えられる。つまり、Ｈ／Ｌレベルの何れとなるにせよ、同じ論理値に対応する電位を生じる。このため、ＥＸＯＲゲート１４の演算出力としてはＬレベルとなる。
また、図８（ｈ）に示すようにして、図８（ｂ）と同じく、データ線Ｄｎ，Ｄｎ＋１間が短絡している状態のもとで、データ線Ｄｎ，Ｄｎ＋１に対する検査用駆動信号の組み合わせパターンを入れ替えて、（Ｌ，Ｈ）のパターンにより印加したとする。このときにも、上記図８（ｂ）の場合と同様にして、データ線Ｄｎ，Ｄｎ＋１は、それぞれ、Ｈレベル又はＬレベルの何れかに相当する共通の電位が生じることになるから、ＥＸＯＲゲート１４の演算出力としてはＬとなる。
従って、データ線Ｄｎ，Ｄｎ＋１間が短絡しているときには、（Ｈ、Ｌ）（Ｌ，Ｈ）による各パターンの検査用駆動信号を入力すると、各パターンにで共にＬレベルのＥＸＯＲゲート１４の演算出力が得られる。

また、図８（ｃ）に示すようにして、データ線Ｄｎは短絡していない無欠陥の状態であるが、データ線Ｄｎ＋１が他の配線と短絡して、この場合にはＨレベルに引っ張られている状態のもとで、データ線Ｄｎ，Ｄｎ＋１に対して（Ｈ，Ｌ）の組み合わせパターンによる検査用駆動信号を印加したとする。
このときには、データ線Ｄｎ，Ｄｎ＋１は、共にＨレベルの電位を生じることになる。従って、この場合には、ＥＸＯＲゲート１４の演算出力としてはＬとなる。
そして、図８（ｉ）に示すようにして、図８（ｂ）と同じく、データ線Ｄｎ，Ｄｎ＋１間が短絡している状態のもとで、データ線Ｄｎ，Ｄｎ＋１に対する検査用駆動信号の組み合わせパターンを入れ替えて、（Ｌ，Ｈ）のパターンにより印加したとする。
この場合には、データ線Ｄｎには、Ｌレベルの検査用駆動信号により駆動されることでＬレベル相当の電位が生じるが、データ線Ｄｎ＋１にも、このときの検査用駆動信号と同じ、Ｈレベルの電位を生じることになる。従って、この場合には、データ線Ｄｎ＋１が短絡しているのにもかかわらず、データ線Ｄｎ，Ｄｎ＋１が無欠陥のときと同じく、ＥＸＯＲゲート１４からはＨレベルの演算出力が得られることになる。
つまり、データ線Ｄｎは無欠陥だが、データ線Ｄｎ＋１がＨレベルとなる状態で短絡している状態では、ＥＸＯＲゲート１４の演算出力は、データ線Ｄｎ，Ｄｎ＋１に対する検査用駆動信号パターンが（Ｈ，Ｌ）のときにはＬレベル、（Ｌ，Ｈ）のときにはＨレベルとなるようにして異なる値となる。

また、図８（ｄ）に示すようにして、データ線Ｄｎは短絡していない無欠陥の状態であるが、データ線Ｄｎ＋１が他の配線と短絡して、この場合にはＬレベルに引っ張られている状態のもとで、データ線Ｄｎ，Ｄｎ＋１に対して（Ｈ，Ｌ）の組み合わせパターンによる検査用駆動信号を印加したとする。
このときには、データ線ＤｎにはＨレベル相当の電位が生じ、データ線Ｄｎ＋１にＬレベルの電位を生じることになるので、ＥＸＯＲゲート１４からはＨレベルの演算出力が得られる。
これに対して、図８（ｊ）に示されるようにして、上記図８（ｄ）と同じく、データ線Ｄｎは無欠陥で、データ線Ｄｎ＋１が短絡してＬレベルに引っ張られている状態で、データ線Ｄｎ，Ｄｎ＋１に対して（Ｌ，Ｈ）の組み合わせパターンの検査用駆動信号を印加したとすると、データ線Ｄｎ，Ｄｎ＋１の電位は共にＬレベルとなって、ＬレベルのＥＸＯＲゲート１４の演算出力が得られる。
つまり、このような欠陥が生じている状態では、ＥＸＯＲゲート１４の演算出力は、データ線Ｄｎ，Ｄｎ＋１に対する検査用駆動信号パターンが（Ｈ，Ｌ）のときにはＨレベル、（Ｌ，Ｈ）のときにはＬレベルとなるようにして異なる値をとることになる。

続いては、図８（ｅ）に示すようにして、データ線ＤｎがＨレベルで短絡しているのに対して、データ線Ｄｎ＋１は無欠陥である場合において、データ線Ｄｎ，Ｄｎ＋１に対して（Ｈ，Ｌ）の組み合わせパターンによる検査用駆動信号を印加した場合には、結果的に、検査用駆動信号と同じ論理値パターンが入力されることとなって、ＥＸＯＲゲート１４からはＨレベルの演算出力が出力される。
また、図８（ｋ）に示されるようにして、上記図８（ｅ）と同じデータ線の状態で、データ線Ｄｎ，Ｄｎ＋１に対して（Ｌ，Ｈ）の組み合わせパターンの検査用駆動信号を印加したとすると、データ線Ｄｎ，Ｄｎ＋１の電位は共にＨレベルとなって、ＬレベルのＥＸＯＲゲート１４の演算出力が得られる。
つまり、この状態の欠陥が生じている場合でも、ＥＸＯＲゲート１４の演算出力は、データ線Ｄｎ，Ｄｎ＋１に対する検査用駆動信号パターンが（Ｈ，Ｌ）のときにはＨレベル、（Ｌ，Ｈ）のときにはＬレベルとなるようにして異なる値をとる。

また、図８（ｆ）に示すようにして、データ線ＤｎがＬレベルで短絡しているのに対して、データ線Ｄｎ＋１は無欠陥である場合において、データ線Ｄｎ，Ｄｎ＋１に対して（Ｈ，Ｌ）の組み合わせパターンによる検査用駆動信号を印加した場合には、ＥＸＯＲゲート１４に対して（Ｌ，Ｌ）の入力が行われることになる。従って、ＥＸＯＲゲート１４の演算出力はＬレベルとなる。
また、図８（ｌ）に示すようにして、上記図８（ｆ）と同じデータ線の状態で、データ線Ｄｎ，Ｄｎ＋１に対して（Ｌ，Ｈ）の組み合わせパターンの検査用駆動信号を印加したとすると、データ線Ｄｎの電位は短絡でＬレベル、データ線Ｄｎ＋１の電位は、検査用駆動信号に駆動されてＨレベルとなって、ＥＸＯＲゲート１４では演算出力としてＨレベルを出力することになる。
従って、この状態の欠陥が生じている場合では、ＥＸＯＲゲート１４の演算出力は、データ線Ｄｎ，Ｄｎ＋１に対する検査用駆動信号パターンが（Ｈ，Ｌ）のときにはＬレベル、（Ｌ，Ｈ）のときにはＨレベルとなるようにして異なる値をとることになる。

上記図８の説明から分かるように、データ線Ｄｎ，Ｄｎ＋１に対して（Ｈ，Ｌ）／（Ｈ，Ｌ）の組み合わせパターンによる検査用駆動信号を印加して、そのときのＥＸＯＲゲート１４の演算出力の論理値のパターンをみることで、データ線Ｄｎ，Ｄｎ＋１についての短絡に関する欠陥状態を把握することが可能になる。

つまり、図８（ａ）（ｇ）に示すように、データ線Ｄｎ，Ｄｎ＋１に対する検査用駆動信号の組み合わせパターン（Ｈ，Ｌ）／（Ｈ，Ｌ）に対して、共にＨレベルのＥＸＯＲゲート１４の演算出力が得られた場合においてのみ、データ線Ｄｎ，Ｄｎ＋１について短絡が生じていない無欠陥の状態であることが示される。
これに対して、データ線Ｄｎ，Ｄｎ＋１に対する検査用駆動信号の組み合わせパターン（Ｈ，Ｌ）／（Ｈ，Ｌ）に対して、ＥＸＯＲゲート１４の演算出力のパターンが共にＨレベルとならない場合、つまり、Ｌ／Ｌ、Ｈ／Ｌ、若しくはＬ／Ｈである場合には、データ線Ｄｎ，Ｄｎ＋１の少なくともいずれか一方について短絡が生じていることが示されることになる。
そのうちでさらに、Ｌ／ＬとなるＥＸＯＲゲート１４の演算出力のパターンは、図８（ｂ）（ｈ）に示したように、データ線Ｄｎ，Ｄｎ＋１間で短絡しているときにのみ得られるものであるから、このパターンが現れたとすれば、データ線Ｄｎ，Ｄｎ＋１間での短絡が生じていることが判定できる。
また、ＥＸＯＲゲート１４の演算出力のパターンが、Ｈ／Ｌである場合には、図８（ｄ）（ｊ）、若しくは、図８（ｅ）（ｋ）に示したように、データ線Ｄｎ＋１がＬレベルで短絡している状態、若しくは、データ線ＤｎがＨレベルで短絡している状態の何れかであると判定できる。
さらに、ＥＸＯＲゲート１４の演算出力のパターンが、Ｌ／Ｈである場合には、図８（ｃ）（ｉ）、若しくは、図８（ｆ）（ｌ）に示したように、データ線Ｄｎ＋１がＨレベルで短絡している状態、若しくは、データ線ＤｎがＬレベルで短絡している状態の何れかであると判定できる。

また、これまで図２〜図８により説明してきた検査のための構成は、ゲート線側についても全く同様に適用できるものである。
つまり、実際の半導体基板の配線レイアウト構造に基づいてゲート線を選択し、例えば図３，図５，図７に示すようなデータ線テスト回路１１の内部の論理回路の構成を、ゲート線テスト回路１０の内部に形成する。そして、ゲート線駆動回路２から所要のゲート線に、予め決めておいたＨ／Ｌ何れかのレベルの検査用駆動信号を印加して、ゲート線テスト回路１０の論理回路から出力される論理演算結果を得る。そして、この論理演算結果に基づき、ゲート線についての線欠陥についての判定を行う。

このようにして第１の実施の形態では、先ず、半導体基板において、データ線（又はゲート線）を含む配線のレイアウト構造に基づき、線欠陥（断線、短絡）を検査できるようにすることを考慮して、検出対象とする２以上のデータ線（及びゲート線）を選択する。また、この選択したデータ線（又はゲート線）を入力して論理値による検出結果を出力するための、データ線テスト回路１１（又はゲート線テスト回路１０）内の論理演算回路（論理演算式）も決定する。
ここで、これら検出対象となるデータ線（又はゲート線）の選択と、論理演算回路（論理演算式）との組み合わせは、上記した配線レイアウト構造に基づいたものである。しかしながら、特に論理演算回路（論理演算式）の決定に関しては、第１及び第２例の断線検査ではＡＮＤゲート１２又はＮＯＲゲート１３であるのに対して、第３例の短絡検査ではＥＸＯＲゲート１４とされていることからも分かるように、例えば検査項目に応じて異なってくるものとなる。つまり、第１の実施の形態では、配線レイアウト構造をだけではなく、検査項目も、データ線（又はゲート線）の選択と、論理演算回路（論理演算式）との組み合わせの決定要素となる。
そして、このようなデータ線（及びゲート線）の選択及び、論理演算の演算式設定に基づいて、例えば、図３，５，７に例示したような論理演算回路を備えるデータ線テスト回路１１（ゲート線テスト回路１０にも適用できる）を構成する。このような構成を採った上で、上記した論理演算の演算式設定に基づいて決まる、論理値の組み合わせパターンによる検査用駆動信号をデータ線（及びゲート線）に印加して、データ線テスト回路１１（論理演算回路）からの出力を観測して、線欠陥についての判定を行うようにされる。

このような構成では、欠陥の判定は、論理演算結果としての論理値に基づいて行われることになるが、これは即ち、従来のようにして、アナログの電流レベルの変化に基づく判定ではなく、１，０（Ｈ、Ｌ）によるデジタル値に基づいた判定であることを意味する。これにより、従来のようにして、アナログ電流レベルの誤差などを考慮する必要が無くなり、２値に応じた判定に基づいて的確な判定結果が得られることになる。また、これに伴って、例えば、検査作業の簡略化、及び時間短縮などが図られ、作業効率が向上されることになる。

また、確認のために述べておくと、本発明においていうところの、配線のレイアウト構造は、配線における電位設定の状態も含む概念である。つまり、物理的な配線のレイアウト構造の要素に加え、レイアウトされた配線に設定された電位が、例えばグランド電位や電源電位などをはじめ、どのような電位が設定されているのかということも要素に含まれる。
そして、本実施の形態としては、上記もしたように、半導体基板の配線レイアウト構造として、上記した配線の電位設定を考慮して、線欠陥を検出可能な論理回路を形成し、さらに、この論理回路に対応してデータ線に印加すべき検査用駆動信号のＨ／Ｌのレベルを決定するようにしている。
ここで、例えばシールド配線をはじめとして、固定電位とすべき配線については、どのような電位とするのか（具体的にはグランド電位と電源電位の何れとするのか）は、半導体基板の設計時において決めるようにされる。従って、データ線テスト回路１１又はゲート線テスト回路１０の内部の論理回路構成は、この設計時において決定された配線の電位に応じて、線欠陥を検出可能なように決定すればよいということになる。
またこれは、逆の言い方をすれば、半導体基板の設計の段階において、線欠陥を検出可能なように配線の電位を設定すればよいということでもある。

ところで、第１の実施の形態において、上記第１例としての図３及び図４の構成、第２例としての図５及び図６の構成では、データ線テスト回路１１において、断線を検査することに対応してＡＮＤゲート１２又はＮＯＲゲート１３のみが備えられている。また、第３例としての図７及び図８の構成は、短絡を検査することに対応したＥＸＯＲゲート１４が備えられている。つまり、第１の実施の形態における第１例、第２例、第３例の各構成は、データ線（Ｄｎ，Ｄｎ＋１）の線欠陥として、断線のみが検査可能、あるいは短絡のみが検査可能にされた構成とされている。
しかしながら、これらの構成はあくまでも説明を簡単なものとするための便宜であり、上記各図による構成は、図２に示した配線レイアウトを想定した場合における、データ線Ｄｎ，Ｄｎ＋１についての、断線と短絡の状態のそれぞれを検査するための基本的構成を示しているのに過ぎない。

そこで、例えば断線と短絡の両者を検査可能とした場合の構成例を、第１の実施の形態の第４例として、図９に示しておく。なお、この図９としても、図２に示す配線レイアウト構造を前提としており、そのうえで、データ線Ｄｎ，Ｄｎ＋１についての断線と短絡の両者の状態を検査可能な構成例を示しているものとされる。

そして図９においては、データ線テスト回路１１には、データ線Ｄｎ，Ｄｎ＋１に対応してＡＮＤゲート１２とＥＸＯＲゲート１４とが備えられる。このような場合、データ線テスト回路１１としては、ＡＮＤゲート１２の演算結果を出力する検出出力端子１７ａと、ＥＸＯＲゲート１４の演算結果を出力する検出出力１７ｂとの２つの検出出力端子を備えればよい。そして、データ線駆動回路３とは反対側のデータ線Ｄｎ，Ｄｎ＋１の各端部を２つに分岐させ、それぞれＡＮＤゲート１２とＥＸＯＲゲート１４に対して入力させる。
この構成は、図３に示した断線検査のための構成と、図７に示した短絡検査との構成を複合させたものである。
なお、この場合の断線の検査に対応しては、図３に示したＡＮＤゲート１２を備える構成を採用している。つまり、ここでは、データ線Ｄｎ，Ｄｎ＋１の断線状態としては、Ｈレベルにより駆動したとしても、Ｈレベルに相当しない低電位が生じる状態となる配線レイアウトであることを前提としている。

そして、断線を検査するときには、図４により説明したようにして、データ線駆動回路３からは、データ線Ｄｎ，Ｄｎ＋１に対して共にＨレベルの検査用駆動信号を出力させるようにする。そして、データ線テスト回路１１の検出出力端子１７ａに出力される、ＡＮＤゲート１２の演算出力を監視することでデータ線Ｄｎ，Ｄｎ＋１についての断線を検査するようにされる。

また、短絡を検査するときには、図８にて示したように、データ線Ｄｎ，Ｄｎ＋１に対して（Ｈ，Ｌ）となる組み合わせパターンの検査用駆動信号と、（Ｌ，Ｈ）となる組み合わせパターンの検査用駆動信号をそれぞれ印加する。また、この場合には、ＥＸＯＲゲート１４の出力をデータ線テスト回路１１の検査出力端子１７ｂから取り出すことになる。そして、上記２つの組み合わせパターンの検査用駆動信号を印加したときの、検査出力端子１７ｂから得られるＥＸＯＲゲート１４の演算結果がＨ／Ｌの何れであるのかに基づいて、短絡についての検査を行うようにされる。

また、変形例として、図９の場合と同じく、データ線Ｄｎ，Ｄｎ＋１についての断線及び短絡の状態を検査する構成としては、データ線テスト回路１１を図１０のようにして構成することも考えられる。
この図１１に示すデータ線テスト回路１１においては、先ず、データ線Ｄｎ，Ｄｎ＋１に対応してスイッチ回路Ｓｗ（ｎ）、Ｓｗ（ｎ＋１）を形成するようにしている。スイッチ回路Ｓｗ（ｎ）、Ｓｗ（ｎ＋１）は、それぞれ端子ｔ１に対して端子ｔ２，ｔ３のいずれかが択一的に接続されるようにして切換が行われる。
なお、これらのスイッチ回路Ｓｗ（ｎ）、Ｓｗ（ｎ＋１）は、例えば半導体基板上に形成される半導体スイッチにより形成されればよい。
また、これらのスイッチ回路Ｓｗ（ｎ）、Ｓｗ（ｎ＋１）の切換制御は、例えば図示するようにして、切換制御のためのラインを引き出して、データ線テスト回路１１に設けた切換入力端子Ｔｍ１，Ｔｍ２に接続する。そして、例えばここでは図示していない外部の検査装置などを切換入力端子Ｔｍ１，Ｔｍ２に接続し、検査装置から切換入力端子Ｔｍ１，Ｔｍ２に、スイッチ切換のための制御信号を出力させるようにすればよい。なお、この場合には、スイッチ回路Ｓｗ（ｎ）、Ｓｗ（ｎ＋１）は、後述の説明からも理解されるように、その切換状態が連動するものとされることから、例えば、切換入力端子Ｔｍ１，Ｔｍ２を共通化して１つとし、この共通化された切換入力端子に制御信号を入力して、スイッチ回路Ｓｗ（ｎ）、Ｓｗ（ｎ＋１）が連動して切り換えられるように構成してもよい。

そして、スイッチ回路Ｓｗ（ｎ）、Ｓｗ（ｎ＋１）の端子ｔ１に対しては、それぞれデータ線Ｄｎ，Ｄｎ＋１の端部を接続する。また、スイッチ回路Ｓｗ（ｎ）、Ｓｗ（ｎ＋１）の端子ｔ２をそれぞれＡＮＤゲート１２に入力させ、スイッチ回路Ｓｗ（ｎ）、Ｓｗ（ｎ＋１）の端子ｔ３を、それぞれＥＸＯＲゲート１４に入力させる。
また、ＡＮＤゲート１２及びＥＸＯＲゲート１４の出力は、この場合には、ともに検出出力端子１７に接続される。

このような構成において、断線の検査を行う場合には、先ず、例えば上記のようにして検査装置などから切換入力端子Ｔｍ１，Ｔｍ２に対して、端子ｔ１が端子ｔ２と接続されるようにするための制御信号を出力させる。これにより、データ線Ｄｎ，Ｄｎ＋１の端部は、ともにＡＮＤゲート１２と接続されることになる。そして、図４にて説明したように、データ線Ｄｎ，Ｄｎ＋１に対して共にＨレベルの検査用駆動信号を出力させ、検査出力端子１７から出力されるＡＮＤゲート１２の出力を監視することで、断線の欠陥の有無を判定できることになる。

また、短絡の検査を行う場合には、検査装置などから切換入力端子Ｔｍ１，Ｔｍ２に対して、端子ｔ１が端子ｔ２と接続されるようにするための制御信号を出力させて、データ線Ｄｎ，Ｄｎ＋１の端部が、ともにＥＸＯＲゲート１４と接続されるようにする。
そして、図８にて説明したように、データ線Ｄｎ，Ｄｎ＋１に対して（Ｈ，Ｌ）となる組み合わせパターンの検査用駆動信号と、（Ｌ，Ｈ）となる組み合わせパターンの検査用駆動信号をそれぞれ印加して、各組み合わせパターンの検査用駆動信号を印加したときに得られるＥＸＯＲゲート１４の演算結果（検査出力端子１７の出力）がＨ／Ｌの何れであるのかに基づいて、短絡についての検査を行うようにされる。
なお、これら図９及び図１０に示した構成も、ゲート線の断線、短絡をともに検査可能とする構成として全く同様に適用できるものである。

また、これまでの第１の実施の形態として各図により説明した構成は、あくまでも図２により説明したような配線レイアウト構造におけるデータ線Ｄｎ，Ｄｎ＋１についての断線、短絡を検査するための例にすぎないものである。
従って、実際における配線レイアウト構造によっては、例えば断線のみ、若しくは短絡のみを検査するためであっても、複数の特定の論理演算を行う論理演算回路を、必要とされる接続態様により接続して、これらの回路から出力される最終的な演算結果により欠陥判定を行うような構成とされる場合もある。
また、上記した例では、論理回路（ＡＮＤゲート１２、ＮＯＲゲート１３，ＥＸＯＲゲート１４）に対して２入力としている例が示されているが、これは図２に示した配線レイアウト構造から、データ線の検査対象が隣接するデータ線Ｄｎ，Ｄｎ＋１であることに依るものである。従って、実際の配線レイアウト構造に応じては、論理回路に対する入力が３入力以上となる場合もある。

何れにせよ、本実施の形態としては、論理値としての検出出力により、データ線及びゲート線についての線欠陥を検査できるものである。また、検査のためにデータ線テスト回路１１、及びゲート線テスト回路１０において形成される回路も、配線レイアウト構造に応じた論理演算回路の集合とされるから、たとえ複数の論理演算回路を接続したような場合であっても複雑になることはなく、比較的に簡単、単純な構成にとどめることができる。

また、これまでに説明した第１の実施の形態としての各構成についての検査の手順として、例えばデータ線（又はゲート線）を、必要な本数の組ごとに順次検査用駆動信号を印加して駆動していくようにすれば、どのデータ線（又はゲート線）、あるいはどのあたりの領域で線欠陥が生じているのかという、線欠陥についての位置的特定が可能となり、欠陥についてのその後の解析などに役立てることができる。

或いは逆に、データ線（又はゲート線）の全て（或いは或る領域内にまとまった多数のデータ線群（又はゲート線群））を同時に検査用駆動信号により駆動するという検査手順であってもよい。なお、この場合には、例えば、全てのデータ線（又はゲート線）に対して、その線の位置に応じて必要とされるＨ／Ｌの何れかのレベルを設定して、検査用駆動信号を印加するようにされるべきこととなる。そして、このようにして、多数のデータ線群（又はゲート線群）を同時に駆動すれば、これらのデータ線群（又はゲート線群）における線欠陥の検査を一括して同時に行うことができるわけであるから、この場合には、それだけ検査時間を短縮できることになる。

なお、このような一括的な検査を行う場合には、必要に応じて、データ線群（又はゲート線群）の端部をまとめて１つとして、データ線テスト回路１１（又はゲート線テスト回路１０）内の論理演算回路に入力する構成とすることが考えられる。
例えば、従来においても、上記のようにして、データ線群（又はゲート線群）の端部をまとめて１つにして欠陥検査を行うということは考えられている。しかし、従来においては、アナログ電流レベルによる検出なので、欠陥に応じたレベル変化は僅かであり、このような電流レベルにより欠陥を判定することは非常に難しいものであった。しかしながら、本実施の形態としては、あくまでもその検査出力は論理値として得られるようにされており、２値による判定となる。つまり、欠陥判定はこれまでよりもはるかに容易となる。

また、データ線について、これまでの説明のようにして線欠陥についての検査を行うこととして、データ線に検査用駆動信号を印加して駆動しているのと同時に、検査対象とする１以上のゲート線を駆動するという検査手順も考えられる。なお、確認のために述べておくと、ゲート線の駆動には、ゲート線駆動回路２を用いる。
このような検査手順とすれば、画素容量の欠陥を検査することができる。つまり、画素容量が無欠陥であれば、駆動されたゲート線（例えばＧｍの１本であるとする）に接続された画素スイッチ（例えば・・Ｓｍｎ−１、Ｓｍｎ、Ｓｍｎ＋１・・）がオンとなって、この画素スイッチに接続された画素容量（例えば・・Ｃｍｎ−１、Ｃｍｎ、Ｃｍｎ＋１・・）に正常に電荷が蓄積されて、データ書き込みの状態に対応した電位が発生することになる。しかしながら、画素容量の欠陥として短絡が生じたのであれば、このような電位の発生は生じないことになる。

このような画素容量の短絡の有無に応じては、検査用駆動信号が印加されているデータ線にも電位変化が生じることになる。つまり、その画素容量及びその周辺の配線レイアウト構造に応じて、短絡した画素容量はグランド電位や電源電位に引っ張られる。
そこで、例えば、データ線のみを検査用駆動信号により駆動したときには線欠陥がないことが判定されたのにもかかわらず、例えば、ゲート線を同時に駆動して、Ｈ／Ｌの必要なレベルの検査用駆動信号をデータ線に印加したところ、データ線から得られる論理演算の出力（論理演算回路の出力）が、正常な場合とは異なる論理値を出力したとする。このような検査結果を総合することで、画素容量の短絡などの欠陥を判定できることになる。

図１１は、本発明の第２の実施の形態の第１例としての液晶表示装置の回路構成例を示している。
この図に示される液晶表示装置１の基本構造としては、先に図１に示した第１の実施の形態の各例と同様とされる。ただし、データ線の線欠陥を検査するとした場合には、データ線テスト回路１１について下記のようにして異なる構成を採ることになる。
図１１に示すデータ線テスト回路１１においては、コンパレータ１５が示されている。
このコンパレータ１５の非反転入力には、データ線Ｄｎの端部が接続される。反転入力には基準レベルVREFが入力される。この場合のコンパレータ１５の出力はバッファアンプ１６により増幅されて、検査出力端子１７から出力される。なお、第１の実施の形態として図３，図５，図７に示したような論理回路の出力などにも、バッファアンプを接続してよい。
このようにして、第２の実施の形態としては、データ線の端部に生じる電位と、予め決められた所定電位の基準レベルVREFとを比較する、比較回路が備えられることになる。なお、この図においては、データ線Ｄｎについての検査を行うための比較回路のみが示されているが、実際には、例えば他のデータ線にも対応して比較回路等が備えられればよい。

このような回路構成によりデータ線Ｄｎの線欠陥についての検査を行う場合には、例えば、レベルが異なる検査用駆動信号ＶＨ／ＶＬをそれぞれ印加するようにされる。検査用駆動信号ＶＨには、線欠陥（断線、短絡）が無いとされる正常なデータ線Ｄｎの状態のときには、基準レベルVREFよりも高いとされる電位をデータ線Ｄｎの端部（コンパレータ１５の入力）に生じさせることのできるレベルが設定されている。逆に、検査用駆動信号ＶＨには、データ線Ｄｎが正常の状態とされるときには、基準レベルVREFよりも低いとされる電位をデータ線Ｄｎの端部（コンパレータ１５の入力）に生じさせることのできるレベルが設定されている。

従って、データ線Ｄｎに線欠陥が生じていない場合には、コンパレータ１５の出力（検出出力端子１７の出力）は、検査用駆動信号ＶＨを印加しているときにはＨレベルで、検査用駆動信号ＶＬを印加しているときにはＬレベルが得られることになる。

これに対して、データ線Ｄｎに線欠陥が生じている場合には、コンパレータ１５に入力されるデータ線Ｄｎの端部は、ある一定の電位レベルに引っ張られることになる。このため、データ線Ｄｎの端部の電位は、検査用駆動信号ＶＨを印加しているのに、基準レベルVREFより低いレベルとなる、あるいは、検査用駆動信号ＶＬを印加しているのに、基準レベルVREFより高いレベルとなるなどの状態が生じることになる。
この結果、コンパレータ１５の出力（検出出力端子１７の出力）は、検査用駆動信号ＶＨを印加しているのにＬレベルとなったり、あるいは、検査用駆動信号ＶＬを印加しているのにＨレベルとなるなどの状態が得られることになる。このような状態となったときに、データ線Ｄｎについては、線欠陥が生じていると判定できることになる。また、データ線Ｄｎの配線レイアウト構造から、断線、短絡したときのデータ線Ｄｎの端部の電位が分かっていれば、検査用駆動信号のレベル（論理値）とコンパレータ１５の出力の論理値の組み合わせから、断線、短絡の何れの線欠陥であるのかの判定も可能とすることができる。

また、図１２に第２の実施の形態としての第２例を示すこととする。なお、この図において図１１と同一部分には同一符号を付して説明を省略する。
この図に示すデータ線テスト回路１１においても、コンパレータ１５とバッファアンプ１６を、図１１の場合と同様に接続した比較回路が示されている。但しこの場合には、データ線駆動回路３から検査用駆動信号としてデータ線Ｄｎに印加される信号は、或る固定レベルによる検査用駆動信号ＶＤとされる。これに対して、コンパレータ１５の反転入力に入力される基準レベルについては、VREF-HとVREF-Lとで切換が行われるようになっている。基準レベルVREF-Hは、検査用駆動信号ＶＤの印加により、無欠陥であるデータ線に生じる電位よりも高い電位であり、基準レベルVREF-Lは、検査用駆動信号ＶＤの印加により、無欠陥であるデータ線に生じる電位よりも低い電位である。
先の図１１ではコンパレータ１５の基準レベルVREFを固定として、検査用駆動信号のレベルを切り換えていた。これに対して、上記図１２の構成は、検査用駆動信号のレベルは固定として、コンパレータ１５の基準レベルを切り換えているということになる。
なお、図１２では基準レベルVREF-H，VREF-Lの切換は、データ線テスト回路１１の外部から、入力端子１８を介して外部から基準レベルVREF-H，VREF-Lとしての電圧レベルを出力することで行うようになっている。このような場合、例えば、ここでは図示していない検査装置を入力端子１８と接続して、検査装置から入力端子１８への電圧出力を行うようにして構成すればよい。また、基準レベルVREF-H，VREF-Lの切換そのものは、データ線テスト回路１１内部にて、例えば供給電源を利用して行えるようにレベル切換回路を形成し、このレベル切換回路におけるレベル切換動作を、例えば外部の検査装置からの切換制御信号により行えるように構成することも考えられる。

このような構成での検査手順としては、データ線Ｄｎに検査用駆動信号ＶＤを印加しながら、基準レベルVREF-H／VREF-Lで切換を行って、コンパレータ１５の出力（検査出力端子１７の出力）を観測するようにされる。

データ線Ｄｎに線欠陥が生じていない状態では、データ線Ｄｎの端部には、検査用駆動信号ＶＤのレベルに対応した電位が生じるから、コンパレータ１５の出力は、基準レベルVREF-HのときにはＬレベル、基準レベルVREF-HのときにはＨレベルということになる。
これに対して、データ線Ｄｎに線欠陥が生じており、検査用駆動信号ＶＤのレベルに対応しない何らかの電位に変化していれば、コンパレータ１５の出力は、基準レベルVREF-HであるのにＨレベル、あるいは、基準レベルVREF-LであるのにＬレベルとなる結果が観測される。このようなコンパレータ１５の出力が得られることで、線欠陥が生じていることがわかる。
この図１２の構成においても、データ線Ｄｎの配線レイアウト構造に依り、断線、短絡したときのデータ線Ｄｎの端部の電位が決まっているのであれば、検査用駆動信号のレベル（論理値）とコンパレータ１５の出力の論理値の組み合わせから、線欠陥が断線、短絡のいずれであるのかを区別して判定できる。

このようにして、図１１及び図１２に示した第２の実施の形態の第２例としても、データ線テスト回路１１からの検出出力は、Ｈ／Ｌの論理値として得られることになるものであり、これにより、先に説明した第１の実施の形態の場合と同様にして、検査作業はより簡単で、短時間なものとすることが可能になる。また、この場合にも、コンパレータ（比較回路）としての回路構成を採るから、データ線テスト回路１１に形成すべき回路構成としても、複雑にはならずに簡単で済む。

そして、これら第２の実施の形態としても、上記したことに基づく回路構成や、検査用駆動信号の印加動作を、ゲート線テスト回路１０、及びゲート線駆動回路３に適用し、上記したデータ線の場合と同様に、ゲート線についても線欠陥についての検査を行うことができる。

また、第２の実施の形態の第２例としても、先の第１の実施の形態の各例と同様にして、検査対象とするデータ線（又はゲート線）を、必要な本数の組ごとに順次検査用駆動信号を印加して駆動していくようにすれば、線欠陥についての位置的特定が可能となり、解析などに有効である。また、データ線（又はゲート線）の全て（或いは或る領域内にまとまった多数のデータ線群（又はゲート線群））を同時に検査用駆動信号により駆動して検査することが可能である。
さらには、検査手順として、データ線とゲート線を同時に駆動することで、画素容量についての欠陥を検査できることも、第１の実施の形態と同様に可能である。

さらに、第１の実施の形態と第２の実施の形態とで共通となる利点としては、液晶封入前と封入後とでのいずれの工程でも、検査を行うことが可能であることが挙げられる。
これによっては、検査工程をどの工程で行うべきかについての自由度があたえられ、製造効率の向上を図ることができる。また、特に、液晶封入前の半導体基板のままの状態での検査が可能となったことにより、欠陥品に対して液晶を封入して組み込みする作業を行ってしまうことが避けられるので、この点でも製造効率は向上され、さらに、無駄な液晶を消費することが無くなるなどして製造コストの低減も有効に図られることになる。

また、本発明は、例えばメモリ素子のいわゆるビット線、ワード線の欠陥を検査することにも適用可能である。

本発明の第１及び第２の実施の形態に共通する液晶表示装置の回路構成を示す図である。 実施の形態の液晶表示装置を構成する半導体基板の配線レイアウト構造の例を模式的に示す断面図である。 第１の実施の形態（第１例）に対応する液晶表示装置の回路構成を示す図である。 第１の実施の形態（第１例）に対応する、検査用駆動信号の論理値と、データ線の線欠陥状態に応じた論理回路の出力（論理値）との関係を示す図である。 第１の実施の形態（第２例）に対応する液晶表示装置の回路構成を示す図である。 第１の実施の形態（第２例）に対応する、検査用駆動信号の論理値と、データ線の線欠陥状態に応じた論理回路の出力（論理値）との関係を示す図である。 第１の実施の形態（第３例）に対応する液晶表示装置の回路構成を示す図である。 第１の実施の形態（第３例）に対応する、検査用駆動信号の論理値と、データ線の線欠陥状態に応じた論理回路の出力（論理値）との関係を示す図である。 第１の実施の形態（第４例）に対応する液晶表示装置の回路構成を示す図である。 第１の実施の形態（第５例）に対応する液晶表示装置の回路構成を示す図である。 第２の実施の形態（第１例）に対応する液晶表示装置の回路構成を示す図である。 第２の実施の形態（第２例）に対応する液晶表示装置の回路構成を示す図である。

符号の説明

１ 液晶表示装置、２ ゲート線駆動回路、３ データ線駆動回路、４ 液晶層、５ 画素セル駆動回路、２０Ａ，２０Ｂ シールド配線、２１Ａ 遮光配線、１０ ゲート線テスト回路、１１ データ線テスト回路、１２ ＡＮＤゲート、１３ ＮＯＲゲート、１４ ＥＸＯＲゲート、１５ コンパレータ、１６ バッファアンプ、１７ 検出出力端子、１８ 入力端子、Ｓｗ１，Ｓｗ２ スイッチ回路、Ｇｍ−１，Ｇｍ，Ｇｍ＋１ ゲート線、Ｄｎ−１，Ｄｎ，Ｄｎ＋１ データ線、Ｓｍｎ 画素スイッチ、Ｃｍｎ 画素容量、Ｐ 画素電極

Claims (6)

1. 画素スイッチと、該画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路が、データ線と画素スイッチ制御線との交点位置に対応してマトリクス状に配列されて形成される半導体基板に対する検査方法において、
   上記半導体基板における配線のレイアウト構造及び／又は検査項目に応じて２以上の上記データ線又は２以上の画素スイッチ制御線を選択し、これら選択されたデータ線の各々又は画素スイッチ制御線の各々に対して、論理演算工程が行う論理演算の演算式に応じて設定した、所要の論理値に対応するレベルの検査用駆動信号を印加する検査用駆動工程と、
   上記選択された２以上のデータ線の各々、又は２以上の画素スイッチ制御線の各々に生じる電位出力を論理値として入力して、上記レイアウト構造及び／又は検査項目に応じて決定した演算式による論理演算を行う論理演算工程と、
   を行うことを特徴とする検査方法。
2. データ線と画素スイッチ制御線との交点位置に対応し、画素スイッチと、該画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路をマトリクス状に配列して形成される画像表示領域部と、
   半導体基板における配線のレイアウト構造及び／又は検査項目に応じて選択した２以上の上記データ線又は２以上の画素スイッチ制御線の各々について、論理演算手段が行う論理演算の演算式に応じて設定した、所要の論理値に対応するレベルの検査用駆動信号を印加する駆動手段と、
   上記検査用駆動信号の印加により、上記２以上のデータ線又は２以上の画素スイッチ制御線に生じる電位出力を論理値として入力して、上記レイアウト構造及び／又は検査項目に応じて決定した演算式による論理演算を行い、論理演算結果を出力する論理演算手段と、
   を半導体基板に形成していることを特徴とする半導体装置。
3. 半導体基板と、該半導体基板に対して対向して配置される共通電極を有する対向基板と、上記半導体基板と対向基板との間に介在する液晶層とを備えて成り、
   上記半導体基板は、
   データ線と画素スイッチ制御線との交点位置に対応し、画素スイッチと、該画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路をマトリクス状に配列して形成される画像表示領域部と、
   半導体基板における配線のレイアウト構造及び／又は検査項目に応じて選択した２以上の上記データ線又は２以上の画素スイッチ制御線の各々について、論理演算手段が行う論理演算の演算式に応じて設定した、所要の論理値に対応するレベルの検査用駆動信号を印加する駆動手段と、
   上記検査用駆動信号の印加により、上記２以上のデータ線又は２以上の画素スイッチ制御線に生じる電位出力を論理値として入力して、上記レイアウト構造及び／又は検査項目に基づいて決定した演算式による論理演算を行い、論理演算結果を出力する論理演算手段とが形成されている、
   ことを特徴とする表示装置。
4. 画素スイッチと、該画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路が、データ線と画素スイッチ制御線との交点位置に対応してマトリクス状に配列されて形成される半導体基板に対する検査方法において、
   検査対象である上記データ線又は画素スイッチ制御線を、所要の電圧レベルの検査用駆動信号により駆動する駆動工程と、
   上記検査用駆動信号により駆動されるデータ線又は画素スイッチ制御線に生じる電位出力レベルと、所定レベルが設定された基準レベルとについて比較を行って、比較結果を論理値として出力するようにされた比較工程と、
   を行うことを特徴とする検査方法。
5. データ線と画素スイッチ制御線との交点位置に対応し、画素スイッチと、該画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路をマトリクス状に配列して形成される画像表示領域部と、
   検査対象である上記データ線又は画素スイッチ制御線を、所要の電圧レベルの検査用駆動信号により駆動する駆動手段と、
   上記検査用駆動信号により駆動されるデータ線又は画素スイッチ制御線に生じる電位出力レベルと、所定レベルが設定された基準レベルとについて比較を行って、比較結果を論理値として出力するようにされた比較手段と、
   を半導体基板に形成していることを特徴とする半導体装置。
6. 半導体基板と、該半導体基板に対して対向して配置される共通電極を有する対向基板と、上記半導体基板と対向基板との間に介在する液晶層とを備えて成り、
   上記半導体基板は、
   検査対象である上記データ線又は画素スイッチ制御線を、所要の電圧レベルの検査用駆動信号により駆動する駆動手段と、
   上記検査用駆動信号により駆動されるデータ線又は画素スイッチ制御線に生じる電位出力レベルと、所定レベルが設定された基準レベルとについて比較を行って、比較結果を論理値として出力するようにされた比較手段とが形成されている、
   ことを特徴とする表示装置。

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