JP4281622B2

JP4281622B2 - 表示装置及び検査方法

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Description

本発明は、マトリクス状に配列された画素セルを有する表示装置に関し、詳しくは、画素セルを駆動するゲート線、データ線などの製造工程による欠陥を検査する検査方法及びこの検査方法を実現する表示装置に関する。

アクティブマトリクス方式を採用した液晶表示装置が、例えば液晶プロジェクタ装置や、液晶ディスプレイ装置などに広く採用されている。

アクティブマトリクス方式の液晶表示装置は、例えば、反射型液晶表示装置の場合、半導体基板上に対して、画素スイッチと、この画素スイッチに接続される画素容量を備えた画素セルをマトリクス状に配列させるようにして形成している。そして、この半導体基板に対して、共通電極を形成した対向基板を対向させ、これら半導体基板と対向基板との間に液晶を封入するようにした構造を有している。

このような液晶表示装置は、当該液晶表示装置を構成する半導体基板の製造過程における不具合や、ダストの混入などによって、画素スイッチを駆動するゲート線、画素スイッチを介して画素容量に書き込む画素データを供給するデータ線が短絡（ショート）してしまうことがある。ゲート線、データ線に短絡がある液晶表示装置は、表示した画像に、表示装置にとって致命的な欠陥である線欠陥が現れてしまうことになる。

そこで、このような線欠陥を引き起こしてしまうゲート線、データ線の短絡を検査するための様々な手法が考案されている。

例えば、データ線、ゲート線の端にパッドを設置し、このパッドに直接、プローブを当てて短絡を検査する手法（特許文献１参照。）や、データ線、ゲート線をそれぞれ駆動する駆動回路が設置された側と、表示領域を隔てた側に、データ線、ゲート線の端と接続された短絡検査用のテスト回路を設置するといった手法（特許文献２参照。）が開示されている。

しかしながら、液晶表示装置の高精細化に伴うデータ線及びゲート線の負荷増大による表示品質の劣化を防ぐために、表示領域を上下あるいは左右で分割し、これに伴いデータ線及びゲート線も分割することで、分割した各領域を独立に駆動するような構成の液晶表示装置においては、分割した各領域のゲート線及びデータ線に、上述したようなパッドや、テスト回路を配置することは物理的に不可能となってしまう。

このような問題を解決するために、上述したように表示領域を分割した場合において、分割された各表示領域に設けられているデータ線同士を、トランジスタを介して接続し、データ線の一端に電圧を加えた際に、他端に流れる電流を検出することで、断線の有無を検査する手法が開示されている（特許文献３参照。）。

特開２００１−２０１７６５号公報特開平１０−９７２０３号公報特開２００１―１８８２１３号公報

特許文献３に示すように、分割された各表示領域に設けられているデータ線同士を、トランジスタを介して接続した場合、断線の有無以外にもゲート線、データ線の短絡を検出することができる。しかしながら、このような構成の場合、液晶表示装置の表示領域中に画素セル以外の素子を配置する必要があるため、表示領域内のレイアウトパターンが不均一となってしまう。したがって、このように構成された液晶表示装置にて表示される画像品質に影響を与えてしまうといった問題がある。

そこで本発明は、上述したような問題を解決するための案出されたものであり、マトリクス状に配列された画素セルを有する表示装置において、画素セルを駆動するゲート線、データ線の短絡、画素セルに関する短絡を、容易に且つ短時間で検出すると共に、表示領域を分割した場合でも、上記短絡を検出する表示装置及び検査方法を提供することを目的とする。

上述の目的を達成するために、本発明に係る表示装置は、画素スイッチと、上記画素スイッチに接続され、データ線を介して書き込まれた画素データを保持する画素容量とからなる複数の画素セルをマトリクス状に配置した基板と、上記マトリクス状に配置した複数の画素セルによる表示領域を分割した各領域毎に設けられ、上記画素スイッチに接続された複数のゲート線を順次、駆動するゲート線駆動回路と、上記表示領域を分割した各領域毎に、複数の上記データ線を順次、駆動するデータ線駆動回路と、上記基板上において、上記表示領域を分割した各領域毎に、上記データ線駆動回路が設けられている位置と同じ側に設けられ、所定の電位と上記データ線とを接続させる第１の短絡検出用抵抗と、上記第１の短絡検出用抵抗が接続された上記データ線の電位を入力し、所定の閾値に基づいて、入力された上記データ線の電位を２値化して出力する第１の検出用論理回路とを有するデータ線テスト回路と、上記基板上において、上記表示領域を分割した各領域毎に、上記ゲート線駆動回路が設けられている位置と同じ側に設けられ、所定の電位と上記ゲート線とを接続させる第２の短絡検出用抵抗と、上記第２の短絡検出用抵抗が接続された上記ゲート線の電位を入力し、所定の閾値に基づいて、入力された上記ゲート線の電位を２値化して出力する第２の検出用論理回路とを有するゲート線テスト回路とを備え、上記データ線テスト回路の第１の検出用論理回路は、検査対象の複数のデータ線の電位が入力される多入力の論理回路からなり、上記ゲート線駆動回路により上記複数のゲート線を順次、駆動して上記画素スイッチを導通状態とすることで、上記画素容量が導通状態とされた場合の上記検査対象の複数のデータ線の電位を入力し、所定の閾値に基づいて、入力された上記ゲート線の電位を２値化して出力することで、検査対象の複数のデータ線の短絡を一括して検査することを特徴とする。

また、上述の目的を達成するために、本発明は、画素スイッチと、上記画素スイッチに接続され、データ線を介して書き込まれた画素データを保持する画素容量とからなる複数の画素セルをマトリクス状に配置した基板と、上記マトリクス状に配置した複数の画素セルによる表示領域を分割した各領域毎に設けられ、上記画素スイッチに接続された複数のゲート線を順次、駆動するゲート線駆動回路と、上記表示領域を分割した各領域毎に設けられ、複数の上記データ線を順次、駆動するデータ線駆動回路とを備える表示装置の検査方法であって、上記基板上において、上記表示領域を分割した各領域毎に、上記データ線駆動回路が設けられている位置と同じ側に設けられ、それぞれ所定の電位と上記データ線とを接続させる第１の短絡検出用抵抗が接続された検査対象の複数の上記データ線の電位が入力される多入力の論理回路からなる第１の検出用論理回路に、上記ゲート線駆動回路により上記複数のゲート線を順次、駆動して上記画素スイッチを導通状態とすることで、上記画素容量が導通状態とされた場合の上記検査対象の複数のデータ線の電位を入力し、上記第１の検出用論理回路により、所定の閾値に基づいて、入力された上記検査対象の複数のデータ線の電位を２値化して出力することで、上記検査対象の複数のデータ線の短絡を一括して検出し、上記基板上において、上記表示領域を分割した各領域毎に、上記ゲート線駆動回路が設けられている位置と同じ側に設けられ、所定の電位と上記ゲート線とを接続させる第２の短絡検出用抵抗が接続された上記ゲート線の電位を第２の検出用論理回路に入力し、所定の閾値に基づいて、入力された上記ゲート線の電位を２値化して出力することで、上記ゲート線の短絡を検出することを特徴とする。

本発明は、検査対象の複数のデータ線に対しては、基板上にマトリクス状に配置した複数の画素セルによる表示領域を分割した各領域毎に、ゲート線駆動回路が設けられている位置と同じ側に設けられ、それぞれ所定の電位とデータ線とを接続させる第１の短絡検出用抵抗が接続された検査対象の複数の上記データ線の電位を多入力の論理回路からなる第１の検出用論理回路に入力し、所定の閾値に基づいて、入力された上記データ線の電位を２値化して出力することで、上記検査対象の複数のデータ線の短絡を一括して検出する。また、ゲート線に対しては、上記表示領域を分割した各領域毎に、ゲート線駆動回路が設けられている位置と同じ側に設けられ、所定の電位とゲート線とを接続させる第２の短絡検出用抵抗が接続された上記ゲート線の電位を第２の検出用論理回路に入力し、所定の閾値に基づいて、入力された上記ゲート線の電位を２値化して出力することで、上記ゲート線の短絡を検出する。

これにより、第１の検出用論理回路、第２の検出用論理回路から出力されるデジタル値によって、データ線が短絡しているのかどうか、ゲート線が短絡しているのかどうかを判定することができるため、アナログ値を扱う場合よりも測定誤差の影響がなく、検出を容易にし、短絡を検出するのに要する時間も短縮することを可能とする。

また、例えば、表示装置が液晶表示装置などであった場合などには、液晶を封入する前段で、短絡を検出することができるため、無駄に不良品を組み立ててしまうことを回避でき、不要なコストを削減することを可能とする。さらに、液晶を封入した後でも、短絡検出を実行できるため、どの製造工程において、短絡が発生したのかを確認することができ、以後の製造プロセスへフィードバックすることができるため、製造効率をさらに向上させることを可能とする。

また、本発明は、データ線テスト回路及び上記ゲート線テスト回路を、基板上において、データ線駆動回路及びゲート線駆動回路が設けられている位置と同じ側に、それぞれ設けることで、表示装置の高精細化に伴って、表示領域を分割する構成とした場合でも、短絡を検出することを可能とする。

以下、本発明を実施するための最良の形態について、図面を参照して詳細に説明をする。なお、本発明は、以下の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で、任意に変更可能であることはいうまでもない。

まず、図１を用いて、本発明が適用されるアクティブマトリクス方式の反射型の液晶表示装置の一般的な構成について説明をする。本発明は、図１に示すような液晶表示装置１に適用されゲート線、データ線の短絡を検出することができる。なお、短絡を検出するために設けるテスト回路については、後で詳細に説明をするため、ここでの記載は省略をする。

図１に示すようにアクティブマトリクス方式の反射型の液晶表示装置１は、半導体基板上に、マトリクス状に配列された表示領域ＤＦを形成する複数の画素セルｍｎ（ｍ，ｎは、それぞれ自然数）と、シフトレジスタを備えたゲート線駆動回路２及びデータ線駆動回路３とを備えている。

画素セルｍｎは、画素スイッチＳｍｎと、画素容量Ｃｍｎとを備えている。画素スイッチＳｍｎとしては、例えば、Ｎチャンネル型のＦＥＴ(Field Effect Transistor)が用いられる。画素スイッチＳｍｎのソース（Ｓ）は、画素容量Ｃｍｎを介して共通電極（又はグランド）と接続されている。また、画素スイッチＳｍｎのソースと画素容量Ｃｍｎとの接続点には、図示しない画素電極が接続されている。さらに、画素スイッチＳｍｎのゲート（Ｇ）に対しては、ゲート線駆動回路２から引き出されるゲート線Ｇｍが接続され、ドレイン（Ｄ）に対しては、データ線駆動回路３から引き出されるデータ線Ｄｎが接続される。

ゲート線駆動回路２は、水平方向に引き出され、画素セルｍｎが備える画素スイッチＳｍｎのゲートに接続されたゲート線Ｇ１，Ｇ２・・・Ｇｍを順次操作する。また、データ線駆動回路３は、垂直方向に引き出され、画素セルｍｎが備える画素スイッチＳｍｎのドレインに接続されたデータ線Ｄ１，Ｄ２，Ｄ３・・・Ｄｎを順次走査する。図１に示すように、ゲート線駆動回路２は、表示領域ＤＦの左側に、データ線駆動回路３は、表示領域ＤＦの上側に配置されている。

図示しないが、このようにして形成される半導体基板に対しては、共通電位Ｖｃｏｍが印加される共通電極を有した対向電極を対向させるようにして配置する。そして、このようにして対向する位置関係により配置された半導体基板と対向電極との間に液晶を封入することで液晶層が形成される。液晶表示装置１全体としてはこのような構成を有することになる。

このような液晶表示装置１が、例えば、映像ソースのフルＨＤ（High Definition）化への対応などのために高精細化される場合、表示領域ＤＦが、例えば、図２に示すように、上下左右に４分割されることになる。これは、高精細化に伴うゲート線Ｇｍ及びデータ線Ｄｎの負荷増大による表示画像品質の劣化を抑制するために行われる手法である。分割された表示領域ＤＦ１，ＤＦ２，ＤＦ３，ＤＦ４は、それぞれ各表示領域間で独立したゲート線、データ線を有し、専用のゲート線駆動回路２Ａ，２Ｂ，２Ｃ，２Ｄ、専用のデータ線駆動回路３Ａ，３Ｂ，３Ｃ，３Ｄで駆動することで、駆動回路の負荷を軽減することができる。言い換えれば、液晶表示装置１は、それぞれ表示領域ＤＦ１，ＤＦ２，ＤＦ３，ＤＦ４を有する４つの液晶表示装置１Ａ，１Ｂ，１Ｃ，１Ｄをマトリクス状に配列して、構成されていることになる。

本発明は、このように表示領域が分割された場合でも、ゲート線Ｇｍ、データ線Ｄｎの短絡を良好に検出することができる。図３を用いて、ゲート線Ｇｍ、データ線Ｄｎの短絡を検出する手法について説明をする。

図３では、一例として、図２に示した表示領域ＤＦ１を有する液晶表示装置１Ａを取り上げ、この液晶表示装置１Ａのゲート線Ｇｍ、データ線Ｄｎの短絡を検出する場合について説明をする。なお、ゲート線Ｇｍ、データ線Ｄｎの短絡を検出する手法は、液晶表示装置１Ａ以外の液晶表示装置１Ｂ，１Ｃ，１Ｄに対しても全く同じであるため説明を省略する。

図３に示すように、液晶表示装置１Ａは、上述したように表示領域ＤＦを４分割した内の一つである表示領域ＤＦ１を有している。この表示領域ＤＦ１を構成する画素セルｍｎは、ゲート線Ｇｍ、データ線Ｄｎを介して、それぞれゲート線駆動回路２Ａ、データ線駆動回路３Ａによって駆動されることになる。

また、液晶表示装置１Ａは、ゲート線Ｇｍ、データ線Ｄｎの短絡を検出するために、ゲート線テスト回路１０Ａ、データ線テスト回路２０Ａが、それぞれゲート線駆動回路２Ａ、データ線駆動回路３Ａ側に設けられ、ゲート線Ｇｍ、データ線Ｄｍに接続されている。

ゲート線テスト回路１０Ａ、データ線テスト回路２０Ａは、全く同じ構成をしており、短絡検出の手法も全く同じであるため、以下の説明においては、データ線テスト回路２０Ａに関する詳細な説明をもって、ゲート線テスト回路１０Ａについての説明も兼ねることにする。

｛第１の実施の形態｝
図４に示すように、第１の実施の形態として示すデータ線テスト回路２０Ａは、各データ線Ｄｎに対して接続されたトランジスタＴｒ１ｎ（ｎは、自然数）と、検出用論理回路２１とを備えている。データ線Ｄｎに短絡がある場合、図４に示すように、短絡箇所は、抵抗値（短絡抵抗）Ｒｓを持つことになる。

データ線Ｄｎの短絡検出時には、トランジスタＴｒ１ｎが導通状態（オン状態）とされ
このトランジスタＴｒ１ｎを介して、所定の電源電位ＶＤＤ又はグランド電位ＶＳＳが、データ線Ｄｎに接続されることになる。トランジスタＴｒ１ｎは、導通状態における電流・電圧比であるオン抵抗Ｒｔが高抵抗となるようにサイズが調整されたトランジスタである。

図５に、データ線Ｄｎに短絡が存在する場合において、データ線Ｄｎの短絡を検出するために、トランジスタＴｒ１をオン状態とした際のデータ線Ｄｎの等価回路を示す。図５では、データ線Ｄｎは、一端がトランジスタＴｒ１ｎを介して電源電位ＶＤＤに接続され、他端がトランジスタＴｒ１ｎを介すことなくグランド電位ＶＳＳに接続されている。このように、データ線Ｄｎが、トランジスタＴｒ１ｎを介して電源電位ＶＤＤと接続された場合、データ線Ｄｎと、グランド電位ＶＳＳとの短絡が検出されることになる。

一方、データ線Ｄｎと、電源電位ＶＤＤとの短絡を検出する場合には、データ線Ｄｎを、トランジスタＴｒ１ｎを介してグランド電位ＶＳＳに接続し、トランジスタＴｒ１ｎを介すことなく電源電位ＶＤＤに接続すればよい。これについての等価回路は、図５に示す場合と全く同じであるので詳細な説明を省略する。

図５に示すように、データ線Ｄｎに、短絡抵抗Ｒｓによる短絡がある場合、データ線電位Ｖｄは、以下に示す（１）式のように、トランジスタＴｒ１ｎのオン抵抗Ｒｔと、短絡抵抗Ｒｓと、データ線Ｄｎの抵抗分であるデータ配線抵抗Ｒとの抵抗分圧により決まる。

Ｖｄ＝（Ｒ＋Ｒｓ）・ＶＤＤ／（Ｒｔ＋Ｒ＋Ｒｓ）・・・（１）

このようにして求められるＶｄが、検出用論理回路２１に入力されることになる。検出用論理回路２１は、入力されたデータ線電位Ｖｄに応じて、データ線Ｄｎの短絡の有無を出力する。データ線Ｄｎに短絡抵抗Ｒｓがあると、トランジスタＴｒ１ｎのオン抵抗を高抵抗としているため、検出用論理回路２１に入力されるデータ線電位Ｖｄは、グランド電位ＶＳＳ側に引っ張られ、当該検出用論理回路２１の閾値であるロジカルＶｔｈよりも小さくなる。

逆に、短絡抵抗Ｒｓがない場合、データ線電位Ｖｄは、グランド電位ＶＳＳ側に引っ張られることなく、当該検出用論理回路２１のロジカルＶｔｈよりも大きくなる。したがって、検出用論理回路２１からの２値化された出力結果から、データ線Ｄｎの短絡を検出することができる。このように、検出用論理回路２１は、入力されたデータ線電位Ｖｄから、データ線Ｄｎの短絡を２値化して出力するため、テストを容易化し、テスト時間を短縮をすることができる。

検出用論理回路２１は、例えば、図６（ａ），（ｂ），（ｃ）に示すような論理回路が考えられる。

例えば、図６（ａ）に示すように、検出用論理回路２１として、各データ線Ｄｎに１対１で対応させたインバータ回路２２ｎ（ｎは自然数）を用いることができる。インバータ回路２２ｎに入力されるデータ線電位Ｖｄが、当該インバータ回路２２ｎのロジカルＶｔｈを上回るか、下回るかによって、２値化された出力結果が得られ、データ線Ｄｎの短絡を検出することができる。

また、例えば、図６（ｂ），（ｃ）に示すように、検出用論理回路２１として、２入力以上の入力が可能なＡＮＤ回路２３、ＯＲ回路２４を用いることができる。このＡＮＤ回路２３又はＯＲ回路２４に検査対象となるデータ線Ｄｎのデータ線電位Ｖｄを一度に入力し、ＡＮＤ回路２３の場合は、入力されるデータ線電位Ｖｄが全て“Ｈｉｇｈ”となるかどうか、ＯＲ回路２４の場合は、入力されるデータ線電位Ｖｄが全て“Ｌｏｗ”となるかどうかを検出することにより、検査対象となるデータ線Ｄｎの短絡を一括して検査することができる。

また、隣り合うデータ線Ｄｎにおいて、それぞれトランジスタＴｒ１を介して、電源電位ＶＤＤ又はグランド電位ＶＳＳに接続し、それぞれのデータ線電位Ｖｄを、アンド回路２３又はＯＲ回路２４に入力することで、隣り合うデータ線Ｄｎ同士の短絡を検出することができる。

なお、検出用論理回路２１として、図６（ａ），（ｂ），（ｃ）で示した以外の論理回路も当然使用可能であり、本発明は、論理回路の種類によって限定されるものではない。

データ線テスト回路２０Ａでは、トランジスタＴｒ１ｎのオン抵抗Ｒｔを、更に高抵抗にすることで、検出されるデータ線電位Ｖｄの値を変え、検出用論理回路２１のロジカルＶｔｈを調整すると、データ線電位Ｖｄに対する検出用論理回路２１の動作を変えることができるため、データ線Ｄｎの短絡を検出する際の検出感度を上げることができる。

データ線テスト回路２０Ａは、このようにデータ線Ｄｎの短絡を検出するばかりではなく、構成を同じにしたままで、画素容量Ｃｍｎや、画素セルｍｎ内の短絡も検出することができる。具体的には、上述したようにデータ線Ｄｎに接続されたトランジスタＴｒ１ｎをオン状態とし、その際に、ゲート線Ｇｍを駆動させることで、画素セルｍｎの画素スイッチＳｍｎをオン状態にする。これにより画素容量Ｃｍｎも、導通状態となるため、データ線電位Ｖｄは、導通された画素容量Ｃｍｎの状態や、画素セルｍｎ内の配線状態によって変化することになる。したがって、データ線テスト回路２０Ａは、画素容量Ｃｍｎや、画素セルｍｎ内の配線の短絡といった画素セルに関する短絡を検出することができる。

上述したように、ゲート線テスト回路１０Ａも、データ線テスト回路２０Ａと同じ構成をとることで、ゲート線Ｇｍの短絡を検査することができる。

｛第２の実施の形態｝
続いて、図７を用いて、第２の実施の形態として示すデータ線テスト回路２０Ａ’について説明をする。図７に示すように、データ線テスト回路２０Ａ’は、第１の実施の形態として示したデータ線テスト回路２０Ａの検出用論理回路２１に代えて、比較回路２５と、バッファ２６とを備えた構成となっている。

比較回路２５は、一方の入力端子に、データ線Ｄｎのデータ線電位Ｖｄが入力され、他方の入力端子には、リファレンス（参照）電圧Ｖｒｅｆが入力される。この比較回路２５は、データ線電位Ｖｄと、リファレンス電圧Ｖｒｅｆとを比較して、その比較結果をバッファ２６を介して２値化して出力する。比較回路２５は、例えば、差動入力回路や、コンパレータなどである。このように、比較回路２５は、入力されたデータ線電位Ｖｄと、リファレンス電圧Ｖｒｅｆとの比較結果から、データ線Ｄｎの短絡を２値化して出力するため、テストを容易化し、テスト時間を短縮することができる。

比較回路２５の他方の入力端子に入力するリファレンス電圧Ｖｒｅｆとしては、液晶表示装置１内の電源電圧又は液晶表示装置１内で作った電圧値を用いてもよいし、外部から入力する電圧値であってもよいが、いずれの場合も、短絡抵抗Ｒｓが存在した場合に、データ線電位Ｖｄとして得られることが期待される期待値を採用する。

また、比較回路２５の一方の入力端子に入力するデータ線電位Ｖｄは、トランジスタＴｒ１ｎを介して、データ線Ｄｎと電源電圧ＶＤＤが接続され、データ線Ｄｎがグランド電位ＶＳＳと短絡している場合には、上述した（１）式で示される値となる。

このとき、トランジスタＴｒ１ｎのオン抵抗Ｒｔ及びデータ配線抵抗Ｒは、おおよその抵抗値が求められるため、検出したい短絡抵抗Ｒｓに応じた電圧をリファレンス電圧Ｖｒｅｆとすることで、高い精度で短絡を検出することができる。つまり、推定される短絡抵抗Ｒｓに基づいたデータ線電位Ｖｄの期待値を、リファレンス電圧Ｖｒｅｆとすることで、高い精度で短絡を検出することができる。

例えば、トランジスタＴｒ１ｎのオン抵抗ＲｔがＲｔ＝５０ｋΩ、データ配線抵抗ＲがＲ＝１ｋΩである場合に、短絡抵抗ＲｓがＲｓ＝１ｋΩまでの短絡を検出可能とするには、これらの抵抗値を（１）式に代入して求められるデータ線電位Ｖｄ＝０．６７ＶＤＤ、つまり期待値を、リファレンス電圧Ｖｒｅｆとすればよい。

一方、データ線Ｄｎと、電源電位ＶＤＤとの短絡を検出する場合には、データ線Ｄｎを、トランジスタＴｒ１ｎを介してグランド電位ＶＳＳに接続し、電源電位ＶＤＤと短絡させればよい。

データ線テスト回路２０Ａ’は、このようにデータ線Ｄｎの短絡を検出するばかりではなく、構成を同じにしたままで、画素容量Ｃｍｎや、画素セルｍｎ内の短絡も検出することができる。具体的には、上述したようにデータ線Ｄｎに接続されたトランジスタＴｒ１ｎをオン状態とし、その際に、ゲート線Ｇｍを駆動させることで、画素セルｍｎの画素スイッチＳｍｎをオン状態にする。これにより画素容量Ｃｍｎも、導通状態となるため、データ線電位Ｖｄは、導通された画素容量Ｃｍｎの状態や、画素セルｍｎの状態によって変化することになる。したがって、データ線テスト回路２０Ａ’は、画素容量Ｃｍｎや、画素セルｍｎ内の配線といった画素セルに関する短絡を検出することができる。

ゲート線テスト回路１０Ａも、データ線テスト回路２０Ａ’と同じ構成をとることで、ゲート線Ｇｍの短絡をより高い精度で検査することができる。

なお、本発明を実施するための最良の形態として示した液晶表示装置１は、半導体基板上に画素セルｍｎなどの回路が形成されたアクティブマトリクス方式の反射型の液晶表示装置であるが、本発明はこれに限定されるものではなく、例えば、絶縁基板であるガラス基板上に画素セルなどの回路が形成された透過型のＴＦＴ（Thin Film Transistor）液晶ディスプレイなどに適用した場合にも、良好にデータ線の短絡、ゲート線の短絡、画素容量、画素セル内の配線といった画素セルに関する短絡などを検出することができる。

本発明を実施するための最良の形態として示す液晶表示装置について説明するための図である。同液晶表示装置において、表示領域を分割した構成について説明するための図である。表示領域を分割された液晶表示装置に設けられたテスト回路について説明するための図である。第１の実施の形態として示すデータ線テスト回路について説明するための図である。同データ線テスト回路の等価回路を示した図である。データ線テスト回路が備える検出用論理回路のバリエーションを示した図である。第２の実施の形態として示すデータ線テスト回路について説明するための図である。

符号の説明

１，１Ａ液晶表示装置、２，２Ａゲート線駆動回路、３，３Ａデータ線駆動回路、１０Ａゲート線テスト回路、２０Ａデータ線テスト回路、２１検出用論理回路、２２ｎ（ｎは自然数）インバータ回路、２３ＡＮＤ回路、２４ＯＲ回路、２５比較回路、Ｇｍ（ｍは自然数）ゲート線、Ｄｎデータ線、ｍｎ画素セル、Ｓｍｎ画素スイッチ

Claims

画素スイッチと、
上記画素スイッチに接続され、データ線を介して書き込まれた画素データを保持する画素容量とからなる複数の画素セルをマトリクス状に配置した基板と、
上記マトリクス状に配置した複数の画素セルによる表示領域を分割した各領域毎に設けられ、上記画素スイッチに接続された複数のゲート線を順次、駆動するゲート線駆動回路と、
上記表示領域を分割した各領域毎に設けられ、複数の上記データ線を順次、駆動するデータ線駆動回路と、
上記基板上において、上記表示領域を分割した各領域毎に、上記データ線駆動回路が設けられている位置と同じ側に設けられ、所定の電位と上記データ線とを接続させる第１の短絡検出用抵抗と、上記第１の短絡検出用抵抗が接続された上記データ線の電位を入力し、所定の閾値に基づいて、入力された上記データ線の電位を２値化して出力する第１の検出用論理回路とを有するデータ線テスト回路と、
上記基板上において、上記表示領域を分割した各領域毎に、上記ゲート線駆動回路が設けられている位置と同じ側に設けられ、所定の電位と上記ゲート線とを接続させる第２の短絡検出用抵抗と、上記第２の短絡検出用抵抗が接続された上記ゲート線の電位を入力し、所定の閾値に基づいて、入力された上記ゲート線の電位を２値化して出力する第２の検出用論理回路とを有するゲート線テスト回路と
を備え、
上記データ線テスト回路の第１の検出用論理回路は、検査対象の複数のデータ線の電位が入力される多入力の論理回路からなり、上記ゲート線駆動回路により上記複数のゲート線を順次、駆動して上記画素スイッチを導通状態とすることで、上記画素容量が導通状態とされた場合の上記検査対象の複数のデータ線の電位を入力し、所定の閾値に基づいて、入力された上記ゲート線の電位を２値化して出力することで、検査対象の複数のデータ線の短絡を一括して検査する表示装置。
画素スイッチと、上記画素スイッチに接続され、データ線を介して書き込まれた画素データを保持する画素容量とからなる複数の画素セルをマトリクス状に配置した基板と、上記マトリクス状に配置した複数の画素セルによる表示領域を分割した各領域毎に設けられ、上記画素スイッチに接続された複数のゲート線を順次、駆動するゲート線駆動回路と、上記表示領域を分割した各領域毎に設けられ、複数の上記データ線を順次、駆動するデータ線駆動回路とを備える表示装置の検査方法であって、
上記基板上において、上記表示領域を分割した各領域毎に、上記データ線駆動回路が設けられている位置と同じ側に設けられ、それぞれ所定の電位と上記データ線とを接続させる第１の短絡検出用抵抗が接続された検査対象の複数の上記データ線の電位が入力される多入力の論理回路からなる第１の検出用論理回路に、上記ゲート線駆動回路により上記複数のゲート線を順次、駆動して上記画素スイッチを導通状態とすることで、上記画素容量が導通状態とされた場合の上記検査対象の複数のデータ線の電位を入力し、
上記第１の検出用論理回路により、所定の閾値に基づいて、入力された上記検査対象の複数のデータ線の電位を２値化して出力することで、上記検査対象の複数のデータ線の短絡を一括して検出し、
上記基板上において、上記表示領域を分割した各領域毎に、上記ゲート線駆動回路が設けられている位置と同じ側に設けられ、所定の電位と上記ゲート線とを接続させる第２の短絡検出用抵抗が接続された上記ゲート線の電位を第２の検出用論理回路に入力し、所定の閾値に基づいて、入力された上記ゲート線の電位を２値化して出力することで、上記ゲート線の短絡を検出する検査方法。