JP3968032B2 - アクティブマトリクス基板の検査方法及び装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板の検査方法及び装置に関する。
【０００２】
【従来技術】
例えばアクティブマトリクス型液晶表示装置の検査では、アクティブマトリクス基板とその対向基板間に液晶を充填した後に検査を行うものがある（例えば特許文献１）。この場合、液晶表示装置の一画素でも不良が生ずることで、装置全体が不良となってしまう。
【０００３】
そこで、アクティブマトリクス基板の段階で検査する方法及び装置が提案されている。（特許文献２，３）。これらは、アクティブマトリクス基板には、各画素に対応して画素選択スイッチング素子及び容量素子が設けられ、各容量素子に充電された電荷に基づく電流を検出することで、各画素の欠陥を判定するものである。
【０００４】
しかし、特許文献２，３では、各画素の容量素子の電荷に基づく検査電流の波形の特徴に対して検出タイミングが区々になると、本来良好な画素を不良と誤判定してしまうことがある。
【０００５】
【特許文献１】
特開平５−２８８６４１号公報（図１〜図５）
【特許文献２】
特許第３２０３８６４号公報（図１、図３、図４）
【特許文献３】
特許第３１９１０７３号公報（図４）
【０００６】
【発明が解決しようとする課題】
本発明者等は、検査電流をサンプリングするサンプリングパルスを正確に発生させても、各画素に対応する画素選択スイッチング素子のオン抵抗のバラツキにより、その検査電流のピーク値を正確に測定できないことを突き止めた。
【０００７】
本発明は、画素選択スイッチチング素子のオン抵抗にバラツキがあったとしても、アクティブマトリクス基板上の画素駆動セルの欠陥を正確に判定することができるアクティブマトリクス基板の検査方法及び装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の一態様に係る発明は、画素を選択するスイッチング素子と、前記スイッチング素子に接続された容量素子とをそれぞれ有する複数の画素駆動セルが、マトリクス状に配列されたアクティブマトリクス基板の検査方法において、
前記複数の画素駆動セルの各々の前記容量素子を順次充放電する工程と、
各回の充電工程にて前記各々の容量素子へ蓄積された電荷に基づく充電電流を、時間軸上にて異なる複数ポイントにて検出する工程と、
各回の放電後に前記各々の容量素子からの放電電流を検出する工程と、
前記複数ポイントでの前記充電電流と前記放電電流とに基づいて、前記複数の画素駆動セルの欠陥を判定する工程と、
を有する。また、本発明では、この方法を実施する検査装置も定義されている。
【０００９】
本発明方法及び装置において、容量素子に蓄積された電荷に基づく充電電流には、各画素駆動セルの容量素子から検出回路に至る負荷に蓄積された電荷に基づく電流が含まれている。そこで、その容量素子の放電後の放電電流を検出する。この放電電流は、各画素駆動セルの容量素子から検出回路に至る負荷に蓄積された電荷に基づく電流であるので、充電電流と放電電流との双方を考慮すれば、容量素子に蓄積された電荷に基づく純粋な充電電流を検出でき、欠陥判定精度が高まる。
【００１０】
本発明の一態様ではさらに加えて、充電電流を時間軸上の複数ポイントにて検出している。充電電流は、画素選択スイッチング素子のオン抵抗のバラツキにより、各画素駆動セル毎に時定数が異なるため、充放電カーブが相違する。よって、一定のサンプリングパルスでサンプリングしても、充電電流の例えばピーク値は検出できないことがある。
【００１１】
複数ポイントにて検出した充電電流を用いることで、１点で検出したものよりもオン抵抗のバラツキの悪影響は低減され、誤判定が少なくなる。
【００１２】
なお、充電電流、放電電流の検出工程は、結果として充電電流、放電電流を検出するものであれば良く、例えば各電流を電流−電圧変換した後に検出するものであっても良い。
【００１３】
ここで、前記充電電流の検出工程は、前記複数ポイントでの充電電流を加算する工程を含むことができる。この場合、前記充電電流の検出工程は、前記複数ポイント毎にアクティブとなる複数の第１のサンプリングパルスによって駆動される複数の第１のサンプルホールド回路を用いて実施されても良い。
【００１４】
一方、前記放電電流の検出工程は、放電後にアクティブとなる第２のサンプリングパルスによって駆動される第２のサンプルホールド回路を用いて実施される。このとき、前記欠陥判定工程は、前記複数の第１のサンプルホールド回路の共通出力線からの出力と、前記第２のサンプルホールド回路の出力とを比較回路にて比較する工程と、前記第２のサンプリングパルスよりも遅れてアクティブとなる第３のサンプリングパルスによって駆動される第３のサンプルホールド回路により、前記比較回路の出力をサンプリングする工程とを含むことができる。
【００１５】
上述した実施形態では、前記充放電工程を一垂直走査期間内に実施することができる。
【００１６】
この他、前記充放電工程を、複数回の垂直走査期間にて実施しても良い。この場合、前記充電電流の検出工程は、各回の垂直走査期間毎に、前記複数のポイント中の互いに異なる一つのポイントにて実施され、前記放電電流の検出工程は、各回の垂直走査期間毎に、前記放電後に１回実施される。そして、前記欠陥判定工程は、各回の垂直走査期間毎に、前記充電電流と前記放電電流とを比較する工程を含むことになる。
【００１７】
さらに詳しくは、前記充電電流の検出工程は、各回の垂直走査期間毎に異なる第１のサンプリングクロックによって駆動される第１のサンプルホールド回路を用いて実施することができる。前記充電電流の検出工程は、各回の垂直走査期間に共通の第２のサンプリングクロックによって駆動される第２のサンプルホールド回路を用いて実施することができる。前記欠陥判定工程は、各回の垂直走査期間毎に、前記第１のサンプルホールド回路の出力と、前記第２のサンプルホールド回路の出力とを比較回路にて比較する工程と、各回の垂直走査期間毎に、前記第２のサンプリングパルスよりも遅れてアクティブとなる第３のサンプリングパルスによって駆動される第３のサンプルホールド回路により、前記比較回路の出力をサンプリングする工程とを含むことができる。
【００１８】
前記欠陥判定工程としては、各回の垂直走査期間にて得られた比較結果の平均値または加算値に基づいて実施してもよいし、あるいは、各回の垂直走査期間にて得られた比較結果の中から選ばれた最大値に基づいて実施してもよい。
【００１９】
また、本発明は、前記複数の画素選択スイッチング素子が製造工程においてオン抵抗のバラツキを有する薄膜トランジスタであるものにて、特に好適に実施できる。
【００２０】
【発明の実施の形態】
＜第１の実施の形態＞
以下、本発明の第１の実施の形態について、図面を参照して説明する。
【００２１】
（アクティブマトリクス基板）
先ず、検査対象として、例えば液晶表示装置に用いられるアクティブマトリクス基板について、図１に基づいて説明する。図１において、アクティブマトリクス基板例えばガラス基板１０上には、水平走査回路２０、垂直走査回路３０及びアクティブマトリクス領域４０が形成されている。
【００２２】
アクティブマトリクス領域４０には、水平方向に延びる複数の走査線４２と、垂直方向に延びる複数の信号線４４が設けられている。複数の走査線４２と複数の信号線４４との交点付近に、複数の画素駆動セル５０が設けられている。複数の画素駆動セル５０の各々は、画素を選択するスイッチング素子である薄膜トランジスタ５２と、それに接続された容量素子（保持容量）５４とをそれぞれ有する。なお、図１では、複数の画素駆動セル５０に接続される複数の画素電極は省略されている。
【００２３】
薄膜トランジスタ（ＴＦＴ）５２は、ガラス基板上に低温プロセスまたは高温プロセスにて形成される多結晶シリコン層に、ソース領域、ドレイン領域及びその間のチャネル領域を有する。チャネル領域とゲート絶縁層を介して対向する位置にゲートが設けられる。この薄膜トランジスタ５２のオン抵抗は、製造プロセスの要因により画素毎にバラツキを有する。
【００２４】
複数の走査線４２の各々は、各横一列の複数の薄膜トランジスタ５２のゲートに共通接続され、ゲート線として機能する。複数の信号線４４の各々は、各縦一列の複数の薄膜トランジスタ５２の例えばソースに共通接続され、ソース線として機能する。
【００２５】
垂直走査回路３０は、図２に示すように、複数の走査線４２の一本にアクティブ電位、残りの走査線４２にノンアクティブ電位を供給する走査信号Ｇ１，Ｇ２，Ｇ３，…を出力する。垂直走査回路３０は、図２に示すように、アクティブ電位が供給される１本の走査線４２を、一垂直走査期間（１Ｖ）内で順次切り換えて垂直走査する。複数の走査線４２の一本にアクティブ電位が供給されると、その１本にゲートが共通接続された横一列の複数の薄膜トランジスタ５２が同時にオン駆動される。
【００２６】
複数の信号線４４の一端には、複数の信号サンプリングスイッチ２２が接続されている。この複数の信号サンプリングスイッチ２２の各々は、図２に示すように、水平走査回路２０からのタイミング信号ＳＳ１，ＳＳ２，ＳＳ３，…により一水平走査期間（１Ｈ）内に順次オンされ、映像信号線２４上の信号を点順次でサンプリングする。映像信号線２４の一端には信号入力端子２６が設けられている。
【００２７】
複数の画素駆動セル５０の各容量素子５４は、例えばコモン線５６に共通接続され、その一端に検査端子５８が設けられている。
【００２８】
（検査装置の説明）
検査装置１００は、図１に示すように、信号入力端子２６に接続される充放電回路１１０を有する。充放電回路１１０は、図２に示すように、水平走査回路２０からのタイミング信号ＳＳ１，ＳＳ２，ＳＳ３，…の各アクティブ期間と同期して充電電位Ｈと放電電位Ｌとを出力する。
【００２９】
また、検査端子５８には、検査回路１２０が接続される。この検査回路１２０は、電流−電圧（Ｉ−Ｖ）アンプ１２２と、第１，第２の検出回路１３０，１４０と欠陥判定回路１５０とを有する。Ｉ−Ｖアンプ１２２は必ずしも必要ではないが、本実施形態では電流−電圧変換後に各画素駆動セル５０からの信号を検出している。なお、以下の説明では、第１，第２の検査回路１２０，１３０の検出対象は実際には電圧であるが、その電圧の元となった検査電流（充電電流または充電電流）を検出するものとして説明する。
【００３０】
検査端子５８に接続される検査回路１２０のうち、Ｉ−Ｖアンプ１２２以外の構成例を図３に示す。第１の検査回路１３０は、Ｎ個の第１のサンプルホールド（Ｓ／Ｈ）回路１３２−０〜１３２−（Ｎ−１）を有する。第１の検査回路１３０は、サンプリングパルスＳＰ１−０が入力される入力端子１３４と、その入力端子１３４に共通接続された（Ｎ−１）個の遅延素子１３６−１〜１３６−（Ｎ−１）を有する。これら遅延素子１３６−１〜１３６−（Ｎ−１）の出力は、第１のサンプルホールド回路１３２−１〜１３２−（Ｎ−１）に接続されている。入力サンプリングパルスＳＰ１−０を（Ｎ−１）個の遅延素子１３６−１〜１３６−（Ｎ−１）にて遅延させた結果、サンプリングパルスＳＰ１−１〜ＳＰ１−（Ｎ−１）が発生され、そのサンプリングタイミングは図４に示す通りである。図４に示すように、サンプリングパルスＳＰ１−０〜ＳＰ１−（Ｎ−１）は等間隔で発生され、これらを第１のサンプリングパルスと称する。
【００３１】
第２の検査回路１４０は、第２のサンプルホールド回路１４２と、第２のサンプリングパルスＳＰ２の入力端子１４４とを有する。第２のサンプリングパルスＳＰ２のサンプリングタイミンクは図４に示す通りである。
【００３２】
これら第１，第２のサンプルホールド回路１３２−０〜１３２−（Ｎ−１），１４２は、検査端子５８に並列接続され、検査端子５８からの検査電流を各種サンプリングタイミングでサンプルホールドする。
【００３３】
欠陥判定回路１５０は、図３に示すように、比較器１５２と、第３のサンプリングパルスＳＰ３の入力端子１５４と、比較器１５２の出力を第３のサンプリングパルスＳＰ３によってサンプルホールドする第３のサンプルホールド回路１５６と、判定回路１５８とを含んでいる。第３のサンプリングパルスＳＰ３は、図４に示すように、第２のサンプリングパルスＳＰ２よりも遅いタイミングで発生されている。
【００３４】
（充放電工程）
第１の実施の形態に係る検査装置１００は、図２に示す一垂直走査期間（１Ｖ）内に、アクティブマトリクス基板１０上の全ての画素駆動セル５０について測定を行うものである。このために、一垂直走査期間内にて、アクティブマトリクス基板１０上の全ての画素駆動セル５０を一つずつ駆動して、その容量素子５４を充放電する。
【００３５】
まず、図２に示すように、垂直走査回路３０からの走査信号Ｇ１を一水平走査期間（１Ｈ）に亘ってＨＩＧＨ（アクティブ電位）とする。これにより、第１行目の複数の薄膜トランジスタ５２を全てオンさせる。
【００３６】
一方、水平走査回路２０からは、図２に示すように一水平走査期間（１Ｈ）内にて順次ＨＩＧＨとなるタイミング信号ＳＳ１，ＳＳ２，ＳＳ３，…が出力される。これにより、第１行目の複数の画素駆動セル５０の各々の容量素子５４に、充放電回路１１０からの電圧が、対応する薄膜トランジスタ５２を介して印加される。
【００３７】
ここで、充放電回路１１０からの電圧は、図２に示すように、各タイミング信号ＳＳ１，ＳＳ２，ＳＳ３，…のアクティブ期間内にＨＩＧＨ，ＬＯＷに変化する。よって、第１行目の複数の画素駆動セル５０の各々の容量素子５０は、位置水平走査期間（１Ｈ）内にて順次、電圧ＨＩＧＨの印加により充電され、電圧ＬＯＷの印加により放電されることになる。
【００３８】
以上の動作を、垂直走査回路３０からの走査信号Ｇ１，Ｇ２，Ｇ３，…により垂直方向に走査する度に繰り返すことで、一垂直走査期間（１Ｖ）内に、全ての画素駆動セル５０の各々の容量素子５４にて充放電が行われることになる。本実施形態は、充放電された各容量素子５４の電荷に基づく電流を検査端子５８を介して検出することで、各画素駆動セル５０の欠陥を判定するものである。
【００３９】
（欠陥判定上の改善すべき点）
ここで、各画素駆動セル５０の欠陥判定に関して、下記の第１点〜第３点に注意を払うべきである。第１点は、図１に示す検査端子５８に流れる電流は、被検査対象の容量素子５４と検出端子５８との間の負荷（配線抵抗、配線容量）に依存して変化することである。図５（Ａ）（Ｂ）は、その一例を示し、負荷が大きいほど検出電流値は小さく、負荷が小さいほど検出電流値は大きくなる。
【００４０】
よって、充電電流の絶対値は画素駆動セル５０の位置に依存して異なるため、充電電流の最大値と放電電流の最小値との差を、各画素駆動セル５０毎に検出して、誤判定を防止することが必要である。
【００４１】
第２点は、検出端子５８からの検出電流をサンプルホールドするためのサンプリングタイミングの重要性である。図６は、３種類の検出電流と３種類のサンプリングタイミングとの関係を示している。正規なサンプリングタイミングＴ１にてサンプリングできれば、３種類の検出電流の何れについても、そのピーク値を検出できるので問題は生じない。しかし、サンプリングタイミングＴ１からその前後（Ｔ０またはＴ２）にずれると、特に実線で示す検出電流（容量素子５４の容量値が小さい場合）と、波線で示す検出電流（ピークが鋭利な場合）とでは、ピーク値よりもはるかに小さい値が検出され、誤判定の原因となる。
【００４２】
第３点は、第２点に関連するが、薄膜トランジスタ５２のオン抵抗のバラツキにより、各画素駆動セル５０の容量素子５４での充放電特性が必ずしも一致しないことである。結果として、図６にて指摘した誤判定が生ずる虞がある。例えば、図４の実線で示す充放電カーブのピークに対して、薄膜トランジスタ５２のオン抵抗が大きい場合には、破線で示すように充放電カーブのピークはずれてしまう。よって、常時同一のサンプリングパルスでサンプルホールドすると、充電電流のピーク値を必ずしも検出できず、誤判定の要因となる。
【００４３】
（充電電流の複数ポイントでのサンプリング）
そこで、第１の実施の形態では、第２，第３点の問題に対しては、図４に示すようにＮ個のサンプリングパルスＳＰ１−０〜ＳＰ１−（Ｎ−１）の各サンプリングタイミングにて、検査端子５８からの検査電流のサンプルホールドを実施している。なお、この時の検査電流とは、容量素子５４に充電された電荷に基づく充電電流である。この充電電流は、図５（Ｂ）に示すように容量素子５４の位置に依存して波高が異なる波形の山部分の電流値である。
【００４４】
より詳しくは、図３に示すＮ個の第１のサンプルホールド回路１３２−０〜１３２−（Ｎ−１）は、検査端子５８からの検査電流を、Ｎ個のサンプリングパルスＳＰ１−０〜ＳＰ１−（Ｎ−１）のそれぞれ異なる一つに基づいてサンプリングし、その時のサンプリング値をそれぞれホールドする。Ｎ個の第１のサンプルホールド回路１３２−０〜１３２−（Ｎ−１）の出力線は結線された共通出力線であるため、この共通出力線からはホールド値の加算値が得られることになる。
【００４５】
よって、図４の実線で示す検査電流であっても、破線で示す検査電流であっても、Ｎ個のサンプリングパルスでそれぞれサンプルホールドした値の加算値は、ほぼ同じ値となり、誤判定を防止できる。
【００４６】
（放電電流のサンプリングと負荷の影響の除去）
次に、第１点の問題に対しては、図３に示す第２のサンプルホールド回路１４２は、図４に示す第２のサンプリングパルスＳＰ２に従って、検査端子５８からの検査電流をサンプルホールドする。なお、この時の検査電流とは、容量素子５４にて完全に放電された後の充電電流である。この放電電流は、図５（Ｂ）に示すように容量素子５４の位置に依存して波高が異なる波形の谷部分の電流値である。
【００４７】
複数の第１のサンプルホールド回路１３２−０〜１３２−（Ｎ−１）の共通出力線からの出力と、第２のサンプルホールド回路１４２からの出力とは、比較器１５２にて比較される。この比較器１５２は例えば減算器にて構成することができる。
【００４８】
比較器１５２にて２つの出力を比較する意味は、図５（Ｂ）において、容量素子５４の位置に依存して波高が異なる検査電流の山部分と谷部分とを比較、例えばそれらの差分を求めることである。これにより、検査電流が、容量素子５４の位置に依存して変化するという弊害（上述した第１点）を取り除くことができる。
【００４９】
さらには、検査電流の山部分は、その一点をサンプリングするのでなく、Ｎ個の第１のサンプルホールド回路１３２−０〜１３２−（Ｎ−１）にてＮ点についてサンプリングされている。よって、本実施形態では、図７に示す比較例での問題は生じない。図７には、各一つのサンプリングパルスＳＰ１，ＳＰ２によって、検査電流の山部分、谷部分をサンプリングした波形図が示されている。検査電流の山部分、谷部分は、薄膜トランジスタ５２のオン抵抗によって、時間軸上でずれることがある。この場合、図７に示すように、サンプリングパルスＳＰ１が検査電流の山部分のピークと必ずしも一致しない。よって、サンプリングされた検査電流の山部分と谷部分とを差分した結果は、図７の最下段に示すように正常画素であっても検査値が区々となり、誤判定の原因となる。
【００５０】
比較器１５２の出力は、図４に示す第３のサンプリングパルスＳＰ３に従って、第３のサンプルホールド回路１５６にてサンプルホールドされる。これにより、容量素子５４の位置に依存して変化するという弊害を取り除かれた検査電流をサンプリングすることができる。
【００５１】
判定回路１５８は、第３のサンプルホールド回路１５６より順次入力される各画素駆動セル５０の検査値を、例えば基準値と比較することで、各画素駆動セル５０の欠陥判定を実施する。
【００５２】
（比較例）
特開平３−２００１２１号公報は、画素トランジスタアレイのアナログ試験方法を開示している。この方法では、各画素駆動セルの容量素子の電荷に基づく電流を積分回路にて積分して得るというものである。しかし、積分期間の長さは、画素駆動セルの時定数の４倍も要し（該公報第７頁左上欄第５行目）、高速化に対応できない。しかも、そのような長い積分期間では検査電流の山部分及び谷部分の双方を積分することになる。しかし、本公報には、検査電流経路の負荷に応じて変化する放電電流の積分値分を差し引くことは開示されていない。また、本公報はアナログ試験方法を開示し、外部ノイズの影響により誤判定が生ずる虞もある。
【００５３】
＜第２の実施形態＞
本発明の第２の実施形態は、第１の実施形態にて用いた図３の検査回路１２０に代えて、図８に示す検査回路２００を用いている。
【００５４】
図８において、この検査回路２００は、第１のサンプルホールド回路２１０と、第２のサンプルホールド回路２２０と、比較器２３０と、第３のサンプルホールド回路２４０と、判定回路２５０とを有している。
【００５５】
検査回路２００が検査回路１２０と比べて構成上で実質的に異なる点は、図３の検査回路１２０が、Ｎ個の第１のサンプルホールド回路１３２−０〜１３２−（Ｎ−１）を有していたのに対して、図８の検査回路２００は一つの第１のサンプルホールド回路２１０を有している点である。さらに、判定回路２５０には、記憶部２５２が設けられている。
【００５６】
（充放電工程）
第１の実施形態では、一垂直走査期間内に複数の画素駆動セル５０の各容量素子５４を充放電したのに対して、図８の検査回路２００を用いる第２の実施形態では、図１０に示すようにＮ回の垂直走査期間の各回（図１０に示す第１フレーム〜第Ｎフレーム）にて、複数の画素駆動セル５０の各容量素子５４を充放電している。各フレームでの充放電動作は、第１の実施形態での充放電動作と同じである。
【００５７】
（検査電流のサンプリング工程）
第１の実施形態でのサンプリングタイミングを示す図４に代えて、第２の実施形態では図９のサンプリングタイミングにて検査電流がサンプリングされる。ここで、図９では、Ｎ個の第１のサンプリングパルスＳＰ１−０〜ＳＰ１−（Ｎ−１）が、それぞれ異なるフレーム（第１フレーム〜第Ｎフレームのいずれかのフレーム）で一パルスが生ずるように発生される。よって、第１の実施形態では各画素駆動セル５０からの検査電流についての各Ｎ回のサンプリングを１フレーム（一垂直走査期間）で実施していたのに対して、第２の実施形態ではＮフレームの各フレーム毎に１回ずつサンプリングされる。一方、第２，第３のサンプリングパルスＳＰ２，ＳＰ３は、各フレームにて発生している。
【００５８】
ここで、ある一つの画素駆動セル５０からの検査電流のサンプリングについて説明する。第１フレームにて充電された容量素子５４からの検査電流（充電電流）が、検査端子５８を介して第１のサンプルホールド回路２１０に入力される。第１のサンプルホールド回路２１０は、図９に示すサンプリングパルスＳＰ１−０で充電電流をサンプリングし、その値をホールドする。
【００５９】
次に、その画素駆動セル５０が放電された後の検査電流（放電電流）が、検査端子５８を介して第２のサンプルホールド回路２２０に入力される。第２のサンプルホールド回路２２０は、図９に示すサンプリングパルスＳＰ２で充電電流をサンプリングし、その値をホールドする。
【００６０】
比較回路２３０は、第１，第２のサンプルホールド回路２１０，２２０からの出力を比較し、例えば両者の差分を出力する。第３のサンプルホールド回路２４０は、比較回路２３０の出力を図９に示す第３のサンプリングパルスＳＰ３でサンプリングし、その値をホールドする。そのホールド値は、判定回路２５０の記憶部２５２に一旦ストアされる。
【００６１】
第２フレームでは、第１のサンプルホールド回路２１０でのサンプリングタイミングが図３の第１のサンプリングパルスＳＰ１−１で決定され点を除いて、第１フレームと同様にしてサンプリング等が実施される。第３〜第Ｎフレームにおいても、第１のサンプルホールド回路２１０でのサンプリングタイミングが異なるだけで、第１，第２フレームと同様にしてサンプリング等が実施される。
【００６２】
こうして、判定回路２５０の記憶部２５２には、第１〜第Ｎフレームにてそれぞれ収集された検査値が、図１のアクティブマトリクス領域の全画素駆動セル５０についてストアされることになる。判定回路２５０では、記憶部２５２にストアされて情報に基づいて、各画素駆動セル５０の欠陥判定を実施することになる。
【００６３】
ここで、記憶部２５２にストアされた検査値とは、検査電流を、その山部分の１点（充電電流）と谷部分の１点（充電電流）とでサンプリングした２値の差分をとった値である。しかも、同一の画素駆動セル５０について、検査電流の山部分のサンプリングタイミングを変えたＮ個の検査値が収集されている。
【００６４】
判定回路２５０は、同一の画素駆動セル５０についてのＮ個の検査値の平均値を、基準値と比較して欠陥判定をすることができる。あるいは、判定回路２５０は、同一の画素駆動セル５０についてのＮ個の検査値の中の最大値を、基準値と比較して欠陥判定してもよい。さらには、判定回路２５０は、同一の画素駆動セル５０についてのＮ個の検査値の加算値を、基準値と比較して欠陥判定してもよい。
【００６５】
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６６】
例えば、第１，第２の実施の形態において、水平走査回路２０及び垂直走査回路３０がアクティブマトリクス基板１０上に存在しない場合には、外部ドライバあるいは検査装置１００，２００のいずれかに設けた水平走査回路２０及び垂直走査回路３０を用いることができる。
【００６７】
また、第１，第２の実施形態では、検査電流をコモン線５６を介して検査回路１００，２００に入力させたが、その検査電流の検出ルートについてはこれに限定されない。アクティブマトリクス基板によってはコモン線が設けられていないものもある。この場合には、信号入力端子２６にスイッチを介して択一的に接続される充放電回路１１０と検査回路１２０とを設けることができる。これと同様な手法を用い、コモン線５６が存在する場合に、検査端子５８にスイッチを介して択一的に接続される充放電回路１１０と検査回路１２０とを設けてもよい。
【００６８】
さらに、本発明は必ずしも液晶表示装置に用いられるアクティブマトリクス基板の検査に適用するものに限らず、各画素駆動セルが画素選択スイッチング素子とそれに接続された容量素子を有しているものであれば、他の用途に用いられるアクティブマトリクス基板の検査にも適用できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るアクティブマトリクス基板及び検査装置の概要を示す図である。
【図２】本発明の第１の実施形態での充放電工程を説明するためのタイミングチャートである。
【図３】本発明の第１の実施形態に係る検査回路のブロック図である。
【図４】図３に示す検査回路に用いられるサンプリングパルスと検査電流波形の関係を示す図である。
【図５】図５（Ａ）は、検査端子から水平走査位置までの距離に依存した負荷の大きさを示す図であり、図５（Ｂ）は負荷の大きさによって異なる検査電流を示す図である。
【図６】各種の検査電流波形とサンプリングパルスとの関係を示す図である。
【図７】容量素子に充電された電荷に基づく検査電流を１点でサンプリングした時の弊害を説明するための比較例の波形図である。
【図８】本発明の第２の実施形態に用いられる検査回路のブロック図である。
【図９】本発明の第１の実施形態での充放電工程を説明するためのタイミングチャートである。
【図１０】本発明の第２の実施形態での充放電工程を説明するためのタイミングチャートである。
【符号の説明】
１０ アクティブマトリクス基板、２０ 水平走査回路、３０ 垂直走査回路、４０ アクティブマトリクス領域、４２ 走査線、４４ 信号線、５０ 画素駆動セル、５２ 薄膜トランジスタ、５４ 容量素子、５６ コモン線、５８ 検査端子、１００ 検査装置、１１０ 充放電回路、１２０ 検査回路、１３０第１の検出回路、１３２ Ｎ個の第１のサンプルホールド回路、１４０ 第２の検出回路、１４２ 第２のサンプルホールド回路、１５０ 欠陥判定回路、１５２ 比較回路、１５６ 第３のサンプルホールド回路、１５８ 判定回路、２００ 検査回路、２１０ 第１のサンプルホールド回路、２２０ 第２のサンプルホールド回路、２３０ 比較回路、２４０ 第３のサンプルホールド回路、２５０ 判定回路、２５２ 記憶部、ＳＰ１ Ｎ個の第１のサンプルホールドパルス、ＳＰ２ 第２のサンプルホールドパルス、ＳＰ３ 第３のサンプルホールドパルス

Claims (14)

1. 画素を選択するスイッチング素子と、前記スイッチング素子に接続された容量素子とをそれぞれ有する複数の画素駆動セルが、マトリクス状に配列されたアクティブマトリクス基板の検査方法において、
   前記複数の画素駆動セルの各々の前記容量素子を順次充放電する工程と、
   各回の充電工程にて前記各々の容量素子へ蓄積された電荷に基づく充電電流を、時間軸上にて異なる複数ポイントにて検出する工程と、
   各回の放電後に前記各々の容量素子からの放電電流を検出する工程と、
   前記複数ポイントでの前記充電電流と前記放電電流とに基づいて、前記複数の画素駆動セルの欠陥を判定する工程と、
   を有することを特徴とするアクティブマトリクス基板の検査方法。
2. 請求項１において、
   前記充電電流の検出工程は、前記複数ポイントでの充電電流を加算する工程を含むことを特徴とするアクティブマトリクス基板の検査方法。
3. 請求項２において、
   前記充電電流の検出工程は、前記複数ポイント毎にアクティブとなる複数の第１のサンプリングパルスによって駆動される複数の第１のサンプルホールド回路を用いて実施されることを特徴とするアクティブマトリクス基板の検査方法。
4. 請求項３において、
   前記放電電流の検出工程は、放電後にアクティブとなる第２のサンプリングパルスによって駆動される第２のサンプルホールド回路を用いて実施され、
   前記欠陥判定工程は、
   前記複数の第１のサンプルホールド回路の共通出力線からの出力と、前記第２のサンプルホールド回路の出力とを比較回路にて比較する工程と、
   前記第２のサンプリングパルスよりも遅れてアクティブとなる第３のサンプリングパルスによって駆動される第３のサンプルホールド回路により、前記比較回路の出力をサンプリングする工程と、
   を含むことを特徴とするアクティブマトリクス基板の検査方法。
5. 請求項１乃至４のいずれかにおいて、
   前記充放電工程は、一垂直走査期間内に実施されることを特徴とするアクティブマトリクス基板の検査方法。
6. 請求項１において、
   前記充放電工程は、複数回の垂直走査期間にて実施され、
   前記充電電流の検出工程は、各回の垂直走査期間毎に、前記複数のポイント中の互いに異なる一つのポイントにて実施され、
   前記放電電流の検出工程は、各回の垂直走査期間毎に、前記放電後に１回実施され、
   前記欠陥判定工程は、各回の垂直走査期間毎に、前記充電電流と前記放電電流とを比較する工程を含むことを特徴とするアクティブマトリクス基板の検査方法。
7. 請求項６において、
   前記充電電流の検出工程は、各回の垂直走査期間毎に異なる第１のサンプリングクロックによって駆動される第１のサンプルホールド回路を用いて実施され、
   前記充電電流の検出工程は、各回の垂直走査期間に共通の第２のサンプリングクロックによって駆動される第２のサンプルホールド回路を用いて実施され、
   前記欠陥判定工程は、
   各回の垂直走査期間毎に、前記第１のサンプルホールド回路の出力と、前記第２のサンプルホールド回路の出力とを比較回路にて比較する工程と、
   各回の垂直走査期間毎に、前記第２のサンプリングパルスよりも遅れてアクティブとなる第３のサンプリングパルスによって駆動される第３のサンプルホールド回路により、前記比較回路の出力をサンプリングする工程と、
   を含むことを特徴とするアクティブマトリクス基板の検査方法。
8. 請求項６または７において、
   前記欠陥判定工程は、各回の垂直走査期間にて得られた比較結果の平均値に基づいて実施されることを特徴とするアクティブマトリクス基板の検査方法。
9. 請求項６または７において、
   前記欠陥判定工程は、各回の垂直走査期間にて得られた比較結果の加算値に基づいて実施されることを特徴とするアクティブマトリクス基板の検査方法。
10. 請求項６または７において、
    前記欠陥判定工程は、各回の垂直走査期間にて得られた比較結果の中から選ばれた最大値に基づいて実施されることを特徴とするアクティブマトリクス基板の検査方法。
11. 請求項１乃至１０のいずれかにおいて、
    前記複数の画素選択スイッチング素子は、製造工程においてオン抵抗のバラツキを有する薄膜トランジスタであることを特徴とするアクティブマトリクス基板の検査方法。
12. 画素を選択するスイッチング素子と、前記スイッチング素子に接続された容量素子とをそれぞれ有する複数の画素駆動セルが、マトリクス状に配列されたアクティブマトリクス基板の検査装置において、
    前記複数の画素駆動セルの各々の前記容量素子を順次充放電する充放電手段と、
    各回の充電により前記各々の容量素子に蓄積された電荷に基づく充電電流を、時間軸上にて異なる複数ポイントにて検出する第１の検出手段と、
    各回の放電後に前記各々の容量素子からの放電電流を検出する第２の検出手段と、
    前記複数ポイントでの前記充電電流と前記放電電流とに基づいて、前記複数の画素駆動セルの欠陥を判定する判定手段と、
    を有することを特徴とするアクティブマトリクス基板の検査装置。
13. 請求項１２において、
    前記第１の検出手段は、前記複数ポイント毎にアクティブとなる複数の第１のサンプリングパルスによって駆動される複数の第１のサンプルホールド回路を有し、
    前記第２の検出手段は、放電後にアクティブとなる第２のサンプリングパルスによって駆動される第２のサンプルホールド回路を有し、
    前記欠陥判定手段は、
    前記複数の第１のサンプルホールド回路の共通出力線からの出力と、前記第２のサンプルホールド回路の出力とを比較する比較回路と、
    前記第２のサンプリングパルスよりも遅れてアクティブとなる第３のサンプリングパルスによって駆動され、前記比較回路の出力をサンプリングする第３のサンプルホールド回路と、
    を含むことを特徴とするアクティブマトリクス基板の検査装置。
14. 請求項１２において、
    前記充放電手段は、複数回の垂直走査期間の各回にて、前記複数の画素駆動セルの各々の前記容量素子を順次充放電し、
    前記第１の検出手段は、各回の垂直走査期間毎に異なる第１のサンプリングクロックによって駆動される第１のサンプルホールド回路を有し、
    前記第２の検出手段は、各回の垂直走査期間に共通の第２のサンプリングクロックによって駆動される第２のサンプルホールド回路を有し、
    前記欠陥判定手段は、
    各回の垂直走査期間毎に、前記第１のサンプルホールド回路の出力と、前記第２のサンプルホールド回路の出力とを比較する比較回路と、
    各回の垂直走査期間毎に、前記第２のサンプリングパルスよりも遅れてアクティブとなる第３のサンプリングパルスによって駆動され、前記比較回路の出力をサンプリングする第３のサンプルホールド回路と、
    を含むことを特徴とするアクティブマトリクス基板の検査装置。

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