JP2002229517A

JP2002229517A - 平面表示装置

Info

Publication number: JP2002229517A
Application number: JP2001021998A
Authority: JP
Inventors: Kouji Mamezuka; 浩二豆塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-01-30
Filing date: 2001-01-30
Publication date: 2002-08-16

Abstract

(57)【要約】【課題】液晶表示装置において、映像信号線駆動回路
１０の電源電圧を可能な限り低減し、且つＴＦＴのＶth
の値によらずアナログスイッチＡ−ＳＷ制御信号と映像
信号印加電圧との位相を一義的に決定する事で、ゴース
ト発生を防止すると共に、低消費電力化を実現する。【解決手段】位相差検出回路６は、映像信号線駆動回
路１０の最終段アナログスイッチＡ−ＳＷ制御信号Ｓ０
と基準信号ＳＦとの位相差を検出し、その検出量をＤＣ
／ＤＣコンバータ５に提供する。ＤＣ／ＤＣコンバータ
５は該検出量に基づいて映像信号線駆動回路１０の電源
電圧を制御する。映像信号線駆動回路１０内のＴＦＴの
Ｖthが小さい場合、電源電圧は低く設定され、Ｖthが大
きい場合、高く設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス型の表示装置に係り、特に表示品位向上及び低消費
電力化のための回路構成及び駆動方法に関する。

【０００２】

【従来の技術】液晶表示装置は、軽量、薄型、低消費電
力等の特長を活かし、パーソナルコンピュータ、携帯情
報端末或いはテレビジョン等の表示素子として盛んに利
用されている。

【０００３】中でも、スイッチング素子として薄膜トラ
ンジスタ（以下ＴＦＴと記す）を用いたアクティブマト
リクス型液晶表示装置は、高速応答性に優れ、高精細化
に適しており、ディスプレイ画面の高画質化、大型化、
カラー画像化を実現するものと注目されている。

【０００４】更に近年では、狭額縁化、薄型化、表示画
面の高精細化等の目的のため、液晶表示部と駆動回路を
同一基板上に一体形成した、駆動回路一体型液晶表示装
置に大きな関心が寄せられている。

【０００５】駆動回路一体型表示装置は、同一基板上に
映像信号線駆動回路と走査信号線駆動回路と画素ＴＦＴ
とを具備しているが、以下では、本発明に係る映像信号
線駆動回路について、その回路構成と駆動方法について
述べる。

【０００６】図７に回路構成の概略の一例を、図８に駆
動波形の一例を示す。映像信号線駆動回路１０は複数の
シフトレジスタ回路（以下ＳＲと記す）、複数のインバ
ータ回路からなる出力バッファ９、複数のアナログスイ
ッチ（以下Ａ−ＳＷと記す）と複数のビデオバスライン
１１から構成される。表示領域１２への映像信号の書き
込みは、ビデオバスライン１５に充電された電圧がＡ−
ＳＷを介して映像信号線１４へ充電されることで達成さ
れる。ビデオバスライン１１には多数の映像信号線１４
がＡ−ＳＷを介して接続されている。Ａ−ＳＷのＯＮ／
ＯＦＦ制御は所定数のＡ−ＳＷを一単位として同時に行
うため（以下、この同時にＯＮ／ＯＦＦする単位をブロ
ックと記す）、これに対応する映像信号線１４に同時に
映像信号電圧が充電され、表示領域１２に映像信号が書
き込まれることになる。このＯＮ／ＯＦＦのタイミング
はＳＲにより制御される。ＳＲには、スタートパルス
（以下ＸＳＴと記す）と位相の異なる２種類のクロック
（以下２種類のクロックをＸＣＫ、／ＸＣＫと記す）が
入力され、図８（ａ）〜８（ｄ）に示した様に、例え
ば、ＸＳＴが／ＸＣＫの立ち上がりに同期しシフトデー
タとして順次シフトし、シフトデータは複数のバッファ
を通して、図８（ｅ）のようにＡ−ＳＷ制御信号となり
Ａ−ＳＷのＯＮ／ＯＦＦ制御を行う。なお、図８（ｆ）
に示す映像信号印加電圧は、Ａ−ＳＷ制御信号がＯＮ状
態からＯＦＦ状態に切り換わる時に目的の電圧値に到達
するように印加する。

【０００７】

【発明が解決しようとする課題】Ａ−ＳＷ制御信号と映
像信号印加電圧とのタイミングを考えた場合、Ａ−ＳＷ
がＯＦＦする時に映像信号線が電圧は目的の電圧値とな
る必要がある。図９にＡ−ＳＷ制御信号と映像信号印加
電圧とのタイミングを示す。図９（ａ）では映像信号印
加電圧が目標電圧まで到達した後にＡ−ＳＷがＯＦＦす
るため、問題は生じない。ところが図９（ｂ）では映像
信号印加電圧が目標の電圧に到達する前にＡ−ＳＷがＯ
ＦＦするため、一つ前のブロックの映像信号印加電圧の
影響を受けた信号となり、前段ブロックの映像が映り込
み（以下映像の映り込みをゴーストと記す）、表示レベ
ルを著しく劣化させる。また９図（ｃ）では、次段ブロ
ックの電圧の書き込みが開始した後にＡ−ＳＷがＯＦＦ
しているため、次段ブロック映像信号の影響を受け、次
段の映像がゴーストとして発生する。

【０００８】ところで、Ｓｉ基板上に形成されたＴＦＴ
と比べ、ガラスなどの絶縁基板上に形成されたＴＦＴ
は、その特性が劣り、更に基板間での特性のばらつきも
大きい。従って、Ａ−ＳＷと映像信号印加電圧とのタイ
ミングにばらつきが生じ易い。

【０００９】ここで、ＴＦＴ特性（ここでは主にＴＦＴ
特性について閾値電圧（以下Ｖthと記す）について考え
る）が異なった場合のＡ−ＳＷ制御信号と映像信号印加
電圧とのタイミングについて考える。今、異なる三種類
のＶthを考え、それぞれの関係が「Ｖth1 ＜Ｖthc ＜Ｖ
thｈ」であると仮定する。映像信号線駆動回路１０中の
第ｎブロック目に着目した時に、Ｖthの相違は回路遅延
という形で現れる。Ｖthが小さいほど回路遅延は小さく
なるため、Ｖth1 、Ｖthc 、ＶthｈのＡ−ＳＷ制御信号
（出力バッファ９の出力）と映像信号印加電圧（ドライ
バＩＣ４出力）のタイミングは図１０や図１１の様にな
る。

【００１０】Ｖth1 、Ｖthc 、Ｖthｈのどの特性におい
てもゴーストを発生させないためには、Ｖthがいかなる
場合でも、Ａ−ＳＷがＯＦＦする時に映像信号印加電圧
が目標電圧に到達していれば良いため、目標電圧への到
達時間を短くすれば良く、そのためには映像信号印加電
圧を出力するドライバＩＣ４の駆動能力を向上する方法
が考えられる（図１０）。あるいは、異なるＶth間での
回路遅延や波形なまりを小さくするために、映像信号線
駆動回路１０の電源電圧を上げ、映像信号線駆動回路の
ＴＦＴ駆動能力を上げる方法も考えられる（図１１）。
しかしながら、上記何れの方策であっても、消費電力の
上昇に繋がる。つまり、ドライバＩＣ４の能力を向上さ
せるためには駆動電流を多くする必要があり、一方、消
費電力は電源電圧の二乗に比例するため、映像信号線駆
動回路１０の電源電圧の上昇と共に消費電力も上昇する
事になる。

【００１１】いかなる場合においても、低消費電力化は
市場に求められ、上記何れの施策も市場の要求とは相反
するものであるといえる。

【００１２】本発明は、映像信号線駆動回路の電源電圧
を可能な限り低減し、且つＶthの値によらずＡ−ＳＷ制
御信号と映像信号印加電圧との位相を一義的に決定する
事で、ゴースト発生を防止すると共に、低消費電力化を
実現することを目的とする。

【００１３】

【課題を解決するための手段】以上の課題は、映像信号
線駆動回路の最終段Ａ−ＳＷ制御信号と基準信号との位
相差を検出し、その検出量により映像信号線駆動回路の
電源電圧を制御する事で達成され、表示レベル劣化の防
止及び低消費電力化を図る事が出来る。

【００１４】すなわち、本発明による平面表示装置は、
絶縁基板上に縦横に列設された複数の映像信号線および
走査信号線の各交点に画素ＴＦＴを介して接続される画
素電極と、前記画素電極に光変調層を介して対向配置さ
れる対向電極と、複数のシフトレジスタ回路が接続され
たシフトレジスタと、外部駆動回路からの映像信号を転
送するビデオバスと、前記映像信号線のそれぞれと前記
ビデオバスとの間に接続され、前記シフトレジスタ回路
からの出力に基づいて前記ビデオバス上の前記映像信号
を前記映像信号線のそれぞれに供給するアナログスイッ
チと、を有し、前記外部駆動回路からの映像信号を前記
映像信号線のそれぞれに供給する映像信号線駆動回路
と、前記走査信号線のそれぞれに走査パルスを供給する
走査信号線駆動回路とを備えた平面表示装置において、
最終段の前記アナログスイッチを制御する前記出力に含
まれる回路遅延時間を検出する検出回路を具備し、前記
検出回路の出力に基づいて前記映像信号線駆動回路の電
源電圧を制御する。

【００１５】前記検出回路は、前記シフトレジスタの回
路遅延に基づいて生成される基準信号と、前記最終段の
アナログスイッチを制御する前記出力との位相関係およ
び位相差量を検出する。

【００１６】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について詳細に説明する。

【００１７】図１は本発明の第１の実施形態に係る液晶
表示装置の回路構成を示すブロック図である。本発明の
回路構成は外部駆動回路１と液晶セル２に大別できる。
外部駆動回路１は、信号源から入力された制御信号と映
像データから、液晶セル２を駆動する信号及び各種電源
電圧を生成するものであり、回路全体の同期信号や、液
晶セル２を駆動する制御信号等を生成するコントロール
ＩＣ３や、信号源から入力された映像データを液晶セル
２に対応した映像信号印加電圧に変換するドライバＩＣ
４、及び液晶セル２の各部に電源を供給するＤＣ／ＤＣ
コンバータ５等が実装されている。一方、液晶セル２
は、アレイ基板、対向基板及びそれらの基板に挟持され
た液晶材料等から成り、映像信号線駆動回路１０、走査
信号線駆動回路７や表示素子８の画素電極はアレイ基板
を構成するガラス等の絶縁基板上に一体形成されてい
る。表示素子８は、アレイ基板上に縦横に列配された複
数の映像信号線及び走査信号線の各交点に配置される画
素ＴＦＴと、これに接続される画素電極と、液晶材料を
介して画素電極に対向配置される対向電極とにより構成
される。映像信号線駆動回路１０は、複数のシフトレジ
スタ回路ＳＲが接続されたシフトレジスタと、外部駆動
回路１からの映像信号を転送するビデオバスライン１１
と、映像信号線１４のそれぞれと前記ビデオバスライン
１１との間に接続され、前記シフトレジスタ回路からの
出力に基づいてビデオバスライン１１上の映像信号を映
像信号線１４のそれぞれに供給するアナログスイッチＡ
−ＳＷとを有し、外部駆動回路１からの映像信号を映像
信号線１４のそれぞれに供給する。走査信号線駆動回路
７は、走査信号線１３のそれぞれに走査パルスを供給す
る。

【００１８】図１に示した通り、本発明の映像信号線駆
動回路は、最終段のＡ−ＳＷ制御信号（以下信号ＳＯと
記す）を位相差検出回路６に取り出す事が可能になって
いる。信号ＳＯと理想状態（回路遅延がない状態）での
最終段Ａ−ＳＷ制御信号ＳＯとを比較すると、信号ＳＯ
はＳＲと出力バッファ９の遅延時間だけ遅れたものとな
り、この遅延時間はＴＦＴ特性の情報を有したものであ
ると言える。従って、信号ＳＯの遅延時間を検出し制御
する事は、ＴＦＴ特性を制御する事と等価であると言え
る。

【００１９】以下に、第１の実施形態の動作について説
明するが、映像信号線駆動回路１０の動作は従来の動作
と同様であるため、ここでの説明は省略し、位相差検出
回路６の動作のみ説明する。

【００２０】図２に本発明の位相差検出回路６の構成例
を示す。位相差検出回路６は、信号ＳＯに含まれる回路
遅延時間を検出し制御する事を目的とするものである。
そこで、信号ＳＯと比較するための基準信号（以下信号
ＳＦと記す）が必要となる。そこで信号ＳＦとして、位
相差検出回路６のレベルシフト部１７の回路遅延と設計
範囲内で最もＶthの大きいＴＦＴによって生じる回路遅
延とを含んだ信号を用いる。例えば、ＶＤＤを１０Ｖ、
ＸＣＫの周波数を２ＭＨｚ（周期：５００ｎｓ）、設計
上ＳＲ一個当たりの回路遅延を６ｎｓｅｃ、出力バッフ
ァの回路遅延を２８ｎｓｅｃとし、ＳＲが３２個縦続接
続されているとする。この場合、ＸＳＴが入力され信号
ＳＯが出力されるまでの時間は、１６．２２μｓｅｃと
なる（信号ＳＦ＝１６．２２μｓｅｃ）。この信号ＳＦ
の時間データは、例えば予め計算し、コントロールＩＣ
の内部メモリに記憶しておく。コントロールＩＣはこの
時間データを基に信号ＳＦを発生する。

【００２１】位相差検出回路６は信号ＳＯの電圧レベル
を信号ＳＦと同電位レベルにレベルシフトするレベルシ
フト部１７と信号ＳＯと信号ＳＦとの位相差を比較する
位相比較部１８と、位相差量を検出する位相差量検出部
１９と位相差量をＤＣ／ＤＣコンバータの制御信号に変
換する位相差量変換部２０とから構成される。

【００２２】第１の実施形態の位相差量変換部２０は位
相差量を積分するローパスフィルタ（以下ＬＰＦと記
す）である。

【００２３】位相差検出回路６の動作波形を図３に示
す。図３（ａ）及び３（ｂ）のように、映像信号線駆動
回路１０から出力された信号ＳＯはレベルシフト部１７
によってレベルシフトされ（本例では外部駆動回路１に
入力される電圧レベルとするが、レベルシフト後の電圧
レベルとして特定するものではない）、位相比較部１８
の入力の一端に入力され、他端には図３（ｃ）に示す信
号ＳＦが入力される。位相比較部１８では図３（ｄ）の
ように、信号ＳＯと信号ＳＦの立ち下がり時間の差を検
出し、位相差量検出部１９に出力する。位相差量検出部
１９では、位相比較部１８より入力された信号より、図
３（ｅ）のように信号ＳＯと信号ＳＦとの位相関係及び
位相差量を検出し、位相差量変換部２０へ出力する。本
例では、信号ＳＯに対して信号ＳＦが遅い場合はＨｉｇ
ｈレベルを、速い場合はＬｏｗレベルの信号を出力す
る。位相差量変換部２０に入力される信号は、信号ＳＯ
と信号ＳＦとの位相関係によってパルス幅や電圧値が異
なるため、位相差量変換部２０で平滑化された電圧レベ
ルは、図３（ｆ）のように信号ＳＯと信号ＳＦとの位相
関係によって異なり、しかもその電圧レベルは位相関係
の情報を含んだものと言える。

【００２４】位相差検出回路６より出力された信号は、
ＤＣ／ＤＣコンバータ５の昇圧用クロックのデューティ
比制御回路に入力され、信号ＳＯが信号ＳＦに対して遅
れている時は、ＶＤＤを上げるように、信号ＳＯが信号
ＳＦに対して、速い時は、ＶＤＤを下げるようにデュー
ティ比を制御する。

【００２５】例えば、電源投入時は映像信号線駆動回路
１０のＶＤＤを低めに設定しておき、上記動作を繰り返
し行う事で、信号ＳＯと信号ＳＦが一致し、ＤＣ／ＤＣ
コンバータ５の出力が安定する。この時の電圧は映像信
号線駆動回路１０のＴＦＴ特性によって異なり、Ｖthが
低めの場合は、回路遅延が少ないため、比較的低電圧で
安定化し、Ｖthが高くなる毎に電源電圧は高くなってい
く。

【００２６】従って、本発明の位相差検出回路６を使用
すれば、ＴＦＴのＶthに応じて映像信号線駆動回路１０
の電源電圧ＶＤＤが、映像信号線駆動回路１０の正常動
作可能な最も低い電圧値に設定されるため、デバイス毎
に低消費電力化が図れる。

【００２７】次に第１の実施形態における、Ａ−ＳＷ制
御信号と映像信号印加電圧とのタイミングについて述べ
る。上記した通り、信号ＳＯの位相は信号ＳＦに一致す
るように動作するため、映像信号線駆動回路１０のＶth
が各製品毎に異なっていても、必ずＡ−ＳＷ制御信号の
ＯＦＦする時間は映像信号印加電圧に対して同じとな
る。又、Ｖthが温度変化あるいは経年変化した場合で
も、Ａ−ＳＷ制御信号のＯＦＦする時間は映像信号印加
電圧に対して同じになる。つまり、Ａ−ＳＷ制御信号
と、映像信号線１４に印加される映像信号電圧の位相が
一義的に決まる。

【００２８】従来は、ＶthによってＡ−ＳＷのＯＦＦす
る時間が異なるため、Ｖthがばらついてもゴーストを発
生させないために、映像信号印加電圧が目標電圧で安定
している時間を長くする必要から、目標電圧到達時間を
短くする必要があった。しかし本実施形態の回路構成で
あれば、Ａ−ＳＷのＯＦＦする時間が一義的に決まるた
め、映像信号印加電圧の目標電圧到達時間を可能な限り
長くできるため、ドライバＩＣ４の駆動能力を下げる事
ができ、低消費電力化を実現できる。

【００２９】前述したように、ＶＤＤを１０Ｖ、ＸＣＫ
の周波数を２ＭＨｚ、設計上ＳＲ一個当たりの回路遅延
を６ｎｓｅｃ、出力バッファの回路遅延を２８ｎｓｅｃ
とし、ＳＲが３２個縦続接続されている場合、ＸＳＴが
入力され信号ＳＯが出力される時間は、１６．２２μｓ
ｅｃとなる（信号ＳＦ＝１６．２２μｓｅｃ）。

【００３０】一方、実デバイスにおいて、ＶＤＤを１０
Ｖ、ＸＣＫの周波数を２ＭＨｚの時、回路遅延がＳＲ一
個当たり４ｎｓｅｃ、出力バッファ２２ｎｓｅｃであっ
たとすると、ＸＳＴ入力から信号ＳＯ出力までの時間
は、１６．１５μｓｅｃとなり、設計値に対し７０ｎｓ
ｅｃ速く出力される。

【００３１】本発明によれば、信号ＳＦと信号ＳＯとの
位相差を比較し、その差が零になるようにＶＤＤを調整
するため、この例では電源電圧を下げる方向に動作し、
ＶＤＤ＝８．５Ｖで両者の位相差が零となる。

【００３２】ＶＤＤが１．５Ｖ低下するため、映像信号
線駆動回路の消費電力について、約３０％（（８．５Ｖ
／１０Ｖ）²＝０．７２２）の低消費電力化を図る事が
出来る。

【００３３】次に本発明の第２の実施形態を説明する。
第２の実施形態は、位相差検出回路の出力がデジタル出
力であり、ＤＣ／ＤＣコンバータのデューティ比をデジ
タル信号によって制御する。

【００３４】本実施形態の位相差検出回路の構成例を図
４に、動作波形例を図５に示す。

【００３５】本実施形態における位相差検出回路は、レ
ベルシフト部、位相比較部、位相差量検出部、位相差量
変換部から成る事は第１の実施形態と同様であるが、位
相差量変換部の構成がカウンタ回路と正負選択回路から
構成されている事が、第１の実施形態と異なる。なお、
位相差検出回路の出力はデジタル信号となるため、デュ
ーティ比制御回路の構成も第１の実施形態とは異なる。

【００３６】次に回路動作について図５の駆動波形と共
に説明する。レベルシフト部１７から位相差量検出部１
９までの動作は、第１の実施形態１と同様であるため、
説明は省略する。

【００３７】位相差量検出部１９から出力された図５
（ｅ）に示す信号は、位相差量変換部２３のカウンタ回
路２３ａと正負選択回路２３ｂとに入力される。カウン
タ回路２３ａでは信号ＳＯと信号ＳＦとの時間差をカウ
ントし、図５（ｆ）のように電源電圧を可変する絶対量
を検出する。一方、正負選択回路２３ｂでは信号ＳＯと
信号ＳＦとの位相関係から、図５（ｇ）のように電源電
圧の昇降を検出する。カウンタ回路２３ａ出力と正負選
択回路２３ｂ出力がＤＣ／ＤＣコンバータ５のデューテ
ィ比制御回路２４に入力され、ＤＣ／ＤＣコンバータ５
の出力電圧が決定される。

【００３８】以上の操作を繰り返し行う事で、電源電圧
がある一定レベルに収束し、安定化する。本構成の回路
においても、第１の実施形態と同様の効果を得る事が可
能である。

【００３９】次に本発明の第３の実施形態を説明する。
第３の実施形態では図６に示すように、第１の実施形態
における位相差検出回路６を映像信号線駆動回路１０と
同一基板上に形成した構成である。動作については、第
１の実施形態と同様であり、ここでは説明を省略する。

【００４０】次に本発明の第４の実施形態を説明する。
第４の実施形態も第１の実施形態のように、位相差検出
回路６を映像信号線駆動回路１０と同一基板上に形成し
た構成であるが、回路構成については第３の実施形態
と、動作については第２の実施形態と同様であり、ここ
では説明を省略する。

【００４１】上述の実施形態において、平面表示装置と
して液晶表示装置を用いて説明したが、これに限定され
ず、アクティブマトリクス駆動する平面表示装置一般に
本発明を適用することができ、例えば、複数のＴＦＴに
よりスイッチングされ、対向電極間に有機発光層を備え
た有機ＥＬ表示素子をマトリクス状に配置してなる有機
ＥＬ表示装置に適用することができる。

【００４２】

【発明の効果】以上の説明から明らかな様に本発明によ
れば、映像信号線駆動回路のデバイス間にＴＦＴ特性の
ばらつきがあっても、Ａ−ＳＷ制御信号と映像信号印加
電圧とのタイミングが一義的に決めることができる。
又、映像信号印加電圧の目標電圧到達時間を遅くする事
ができ、ドライバＩＣの駆動能力を下げられるため低消
費電力化を図る事が出来る。

【００４３】また、ＴＦＴ特性に応じて映像信号線駆動
回路の電源電圧を最小値に設定できるため、映像信号線
駆動回路の消費電力も最小値に設定する事が可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における回路構成例。

【図２】本発明の第１の実施形態における位相差検出回
路の構成例。

【図３】本発明の第１の実施形態における位相差検出回
路の動作波形例。

【図４】本発明の第２の実施形態における位相差検出回
路の構成例。

【図５】本発明の第２の実施形態における位相差検出回
路の動作波形例。

【図６】本発明の第３及び第４の実施形態における回路
構成例。

【図７】従来の回路構成例。

【図８】従来の映像信号線駆動回路の動作波形例。

【図９】従来のＡ−ＳＷ制御信号と映像信号印加電圧と
のタイミング例。

【図１０】ＴＦＴ特性がばらついた時の、従来のＡ−Ｓ
Ｗ制御信号と映像信号印加電圧とのタイミング例（ドラ
イバＩＣの能力向上）。

【図１１】ＴＦＴ特性がばらついた時の、従来のＡ−Ｓ
Ｗ制御信号と映像信号印加電圧とのタイミング例（映像
信号線駆動回路の能力向上）。

【符号の説明】

１…外部駆動回路、２…液晶セル、３…コントロールＩ
Ｃ、４…ドライバＩＣ、５…ＤＣ／ＤＣコンバータ、６
…位相差検出回路、７…走査信号線駆動回路、８…表示
素子、９…出力バッファ、１０…映像信号線駆動回路、
１１…ビデオバスライン、１２…表示領域、１３…走査
信号線、１４…映像信号線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２１Ｇ０９Ｇ 3/20 ６２１Ａ６２４６２４Ｂ

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に縦横に列設された複数の映像
信号線および走査信号線の各交点に画素ＴＦＴを介して
接続される画素電極と、前記画素電極に光変調層を介して対向配置される対向電
極と、複数のシフトレジスタ回路が接続されたシフトレジスタ
と、外部駆動回路からの映像信号を転送するビデオバス
と、前記映像信号線のそれぞれと前記ビデオバスとの間
に接続され、前記シフトレジスタ回路からの出力に基づ
いて前記ビデオバス上の前記映像信号を前記映像信号線
のそれぞれに供給するアナログスイッチと、を有し、前
記外部駆動回路からの映像信号を前記映像信号線のそれ
ぞれに供給する映像信号線駆動回路と、前記走査信号線のそれぞれに走査パルスを供給する走査
信号線駆動回路とを備えた平面表示装置において、最終段の前記アナログスイッチを制御する前記出力に含
まれる回路遅延時間を検出する検出回路を具備し、前記検出回路の出力に基づいて前記映像信号線駆動回路
の電源電圧を制御することを特徴とする平面表示装置。
【請求項２】前記検出回路は、前記シフトレジスタの回
路遅延に基づいて生成される基準信号と、前記最終段の
アナログスイッチを制御する前記出力との位相関係およ
び位相差量を検出することを特徴とする請求項１記載の
平面表示装置。
【請求項３】前記最終段のアナログスイッチを制御する
前記出力が、前記基準信号に対して遅れている場合は、
前記電源電圧を上げ、前記基準信号に対して速い場合
は、前記電源電圧を下げることを特徴とする請求項２記
載の平面表示装置。
【請求項４】前記検出回路は、前記基準信号と、前記最
終段のアナログスイッチを制御する前記出力の位相を比
較する位相比較部と、前記位相比較部の出力から位相差
量を検出する位相差量検出部と、前記位相差量検出部の
出力を前記電源電圧を制御する信号に変換する位相差量
変換部とから構成されることを特徴とする請求項２記載
の平面表示装置。
【請求項５】前記位相差量変換部は、ローパスフィルタ
によって構成されることを特徴とする請求項４記載の平
面表示装置。
【請求項６】前記位相差量変換部は、カウンタ回路と正
負選択回路とから構成されることを特徴とする請求項４
記載の平面表示装置。
【請求項７】前記アナログスイッチは、所定数のアナロ
グスイッチを一ブロックとして、前記ブロックごとに同
時に制御されることを特徴とする請求項１記載の平面表
示装置。
【請求項８】前記走査信号線駆動回路は、前記絶縁基板
上に一体的に形成されることを特徴とする請求項１記載
の平面表示装置。
【請求項９】前記映像信号線駆動回路は、前記絶縁基板
上に一体的に形成されることを特徴とする請求項１記載
の平面表示装置。
【請求項１０】前記検出回路は、前記絶縁基板上に一体
的に形成されることを特徴とする請求項１記載の平面表
示装置。