JP2006112979A - アクティブマトリックスｔｆｔアレイの測定方法 - Google Patents

Abstract

【課題】ＴＦＴアレイの保持容量の保持特性試験において高速な測定方法を提供する。
【解決手段】保持容量と、それにデータ線を接続するためのスイッチング用トランジスタと、該トランジスタの動作を制御するゲート線を備える複数の画素回路を備えたＴＦＴアレイで、少なくとも第１と第２と第３と第４の画素回路を備え、充電後所定の保持時間経過した第１の画素回路の保持容量の電荷を測定してから、まだ充電されてない第３の画素回路の保持容量に充電し、充電後所定の保持時間経過した第２の画素回路の保持容量の電荷を測定してから、まだ充電されてない第４の画素回路の保持容量に充電し、第３の画素回路の保持容量を充電してから、所定の保持時間経過後に第３の画素回路の保持容量の電荷を測定し、第４の画素回路の保持容量を充電してから、所定の保持時間経過後に第４の画素回路の保持容量の電荷を測定する測定方法。
【選択図】図１

Description

本発明は、アクティブマトリックス表示パネルのＴＦＴ（薄膜トランジスタ）アレイの保持特性の測定方法に関する。

液晶あるいはエレクトロルミネッセンス（以後ＥＬと記す。例えば有機ＥＬ等のＥＬ素子が知られている）によるアクティブマトリクス表示パネルの試験においては、各画素回路がマトリクス状にパネル上に形成されたＴＦＴアレイについて、アレイテストと呼ばれる各画素毎の回路試験をする。このアレイテストに使われるＴＦＴアレイには、本明細書においては、液晶またはＥＬなどの発光材料を形成する前の状態であってもよいし、それらの発光材料を形成された後の状態のものも含むものとする。一般的には、高価な画素形成前に不良品を除去することが、製造コスト低減のために望ましい。

これらの表示パネルのＴＦＴアレイの各画素回路は、おおむね、画素を選択する画素選択トランジスタと、画素に供給する電圧を蓄積する保持容量、および、供給電圧に応じて画素を駆動する画素駆動部で構成される。

アレイテストの試験の一つに、この保持容量の保持特性を調べる試験がある。これは、保持容量に所定の電荷を書き込み、所定の保持時間（一般的に、フレーム時間の１６．７ｍｓであることが多い）経過後、残っている電荷を読み出す試験である。特許文献１の図１３、図１４、段落４９〜５５には、アクティブマトリクス液晶表示パネルのＴＦＴアレイについての保持特性試験における、測定時間短縮のアルゴリズムが示されている。

他方、近年のアクティブマトリクス液晶表示パネルについては、非特許文献１に記載されているように、ＴＦＴアレイの水平あるいは垂直シフトレジスタに双方向のシフト方向に対応したシフトレジスタを設けたものがある。

特願平７−５４０８号公報、図１３、図１４、段落４９〜５５ ソニー、LCX028BMT(4.6cm(1.8-inch)Black-and-White LCD Panel) Data Sheet

特許文献１の図１３に開示されている試験方法を元に、画素選択用シフトレジスタへの制御線を備えたアクティブマトリクス表示パネルのＴＦＴアレイに対して、本発明者が推測する保持容量の測定方法を考察すると、以下のようになる。
なお、ここでは、特許文献１と同様に、保持容量への書き込み時間Ｔｗと読み出し時間Ｔｒは共に等しくτであるとして考察する。

図１３に本発明者の推測する一般的な試験装置１３００のブロック図として示すように、ＴＦＴアレイ１３０２にはデータ線を選択するＨシフトレジスタ（水平方向シフトレジスタ）１３４０とゲート線を選択するＶシフトレジスタ（垂直方向シフトレジスタ）１３４２が備えられ、これらにより、画素（代表的に１３５６、１３５８、１３６０として示す）が選択され、試験される。両シフトレジスタには、クロック端子（ＣＬＫ＿Ｈ １３２８、ＣＬＫ＿Ｖ １３４８）とパルス入力端子（Ｓｔａｒｔ＿Ｈ １３３０、Ｓｔａｒｔ＿Ｖ １３４６）が設けられていて、これらによりシフト操作を行う。Ｖシフトレジスタには、イネーブル端子（ＥＮＢ＿Ｖ）が接続されている。Ｈシフトレジスタには、電源端子１３２４に電荷計Ｑ １３１０と可変電圧源１３２２が直列に接続されている。

ところで、当業者には容易に理解できるように、特許文献１の図１３による測定方法では、まとめて書き込みと読み出しを行う画素に対する保持時間Ｔｈをどの画素に対しても等しくする必要があるため、ＴｗとＴｒは等しくすることが必要である。しかしながら、保持容量への書き込み時間Ｔｗと読み出し時間Ｔｒに関して実際的に考察すると、一般的にはＴｒがＴｗの２倍以上かかり、Ｔｗ＜Ｔｒであるので、このアルゴリズムは次に示すように非効率である。

本発明者の推測する図１３に示す試験装置による測定方法を、図１４のタイミングチャートを用いて説明する。なお、この試験方法では、全画素を複数の画素グループに分割し、各画素グループごとに試験をする手順となる。ここでは、ｊ番目の画素グループに着目して説明する。１番目の画素Ｐ_ｊ，１の保持容量に対して、時刻ｔ_０から書き込み時間Ｗ（すなわち特許文献１の図１３のＴｗ）をかけて書き込みすなわち充電した後、保持時間Ｈ（すなわち特許文献１の図１３のＴｈ）経過後の時刻ｔ_３から読み出し時間Ｒをかけて電荷を読み出しすなわち測定する。次の画素Ｐ_ｊ，２の測定については、読み出しの開始をＰ_ｊ，１の読み出し終了直後の時刻ｔ_４になるようにしたとしても、各画素の保持時間Ｈを確保する為には、直前の画素Ｐ_ｊ，１への書き込み終了時刻ｔ_１から、画素Ｐ_ｊ，２への書き込み開始時刻ｔ_２の間にＡ_１の待ち時間が生じてしまう。

図１４に示した方法では、各画素グループの画素の数Ｎは、保持時間Ｈと読み出し時間Ｒの関係から、最大Ｎ＝Ｈ／Ｒ個となる。また画素グループの数は全部でＭ個とする。

なお、今後、本明細書中ではｊ番目の画素グループのｉ番目の画素をＰ_ｉ，ｊと表すとする。画素グループとは、画素のうち、１グループとしてまとめて測定、あるいは、試験すなわち検査される画素を示す。

なお図１４においてＡ_２とは、保持時間Ｈと読み出し時間Ｒとの関係で端数となった待ち時間である。

さて、この待ち時間Ａ_１の表示パネル全体における合計は、例えば非特許文献１の表示パネルの画素数１２８０×１０２４＝１，３１０，７２０に対し、書き込み時間と読み出し時間の差すなわち待ち時間を例えば２０μsと見積もったとしても、２６秒にも達する。

そこで、本発明で解決しようとする課題は、ＴＦＴアレイの保持容量の保持特性試験において、書き込み時間が読み出し時間よりも短い場合の、高速な試験方法を提供することである。

さらに、本発明で解決しようとする別の課題は、保持容量の保持特性試験において、高速でありながら高精度の試験方法を提供することである。

本発明の上記の目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明による保持容量を備えた複数の画素回路を含むアクティブマトリクスのＴＦＴアレイの保持特性測定方法の第1の態様は、複数の画素回路の各々は、保持容量と、保持容量にデータ線を接続するためのスイッチング用トランジスタと、スイッチング用トランジスタのスイッチング動作を制御するゲート線を備え、複数の画素回路には少なくとも第１と第２と第３と第４の画素回路を備え、さらにこの記測定方法は、充電後所定の保持時間経過した第１の画素回路の保持容量の電荷を測定してから、まだ充電されてない第３の画素回路の保持容量に充電し、充電後所定の保持時間経過した第２の画素回路の保持容量の電荷を測定してから、まだ充電されてない第４の画素回路の保持容量に充電し、第３の画素回路の保持容量を充電してから、所定の保持時間経過後に第３の画素回路の保持容量の電荷を測定し、第４の画素回路の保持容量を充電してから、所定の保持時間経過後に第４の画素回路の保持容量の電荷を測定するステップを含むことを主要な特徴とする。

さらに、前記第1の画素回路で測定するステップの前に、前記第1と第２の画素回路のそれぞれの保持容量に充電し、前記第１と第２の画素回路の保持容量を充電するステップの前に、第１と第２の画素回路を第１の画素グループに割り当て、第３と第４の画素回路を第２の画素グループに割り当てるステップをさらに含むことを特徴とする態様を含む。

また、画素回路を画素グループに割り当てるステップにおいて、第１の画素回路は、第１のデータ線と、第１のゲート線とに接続され、第２の画素回路は、第１のデータ線と、第１のゲート線に隣接する第２のゲート線とに接続されるように割り当て、第３の画素回路は、第１のデータ線に隣接する第２のデータ線と、第１のゲート線とに接続され、第４の画素回路は、第２のデータ線と、第２のデータ線とに接続されるように割り当てることを特徴とする態様を含む。

また、画素回路を画素グループに割り当てるステップにおいて、第１の画素回路は、第１のデータ線と、第１のゲート線とに接続され、第２の画素回路は、第１のデータ線に隣接する第２のデータ線と、第１のゲート線に隣接する第２のゲート線とに接続されるように割り当て、第３の画素回路は、第１のデータ線と、第１のゲート線に隣接し第２のゲート線とは反対側にある第３のゲート線とに接続され、第４の画素回路は、第２のデータ線と、第１のゲート線とに接続されるように割り当てることを特徴とする態様を含み、このとき、第１及び第２及び第３及び第４の画素回路のいずれかが充電されている時は、該画素回路の電荷が測定されるまでは、該画素回路につながるゲート線につながる他の画素回路は充電も測定もされず、第１及び第２及び第３及び第４の画素回路のいずれかが測定されるときは、該画素回路につながるデータ線につながる他の画素回路は充電されていないことを特徴とする態様も含む。

さらに、画素回路を画素グループに割り当てるステップにおいて、第１の画素回路は、第１のデータ線と、第１のゲート線とに接続され、第２の画素回路は、第１のデータ線に隣接する第２のデータ線と、第１のゲート線に隣接する第２のゲート線とに接続されるように割り当て、第３の画素回路は、第１のデータ線に隣接し第２のデータ線とは反対側にある第３のデータ線と、第１のゲート線とに接続され、第４の画素回路は、第１のデータ線と、第２のゲート線とに接続されるように割り当てることを特徴とする態様を含み、このとき、第１及び第２及び第３及び第４の画素回路のいずれかが充電されている時は、該充電されている画素回路の電荷が測定されるまでは、該充電されている画素回路につながるゲート線につながる他の画素回路は充電も測定もされず、第１及び第２及び第３及び第４の画素回路のいずれかが測定されるときは、該測定される画素回路につながるデータ線につながる他の画素回路は充電されていないことを特徴とする態様も含む。

さらに、保持容量を備えた複数の画素回路を含むアクティブマトリクスのＴＦＴアレイの保持特性測定方法であって、複数の画素回路の各々は、保持容量と、該保持容量にデータ線を接続するためのスイッチング用トランジスタと、前記スイッチング用トランジスタのスイッチング動作を制御するゲート線とを備え、複数の画素回路には少なくとも第１と第２と第３と第４の画素回路を備え、測定方法は、複数の画素回路から、所定数の画素回路を第１及び第２の画素グループに割り当て、第１の画素グループの各画素回路を充電し、第１の画素グループの画素回路の一つから電荷を測定し、第２の画素グループの画素回路の一つに充電することを、両画素グループの各画素回路について行い、第２の画素グループの各画素回路から電荷を測定するステップを含み、割り当てるステップにおいて、第１と第２の画素グループそれぞれにおいては、各画素回路は互いにゲート線とデータ線が異なるように割り当て、電荷の測定が終了した画素回路につながるデータ線あるいはゲート線につながる画素回路であって、該データ線あるいは該ゲート線につながるさらに別の画素回路が充電されていない前記画素回路を、次に充電するように、前記第１と第２の画素グループの各画素回路を割り当てることを特徴とする態様も含む。

さらに、上記のいずれの態様においても、ＴＦＴアレイは双方向シフトレジスタを備えたことを特徴とする態様も含む。

本発明の請求項１ないし３を用いることにより、アクティブマオリクス表示パネルのＴＦＴアレイの各画素回路に含まれる保持容量の保持特性を試験する際に、試験を高速に行うことができる。
本発明の請求項４ないし８を用いることにより、ＴＦＴアレイの各画素回路に含まれる保持容量の保持特性を、高速かつ高精度に行うことができる。

本発明を実施するための最良の形態を、以下に図１ないし図１２を使って説明する。

図１に本発明によるＴＦＴアレイの測定装置１００のブロック図を示す。
なお、以下の説明では、ＴＦＴアレイの各画素回路を単に「画素」と呼ぶことにする。

ＴＦＴアレイ１０２は、複数の画素（代表的に、その一部に１５６、１５８、１６０の参照番号を付してある）を備え、Ｖシフトレジスタ１４２によりゲート線１５２を、またＨシフトレジスタ１４０によりデータ線１５４を選択することで、特定の画素にデータ線で規定される電圧を書き込む。Ｈシフトレジスタ１４０及びＶシフトレジスタ１４２には、クロック信号端子としてＣＬＫ＿Ｈ（１２８）、ＣＬＫ＿Ｖ（１４８）、パルス入力端子Ｓｔａｒｔ＿Ｈ（１３０）、Sｔａｒｔ＿Ｖ（１４６）、シフト方向端子Ｄｉｒ＿Ｈ（１２６）、Ｄｉｒ＿Ｖ（１５０）、イネーブル端子ＥＮＢ＿Ｖ（１４９）がそれぞれ備えられている。

各シフトレジスタは、パルス入力端子に与えられた信号を、シフト方向端子に与えられた信号で規定された方向に、クロック信号端子に与えられたクロック信号に従ってシフト動作をする。ここで、Ｈシフトレジスタ１４０およびＶシフトレジスタ１４２の回路を模式的に図２、図３にそれぞれ一例を示し、その動作を説明する。

図２を参照すると、Ｈシフトレジスタ１４０は、ＨＳＲ_ｍ １４０２を含むＨＳＲ_１〜ＨＳＲ_ＵのＵ個のシフトレジスタを備えている。Ｈシフトレジスタ１４０は、パルス入力端子Ｓｔａｒｔ＿Ｈ １３０に与えられた論理ハイ信号を、クロック端子ＣＬＫ＿Ｈ（１２８）に与えられたクロック信号の数ほど、Ｄｉｒ＿Ｈ端子１２６で指定された方向にシフト動作し、論理ハイ信号を蓄積するシフトレジスタ（この場合はＨＳＲ_ｍ １４０２）につながれたリレー（この場合は１４０４）を閉成させ、その結果、Ｄａｔａ端子１２４に与えられた信号はデータ線１５４（図の例ではＤ_ｍ）に出力される。このように、選択されなかったデータ線は開放状態となる。
なお、Ｈシフトレジスタには、イネーブル端子を備えたものもあり、その場合には、イネーブル端子が論理ハイになっているときだけ、指定されたリレー１４０４が閉成される。

次に、図３を参照すると、Ｖシフトレジスタ１４２にはＶＳＲ_ｎ １５０２を含むＶＳＲ_１〜ＶＳＲ_ＶのＶ個のシフトレジスタが備えられる。Ｖシフトレジスタ１４２は、パルス入力端子Ｓｔａｒｔ＿Ｖ１４６に与えられた論理ハイ信号を、クロック端子ＣＬＫ＿Ｖ（１４８）に与えられたクロック信号の数ほど、Ｄｉｒ＿Ｖ端子１５０で指定された方向にシフト動作し、この例ではシフトレジスタＶＳＲ_ｎ１５０２から論理ハイ信号が出力され、さらにイネーブル端子ＥＮＢ＿Ｖ（１４９）に論理ハイ信号が与えられているときだけＶＳＲ_ｎ １５０２の出力に接続されたアンド回路１５０４から論理ハイ信号が出力され、その信号がバッファ１５０６で緩衝増幅されてオン電圧Ｖｏｎがゲート線Ｇ_ｎ １５２に出力される。
一方、選択されなかったシフトレジスタは論理ロー信号を出力し、それがバッファで緩衝増幅されて、結果として選択されなかったゲート線にはオフ電圧Ｖｏｆｆが出力される。
なお、Ｖシフトレジスタには、イネーブル端子ＥＮＢ＿Ｖ（１４９）を備えないものもあり、その場合には、アンド回路１５０４は存在せず、シフトレジスタを選択するだけでゲート線にオン電圧Ｖｏｎが出力される。

図1に戻ると、Ｈシフトレジスタ１４０の電源端子１２４には、選択したデータ線に電圧を印加する為の可変電圧源１２２と、データ線を通して移動した電荷量を測定する電荷計１１０が直列に接続されている。

ＴＦＴアレイ１０２の各画素は、例えば画素１５８に示されているように、それぞれ所定のゲート線（画素１５８の場合Ｇ_ｎ）と線１６２により接続され、同様に所定のデータ線(画素１５８の場合Ｄ_ｍ）と線１６４により接続されている。

なお、特に断らない限り、本明細書中では、画素あるいは保持容量への「書き込む」とは、その画素の保持容量に「充電する」ことを指し、画素あるいは保持容量から「読み出す」とは、その画素の保持容量から「電荷を放電させ、その電荷量を測定する」ことを指すものとする。

本発明による試験に用いられるＴＦＴアレイ１０２は、液晶またはＥＬ用の表示パネルであって、液晶やＥＬの形成前の表示パネルについて適用することができる。また、液晶またはＥＬが形成された後の表示パネルについても、本発明を適用することはできる。
各画素の構造は、液晶あるいはＥＬのどちらの表示素子であっても図４（Ａ）に示すように、ゲート線Ｇ_ｎ（１５２）とデータ線Ｄ_ｍ（１５４）に、それぞれゲートとソースが接続された画素選択トランジスタＱ１（１８２）と、そのドレイン端子につながれて、コモン電源Ｖ１（１８８）との間でトランジスタＱ１の出力電圧を保存する保持容量Ｃ１（１８４）と、同じくそのドレインにつながれた画素駆動回路１８６を備える。

液晶の表示パネルの場合は、図４（Ｂ）に示すように、画素駆動回路には液晶を形成するためのＩＴＯ電極用端子１９０が存在するだけである。

ＥＬ用の表示パネルの場合は、図４（Ｃ）に示すように、画素駆動回路１８６には、電流駆動用トランジスタＱ２（１９２）と、ＩＴＯ電極用端子１９４と、ＥＬ駆動用電源Ｖ２（１９６）を備える。ＩＴＯ電極用端子１９４上にはＥＬを形成して、その先に何らかの信号線に接続することができる。なお、ＩＴＯ電極用端子１９４上にはＥＬが形成されていても、いなくても、保持容量の特性の測定には支障はないことに注意されたい。

次に図５を用いて、本発明の測定アルゴリズムの説明をする。なお、本明細書では、ｊ番目の画素グループのｉ番目の画素をＰ_ｊ，ｉと表現し、その画素のゲート線をＧ_ｊ，ｉ、データ線をＤ_ｊ，ｉと表記する。
まず、本発明におけるｊ番目の画素グループの１番目の画素Ｐ_ｊ，１の保持容量について着目し、時刻ｔ_６に書き込みを開始する。次に、書き込み時間Ｗ経過後の時刻ｔ_７にｊ−１番目の画素グループの２番目の画素Ｐ_{ｊ−１，２}について読み出しを開始する。なお、この画素Ｐ_{ｊ−１，２}には、事前に書き込みが行われており、保持時間Ｈが経過していたものである。次に、Ｐ_{ｊ−１，２}の読み出しが読み出し時間Ｒ経過後の時刻ｔ_８で終了したら、ｊ番目の画素グループの２番目の画素Ｐ_ｊ，２に対して書き込みを開始する。
なお、図５に示されているように、ｊ−１番目の画素グループの１番目の画素Ｐ_{ｊ−１，１}についての読み出しは、画素Ｐ_ｊ，１の書き込みに先立つ時刻ｔ_５に開始されている。

このようにすれば、直前の画素グループで書き込みが行われた画素の読み出しと、今回始めて書き込みを行う画素グループの書き込みを交互に行うことができるので、図１４に示されるような待ち時間Ａ_１は生じない。以降、２つのグループの全ての画素について読み出しと書き込みを行い、保持時間との関係で生じる端数の待ち時間Ａ_３経過後の時刻ｔ_９から、既に書き込み済みで保持時間Ｈが経過したｊ番目の画素グループの１番目の画素Ｐ_ｊ，１の読み出しを行い、読み出し時間Ｒ経過後の時刻ｔ_１０には、次のｊ＋１番目の画素グループの１番目の画素Ｐ_{ｊ＋１，１}の書き込みを開始する。ここで、一つの画素グループの画素の数Ｓは、Ｓ＝Ｈ／（Ｗ＋Ｒ）個で表され、全画素グループの数はＴで表されるとする。

なお、各画素間のゲート線及びデータ線の選択にはシフトレジスタを使うため、実際はある画素に書き込みを終了したら、次の画素の位置への最適な移動方向を Ｄｉｒ＿Ｈ １２６, Ｄｉｒ＿Ｖ １５０で選択し、それぞれ、目的とする画素への移動に必要なクロック分シフト動作をするよう、試験装置が制御（図１には図示されてない）する。従って、このシフト動作の時間マージンを考慮した測定タイミング設計が必要となる。しかし、シフトレジスタの動作クロックは書き込み時間、読み出し時間に比べて十分に短いので、表示パネル全体で画素の選択制御にかかる時間も、十分に短くてすみ、試験時間全体への影響は少ない。

次に図６を用いて、より具体的に図５で紹介したアルゴリズムを説明する。図６は、試験開始(ノードＳ)から試験終了(ノードＥ)までの、書き込み時間／読み出し時間／待ち時間の関係を模式的に示したものであり、横軸の長さは時間の長さに比例する。ノードＳからノード１までの間は、第１の画素グループに対して書き込みを行う期間を示し、この場合は組合せて読み出しを行う画素はないので、読み出し時間に相当する待ち時間Ａ_ｒ（４０２、４０６、４１０、４１４）が各書き込みの間に挿入されている。すなわち、期間Ａ_ｒ（４０２）待ち、第１の画素グループの１番目の画素への書き込みＷ_１，１（４０４）を行い、期間Ａ_ｒ（４０６）待ち、第１の画素グループの２番目の画素へ書き込みＷ_１，２（４０８）を行う、ということを繰り返して、第１の画素グループの最後の画素への書き込みＷ_１，Ｓ（４１６）を行い、さらに、端数の待ち時間Ａ_３（４１８）待つ。

次に、ノード１からノード２の間は、事前に保持時間Ｈが経過した画素グループの各画素の読み出しと、新たな画素グループの各画素への書き込みを交互に行う期間である。すなわち、事前に書き込みが行われ、保持時間経過した、ｊ−１番目の画素グループの１番目の画素の読み出しＲ_{ｊ−１，１}（４２０）を行い、ｊ番目の画素グループの１番目の画素への書き込みＷ_ｊ，１（４２２）を行い、ｊ−１番目の画素グループの２番目の画素への読み出しＲ_{ｊ−１，２}（４２４）を行い、ｊ番目の画素グループの２番目の画素への書き込みＷ_ｊ，２（４２６）を行う、ということを繰り返して、両グループの最後の画素について、Ｒ_{ｊ−１，Ｓ}（４３２）とＷ_ｊ，Ｓ（４３４）を行い、端数の期間Ａ_３（４３６）待ち、ノード２に達する。

最後のノード２からノードＥの間は、新たに書き込みをする画素はないので、代わりに書き込み時間の相当する待ち時間Ａ_ｗ（４４０、４４４、４４８）が挿入される。すなわち、最後の画素グループである第Ｔ番目の画素グループの第１番目の画素への読み出しＲ_Ｔ，１（４３８）を行い、Ａ_ｗ待ち（４４０）、第Ｔ番目の画素グループの第２番目の画素への読み出しＲ_Ｔ，２（４４２）を行い、Ａ_ｗ待ち（４４４）、ということを繰り返して、最後の画素に対して読み出しＲ_Ｔ，Ｓ（４５０）を行い、ノードＥに達し、試験を終了する。なお、最後の画素グループの画素数は、表示パネルの画素数との関係でＳ個に満たない場合も考えられ、その場合には、適宜上記のアルゴリズムを修正して対応することができる。
また、図６のアルゴリズムを元に、ノード２に達する前であっても、画素数がＳ個未満の画素グループを設け、Ｓ個画素が存在しない画素グループの書き込みあるいは読み出しサイクルには、待ち時間を設けるように変更するなど、適宜修正を加えることもできよう。

次に図７及び図８のフローチャートを用いて、図６に示したアルゴリズムをさらに詳細に説明する。図７において、ステップ９１０でプログラムを開始すると、ステップ９１４で画素グループ内の画素番号を示す変数ｉを１に初期化する。次にステップ９１６で画素の読み出し時間に相当する待ち時間Ａ_ｒを待ち、ステップ９１８で第１の画素グループのｉ番目の画素の保持容量に書き込みをし、ステップ９２０で第１の画素グループ内全てのＳ個の画素について書き込みが行われたか判断し、そうでない場合にはステップ９２２で変数ｉをインクリメントし、ステップ９１８からを繰り返す。また、Ｓ個行われていた場合には、ステップ９２４で待ち時間Ａ_３待つ。以上で図６のノードＳからノード１に達した。

次にステップ９２６で、書き込みをする画素グループ番号を示す変数ｊを２に初期化し、書き込みにｊ番目の画素グループを、読み出しにｊ−１番目の画素グループを選ぶ。ステップ９３０で変数ｉを１に初期化し、ステップ９３２で、ｊ−１番目の画素グループのｉ番目の画素の読み出しを行い、ｊ番目の画素グループのｉ番目の画素の書き込みを行う。ステップ９３４で、両グループともＳ個分終了したか判定し、結果がＮｏならステップ９３８で変数ｉをインクリメントし、ステップ９３２から繰り返す。結果がＹｅｓなら、ステップ９３６で待ち時間Ａ_３待ち、ステップ９４０で、変数ｊがＴ−１であるか、すなわちＴ−１番目のグループの全画素の読み出しが終了したか判定する。結果がＮｏなら、ステップ９４２で変数ｊをインクリメントし、ステップ９２８から繰り返す。以上で図６のノード１からノード２に達した。

ステップ９４０の結果がＹｅｓなら、ステップ９４４で変数ｊをＴにセットし、変数ｉを１に初期化し、ステップ９４６で第Ｔ番目の画素グループのｉ番目の画素について測定をし、ステップ９４８で書き込み相当時間Ａ_ｗ待つ。ステップ９５０で第Ｔ番目の画素グループの全画素について測定が完了したか判定し、Ｎｏならステップ９５２で変数ｉをインクリメントし、ステップ９４６から繰り返す。Ｙｅｓなら、ステップ９５４で終了する。

次に図８を用いて、ステップ９３２をより詳細なフローチャートとして説明する。なお、ステップ９１８とステップ９４６の詳細は、図８の一部を待ち時間で置き換えたものなので省略する。

まず最初に、可変電圧源１２２の出力電圧は書き込み電圧Ｖｗと読み出し電圧Ｖｒを出力することができ、最初は読み出し電圧Ｖｒにセットされていることに注意されたい。また、一例として、書き込み電圧Ｖｗは５Ｖ、読み出し電圧Ｖｒは０Ｖである。図８において、ステップ１０１０でこのルーチンが開始すると、ステップ１０１２で、まずＨシフトレジスタ１４０で画素Ｐ_{ｊ−１，ｉ}に接続されているデータ線Ｄ_{ｊ−１，ｉ}を選択し、Ｖシフトレジスタ１４２で画素Ｐ_{ｊ−１，ｉ}に接続されているゲート線Ｇ_{ｊ−１，ｉ}を選択する。これにより、画素Ｐ_{ｊ−１，ｉ}にＨシフトレジスタ１４０を介して電荷計１１０と可変電圧源１２２が接続される。

次に、ステップ１０１８で、イネーブル端子ＥＮＢ＿Ｖを所定期間論理ハイにし、ゲート線Ｇ_{ｊ−１，ｉ}を所定期間オフ電圧Ｖｏｆｆからオン電圧Ｖｏｎにセットし、その後オフ電圧Ｖｏｆｆにもどす。これにより、画素Ｐ_{ｊ−１，ｉ}の画素選択トランジスタＱ１（図４の１８２）は、保持容量の放電時間として所定期間オン状態となり、データ線Ｄ_{ｊ−１，ｉ}の電位差とのバランスにより、保持容量Ｃ１（図４の１８４）と電荷計（図１の１１０）との間でトランジスタＱ１（１８２）を介して電荷の移動が起こる。

次にステップ１０２０により、電荷計１１０でデータ線Ｄ_{ｊ−１，ｉ}を介して移動した電荷量を測定する。

次にステップ１０３０で、Ｈシフトレジスタ１４０で画素Ｐ_ｊ，ｉに接続されているデータ線Ｄ_ｊ，ｉを選択し、Ｖシフトレジスタ１４２で画素Ｐ_ｊ，ｉに接続されているゲート線Ｇ_ｊ，ｉを選択する。次にステップ１０３２で、可変電圧源１２２の出力電圧を書き込み電圧Ｖｗにセットし、画素Ｐ_ｊ，ｉに接続されたデータ線Ｄ_ｊ，ｉの出力を書き込み電圧Ｖｗとする。次にステップ１０３４で、イネーブル端子ＥＮＢ＿Ｖを論理ハイにし、ゲート線Ｇ_ｊ，ｉをＶｏｆｆからＶｏｎにセットする。次にステップ１０３６で保持容量への充電時間として所定期間待つ。次にステップ１０３８で、イネーブル端子ＥＮＢ＿Ｖを論理ローにし、ゲート線Ｇ_ｊ，ｉの出力をオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆにする。さらに、ステップ１０３９で、可変電圧源１２２の出力電圧を読み出し電圧Ｖｒにセットし、データ線Ｄ_ｊ，ｉの出力を読み出し電圧Ｖｒとする。最後に、ステップ１０４０でこのルーチンの動作を終了する。

次に本発明における測定アルゴリズムに適用される、読み出し・書き込みを行う画素の選び方、すなわち、画素グループ（画素配列）の定め方について、図９ないし図１２を用いて説明する。

なお、説明のために、各画素の位置を、表示パネルの左上隅を１とするＸ，Ｙ座標を使って表す。例えば、図９で画素（３，１）は「３ａ」と書かれた、すなわちラベル付けされた、画素として表されている。さらに、画素にかかれているラベルについては、１桁目の数字が画素グループの番号示し、２桁目のアルファベットがその画素グループ内での画素の順番を示す。例えば、図９の画素（３，１）には「３ａ」とラベル付けされており、これは３番目の画素グループの１番目の画素を表している。図９では３番目の画素グループの各画素は，３ａの画素（３，１）から３Ｓの画素（３，Ｓ）まで順に割り当てられている。また、表示パネルの大きさは、データ線の数がＵ、ゲート線の数がＶの、Ｕ×Ｖとして説明する。

図９は、書き込みと読み出しの画素選択動作を単純かつ高速にする割り当て方法による実施例の一つである。第１の画素グループは、画素（１，１）を起点として、上から下にＳ個を選び、次の画素グループはひとつ右隣の列で、画素（２，１）を起点として、上から下にＳ個選ぶ、というような順で表示パネルの全画素について画素グループを割り当てる。この方法だと、図７のステップ９３７で説明すると、ｊ−１番目の画素グループのｉ番目の画素で読み出しを行い、次にｊ番目の画素グループのｉ番目の画素で書き込みをする際に、ゲート線は同じゲート線ですむので、データ線だけ一つ隣を選択するだけでよい。そのため、アルゴリズムとしても簡単だし、対象画素の移動にかかる時間も短い。

この方法の別のバリエーションとして、上記の割り当て方法において、次の画素グループを現在の画素グループの左隣を選ぶこともできる。また、表示パネルの上下及び左右の端部はサイクリックにつながっているとみなして、画素グループを割り当てることもできる。

この方法のさらに別のバリエーションとして、各画素グループでの画素の選択方向を上から下ではなく、下から上とし、次の順番の画素グループの位置を、先の画素グループでの画素の選び方に応じて、それが下から上の場合は次の画素グループは前の画素グループの右隣又は左隣に選ぶことができる。

図１０と図１１には、高精度測定を実現する割り当て方法による実施例を示す。
図１０（Ａ）には、画素グループ内の画素選びの移動量としてＸ，Ｙ方向に（＋１，＋１）のシフトを行い、画素グループ間では移動量（０，−１）のシフトを行う方式について画素グループ毎の画素配列の選び方が模式的に示されている。第１の画素グループの画素として、ここでは全Ｓ個のうち例示的に最初の４画素分しか示していないが、画素（１，１）を開始点として１ａ〜１ｄのように右下方向に選択する。第２の画素グループとしては、画素（１，Ｖ）を開始点として２ａ〜２ｄで示されるように選択する。ここで、表示パネルの座標の上下および左右は、それぞれサイクリックにつながるものとして選択されることに注意されたい。

同様にして、本発明における別の実施例として図１０（Ｂ）には、画素グループ内の移動量が（＋１，−１）の右上方向であり、画素グループ間の移動量は（０，＋１）で、開始画素が１画素ずつ下方向に移動する選択方式が示されている。

また、本発明におけるさらに別の実施例として図１０（Ｃ）には、画素グループ内の移動量が（−１，＋１）の左下方向であり、画素グループ間の移動量は（０，−１）で、開始画素が１画素ずつ上方向に移動する選択方式が示されている。

また、本発明におけるさらに別の実施例として図１０（Ｄ）には、画素グループ内の移動量が（−１，−１）の左上方向であり、画素グループ間の移動量は（０，＋１）で、開始画素が１画素ずつ下方向に移動する選択方式が示されている。

図１０の４方式によって画素を選択する際のＨシフトレジスタ及びＶシフトレジスタの移動量を、表１に示す。ここでは、データ線の信号線の番号をＤで、ゲート線の番号をＧで示している。ここで示した移動量から、それぞれのシフトレジスタのシフト方向をシフト方向入力端子（Ｄｉｒｅｃｔｉｏｎ＿Ｈ、Ｄｉｒｅｃｔｉｏｎ＿Ｖ）で選択し、必要とされるクロックＣＬＫ＿Ｈ，ＣＬＫ＿Ｖを入力し、さらにサイクリックな動作をさせる場合にはパルス入力端子Ｓｔａｒｔ＿Ｈ，Ｓｔａｒｔ＿Ｖにも入力してシフトレジスタを動作させることで、画素が選択される。この表から、図１０で示される４方式は、画素間の移動量が最小で済み、試験時間の短縮化に寄与する方式であることが理解されよう。

図１１には、図１０の４方法とは別の画素グループの選び方が示されている。
図１１（Ａ）には、画素グループ内の画素選びの移動量が（＋１，＋１）で図１０（Ａ）と同じで右下方向だが、画素グループ間では移動量が（−１，０）で、開始画素が１画素ずつ左方向に移動する選択方式が示されている。ここでも、表示パネルの座標の上下および左右は、それぞれサイクリックにつながるものとして選択されることに注意されたい。

同様にして、本発明における別の実施例として図１１（Ｂ）には、画素グループ内の移動量が（＋１，−１）の右上方向であり、画素グループ間の移動量は（−１，０）で、開始画素が１画素ずつ左方向に移動する選択方式が示されている。

また、本発明におけるさらに別の実施例として図１１（Ｃ）には、画素グループ内の移動量が（−１，＋１）の左下方向であり、画素グループ間の移動量は（＋１，０）で、開始画素が１画素ずつ右方向に移動する選択方式が示されている。

また、本発明におけるさらに別の実施例として図１１（Ｄ）には、画素グループ内の移動量が（−１，−１）の左上方向であり、画素グループ間の移動量は（＋１，０）で、開始画素が１画素ずつ下方向に移動する選択方式が示されている。

図１１の４方式でも、図１０に対する表１と同様な考察によりＨシフトレジスタの移動量及びＶシフトレジスタの移動量を考察することができ、これから試験時間の短縮化に寄与するよう、画素間の移動量が最小となっていることが理解されよう。

次に図１０及び図１１による方法により高精度測定を実現することができる理由を説明する。図１２には、ゲート線は異なるがデータ線が共通の画素回路を示している。ここで、ゲート線Ｇ_ｎ１１５４とデータ線Ｄ_ｍ１１５０で選択される下側の画素の保持容量Ｃ１ｄに充電された電荷を測定する場合を考える。データ線Ｄ_ｍには読み出し電圧Ｖｒが印加され、ゲート線Ｇ_ｎ１１５４にはオン電圧Ｖｏｎが印加され、結果として、保持容量Ｃ１ｄに蓄積された電荷が、データ線Ｄ_ｍの電圧ＶｒによりトランジスタＱ１ｄを介して放電する。

ここで、データ線が共通でゲート線が異なる画素の画素選択トランジスタＱ１ｃについて考えると、画素選択トランジスタＱ１ｃはゲート線Ｇ_ｎ−１（１１５２）がＶｏｆｆであるのでオフ状態ではあるが、そのオフ抵抗によりリーク電流が流れる。特に保持容量Ｃ１ｃが充電済みで保持時間経過するのを待っている状態であれば、画素選択トランジスタＱ１ｃのソース・ドレイン間電位差はＶｗ−Ｖｒとなり非常に大きい。従ってリーク電流も大きくなる。もし保持容量Ｃ１ｃが測定済みであれば、画素選択トランジスタＱ１ｃのソース・ドレイン間電位差は０であるのでリーク電流は非常に小さい。すなわち、データ線が共通でゲート線が異なり、かつ充電済みで保持時間経過するのを待っている画素が多いほどデータ線Ｄ_ｍに流れるリーク電流の合計が大きくなる。従って画素グループ内の測定順序に依存して電荷移動量の測定値が変化してしまう。これらは、隣り合った画素に限らず、データ線を共通とする複数の画素全てについて当てはまることを注意されたい。

図１０と図１１に示す実施例では、以上のような問題を解決する為に、以下のように画素を画素グループごとの配列として選択する。まず、画素の選択については、以下の２点が守られなければならない。
Ａ１）充電された画素のゲート線については、保持時間が経過するまでは選択してはならない。
Ａ２）測定される画素のデータ線につながる他の画素は、充電されていてはならない。

言い換えると、次のような選択ルールとなる。
Ｂ１）画素グループ中のどの画素についても、互いのゲート線とデータ線が異なるように、各画素を選択する。
Ｂ２）ある画素が測定された後なら、その画素とデータ線もしくはゲート線が共通の画素を充電しても良い。ただし、充電される画素は、充電された電荷を保持中の他のいずれの画素に対しても、データ線あるいはゲート線が共通であってはならない。

翻って図１０及び図１１の実施例を考察すれば，この両図に記載されているいずれの実施例も，上記Ｂ１とＢ２のルールを満足しており、図１２のような不都合をもたらさないことが理解されよう。

以上のように、本発明によるアクティブアレイマトリクスの保持容量の保持特性を、実施例を交えて説明してきたが、これらは本発明を例示目的で開示されたものであり、本発明を制限するものではないことに注意されたい。当業者には容易に理解できるように、様々な改変を施すことができよう。例えば、画素グループ内の画素の移動量として１より多い移動量の方式を考えることもできるし、開始画素を表示パネルの端部以外の場所に設定することもできる。さらに、試験に適用される素子としては、図４（Ｃ）以外の方式のエレクトロルミネッセンス表示パネルの保持容量の特性測定にも応用することができる。

なお、本発明では、Ｈシフトレジスタ及びＶシフトレジスタが、双方向にシフト可能な表示パネルについて説明してきたが、十分な画素選択時間マージンを考慮することで、Ｈシフトレジスタ及びＶシフトレジスタのいずれか又は一方が、単一方向にだけシフトするシフトレジスタの表示パネルについても、本発明を実施することができる。

さらに、本発明による保持容量の特性の良否をＴＦＴアレイ製造プロセスの前段階にフィードバックして、プロセスの品質改善に使用することもできよう。

本発明による試験回路のブロック図である。 図１のＨシフトレジスタ１４０の回路を示したブロック図である。 図１のＶシフトレジスタ１４２の回路を示したブロック図である。 本発明で試験対象となる画素回路を説明するブロック図である。 本発明による試験を説明するタイミングチャートである。 図５に示す試験のシーケンスを説明する為の模式図である。 本発明の実施例の一つを説明するフローチャートである。 図７のフローチャートの一部を詳しく説明するフローチャートである。 本発明の実施例の一つの説明として、画素グループの選び方を示す模式図である。 本発明の実施例の別の一つの説明として、画素グループの別の選び方を示す模式図である。 本発明の実施例の別の一つの説明として、画素グループのさらに別の選び方を示す模式図である。 図１０及び図１１の方法による効果を説明するための回路図である。 従来技術の試験方法による試験装置のブロック図である。 従来技術に基づく試験方法を説明するタイミングチャートである。

符号の説明

１００ ＴＦＴアレイ測定装置
１０２ ＴＦＴアレイ
１１０ 電荷計
１２２ 可変電圧源
１２４ Ｄａｔａ端子
１２６、１５０ シフト方向端子
１２８、１４８ クロック信号端子
１３０、１４６ パルス入力端子
１４０ Ｈシフトレジスタ
１４２ Ｖシフトレジスタ
１４９ イネーブル端子
１５２ ゲート線
１５４ データ線
１５６、１５８、１６０ 画素回路
１６２、１６４ 接続線

Claims (8)

1. 保持容量を備えた複数の画素回路を含むアクティブマトリクスのＴＦＴアレイの保持特性測定方法であって、前記複数の画素回路の各々は、前記保持容量と、該保持容量にデータ線を接続するためのスイッチング用トランジスタと、前記スイッチング用トランジスタのスイッチング動作を制御するゲート線を備え、前記複数の画素回路には少なくとも第１と第２と第３と第４の画素回路を備え、前記測定方法は、
   充電後所定の保持時間経過した第１の画素回路の保持容量の電荷を測定してから、まだ充電されてない第３の画素回路の保持容量に充電し、
   充電後所定の保持時間経過した第２の画素回路の保持容量の電荷を測定してから、まだ充電されてない第４の画素回路の保持容量に充電し、
   前記第３の画素回路の保持容量を充電してから、前記所定の保持時間経過後に前記第３の画素回路の保持容量の電荷を測定し、
   前記第４の画素回路の保持容量を充電してから、前記所定の保持時間経過後に前記第４の画素回路の保持容量の電荷を測定する
   ステップを含むことを特徴とする測定方法。
2. 前記第1の画素回路で測定するステップの前に、前記第1と第２の画素回路のそれぞれの保持容量に充電し、
   前記第１と第２の画素回路の保持容量を充電するステップの前に、前記第１と前記第２の画素回路を第１の画素グループに割り当て、前記第３と前記第４の画素回路を第２の画素グループに割り当てるステップをさらに含むことを特徴とする請求項１に記載の測定方法。
3. 前記画素回路を画素グループに割り当てるステップにおいて、
   前記第１の画素回路は、第１のデータ線と、第１のゲート線とに接続され、前記第２の画素回路は、前記第１のデータ線と、前記第１のゲート線に隣接する第２のゲート線とに接続されるように割り当て、
   前記第３の画素回路は、前記第１のデータ線に隣接する第２のデータ線と、前記第１のゲート線とに接続され、前記第４の画素回路は、前記第２のデータ線と、前記第２のデータ線とに接続されるように割り当てる
   ことを特徴とする請求項２に記載の測定方法。
4. 前記画素回路を画素グループに割り当てるステップにおいて、
   前記第１の画素回路は、第１のデータ線と、第１のゲート線とに接続され、前記第２の画素回路は、前記第１のデータ線に隣接する第２のデータ線と、前記第１のゲート線に隣接する第２のゲート線とに接続されるように割り当て、
   前記第３の画素回路は、前記第１のデータ線と、前記第１のゲート線に隣接し前記第２のゲート線とは反対側にある第３のゲート線とに接続され、前記第４の画素回路は、前記第２のデータ線と、前記第１のゲート線とに接続されるように割り当てる
   ことを特徴とする請求項２に記載の測定方法。
5. 前記画素回路を画素グループに割り当てるステップにおいて、
   前記第１の画素回路は、第１のデータ線と、第１のゲート線とに接続され、前記第２の画素回路は、前記第１のデータ線に隣接する第２のデータ線と、前記第１のゲート線に隣接する第２のゲート線とに接続されるように割り当て、
   前記第３の画素回路は、前記第１のデータ線に隣接し前記第２のデータ線とは反対側にある第３のデータ線と、前記第１のゲート線とに接続され、前記第４の画素回路は、前記第１のデータ線と、前記第２のゲート線とに接続されるように割り当てる
   ことを特徴とする請求項２に記載の測定方法。
6. 前記第１及び第２及び第３及び第４の画素回路のいずれかが充電されている時は、該充電されている画素回路の電荷が測定されるまでは、該充電されている画素回路につながるゲート線につながる他の画素回路は充電も測定もされず、
   前記第１及び第２及び第３及び第４の画素回路のいずれかが測定されるときは、該測定される画素回路につながるデータ線につながる他の画素回路は充電されていない
   ことを特徴とする請求項１又は２又は４又は５に記載の測定方法。
7. 保持容量を備えた複数の画素回路を含むアクティブマトリクスのＴＦＴアレイの保持特性測定方法であって、前記複数の画素回路の各々は、前記保持容量と、該保持容量にデータ線を接続するためのスイッチング用トランジスタと、前記スイッチング用トランジスタのスイッチング動作を制御するゲート線と備え、前記複数の画素回路には少なくとも第１と第２と第３と第４の画素回路を備え、前記測定方法は、
   前記複数の画素回路から、所定数の画素回路を第１及び第２の画素グループに割り当て、
   前記第１の画素グループの各画素回路を充電し、
   前記第１の画素グループの画素回路の一つから電荷を測定し、前記第２の画素グループの画素回路の一つに充電することを、両画素グループの各画素回路について行い、
   前記第２の画素グループの各画素回路から電荷を測定する
   ステップを含み、
   前記割り当てるステップにおいて、前記第１と第２の画素グループそれぞれにおいては、各画素回路は互いにゲート線とデータ線が異なるように割り当て、
   電荷の測定が終了した画素回路につながるデータ線あるいはゲート線につながる画素回路であって、該データ線あるいは該ゲート線につながるさらに別の画素回路が充電されていない前記画素回路を、次に充電するように、前記第１と第２の画素グループの各画素回路を割り当てる
   ことを特徴とする測定方法。
8. 前記ＴＦＴアレイは双方向シフトレジスタを備えたことを特徴とする請求項１ないし６のいずれかに記載の測定方法。
   
   

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