JP3191073B2 - 多結晶シリコン薄膜トランジスタアレイ検査装置 - Google Patents
多結晶シリコン薄膜トランジスタアレイ検査装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、多結晶シリコン薄膜
トランジスタ（以後、ＴＦＴ、と称す）アレイ検査装置
に関し、特にＴＦＴを使用したアクティブ・マトリック
ス方式の液晶表示装置を液晶注入工程以前の工程におい
て各画素の寄生容量に蓄積される電荷に着目して画素欠
陥を検出する多結晶シリコンＴＦＴアレイ検査装置に関
する。
トランジスタ（以後、ＴＦＴ、と称す）アレイ検査装置
に関し、特にＴＦＴを使用したアクティブ・マトリック
ス方式の液晶表示装置を液晶注入工程以前の工程におい
て各画素の寄生容量に蓄積される電荷に着目して画素欠
陥を検出する多結晶シリコンＴＦＴアレイ検査装置に関
する。
【０００２】
【従来の技術】液晶表示装置は、多結晶シリコンＴＦＴ
アレイ基板を先ず構成し、これに液晶を注入して初めて
液晶表示装置として動作する状態になる。この液晶表示
装置製造工程においては、液晶注入工程に入る以前の多
結晶シリコンＴＦＴアレイ基板の状態において検査が実
施される。ところが、このＴＦＴアレイ基板の状態にお
ける検査の内容は、ＴＦＴアレイ基板の内部に線欠陥を
検出する線欠陥検出用診断回路を予め内蔵しておいて、
これによりＴＦＴアレイ基板の状態において断線或は短
絡その他の線欠陥の検出をすることである。しかし、液
晶表示装置は、ＴＦＴアレイ基板の状態における上述の
線欠陥の検査に合格しさえすれば、液晶注入工程終了後
において必ず欠陥のない完成品であるという訳ではな
い。ＴＦＴアレイ基板は既に画素欠陥を内包するもので
あるかも知れないからである。
アレイ基板を先ず構成し、これに液晶を注入して初めて
液晶表示装置として動作する状態になる。この液晶表示
装置製造工程においては、液晶注入工程に入る以前の多
結晶シリコンＴＦＴアレイ基板の状態において検査が実
施される。ところが、このＴＦＴアレイ基板の状態にお
ける検査の内容は、ＴＦＴアレイ基板の内部に線欠陥を
検出する線欠陥検出用診断回路を予め内蔵しておいて、
これによりＴＦＴアレイ基板の状態において断線或は短
絡その他の線欠陥の検出をすることである。しかし、液
晶表示装置は、ＴＦＴアレイ基板の状態における上述の
線欠陥の検査に合格しさえすれば、液晶注入工程終了後
において必ず欠陥のない完成品であるという訳ではな
い。ＴＦＴアレイ基板は既に画素欠陥を内包するもので
あるかも知れないからである。
【０００３】液晶表示装置の製造工程における最終工程
である液晶注入工程を経ずにその直前の状態であるＴＦ
Ｔアレイ基板の状態において画素欠陥を検出することが
できれば、既に画素欠陥を内包するＴＦＴアレイ基板に
液晶を注入して画素欠陥のある液晶表示装置を製造する
無駄を排除することができ、結局、最終製品の歩留まり
を向上することができる。ところで、液晶注入工程を経
ずにその直前の状態であるＴＦＴアレイ基板の状態にお
いて画素欠陥を検出する検査装置として、特開平３−１
４２４９９号公報に記載される「画像表示装置およびそ
の検査方法」がある。この画像表示装置はその第３頁左
上欄第１２ないし１５行に記載される通りの「本発明の
画像表示装置の特徴的要件は、水平走査回路２の出力に
より制御されるアナログスイッチ３の入力部に信号スイ
ッチ８を、出力部にリセット用スイッチ６とソースホロ
ワ回路５を設けることにある。」というものである。
である液晶注入工程を経ずにその直前の状態であるＴＦ
Ｔアレイ基板の状態において画素欠陥を検出することが
できれば、既に画素欠陥を内包するＴＦＴアレイ基板に
液晶を注入して画素欠陥のある液晶表示装置を製造する
無駄を排除することができ、結局、最終製品の歩留まり
を向上することができる。ところで、液晶注入工程を経
ずにその直前の状態であるＴＦＴアレイ基板の状態にお
いて画素欠陥を検出する検査装置として、特開平３−１
４２４９９号公報に記載される「画像表示装置およびそ
の検査方法」がある。この画像表示装置はその第３頁左
上欄第１２ないし１５行に記載される通りの「本発明の
画像表示装置の特徴的要件は、水平走査回路２の出力に
より制御されるアナログスイッチ３の入力部に信号スイ
ッチ８を、出力部にリセット用スイッチ６とソースホロ
ワ回路５を設けることにある。」というものである。
【０００４】
【発明が解決しようとする課題】以上の画像表示装置の
従来例は、被試験デバイスである多結晶シリコン薄膜ト
ランジスタアレイに画素欠陥を検出するに必要とされる
回路素子、特に、リセット用スイッチ６とソースホロワ
回路５を出力部に設ける必要のある検査装置である。 し
かし、試験に際して、被試験デバイスである多結晶シリ
コン薄膜トランジスタアレイ各個に検査に必要とされる
回路素子をいちいち組み込んで試験を実施することは試
験を煩雑、非能率にする。そして、検査に必要とされる
回路素子を被試験デバイスに組み込んで検査する場合、
組み込んだ回路素子の不良に起因して被試験デバイスの
歩留まりを低下する恐れもある。
従来例は、被試験デバイスである多結晶シリコン薄膜ト
ランジスタアレイに画素欠陥を検出するに必要とされる
回路素子、特に、リセット用スイッチ６とソースホロワ
回路５を出力部に設ける必要のある検査装置である。 し
かし、試験に際して、被試験デバイスである多結晶シリ
コン薄膜トランジスタアレイ各個に検査に必要とされる
回路素子をいちいち組み込んで試験を実施することは試
験を煩雑、非能率にする。そして、検査に必要とされる
回路素子を被試験デバイスに組み込んで検査する場合、
組み込んだ回路素子の不良に起因して被試験デバイスの
歩留まりを低下する恐れもある。
【０００５】この発明は、多結晶シリコンＴＦＴを使用
したアクティブ・マトリックス方式の液晶表示装置の製
造工程における液晶注入工程以前の状態にあるＴＦＴア
レイ基板について、各画素の寄生容量に蓄積される電荷
に着目して画素欠陥を検出する上述の問題を解消するＴ
ＦＴアレイ検査装置を提供するものである。
したアクティブ・マトリックス方式の液晶表示装置の製
造工程における液晶注入工程以前の状態にあるＴＦＴア
レイ基板について、各画素の寄生容量に蓄積される電荷
に着目して画素欠陥を検出する上述の問題を解消するＴ
ＦＴアレイ検査装置を提供するものである。
【０００６】
【課題を解決するための手段】請求項１の発明による多
結晶シリコン薄膜トランジスタアレイ検査装置は、ゲー
トバス走査用シフトレジスタ及びデータバス走査用シフ
トレジスタを組み込んだ多結晶シリコン薄膜トランジス
タアレイ基板の各画素を順次選択して、直流電圧を印加
する駆動回路を具備し、アレイ基板内部の各画素を順次
選択して、上記直流電圧の印加により蓄積された電荷に
応じた放電電流を、各画素毎に検出して出力する検出回
路を具備し、出力された電荷に応じた放電電流の各ほぼ
最大値をサンプルホールドするサンプルホールド回路を
具備し、サンプルホールド回路の出力から得られた値に
ついて、１データバスについての平均値と個々の画素毎
の値との間の差をとり、その差により、画素欠陥の検出
をする画像処理装置を具備する。
結晶シリコン薄膜トランジスタアレイ検査装置は、ゲー
トバス走査用シフトレジスタ及びデータバス走査用シフ
トレジスタを組み込んだ多結晶シリコン薄膜トランジス
タアレイ基板の各画素を順次選択して、直流電圧を印加
する駆動回路を具備し、アレイ基板内部の各画素を順次
選択して、上記直流電圧の印加により蓄積された電荷に
応じた放電電流を、各画素毎に検出して出力する検出回
路を具備し、出力された電荷に応じた放電電流の各ほぼ
最大値をサンプルホールドするサンプルホールド回路を
具備し、サンプルホールド回路の出力から得られた値に
ついて、１データバスについての平均値と個々の画素毎
の値との間の差をとり、その差により、画素欠陥の検出
をする画像処理装置を具備する。
【０００７】そして請求項２の発明は、請求項１の発明
の多結晶シリコン薄膜トランジスタアレイ検査装置にお
いて、サンプルホールド回路の出力端に接続し出力され
るアナログ波形を足切りするするスライス回路と、スラ
イス回路の出力端に接続しスライスされた出力を増幅し
て上記画像処理装置に出力する可変利得増幅回路とを有
する。
の多結晶シリコン薄膜トランジスタアレイ検査装置にお
いて、サンプルホールド回路の出力端に接続し出力され
るアナログ波形を足切りするするスライス回路と、スラ
イス回路の出力端に接続しスライスされた出力を増幅し
て上記画像処理装置に出力する可変利得増幅回路とを有
する。
【０００８】
【実施例】図を参照してこの発明の実施例を説明する。
図１は走査用シフトレジスタを組み込んだ多結晶シリコ
ンＴＦＴアレイ基板であり、図２はこの発明の多結晶シ
リコンＴＦＴアレイ検査装置であり、図３は多結晶ＴＦ
Ｔアレイ基板の多数のデータバスの内の１列のみを示す
図である。
図１は走査用シフトレジスタを組み込んだ多結晶シリコ
ンＴＦＴアレイ基板であり、図２はこの発明の多結晶シ
リコンＴＦＴアレイ検査装置であり、図３は多結晶ＴＦ
Ｔアレイ基板の多数のデータバスの内の１列のみを示す
図である。
【０００９】この発明の多結晶シリコンＴＦＴアレイ検
査装置による画素欠陥の検査は、これを要約するに、多
結晶シリコンＴＦＴアレイ基板に走査用シフトレジスタ
３０を組み込み、ＴＦＴアレイ基板の状態にある未完成
の液晶表示装置に完成されたＴＦＴ液晶表示装置を動作
させる時と同様の通常の駆動パターンを印加することに
よりＴＦＴアレイ基板を動作駆動し、この時にアレイ基
板内部において画素Ｐの寄生容量Ｃに蓄積された或いは
関係する電荷を放電電流波形として１画素Ｐ毎に取り出
してこれを検査することにより画素欠陥の存否を認識す
るものである。
査装置による画素欠陥の検査は、これを要約するに、多
結晶シリコンＴＦＴアレイ基板に走査用シフトレジスタ
３０を組み込み、ＴＦＴアレイ基板の状態にある未完成
の液晶表示装置に完成されたＴＦＴ液晶表示装置を動作
させる時と同様の通常の駆動パターンを印加することに
よりＴＦＴアレイ基板を動作駆動し、この時にアレイ基
板内部において画素Ｐの寄生容量Ｃに蓄積された或いは
関係する電荷を放電電流波形として１画素Ｐ毎に取り出
してこれを検査することにより画素欠陥の存否を認識す
るものである。
【００１０】ここで、図３はＴＦＴアレイ基板の多数の
データバスの内の１９ 1 のみ１列を示す図であり、これ
を参照してＴＦＴアレイ基板内部において画素Ｐの寄生
容量に蓄積される電荷について説明する。上述の電荷が
蓄積される寄生容量としては下記のものが考えられる。 Ｃ gbdb1 ：ゲートバス・データバス間寄生容量 Ｃgs1 ：ゲート・ソース間寄生容量 Ｃgd1 ：ゲート・ドレイン間寄生容量 Ｃds1 ：ドレイン・ソース間寄生容量 Ｃst1 ：ソース付加容量 シフトレジスタ３０Y が１本のゲートバス１８を選択し
て、これにゲート電圧Ｖvgが印加されている期間に以下
の行程を実行する。
データバスの内の１９ 1 のみ１列を示す図であり、これ
を参照してＴＦＴアレイ基板内部において画素Ｐの寄生
容量に蓄積される電荷について説明する。上述の電荷が
蓄積される寄生容量としては下記のものが考えられる。 Ｃ gbdb1 ：ゲートバス・データバス間寄生容量 Ｃgs1 ：ゲート・ソース間寄生容量 Ｃgd1 ：ゲート・ドレイン間寄生容量 Ｃds1 ：ドレイン・ソース間寄生容量 Ｃst1 ：ソース付加容量 シフトレジスタ３０Y が１本のゲートバス１８を選択し
て、これにゲート電圧Ｖvgが印加されている期間に以下
の行程を実行する。
【００１１】シフトレジスタ３０Y がゲートバス例えば
１８1 を選択してこれにゲート電圧Ｖvg1 が印加されて
いる期間にシフトレジスタ３０X が全データバス１９を
順次に１走査し、対応する各画Ｐの画素電極に対して映
像端子ＶＩＤ R 、ＶＩＤ G 、ＶＩＤ B からスイッチ２０
を介してＤＣ電圧を書き込む。ＤＣ電圧の書き込みに際
して、各データバス１９についてＴＦＴ１６、ゲートバ
ス１８およびデータバス１９が関係する上述の寄生容量
を介してこれら寄生容量に電荷が充電される。寄生容量
に対する電荷の充電は以下の如くに行なわれる。
１８1 を選択してこれにゲート電圧Ｖvg1 が印加されて
いる期間にシフトレジスタ３０X が全データバス１９を
順次に１走査し、対応する各画Ｐの画素電極に対して映
像端子ＶＩＤ R 、ＶＩＤ G 、ＶＩＤ B からスイッチ２０
を介してＤＣ電圧を書き込む。ＤＣ電圧の書き込みに際
して、各データバス１９についてＴＦＴ１６、ゲートバ
ス１８およびデータバス１９が関係する上述の寄生容量
を介してこれら寄生容量に電荷が充電される。寄生容量
に対する電荷の充電は以下の如くに行なわれる。
【００１２】ゲートバス１８1 に対してゲート電圧Ｖ
vg1 が印加されることにより、ＴＦＴ１６ 1 、ゲートバ
ス１８ 1 とデータバス１９ 1 の間の寄生容量Ｃ gbdb1 、
ＴＦＴ１６ 1 の寄生容量Ｃ gs1 、Ｃ gd1 を介して、デー
タバス１９ 1 に接続されているＴＦＴ１６ 1 以外の寄生
容量Ｃ gs 、Ｃ gd 、Ｃ ds 、Ｃ gbdb とソース付加容量Ｃ st1
の和に対して、ゲート電圧Ｖ vg1 により充電電流が流れ
る。ＴＦＴ１６ 1 の寄生容量Ｃ gbdb1 、Ｃ gs1 、Ｃ
gd1 、Ｃ ds1 、ソース付加容量Ｃ st1 は、結局、この充
電電流により充電されるに到る。
vg1 が印加されることにより、ＴＦＴ１６ 1 、ゲートバ
ス１８ 1 とデータバス１９ 1 の間の寄生容量Ｃ gbdb1 、
ＴＦＴ１６ 1 の寄生容量Ｃ gs1 、Ｃ gd1 を介して、デー
タバス１９ 1 に接続されているＴＦＴ１６ 1 以外の寄生
容量Ｃ gs 、Ｃ gd 、Ｃ ds 、Ｃ gbdb とソース付加容量Ｃ st1
の和に対して、ゲート電圧Ｖ vg1 により充電電流が流れ
る。ＴＦＴ１６ 1 の寄生容量Ｃ gbdb1 、Ｃ gs1 、Ｃ
gd1 、Ｃ ds1 、ソース付加容量Ｃ st1 は、結局、この充
電電流により充電されるに到る。
【００１３】次いで、シフトレジスタ３０X を更に１走
査させることにより上述の通りに寄生容量に蓄積された
電荷を放電する。即ち、シフトレジスタ３０X を走査さ
せてスイッチ２０を順次に導通させることにより、スイ
ッチ２０を介して１画素Ｐ毎の寄生容量が関係する電荷
を放電電流波形として映像端子ＶＩＤを介して取り出
す。
査させることにより上述の通りに寄生容量に蓄積された
電荷を放電する。即ち、シフトレジスタ３０X を走査さ
せてスイッチ２０を順次に導通させることにより、スイ
ッチ２０を介して１画素Ｐ毎の寄生容量が関係する電荷
を放電電流波形として映像端子ＶＩＤを介して取り出
す。
【００１４】上述の行程をシフトレジスタ３０Y の走査
線数分実施し、１画素Ｐ毎の寄生容量Ｃが関係するデー
タバス１９に蓄積された電荷のデータをＴＦＴアレイ基
板の全ての画素Ｐについて採取する。画素欠陥の判定
は、１本のデータバス１９に着目し、各画素Ｐの電荷の
データの平均値を計算し、この平均値と各画素Ｐのデー
タとの間の差を計算することにより行なう。この処理を
実施する理由について説明するに、画素ＰのＴＦＴ１６
の接続不良に起因する電荷検出量が各データバスの電荷
検出量のバラツキより微小であることによる。この電荷
検出量のバラツキはスイッチ２０の寄生容量、各データ
バスの配線抵抗、寄生容量に差が生ずることにより発生
する。
線数分実施し、１画素Ｐ毎の寄生容量Ｃが関係するデー
タバス１９に蓄積された電荷のデータをＴＦＴアレイ基
板の全ての画素Ｐについて採取する。画素欠陥の判定
は、１本のデータバス１９に着目し、各画素Ｐの電荷の
データの平均値を計算し、この平均値と各画素Ｐのデー
タとの間の差を計算することにより行なう。この処理を
実施する理由について説明するに、画素ＰのＴＦＴ１６
の接続不良に起因する電荷検出量が各データバスの電荷
検出量のバラツキより微小であることによる。この電荷
検出量のバラツキはスイッチ２０の寄生容量、各データ
バスの配線抵抗、寄生容量に差が生ずることにより発生
する。
【００１５】ここで、図２に示されるこの発明の多結晶
ＴＦＴアレイ検査装置の動作を図４のタイミングチャー
トをも参照して説明する。１はタイミング発生器であ
り、アレイ検査装置を動作させる基準クロック信号ＣＫ
を発生する。２はパターン発生器であり、タイミング発
生器１の発生する基準クロック信号ＣＫに従って被測定
装置であるＴＦＴアレイ基板５０に具備せしめられたシ
フトレジスタ３０Xおよびシフトレジス タ３０Yに供給
する水平表示駆動パターンＤX、水平クロック信号Ｃ
ＬX、垂直表示駆動パターンＤY、垂直クロック信号ＣＬ
Y、後で説明されるアナログマルチプレクサ５の選択制
御パターン、スライス回路７の足切りタイミングパター
ンを発生する。３はそれぞれシフトレジスタ駆動用ドラ
イバである。４は演算増幅回路であり、被測定装置であ
るＴＦＴアレイ基板５０を走査駆動することにより映像
端子ＶＩＤ R 、ＶＩＤ G 、ＶＩＤ B を介して取り出され
た１画素Ｐ毎の電荷のデータを電圧信号に変換した検出
信号を増幅出力する回路である。５はアナログマルチプ
レクサであり、３個の演算増幅回路４から順次に送り出
される電圧増幅出力を受信してこれらを時間的に直列に
整列せしめた一連の検出信号にして出力する回路であ
る。６は検出信号をその最大値近傍においてサンプリン
グするサンプルホールド回路、７はサンプルホールド回
路６の出力端に接続し出力されるアナログ波形を足切り
するスライス回路、８はスライス回路７の出力端に接続
しスライスされた出力を増幅する可変利得増幅回路、９
は可変利得増幅回路８の出力端に接続しスライス増幅さ
れた出力をＡＤ変換するＡＤ変換器、そして１０はＡＤ
変換器９の出力端に接続してＡＤ変換後の出力信号処理
する画像処理装置である。
ＴＦＴアレイ検査装置の動作を図４のタイミングチャー
トをも参照して説明する。１はタイミング発生器であ
り、アレイ検査装置を動作させる基準クロック信号ＣＫ
を発生する。２はパターン発生器であり、タイミング発
生器１の発生する基準クロック信号ＣＫに従って被測定
装置であるＴＦＴアレイ基板５０に具備せしめられたシ
フトレジスタ３０Xおよびシフトレジス タ３０Yに供給
する水平表示駆動パターンＤX、水平クロック信号Ｃ
ＬX、垂直表示駆動パターンＤY、垂直クロック信号ＣＬ
Y、後で説明されるアナログマルチプレクサ５の選択制
御パターン、スライス回路７の足切りタイミングパター
ンを発生する。３はそれぞれシフトレジスタ駆動用ドラ
イバである。４は演算増幅回路であり、被測定装置であ
るＴＦＴアレイ基板５０を走査駆動することにより映像
端子ＶＩＤ R 、ＶＩＤ G 、ＶＩＤ B を介して取り出され
た１画素Ｐ毎の電荷のデータを電圧信号に変換した検出
信号を増幅出力する回路である。５はアナログマルチプ
レクサであり、３個の演算増幅回路４から順次に送り出
される電圧増幅出力を受信してこれらを時間的に直列に
整列せしめた一連の検出信号にして出力する回路であ
る。６は検出信号をその最大値近傍においてサンプリン
グするサンプルホールド回路、７はサンプルホールド回
路６の出力端に接続し出力されるアナログ波形を足切り
するスライス回路、８はスライス回路７の出力端に接続
しスライスされた出力を増幅する可変利得増幅回路、９
は可変利得増幅回路８の出力端に接続しスライス増幅さ
れた出力をＡＤ変換するＡＤ変換器、そして１０はＡＤ
変換器９の出力端に接続してＡＤ変換後の出力信号処理
する画像処理装置である。
【００１６】アナログマルチプレクサ５を介して時間的
に直列に整列せしめられた電荷のデータを電圧信号に変
換した検出信号（図４ Analog MPX'OUT）は、サンプル
ホールド回路６においてタイミング発生器１の発生する
基準クロック信号ＣＫ（図４S & H CLOCK）に従って、
その最大値近傍をサンプルホールドされる。ホールド時
間はこのクロック信号のクロック周期に等しく設定され
る。ところが、この発明において得られる１画素Ｐ毎の
電荷に対応する検出信号の差は極く微小なものであり、
サンプルホールドされた結果の波形、即ちサンプルホー
ルド回路６の出力端における波形は図４（S & H OUT ）
においてはほぼ同等の振幅の波形が連続して水平な波形
として表現されている。しかし、この波形は、微視的に
観察すると、クロック信号によるサンプリング点を境と
して画素Ｐの寄生容量Ｃの差異に起因する微小に高さを
異にする凸凹のアナログ波形なのである。
に直列に整列せしめられた電荷のデータを電圧信号に変
換した検出信号（図４ Analog MPX'OUT）は、サンプル
ホールド回路６においてタイミング発生器１の発生する
基準クロック信号ＣＫ（図４S & H CLOCK）に従って、
その最大値近傍をサンプルホールドされる。ホールド時
間はこのクロック信号のクロック周期に等しく設定され
る。ところが、この発明において得られる１画素Ｐ毎の
電荷に対応する検出信号の差は極く微小なものであり、
サンプルホールドされた結果の波形、即ちサンプルホー
ルド回路６の出力端における波形は図４（S & H OUT ）
においてはほぼ同等の振幅の波形が連続して水平な波形
として表現されている。しかし、この波形は、微視的に
観察すると、クロック信号によるサンプリング点を境と
して画素Ｐの寄生容量Ｃの差異に起因する微小に高さを
異にする凸凹のアナログ波形なのである。
【００１７】サンプルホールド回路６の出力端における
上述の微小に高さを異にするアナログ波形は、次いで、
スライス回路７において足切りタイミングパターンに従
ってスライスされてから可変利得増幅回路８に入力され
る（図４ 利得回路入力）。ところで、この発明におい
て得られる１画素Ｐ毎の電荷に対応する検出電圧信号の
大きさにおいてソース付加容量Ｃstに起因する信号の割
合は極めて大きく、殆どを占めており、各画素の寄生容
量に起因する信号の割合は極く小さい。従って、サンプ
ルホールド回路６の出力端における上述の微小に高さを
異にするアナログ波形（図４ S & H OUT ）は、これを
スライス回路７により足切りをして、極く小さい割合の
各画素の寄生容量に起因する信号を強調して検出する。
このスライス回路７による足切りは、各画素の寄生容量
に蓄積される電荷に着目して画素欠陥を検出するこの発
明の多結晶シリコンＴＦＴアレイ検査装置において重要
な役割を果たしている。次いで、可変利得増幅回路８に
おいて増幅された信号（図４ 利得回路出力）はＡＤ変
換器９においてＡＤ変換後、画像処理装置１０に入力さ
れて信号処理される。
上述の微小に高さを異にするアナログ波形は、次いで、
スライス回路７において足切りタイミングパターンに従
ってスライスされてから可変利得増幅回路８に入力され
る（図４ 利得回路入力）。ところで、この発明におい
て得られる１画素Ｐ毎の電荷に対応する検出電圧信号の
大きさにおいてソース付加容量Ｃstに起因する信号の割
合は極めて大きく、殆どを占めており、各画素の寄生容
量に起因する信号の割合は極く小さい。従って、サンプ
ルホールド回路６の出力端における上述の微小に高さを
異にするアナログ波形（図４ S & H OUT ）は、これを
スライス回路７により足切りをして、極く小さい割合の
各画素の寄生容量に起因する信号を強調して検出する。
このスライス回路７による足切りは、各画素の寄生容量
に蓄積される電荷に着目して画素欠陥を検出するこの発
明の多結晶シリコンＴＦＴアレイ検査装置において重要
な役割を果たしている。次いで、可変利得増幅回路８に
おいて増幅された信号（図４ 利得回路出力）はＡＤ変
換器９においてＡＤ変換後、画像処理装置１０に入力さ
れて信号処理される。
【００１８】画像処理装置１０における信号処理の内容
は、１本のデータバスに着目し、各１本のデータバスの
各画素のＡＤ変換後の電荷のデータに対応する電圧信号
の平均値を計算し、この平均値と個々の画素データの間
の差を計算する。即ち、各画素のＡＤ変換後の電荷のデ
ータに対応する電圧信号を累積加算、アベレージング処
理することにより、各データバスの平均値を計算する。
各データバスの平均値と個々の画素データの間の差を計
算、表示することにより、１画素Ｐ毎の電荷に対応する
検出信号の極く微小な差を認識することができるに到
り、画素欠陥を検出することができる。
は、１本のデータバスに着目し、各１本のデータバスの
各画素のＡＤ変換後の電荷のデータに対応する電圧信号
の平均値を計算し、この平均値と個々の画素データの間
の差を計算する。即ち、各画素のＡＤ変換後の電荷のデ
ータに対応する電圧信号を累積加算、アベレージング処
理することにより、各データバスの平均値を計算する。
各データバスの平均値と個々の画素データの間の差を計
算、表示することにより、１画素Ｐ毎の電荷に対応する
検出信号の極く微小な差を認識することができるに到
り、画素欠陥を検出することができる。
【００１９】
【発明の効果】以上の通りであって、この発明によれ
ば、液晶表示装置の製造工程における最終工程である液
晶注入工程を経ずにその直前の状態であるＴＦＴアレイ
基板の状態において、各画素の寄生容量に蓄積される電
荷に着目して画素欠陥を検出することがでる。従って、
画素欠陥を内包するＴＦＴアレイ基板に液晶を注入して
画素欠陥のある液晶表示装置を製造する無駄を排除する
ことができ、結局、最終製品の歩留まりを向上すること
ができる。そして、この発明の多結晶シリコンＴＦＴア
レイ検査装置は、試験の実施に際して、被試験デバイス
である多結晶シリコン薄膜トランジスタアレイ各個に検
査に必要とされる回路素子をいちいち組み込む必要はな
く、被試験デバイスをそのまま単に適用して被試験デバ
イスに対して共通に使用することができるものであり、
試験を能率的に実施することができる。また、検査に必
要とされる回路素子を被試験デバイスに組み込んで検査
する場合、組み込んだ回路素子の不良に起因して被試験
デバイスの歩留まりを低下する恐れがあるが、この発明
の検査装置は回路素子を被試験デバイスに組み込むこと
はしないので、本来的にこの恐れはない。
ば、液晶表示装置の製造工程における最終工程である液
晶注入工程を経ずにその直前の状態であるＴＦＴアレイ
基板の状態において、各画素の寄生容量に蓄積される電
荷に着目して画素欠陥を検出することがでる。従って、
画素欠陥を内包するＴＦＴアレイ基板に液晶を注入して
画素欠陥のある液晶表示装置を製造する無駄を排除する
ことができ、結局、最終製品の歩留まりを向上すること
ができる。そして、この発明の多結晶シリコンＴＦＴア
レイ検査装置は、試験の実施に際して、被試験デバイス
である多結晶シリコン薄膜トランジスタアレイ各個に検
査に必要とされる回路素子をいちいち組み込む必要はな
く、被試験デバイスをそのまま単に適用して被試験デバ
イスに対して共通に使用することができるものであり、
試験を能率的に実施することができる。また、検査に必
要とされる回路素子を被試験デバイスに組み込んで検査
する場合、組み込んだ回路素子の不良に起因して被試験
デバイスの歩留まりを低下する恐れがあるが、この発明
の検査装置は回路素子を被試験デバイスに組み込むこと
はしないので、本来的にこの恐れはない。
【図１】走査用シフトレジスタを組み込んだＴＦＴアレ
イ基板を示す図。
イ基板を示す図。
【図２】この発明の多結晶シリコンＴＦＴアレイ検査装
置を示す図。
置を示す図。
【図３】多結晶ＴＦＴアレイ基板のデータバスの内の１
列を示す図。
列を示す図。
【図４】ＴＦＴアレイ検査装置の動作のタイミングチャ
ート。
ート。
６ サンプルホールド回路 ７ スライス回路 ８ 可変利得増幅回路 １０ 画像処理装置 ３０ 走査用シフトレジスタ ５０ アレイ基板 Ｃ 寄生容量 Ｐ 画素
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/00 G01R 31/28 G01R 27/26 G02F 1/13 G02F 1/1365
Claims (2)
- 【請求項１】 ゲートバス走査用シフトレジスタ及びデ
ータバス走査用シフトレジスタを組み込んだ多結晶シリ
コン薄膜トランジスタアレイ基板の各画素を順次選択し
て、直流電圧を印加する駆動回路を具備し、 上記 アレイ基板内部の各画素を順次選択して、上記直流
電圧の印加により蓄積された電荷に応じた放電電流を、
各画素毎に検出して出力する検出回路を具備し、上記出力された電荷に応じた放電電流の各ほぼ最大値を
サンプルホールドするサンプルホールド回路を具備し、 上記サンプルホールド回路の出力から得られた値につい
て、１データバスについての平均値と個々の画素毎の値
との間の差をとり、そ の差により、画素欠陥の検出をす
る画像処理装置を具備することを特徴とする多結晶シリ
コン薄膜トランジスタアレイ検査装置。 - 【請求項２】 請求項１に記載される多結晶シリコン薄
膜トランジスタアレイ検査装置において、 上記 サンプルホールド回路の出力端に接続し出力される
アナログ波形を足切りするするスライス回路と、スライ
ス回路の出力端に接続しスライスされた出力を増幅して
上記画像処理装置に出力する可変利得増幅回路とを有す
るものであることを特徴とする多結晶シリコン薄膜トラ
ンジスタアレイ検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22323093A JP3191073B2 (ja) | 1993-09-08 | 1993-09-08 | 多結晶シリコン薄膜トランジスタアレイ検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22323093A JP3191073B2 (ja) | 1993-09-08 | 1993-09-08 | 多結晶シリコン薄膜トランジスタアレイ検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0777553A JPH0777553A (ja) | 1995-03-20 |
| JP3191073B2 true JP3191073B2 (ja) | 2001-07-23 |
Family
ID=16794837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22323093A Expired - Fee Related JP3191073B2 (ja) | 1993-09-08 | 1993-09-08 | 多結晶シリコン薄膜トランジスタアレイ検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3191073B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713968B2 (en) | 2000-09-06 | 2004-03-30 | Tokyo Electron Limited | Plasma processing apparatus |
| US6847223B2 (en) | 2003-02-14 | 2005-01-25 | Wintest Corporation | Method and device for inspection active matrix substrate |
| JP2016223930A (ja) * | 2015-06-01 | 2016-12-28 | 株式会社二子商事 | 放射能汚染土壌用袋 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3879668B2 (ja) * | 2003-01-21 | 2007-02-14 | ソニー株式会社 | 液晶表示装置とその検査方法 |
| JP5102934B2 (ja) * | 2004-05-19 | 2012-12-19 | 株式会社ロッテ | 新規酒類 |
-
1993
- 1993-09-08 JP JP22323093A patent/JP3191073B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713968B2 (en) | 2000-09-06 | 2004-03-30 | Tokyo Electron Limited | Plasma processing apparatus |
| US6847223B2 (en) | 2003-02-14 | 2005-01-25 | Wintest Corporation | Method and device for inspection active matrix substrate |
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| Publication number | Publication date |
|---|---|
| JPH0777553A (ja) | 1995-03-20 |
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