JPH06138449A - 液晶表示器用基板検査装置 - Google Patents
液晶表示器用基板検査装置Info
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- JPH06138449A JPH06138449A JP4293050A JP29305092A JPH06138449A JP H06138449 A JPH06138449 A JP H06138449A JP 4293050 A JP4293050 A JP 4293050A JP 29305092 A JP29305092 A JP 29305092A JP H06138449 A JPH06138449 A JP H06138449A
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Abstract
(57)【要約】
【目的】 液晶及びカラーフィルタ等の要素を装着する
前の状態にある液晶表示器用基板を直接検査し、良否を
判定することができる液晶表示器用基板検査装置を提供
する。 【構成】 検査すべき液晶表示器用基板に実装された行
駆動回路２及び列駆動回路３に駆動信号を与える駆動パ
ターン発生器１２と、一つの行線が選択されている状態
で液晶表示器用基板に設けられた映像信号入力端子Ｒ,
Ｇ, Ｂにデータ電圧を与えると共に、同一行線が選択さ
れている状態で行なわれる第１水平走査期間にオンに制
御され、第２水平走査期間ではオフに制御され映像信号
入力端子Ｒ, Ｇ, Ｂからデータ電圧の電圧源を切離すス
イッチ素子と、第２水平走査期間に各列線が選択される
毎に各列線の電圧を映像信号入力端子Ｒ, Ｇ, Ｂを通じ
て順次取込み記憶するメモリと、このメモリに記憶され
た電圧値が規定の範囲に入っているか否かを比較し、良
否を判定する判定手段とによって構成する。
前の状態にある液晶表示器用基板を直接検査し、良否を
判定することができる液晶表示器用基板検査装置を提供
する。 【構成】 検査すべき液晶表示器用基板に実装された行
駆動回路２及び列駆動回路３に駆動信号を与える駆動パ
ターン発生器１２と、一つの行線が選択されている状態
で液晶表示器用基板に設けられた映像信号入力端子Ｒ,
Ｇ, Ｂにデータ電圧を与えると共に、同一行線が選択さ
れている状態で行なわれる第１水平走査期間にオンに制
御され、第２水平走査期間ではオフに制御され映像信号
入力端子Ｒ, Ｇ, Ｂからデータ電圧の電圧源を切離すス
イッチ素子と、第２水平走査期間に各列線が選択される
毎に各列線の電圧を映像信号入力端子Ｒ, Ｇ, Ｂを通じ
て順次取込み記憶するメモリと、このメモリに記憶され
た電圧値が規定の範囲に入っているか否かを比較し、良
否を判定する判定手段とによって構成する。
Description
【０００１】
【産業上の利用分野】この発明は液晶表示器用基板の検
査装置に関する。
査装置に関する。
【０００２】
【従来の技術】液晶表示器の検査を完成前の基板の状態
で検査できると無駄になる部品を少なくできることから
コスト低減に有効である。特にカラー表示用液晶表示器
の場合は前面に重ねられるカラーフィルタが無駄になら
ないためコストの低減に特に有効である。
で検査できると無駄になる部品を少なくできることから
コスト低減に有効である。特にカラー表示用液晶表示器
の場合は前面に重ねられるカラーフィルタが無駄になら
ないためコストの低減に特に有効である。
【０００３】このような要求から従来より液晶表示器を
基板の状態で検査することが試みられている。図４はそ
の一例を示す。図中１は液晶表示器用基板を示す。この
基板１は一般に透明な絶縁板が用いられ、その一方の面
に垂直走査用の行駆動回路２と水平走査用の列駆動回路
３とが実装される。行駆動回路２の出力側には行線４
Ａ, ４Ｂ, ４Ｃ, ４Ｄ……が接続され、行駆動信号ＣＬ
Ｙに同期して行線４Ａ,４Ｂ, ４Ｃ, ４Ｄ……が順次１
水平走査毎に切替えられて選択され、選択された行線に
例えば１６Ｖ程度の電圧が与えられる。尚ＤＹ１は行駆
動回路２に与えるスタートパルスを示す。
基板の状態で検査することが試みられている。図４はそ
の一例を示す。図中１は液晶表示器用基板を示す。この
基板１は一般に透明な絶縁板が用いられ、その一方の面
に垂直走査用の行駆動回路２と水平走査用の列駆動回路
３とが実装される。行駆動回路２の出力側には行線４
Ａ, ４Ｂ, ４Ｃ, ４Ｄ……が接続され、行駆動信号ＣＬ
Ｙに同期して行線４Ａ,４Ｂ, ４Ｃ, ４Ｄ……が順次１
水平走査毎に切替えられて選択され、選択された行線に
例えば１６Ｖ程度の電圧が与えられる。尚ＤＹ１は行駆
動回路２に与えるスタートパルスを示す。
【０００４】列駆動回路３はこの例では４本のシフトレ
ジスタ３Ａ, ３Ｂ, ３Ｃ, ３Ｄによって構成した場合を
示す。これら４本のシフトレジスタ３Ａ〜３Ｄに列駆動
信号ＣＬＸ１〜ＣＬＸ４が与えられる。各シフトレジス
タ３Ａ〜３Ｄの各出力端子に列駆動トランジスタ群５を
構成する薄膜トランジスタＱ1 , Ｑ2 , Ｑ3 ……のゲー
トを接続し、水平走査クロックに同期して薄膜トランジ
スタＱ1 , Ｑ2 , Ｑ3……が順次オン、オフ制御され、
各列線６Ａ, ６Ｂ, ６Ｃ……に映像信号入力端子Ｒ,
Ｇ, Ｂに与えられる映像信号の電圧を与える。つまりこ
の例ではカラー表示用の液晶表示器の場合を示す。
ジスタ３Ａ, ３Ｂ, ３Ｃ, ３Ｄによって構成した場合を
示す。これら４本のシフトレジスタ３Ａ〜３Ｄに列駆動
信号ＣＬＸ１〜ＣＬＸ４が与えられる。各シフトレジス
タ３Ａ〜３Ｄの各出力端子に列駆動トランジスタ群５を
構成する薄膜トランジスタＱ1 , Ｑ2 , Ｑ3 ……のゲー
トを接続し、水平走査クロックに同期して薄膜トランジ
スタＱ1 , Ｑ2 , Ｑ3……が順次オン、オフ制御され、
各列線６Ａ, ６Ｂ, ６Ｃ……に映像信号入力端子Ｒ,
Ｇ, Ｂに与えられる映像信号の電圧を与える。つまりこ
の例ではカラー表示用の液晶表示器の場合を示す。
【０００５】このため映像信号入力端子は赤色の映像信
号入力端子Ｒと、緑色の映像信号入力端子Ｇと、青色の
映像信号入力端子Ｂとが設けられ、これら入力端子Ｒ,
Ｇ,Ｂに赤色映像信号、緑色映像信号、青色映像信号が
与えられ、これらの映像信号が列駆動トランジスタ
Ｑ1 , Ｑ2 , Ｑ3 , Ｑ4 ……を通じて順次列線６Ａ, ６
Ｂ, ６Ｃ, ６Ｄ……に与えられる。尚ＤX はシフトレジ
スタ３Ａ〜３Ｄに与えるスタートパルスを示す。
号入力端子Ｒと、緑色の映像信号入力端子Ｇと、青色の
映像信号入力端子Ｂとが設けられ、これら入力端子Ｒ,
Ｇ,Ｂに赤色映像信号、緑色映像信号、青色映像信号が
与えられ、これらの映像信号が列駆動トランジスタ
Ｑ1 , Ｑ2 , Ｑ3 , Ｑ4 ……を通じて順次列線６Ａ, ６
Ｂ, ６Ｃ, ６Ｄ……に与えられる。尚ＤX はシフトレジ
スタ３Ａ〜３Ｄに与えるスタートパルスを示す。
【０００６】ここで従来の基板検査装置として各行線４
Ａ, ４Ｂ, ４Ｃ……と、列線６Ａ,６Ｂ, ６Ｃ……の各
端部に線欠陥検出回路７と８を設けた場合を説明する。
これら線欠陥検出回路７と８は行線と列線の本数に対応
した数の薄膜トランジスタによって構成され、これら各
トランジスタはそのゲートが各行線４Ａ, ４Ｂ, ４Ｃ…
…と、列線６Ａ, ６Ｂ, ６Ｃ……に接続される。入力端
子ＰＶに例えば＋５Ｖ程度の電圧を与えておき、行駆動
回路２にクロックを与えることにより、行線４Ａ, ４
Ｂ, ４Ｃ……に順次１６Ｖの電圧が与えられる。線欠陥
検出回路７を構成するトランジスタは行線に順次＋１６
Ｖの電圧が与えられる毎に、この１６Ｖの電圧が与えら
れたトランジスタが順次オンになる。従って、行線４
Ａ, ４Ｂ, ４Ｃ……が途中で断線していなければ線欠陥
検出回路７を構成する各トランジスタは順次オンに制御
される。よってテストポイントＴＰ１にはどの行線が選
択されてもＬ論理が出力される。ここで例えば行線４Ａ
に断線が発生しているとすると、行線４Ａが選択される
とテストポイントＴＰ１はＨ論理となる。よってテスト
ポイントＴＰ１がＨ論理に立上るときに選択されている
行線に断線が存在することが解る。尚テストポイントＴ
Ｐ１にＨ論理が出力される状態としては行線の断面の他
に、行線が列線に接触している場合も含む。
Ａ, ４Ｂ, ４Ｃ……と、列線６Ａ,６Ｂ, ６Ｃ……の各
端部に線欠陥検出回路７と８を設けた場合を説明する。
これら線欠陥検出回路７と８は行線と列線の本数に対応
した数の薄膜トランジスタによって構成され、これら各
トランジスタはそのゲートが各行線４Ａ, ４Ｂ, ４Ｃ…
…と、列線６Ａ, ６Ｂ, ６Ｃ……に接続される。入力端
子ＰＶに例えば＋５Ｖ程度の電圧を与えておき、行駆動
回路２にクロックを与えることにより、行線４Ａ, ４
Ｂ, ４Ｃ……に順次１６Ｖの電圧が与えられる。線欠陥
検出回路７を構成するトランジスタは行線に順次＋１６
Ｖの電圧が与えられる毎に、この１６Ｖの電圧が与えら
れたトランジスタが順次オンになる。従って、行線４
Ａ, ４Ｂ, ４Ｃ……が途中で断線していなければ線欠陥
検出回路７を構成する各トランジスタは順次オンに制御
される。よってテストポイントＴＰ１にはどの行線が選
択されてもＬ論理が出力される。ここで例えば行線４Ａ
に断線が発生しているとすると、行線４Ａが選択される
とテストポイントＴＰ１はＨ論理となる。よってテスト
ポイントＴＰ１がＨ論理に立上るときに選択されている
行線に断線が存在することが解る。尚テストポイントＴ
Ｐ１にＨ論理が出力される状態としては行線の断面の他
に、行線が列線に接触している場合も含む。
【０００７】また同様に列線６Ａ, ６Ｂ, ６Ｃ……に設
けた線欠陥検出回路８にはテストポイントＴＰ２が接続
され、このテストポイントＴＰ２にＨ論理が発生すると
き、その時点で選択されている列線に断線又は行線との
接触事故が発生していることが解る。
けた線欠陥検出回路８にはテストポイントＴＰ２が接続
され、このテストポイントＴＰ２にＨ論理が発生すると
き、その時点で選択されている列線に断線又は行線との
接触事故が発生していることが解る。
【０００８】
【発明が解決しようとする課題】図４に示した線欠陥検
出回路７及び８によれば行線４Ａ, ４Ｂ, ４Ｃ……と列
線６Ａ, ６Ｂ, ６Ｃ……が断線しているか又は行線と列
線とが接触していることが解る。然し乍ら行線と列線と
の各交点に設けられる画素用スイッチ素子ＦＥＴ及び画
素電極Ｐが正常に作られているか否かを検査することが
できない不都合がある。
出回路７及び８によれば行線４Ａ, ４Ｂ, ４Ｃ……と列
線６Ａ, ６Ｂ, ６Ｃ……が断線しているか又は行線と列
線とが接触していることが解る。然し乍ら行線と列線と
の各交点に設けられる画素用スイッチ素子ＦＥＴ及び画
素電極Ｐが正常に作られているか否かを検査することが
できない不都合がある。
【０００９】つまり画素電極ＰX が対向する行線に短絡
した状態で作られた場合、及び画素電極ＰX が接続され
た電極（ドレイン）とゲートとの間が短絡した状態に作
られた場合は図４に示した線欠陥検出回路７, ８では検
出できない。この発明の目的は液晶表示器が基板の状態
において、画素用スイッチ素子ＦＥＴと画素電極ＰX と
が正常に作られたか否かを検査することができる液晶表
示器用基板検査装置を提供しようとするものである。
した状態で作られた場合、及び画素電極ＰX が接続され
た電極（ドレイン）とゲートとの間が短絡した状態に作
られた場合は図４に示した線欠陥検出回路７, ８では検
出できない。この発明の目的は液晶表示器が基板の状態
において、画素用スイッチ素子ＦＥＴと画素電極ＰX と
が正常に作られたか否かを検査することができる液晶表
示器用基板検査装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】この発明では一つの行線
を選択した状態で水平走査を２回実行する。第１水平走
査期間では映像信号入力端子にデータ電圧を与え、各列
線を通じて画素用スイッチ素子によって選択されている
画素電極にデータ電圧を与え、画素電極によって形成さ
れる静電容量にデータ電圧を充電する。第２水平走査期
間では映像信号入力端子を通じて各画素電極によって形
成される静電容量の充電電圧を読出しメモリに取込む。
メモリに取込まれた電圧を基準値と比較し、基準から外
れている電圧を検出することにより、その部分の画素電
極又は画素用スイッチ素子が不良であることを判定手段
によって判定する。
を選択した状態で水平走査を２回実行する。第１水平走
査期間では映像信号入力端子にデータ電圧を与え、各列
線を通じて画素用スイッチ素子によって選択されている
画素電極にデータ電圧を与え、画素電極によって形成さ
れる静電容量にデータ電圧を充電する。第２水平走査期
間では映像信号入力端子を通じて各画素電極によって形
成される静電容量の充電電圧を読出しメモリに取込む。
メモリに取込まれた電圧を基準値と比較し、基準から外
れている電圧を検出することにより、その部分の画素電
極又は画素用スイッチ素子が不良であることを判定手段
によって判定する。
【００１１】従ってこの発明によれば、画素用スイッチ
素子の不良と画素電極の不良を、基板の状態で検出する
ことができる。よって液晶表示器に用いる高価な部品を
無駄にすることがなく、コストの低減を達することがで
きる。
素子の不良と画素電極の不良を、基板の状態で検出する
ことができる。よって液晶表示器に用いる高価な部品を
無駄にすることがなく、コストの低減を達することがで
きる。
【００１２】
【実施例】図１はこの発明の一実施例を示す。図１に示
す１は図４に示した液晶表示器用基板と同一の構造のも
のとして説明する。図中１１はタイミング発生器、１２
は駆動パターン発生器を示す。駆動パターン発生器１２
から行駆動信号ＣＬＹ及び列駆動信号ＣＬＸ１〜ＣＬＸ
４が出力され、これら駆動信号ＣＬＹ, ＣＬＸ１〜ＣＬ
Ｘ４がドライバ群１３を通じて検査すべき液晶表示器用
基板１の各駆動信号入力端子に与えられ、検査すべき液
晶表示器用基板１の各行線及び列線を駆動する。
す１は図４に示した液晶表示器用基板と同一の構造のも
のとして説明する。図中１１はタイミング発生器、１２
は駆動パターン発生器を示す。駆動パターン発生器１２
から行駆動信号ＣＬＹ及び列駆動信号ＣＬＸ１〜ＣＬＸ
４が出力され、これら駆動信号ＣＬＹ, ＣＬＸ１〜ＣＬ
Ｘ４がドライバ群１３を通じて検査すべき液晶表示器用
基板１の各駆動信号入力端子に与えられ、検査すべき液
晶表示器用基板１の各行線及び列線を駆動する。
【００１３】また検査すべき液晶表示器用基板１の映像
信号入力端子Ｒ, Ｇ, Ｂにはスイッチ素子１４Ａ, １４
Ｂ, １４Ｃを通じてデータ電圧ＶＤを与える。これらス
イッチ素子１４Ａ, １４Ｂ, １４Ｃは第１水平走査期間
はオンの状態に制御され、続く第２水平走査期間ではオ
フに制御される。つまりこの発明では一つの行線を選択
すると、その各行線毎に水平走査を２回ずつ繰返す駆動
パターンを駆動パターン発生器１２から出力させる。
信号入力端子Ｒ, Ｇ, Ｂにはスイッチ素子１４Ａ, １４
Ｂ, １４Ｃを通じてデータ電圧ＶＤを与える。これらス
イッチ素子１４Ａ, １４Ｂ, １４Ｃは第１水平走査期間
はオンの状態に制御され、続く第２水平走査期間ではオ
フに制御される。つまりこの発明では一つの行線を選択
すると、その各行線毎に水平走査を２回ずつ繰返す駆動
パターンを駆動パターン発生器１２から出力させる。
【００１４】図２にその状態を示す。ｎ行目選択期間中
に前半の１水平走査期間を書込動作期間とし、後半の１
水平走査期間を読出動作期間とする。ここで水平走査は
図４に示したシフトレジスタ３Ａ, ３Ｂ, ３Ｃ, ３Ｄの
中の１個だけを動作させ、列線６Ａ, ６Ｂ, ６Ｃ……を
４本おきに検査するようにしている。図２の列では列駆
動信号ＣＬＸ１だけを供給し、図４に示したシフトレジ
スタ３Ａだけを駆動させた場合を示す。１／４の粗さで
１画面分走査すると、次にはシフトレジスタ３Ｂだけを
駆動し、これを繰返して４個のシフトレジスタ３Ａ〜３
Ｄを全て駆動し、４画面分走査して検査を終了する。
に前半の１水平走査期間を書込動作期間とし、後半の１
水平走査期間を読出動作期間とする。ここで水平走査は
図４に示したシフトレジスタ３Ａ, ３Ｂ, ３Ｃ, ３Ｄの
中の１個だけを動作させ、列線６Ａ, ６Ｂ, ６Ｃ……を
４本おきに検査するようにしている。図２の列では列駆
動信号ＣＬＸ１だけを供給し、図４に示したシフトレジ
スタ３Ａだけを駆動させた場合を示す。１／４の粗さで
１画面分走査すると、次にはシフトレジスタ３Ｂだけを
駆動し、これを繰返して４個のシフトレジスタ３Ａ〜３
Ｄを全て駆動し、４画面分走査して検査を終了する。
【００１５】書込動作期間ではスイッチ素子１４Ａ, １
４Ｂ, １４Ｃがオンに制御され、検査すべき液晶表示器
用基板１の映像信号入力端子Ｒ, Ｇ, Ｂにデータ電圧Ｖ
Ｄを与える。シフトレジスタ３Ａだけが駆動されること
により、列線６Ａ, ６Ｂ, ６Ｃ……は４本おきに選択さ
れ、その選択された列線に順次データ電圧ＶＤが与えら
れる。各列線にデータ電圧が与えられることにより主に
画素電極ＰX によって形成される静電容量Ｃstにデータ
電圧ＶＤが充電される。シフトレジスタ３Ａが担当する
全ての列線にデータ電圧ＶＤを与え終ると、スイッチ素
子１４Ａ〜１４Ｃがオフに切替えられ、読出動作に入
る。
４Ｂ, １４Ｃがオンに制御され、検査すべき液晶表示器
用基板１の映像信号入力端子Ｒ, Ｇ, Ｂにデータ電圧Ｖ
Ｄを与える。シフトレジスタ３Ａだけが駆動されること
により、列線６Ａ, ６Ｂ, ６Ｃ……は４本おきに選択さ
れ、その選択された列線に順次データ電圧ＶＤが与えら
れる。各列線にデータ電圧が与えられることにより主に
画素電極ＰX によって形成される静電容量Ｃstにデータ
電圧ＶＤが充電される。シフトレジスタ３Ａが担当する
全ての列線にデータ電圧ＶＤを与え終ると、スイッチ素
子１４Ａ〜１４Ｃがオフに切替えられ、読出動作に入
る。
【００１６】読出は各映像信号入力端子Ｒ, Ｇ, Ｂに接
続された高入力インピーダンス形のバッファ増幅器１５
Ａ, １５Ｂ, １５Ｃによって行なわれる。これら３つの
バッファ増幅器１５Ａ, １５Ｂ, １５Ｃの出力はマルチ
プレクサ１６の入力端子に与えられ、３つの情報を１列
のアナログデータ列に集約する。更に必要に応じてサン
プルホールド回路１７で各アナログ電圧の時間軸上の中
心値を取込んで信号の例えば立上り部分のノイズ等を除
去して、周波数帯域を低下させ、更に必要に応じて可変
利得増幅器１８を通じてＡＤ変換器１９に与える。ＡＤ
変換器１９でＡＤ変換した結果を画像メモリ２１に取込
む。
続された高入力インピーダンス形のバッファ増幅器１５
Ａ, １５Ｂ, １５Ｃによって行なわれる。これら３つの
バッファ増幅器１５Ａ, １５Ｂ, １５Ｃの出力はマルチ
プレクサ１６の入力端子に与えられ、３つの情報を１列
のアナログデータ列に集約する。更に必要に応じてサン
プルホールド回路１７で各アナログ電圧の時間軸上の中
心値を取込んで信号の例えば立上り部分のノイズ等を除
去して、周波数帯域を低下させ、更に必要に応じて可変
利得増幅器１８を通じてＡＤ変換器１９に与える。ＡＤ
変換器１９でＡＤ変換した結果を画像メモリ２１に取込
む。
【００１７】図２のＦ, Ｇ, Ｈに映像信号入力端子Ｒ,
Ｇ, Ｂから読出したアナログ電圧ＶＲ, ＶＧ, ＶＢを示
す。これら３つのアナログ電圧ＶＲ, ＶＧ, ＶＢはマル
チプレクサ１６により図２Ｊに示す１列のアナログデー
タ列に集約され、必要に応じて図２Ｋに示すサンプリン
グクロックＳＰによってサンプルにホールドし、更に図
２Ｌに示すＡＤ変換クロックＡＤＣＰによってＡＤ変換
し、画像メモリ２１に書込まれる。
Ｇ, Ｂから読出したアナログ電圧ＶＲ, ＶＧ, ＶＢを示
す。これら３つのアナログ電圧ＶＲ, ＶＧ, ＶＢはマル
チプレクサ１６により図２Ｊに示す１列のアナログデー
タ列に集約され、必要に応じて図２Ｋに示すサンプリン
グクロックＳＰによってサンプルにホールドし、更に図
２Ｌに示すＡＤ変換クロックＡＤＣＰによってＡＤ変換
し、画像メモリ２１に書込まれる。
【００１８】図３を用いてこの発明の動作を説明する。
図３には検査しようとする液晶表示器用基板１の１画素
部分を拡大して示している。図示の状態では行駆動回路
２によって行線４Ａが選択されている。従ってこの行線
４Ａに１６Ｖの電圧が印加されているものとする。選択
されていない行線４Ｂには０Ｖが与えられている。画素
用スイッチ素子ＦＥＴの各電極間にはゲート、ソース間
に寄生容量ＣGSが形成され、またゲート、ドレイン間に
は寄生容量ＣGDが形成され、更にソース、ドレイン間に
は寄生容量ＣSDが形成される。更に各行線と列線との間
には容量Ｃgdlが形成される。行線６Ａが選択されてデ
ータ電圧ＶＤ＝５Ｖが与えられると、この電圧ＶＤ＝５
Ｖが画素用スイッチ素子ＦＥＴのソース、ドレインを通
じて画素電極ＰX に与えられる。よって画素電極ＰX と
行線４Ｂとの間に形成される静電容量Ｃstにデータ電圧
ＶＤ＝５Ｖが充電される。更にスイッチ素子ＦＥＴの各
電極間に形成される寄生容量ＣGS、ＣGDと行線、列線間
に形成される容量Ｃgdl 等にデータ電圧ＶＤ＝５Ｖが充
電される。
図３には検査しようとする液晶表示器用基板１の１画素
部分を拡大して示している。図示の状態では行駆動回路
２によって行線４Ａが選択されている。従ってこの行線
４Ａに１６Ｖの電圧が印加されているものとする。選択
されていない行線４Ｂには０Ｖが与えられている。画素
用スイッチ素子ＦＥＴの各電極間にはゲート、ソース間
に寄生容量ＣGSが形成され、またゲート、ドレイン間に
は寄生容量ＣGDが形成され、更にソース、ドレイン間に
は寄生容量ＣSDが形成される。更に各行線と列線との間
には容量Ｃgdlが形成される。行線６Ａが選択されてデ
ータ電圧ＶＤ＝５Ｖが与えられると、この電圧ＶＤ＝５
Ｖが画素用スイッチ素子ＦＥＴのソース、ドレインを通
じて画素電極ＰX に与えられる。よって画素電極ＰX と
行線４Ｂとの間に形成される静電容量Ｃstにデータ電圧
ＶＤ＝５Ｖが充電される。更にスイッチ素子ＦＥＴの各
電極間に形成される寄生容量ＣGS、ＣGDと行線、列線間
に形成される容量Ｃgdl 等にデータ電圧ＶＤ＝５Ｖが充
電される。
【００１９】スイッチ素子ＦＥＴ及び画素電極ＰX が正
常に作られていればデータ電圧ＶＤ＝５Ｖに関連した正
極性の或る電圧が映像信号入力端子Ｒ, Ｇ, Ｂに出力さ
れる。これに対し、例えば画素電極ＰX がこれに対向す
る行線４Ｂにショートした状態で作られたとすると、画
素電極ＰX は行線駆動回路２によって選択されていない
行線４Ｂに接触しているから、読出電圧はほぼ０Ｖにな
る。
常に作られていればデータ電圧ＶＤ＝５Ｖに関連した正
極性の或る電圧が映像信号入力端子Ｒ, Ｇ, Ｂに出力さ
れる。これに対し、例えば画素電極ＰX がこれに対向す
る行線４Ｂにショートした状態で作られたとすると、画
素電極ＰX は行線駆動回路２によって選択されていない
行線４Ｂに接触しているから、読出電圧はほぼ０Ｖにな
る。
【００２０】一方スイッチ素子ＦＥＴのゲート、ドレイ
ン間がショートしていた場合には、行駆動回路２によっ
て選択されている行線４Ａには１６Ｖの電圧が与えられ
ているから画素用スイッチ素子ＦＥＴのドレイン電極に
１６Ｖが印加される。よってこの場合には列線６Ａの電
位は１６Ｖに近づく傾向の電位となり、正常時の電位よ
り高い電位が読出される。同様にスイッチ素子ＦＥＴの
ゲート、ソース間がショートした状態で作られたとする
と、この場合には行線４Ａが列線６Ａに直接接触してい
るのと同じであるから列線６Ａには行線４Ａに与えられ
ている１６Ｖの電圧が直接出力される。またこのゲー
ト、ソース間がショートしているスイッチ素子ＦＥＴが
行線４Ａによって非選択状態になると、行線４Ａは０Ｖ
となるから、列線６Ａには電圧が全く出力されない状態
になる。従って画素用スイッチ素子ＦＥＴのゲート、ソ
ース間がショートされて作られると、この画素用スイッ
チ素子ＦＥＴが接続されて列線例えば６Ａは行線４Ａ以
外の行線が選択された場合は全く読出電圧を出力しない
状態となる。従って画像メモリ２１に取込んだ電圧の平
均値を算出し、この平均値と比較して規定範囲に入って
いるか否かを比較判定手段２２で判定することにより各
画素単位及び行線単位で正常に作られているか否かを判
定することができる。
ン間がショートしていた場合には、行駆動回路２によっ
て選択されている行線４Ａには１６Ｖの電圧が与えられ
ているから画素用スイッチ素子ＦＥＴのドレイン電極に
１６Ｖが印加される。よってこの場合には列線６Ａの電
位は１６Ｖに近づく傾向の電位となり、正常時の電位よ
り高い電位が読出される。同様にスイッチ素子ＦＥＴの
ゲート、ソース間がショートした状態で作られたとする
と、この場合には行線４Ａが列線６Ａに直接接触してい
るのと同じであるから列線６Ａには行線４Ａに与えられ
ている１６Ｖの電圧が直接出力される。またこのゲー
ト、ソース間がショートしているスイッチ素子ＦＥＴが
行線４Ａによって非選択状態になると、行線４Ａは０Ｖ
となるから、列線６Ａには電圧が全く出力されない状態
になる。従って画素用スイッチ素子ＦＥＴのゲート、ソ
ース間がショートされて作られると、この画素用スイッ
チ素子ＦＥＴが接続されて列線例えば６Ａは行線４Ａ以
外の行線が選択された場合は全く読出電圧を出力しない
状態となる。従って画像メモリ２１に取込んだ電圧の平
均値を算出し、この平均値と比較して規定範囲に入って
いるか否かを比較判定手段２２で判定することにより各
画素単位及び行線単位で正常に作られているか否かを判
定することができる。
【００２１】
【発明の効果】以上説明したように、この発明によれば
液晶表示器用基板１にデータ電圧ＶＤを与え、各画素電
極ＰX が形成する容量Ｃstと、各寄生容量ＣGS, ＣGD,
Ｃgd等にデータ電圧ＶＤを与え、電圧をアナログ的に一
時記憶させ、その記憶したアナログ電圧を読出すことに
より、このアナログ電圧が規定値より高い、低いによっ
て不良を検出することができる。よって液晶表示器に組
立てる前の状態で不良を検出することができるから、液
晶及びカラーフィルタのような高価な部品を不良品とし
て処分しなくて済むから、製造コストを低減させること
ができる効果が得られる。
液晶表示器用基板１にデータ電圧ＶＤを与え、各画素電
極ＰX が形成する容量Ｃstと、各寄生容量ＣGS, ＣGD,
Ｃgd等にデータ電圧ＶＤを与え、電圧をアナログ的に一
時記憶させ、その記憶したアナログ電圧を読出すことに
より、このアナログ電圧が規定値より高い、低いによっ
て不良を検出することができる。よって液晶表示器に組
立てる前の状態で不良を検出することができるから、液
晶及びカラーフィルタのような高価な部品を不良品とし
て処分しなくて済むから、製造コストを低減させること
ができる効果が得られる。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の動作を説明するための波形図。
【図３】この発明の動作を説明するための液晶表示器用
基板の一部を拡大して示す接続図。
基板の一部を拡大して示す接続図。
【図４】従来の技術を説明するために液晶表示器用基板
の構造を示す接続図。
の構造を示す接続図。
１ 液晶表示器用基板 ２ 行駆動回路 ３ 列駆動回路 ３Ａ, ３Ｂ, ３Ｃ, ３Ｄ シフトレジスタ ４Ａ, ４Ｂ, ４Ｃ, ４Ｄ 行線 ５ 列駆動トランジスタ群 ６Ａ, ６Ｂ, ６Ｃ 列線 ＦＥＴ 画素用スイッチ素子 ＰX 画素電極 Ｒ, Ｇ, Ｂ 映像信号入力端子 ７, ８ 線欠陥検出回路 １１ タイミング発生器 １２ 駆動パターン発生器 １３ ドライバ群 １４Ａ, １４Ｂ, １４Ｃ スイッチ素子 １５Ａ, １５Ｂ, １５Ｃ 高入力インピーダンス型の
バッファ増幅器 １６ マルチプレクサ １７ サンプルホールド回路 １８ 可変利得増幅器 １９ ＡＤ変換器 ２１ 画像メモリ ２２ 判定手段
バッファ増幅器 １６ マルチプレクサ １７ サンプルホールド回路 １８ 可変利得増幅器 １９ ＡＤ変換器 ２１ 画像メモリ ２２ 判定手段
Claims (1)
- 【請求項１】 Ａ．検査すべき液晶表示器用基板に実装
された行駆動回路及び列駆動回路に駆動信号を与える駆
動パターン発生器と、 Ｂ．一つの行線が選択されている状態で実行される第１
水平走査期間にオンに制御され、検査すべき液晶表示器
用基板に設けられた映像信号入力端子にデータ電圧を与
えると共に、同一の行線が選択されている状態で行なわ
れる第２水平走査期間にオフに制御され、第２水平走査
期間では上記映像信号入力端子から上記データ電圧の電
圧源を切離すスイッチ素子と、 Ｃ．上記第２水平走査期間に各列線が選択される毎に各
列線の電圧を上記映像信号入力端子を通じて順次取込み
記憶するメモリと、 Ｄ．このメモリに記憶された電圧値が規定の範囲に入っ
ているか否かを比較し、上記液晶表示器用基板の良否を
判定する判定手段と、によって構成したことを特徴とす
る液晶表示器用基板検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293050A JPH06138449A (ja) | 1992-10-30 | 1992-10-30 | 液晶表示器用基板検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293050A JPH06138449A (ja) | 1992-10-30 | 1992-10-30 | 液晶表示器用基板検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06138449A true JPH06138449A (ja) | 1994-05-20 |
Family
ID=17789834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293050A Pending JPH06138449A (ja) | 1992-10-30 | 1992-10-30 | 液晶表示器用基板検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06138449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215314B2 (en) | 2002-09-27 | 2007-05-08 | Sanyo Electronic Co., Ltd | Signal transmission circuit and display apparatus |
-
1992
- 1992-10-30 JP JP4293050A patent/JPH06138449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215314B2 (en) | 2002-09-27 | 2007-05-08 | Sanyo Electronic Co., Ltd | Signal transmission circuit and display apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010313 |