JP2001235725A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2001235725A JP2001235725A JP2000047243A JP2000047243A JP2001235725A JP 2001235725 A JP2001235725 A JP 2001235725A JP 2000047243 A JP2000047243 A JP 2000047243A JP 2000047243 A JP2000047243 A JP 2000047243A JP 2001235725 A JP2001235725 A JP 2001235725A
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Abstract
(57)【要約】
【課題】 少ないパッド数で画素の欠陥を検査できる検
査用トランジスタを含む液晶表示装置を提供する。 【解決手段】 基板と、この基板上に形成された画素ト
ランジスタと映像信号を蓄積する容量とを有するマトリ
クス状に配置された複数の画素からなる画素部と、前記
画素トランジスタに接続された複数の走査線と、前記画
素トランジスタに接続された複数のデータ線と、ビデオ
入力端子よりビデオ信号を供給するビデオ線と、前記デ
ータ線にそれぞれ接続されたスイッチ用トランジスタと
を有する液晶表示装置において、前記基板の前記画素部
の外側に形成された前記データ線にそれぞれ接続する検
査用トランジスタと、この検査用トランジスタに接続さ
れる負荷抵抗および検査用端子を有する前記検査用トラ
ンジスタをオンオフする共通トリガー線とを有する。
査用トランジスタを含む液晶表示装置を提供する。 【解決手段】 基板と、この基板上に形成された画素ト
ランジスタと映像信号を蓄積する容量とを有するマトリ
クス状に配置された複数の画素からなる画素部と、前記
画素トランジスタに接続された複数の走査線と、前記画
素トランジスタに接続された複数のデータ線と、ビデオ
入力端子よりビデオ信号を供給するビデオ線と、前記デ
ータ線にそれぞれ接続されたスイッチ用トランジスタと
を有する液晶表示装置において、前記基板の前記画素部
の外側に形成された前記データ線にそれぞれ接続する検
査用トランジスタと、この検査用トランジスタに接続さ
れる負荷抵抗および検査用端子を有する前記検査用トラ
ンジスタをオンオフする共通トリガー線とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特にアクティブマトリックス基板に検査用トラン
ジスタを搭載した液晶表示装置に関するものである。
わり、特にアクティブマトリックス基板に検査用トラン
ジスタを搭載した液晶表示装置に関するものである。
【０００２】
【従来の技術】従来、アクティブマトリクス基板を有す
る液晶表示装置においては、アクティブマトリクス基板
上に多数マトリクス状に画素が形成されている。画素に
は、画素に供給された信号電圧をスイッチするトランジ
スタと、その信号電圧を保持する容量とが形成されてい
る。この画素のトランジスタまたは容量の欠陥検査用と
して、種々の方法が提案されているが、例えば、特公平
５−４０３１９号公報には、アクティブマトリクス基板
上に検査用のトランジスタを設ける方法が、開示されて
いる。
る液晶表示装置においては、アクティブマトリクス基板
上に多数マトリクス状に画素が形成されている。画素に
は、画素に供給された信号電圧をスイッチするトランジ
スタと、その信号電圧を保持する容量とが形成されてい
る。この画素のトランジスタまたは容量の欠陥検査用と
して、種々の方法が提案されているが、例えば、特公平
５−４０３１９号公報には、アクティブマトリクス基板
上に検査用のトランジスタを設ける方法が、開示されて
いる。
【０００３】以下、添付図面を参照して、従来例の液晶
表示装置を説明する。図５は、従来例の液晶表示装置に
おけるアクティブマトリクス基板上の画素駆動部と画素
部の概略構成ブロック図である。画素部１０には、例え
ば縦にｎ個、横にｍ個の画素がマトリクス状に配置され
ており、例えば第１行第１列にある画素はスイッチ用Ｍ
ＯＳトランジスタＴＧ１１（以下、単にＴＧ１１ともい
う）と容量Ｃ１１（以下、単にＣ１１ともいう）を有し
ており、ＴＧ１１のソースと容量Ｃ１１の一端は液晶駆
動電極ＨＤ１１に接続されており、容量Ｃ１１の他端は
接地されている。以下同様に他の画素も構成されてい
る。
表示装置を説明する。図５は、従来例の液晶表示装置に
おけるアクティブマトリクス基板上の画素駆動部と画素
部の概略構成ブロック図である。画素部１０には、例え
ば縦にｎ個、横にｍ個の画素がマトリクス状に配置され
ており、例えば第１行第１列にある画素はスイッチ用Ｍ
ＯＳトランジスタＴＧ１１（以下、単にＴＧ１１ともい
う）と容量Ｃ１１（以下、単にＣ１１ともいう）を有し
ており、ＴＧ１１のソースと容量Ｃ１１の一端は液晶駆
動電極ＨＤ１１に接続されており、容量Ｃ１１の他端は
接地されている。以下同様に他の画素も構成されてい
る。
【０００４】第１列に配置されている画素のＭＯＳトラ
ンジスタのドレインは、各々、データ線Ｄ１（以下単
に、Ｄ１ともいう）に接続されており、Ｄ１の一端はス
イッチ用トランジスタＨ１（以下、単にＨ１という）の
ソースに接続され、他端はスイッチ用（検査用）トラン
ジスタＫ１（以下、単にＫ１ともいう）のドレインに接
続されている。以下、他の列の画素についても同様であ
り、第ｍ列の画素は、データ線Ｄｍに接続され、Ｄｍに
はＨｍ、Ｋｍが接続されている。第１行に配置されてい
る画素のＭＯＳトランジスタのゲートは、各々、走査線
Ｇ１（以下、単にＧ１ともいう）に接続されている。以
下、他の行の画素についても同様であり、第ｎ行の画素
は走査線Ｇｎに接続されている。
ンジスタのドレインは、各々、データ線Ｄ１（以下単
に、Ｄ１ともいう）に接続されており、Ｄ１の一端はス
イッチ用トランジスタＨ１（以下、単にＨ１という）の
ソースに接続され、他端はスイッチ用（検査用）トラン
ジスタＫ１（以下、単にＫ１ともいう）のドレインに接
続されている。以下、他の列の画素についても同様であ
り、第ｍ列の画素は、データ線Ｄｍに接続され、Ｄｍに
はＨｍ、Ｋｍが接続されている。第１行に配置されてい
る画素のＭＯＳトランジスタのゲートは、各々、走査線
Ｇ１（以下、単にＧ１ともいう）に接続されている。以
下、他の行の画素についても同様であり、第ｎ行の画素
は走査線Ｇｎに接続されている。
【０００５】各Ｇ１，Ｇ２，…、Ｇｎは左端を垂直シフ
トレジスタ１に、右端を垂直シフトレジスタ２に接続さ
れている。垂直シフトレジスタ１には、接続された垂直
クロック線１１を通して垂直クロックが、垂直スタート
パルス線１２を通して垂直スタートパルスが供給され
る。水平シフトレジスタ３１には、接続された水平スタ
ートパルス線１５を通して水平スタートパルスが、水平
クロック線１６を通して水平クロックが供給され、各列
のスイッチ用トランジスタＨ１，Ｈ２，…、Ｈｍの各ゲ
ートに接続されたスイッチ線Ｓ１１，Ｓ２１，…、（以
下、単にＳ１１，Ｓ２１，…、ともいう）にスイッチ信
号を供給する。
トレジスタ１に、右端を垂直シフトレジスタ２に接続さ
れている。垂直シフトレジスタ１には、接続された垂直
クロック線１１を通して垂直クロックが、垂直スタート
パルス線１２を通して垂直スタートパルスが供給され
る。水平シフトレジスタ３１には、接続された水平スタ
ートパルス線１５を通して水平スタートパルスが、水平
クロック線１６を通して水平クロックが供給され、各列
のスイッチ用トランジスタＨ１，Ｈ２，…、Ｈｍの各ゲ
ートに接続されたスイッチ線Ｓ１１，Ｓ２１，…、（以
下、単にＳ１１，Ｓ２１，…、ともいう）にスイッチ信
号を供給する。
【０００６】各スイッチ用トランジスタＨ１，Ｈ２，
…、Ｈｍの各ドレインはビデオ線４に接続され、ビデオ
端子５よりビデオ信号が供給される。検査用として、ス
イッチ用（検査用）トランジスタＫ１，Ｋ２、Ｋ３、
…、Ｋｍがあり、奇数番号のＫ１、Ｋ３、…、は、その
各ソースは出力端子ＳＯ１に接続する検査出力線６に接
続され、その各ゲートはテスト端子Ｔ１に接続するテス
ト線８に接続されている。偶数番号のＫ２、Ｋ４、…、
Ｋｍは、その各ソースは出力端子ＳＯ２に接続する検査
出力線７に接続され、その各ゲートはテスト端子Ｔ２に
接続するテスト線９に接続されている。テスト線８、９
には、それぞれ負荷抵抗ＲＰ１、ＲＰ２が接続されてい
る。
…、Ｈｍの各ドレインはビデオ線４に接続され、ビデオ
端子５よりビデオ信号が供給される。検査用として、ス
イッチ用（検査用）トランジスタＫ１，Ｋ２、Ｋ３、
…、Ｋｍがあり、奇数番号のＫ１、Ｋ３、…、は、その
各ソースは出力端子ＳＯ１に接続する検査出力線６に接
続され、その各ゲートはテスト端子Ｔ１に接続するテス
ト線８に接続されている。偶数番号のＫ２、Ｋ４、…、
Ｋｍは、その各ソースは出力端子ＳＯ２に接続する検査
出力線７に接続され、その各ゲートはテスト端子Ｔ２に
接続するテスト線９に接続されている。テスト線８、９
には、それぞれ負荷抵抗ＲＰ１、ＲＰ２が接続されてい
る。
【０００７】この液晶表示装置の表示動作の概略は、以
下のとおりである。表示動作時には、Ｋ１，…，Ｋｍは
オフ状態である。ビデオ入力端子５よりビデオ線に出力
されたビデオ信号は、水平シフトレジスタ３１より順次
スイッチ線に信号が供給されて、Ｈ１，Ｈ２、…、が順
次オンし、Ｄ１，Ｄ２，…、が順次駆動される（水平走
査）。垂直シフトレジスタ１より順次Ｇ１，Ｇ２，…、
に信号が供給され、各行の画素のＴＧ１１、…を順次オ
ンにする（垂直走査）。
下のとおりである。表示動作時には、Ｋ１，…，Ｋｍは
オフ状態である。ビデオ入力端子５よりビデオ線に出力
されたビデオ信号は、水平シフトレジスタ３１より順次
スイッチ線に信号が供給されて、Ｈ１，Ｈ２、…、が順
次オンし、Ｄ１，Ｄ２，…、が順次駆動される（水平走
査）。垂直シフトレジスタ１より順次Ｇ１，Ｇ２，…、
に信号が供給され、各行の画素のＴＧ１１、…を順次オ
ンにする（垂直走査）。
【０００８】入力されたビデオ信号は、水平走査と垂直
走査により、各画素の各ＴＧ１１，…、がオン／オフさ
れ、ビデオ信号が対応する各容量Ｃ１１、…、に電荷と
して、充／放電され、この電荷を保持することにより、
図示しない各画素の液晶を駆動している。
走査により、各画素の各ＴＧ１１，…、がオン／オフさ
れ、ビデオ信号が対応する各容量Ｃ１１、…、に電荷と
して、充／放電され、この電荷を保持することにより、
図示しない各画素の液晶を駆動している。
【０００９】このようなアクティブマトリクスのＬＳＩ
においては、基本的にビデオ入力はあるが、電気的な出
力はないので、ＬＳＩの良否の判定を行うため、検査用
の検査用トランジスタを各列に対して設け、ビデオ入力
端子５より一定電圧の信号を入力して、データ線Ｄ１，
…，が順次駆動されるのに合わせて、検査用トランジス
タＫ１，…、を順次オンし、その出力を出力端子でＳＯ
１，ＳＯ２でモニタすることにより断線等の故障を検出
していた。
においては、基本的にビデオ入力はあるが、電気的な出
力はないので、ＬＳＩの良否の判定を行うため、検査用
の検査用トランジスタを各列に対して設け、ビデオ入力
端子５より一定電圧の信号を入力して、データ線Ｄ１，
…，が順次駆動されるのに合わせて、検査用トランジス
タＫ１，…、を順次オンし、その出力を出力端子でＳＯ
１，ＳＯ２でモニタすることにより断線等の故障を検出
していた。
【００１０】なお、図５に示す例では、奇数と偶数のデ
ータ線を別々にモニタしているが、これは、水平シフト
レジスタ３１からのスイッチ線Ｓ１１，…、に出力され
るスイッチ信号が時間的に一部重複する形態になってい
るためであり、スイッチ信号が時間的に重複しない形態
の場合は、奇数と偶数の区別は不要である。このとき
は、Ｋ１，Ｋ２，…、Ｋｍのゲートはテスト線８にすべ
て接続され、Ｋ１，Ｋ２，…、Ｋｍのソースは検査出力
線６にすべて接続される。
ータ線を別々にモニタしているが、これは、水平シフト
レジスタ３１からのスイッチ線Ｓ１１，…、に出力され
るスイッチ信号が時間的に一部重複する形態になってい
るためであり、スイッチ信号が時間的に重複しない形態
の場合は、奇数と偶数の区別は不要である。このとき
は、Ｋ１，Ｋ２，…、Ｋｍのゲートはテスト線８にすべ
て接続され、Ｋ１，Ｋ２，…、Ｋｍのソースは検査出力
線６にすべて接続される。
【００１１】
【発明が解決しようとする課題】ところで、液晶表示装
置の高画質化のために、多画素化、およびそれに対応す
る高速化が求められている。図６は、従来例の液晶表示
装置において複数のビデオ入力がある場合のアクティブ
マトリクス基板上の画素駆動部と画素部の概略構成ブロ
ック図である。図６においては、図５のビデオ線４の代
わりに３本のビデオ線４１，４２，４３が、水平シフト
レジスタ３１の代わりに時間的に重なりのない隣接する
スイッチ信号を出力する水平シフトレジスタ３が、用い
られている。
置の高画質化のために、多画素化、およびそれに対応す
る高速化が求められている。図６は、従来例の液晶表示
装置において複数のビデオ入力がある場合のアクティブ
マトリクス基板上の画素駆動部と画素部の概略構成ブロ
ック図である。図６においては、図５のビデオ線４の代
わりに３本のビデオ線４１，４２，４３が、水平シフト
レジスタ３１の代わりに時間的に重なりのない隣接する
スイッチ信号を出力する水平シフトレジスタ３が、用い
られている。
【００１２】図６に示されるように、多画素化、高速化
に対応するために、複数のビデオ入力端子５１，５２，
５３を設けそれぞれに接続されたビデオ線４１，４２、
４３、に同時にビデオ信号を出力するようにしている。
ビデオ線４１は、２つおきのスイッチ用トランジスタＨ
１，Ｈ４，…（以下、単にＨ１，Ｈ４，…ともいう）の
ドレインに接続され、ビデオ線４２は、２つおきのＨ
２，Ｈ５，…のドレインに接続され、ビデオ線４３は、
２つおきのＨ３，Ｈ６，…のドレインに接続されてい
る。
に対応するために、複数のビデオ入力端子５１，５２，
５３を設けそれぞれに接続されたビデオ線４１，４２、
４３、に同時にビデオ信号を出力するようにしている。
ビデオ線４１は、２つおきのスイッチ用トランジスタＨ
１，Ｈ４，…（以下、単にＨ１，Ｈ４，…ともいう）の
ドレインに接続され、ビデオ線４２は、２つおきのＨ
２，Ｈ５，…のドレインに接続され、ビデオ線４３は、
２つおきのＨ３，Ｈ６，…のドレインに接続されてい
る。
【００１３】Ｈ１，Ｈ２，…、のソースはＤ１，Ｄ２，
…、に接続されている。水平シフトレジスタ３から出て
いる各スイッチ線Ｓ１、Ｓ２，…、（以下、単にＳ１，
Ｓ２，…ともいう）は、それぞれ３個のスイッチ用トラ
ンジスタのゲートに接続されている。例えば、Ｓ１は、
Ｈ１、Ｈ２，Ｈ３に接続されている。この方式の液晶表
示装置では、水平シフトレジスタ３のスイッチ速度が同
じでも、複数倍の画素数に対応できる。
…、に接続されている。水平シフトレジスタ３から出て
いる各スイッチ線Ｓ１、Ｓ２，…、（以下、単にＳ１，
Ｓ２，…ともいう）は、それぞれ３個のスイッチ用トラ
ンジスタのゲートに接続されている。例えば、Ｓ１は、
Ｈ１、Ｈ２，Ｈ３に接続されている。この方式の液晶表
示装置では、水平シフトレジスタ３のスイッチ速度が同
じでも、複数倍の画素数に対応できる。
【００１４】この方式に対して、検査用トランジスタを
設ける場合次のようになる。各データ線Ｄ１，Ｄ２、
…、Ｄｍ’は各検査用トランジスタＫ１，Ｋ２，…、Ｋ
ｍ’のドレインに接続されている。テスト端子Ｔ１はテ
スト線８に接続され、テスト線８は、全検査用トランジ
スタＫ１，Ｋ２，…、Ｋｍ’のゲートに接続されてい
る。例えば３本のデータ線Ｄ１，Ｄ２，Ｄ３はスイッチ
線Ｓ１からのスイッチ信号で同時に駆動されるので、こ
れらを区別するため、検査用トランジスタＫ１、Ｋ２，
Ｋ３のソースはそれぞれ出力端子ＳＯ１’、ＳＯ２’、
ＳＯ３’を有する検査出力線６１、６２、６３に接続さ
れている。以下、他の検査用トランジスタについても同
様になっている。
設ける場合次のようになる。各データ線Ｄ１，Ｄ２、
…、Ｄｍ’は各検査用トランジスタＫ１，Ｋ２，…、Ｋ
ｍ’のドレインに接続されている。テスト端子Ｔ１はテ
スト線８に接続され、テスト線８は、全検査用トランジ
スタＫ１，Ｋ２，…、Ｋｍ’のゲートに接続されてい
る。例えば３本のデータ線Ｄ１，Ｄ２，Ｄ３はスイッチ
線Ｓ１からのスイッチ信号で同時に駆動されるので、こ
れらを区別するため、検査用トランジスタＫ１、Ｋ２，
Ｋ３のソースはそれぞれ出力端子ＳＯ１’、ＳＯ２’、
ＳＯ３’を有する検査出力線６１、６２、６３に接続さ
れている。以下、他の検査用トランジスタについても同
様になっている。
【００１５】ここでは、３本のビデオ線に対応して３本
の検査出力線が設けられている。検査を行う場合は、ビ
デオ入力端子５１，５２，５３より所定の信号を入力し
水平シフトレジスタにより、スイッチ線Ｓ１，Ｓ２、
…、を通して順次スイッチ信号を出力し、テスト端子Ｔ
１に所定の電圧を与えて、全検査用トランジスタＫ１，
Ｋ２，…、Ｋｍ’を駆動して、３個の出力端子ＳＯ
１’、ＳＯ２’、ＳＯ３’の出力をモニターすることに
より各データ線の断線の有無を検出できる。
の検査出力線が設けられている。検査を行う場合は、ビ
デオ入力端子５１，５２，５３より所定の信号を入力し
水平シフトレジスタにより、スイッチ線Ｓ１，Ｓ２、
…、を通して順次スイッチ信号を出力し、テスト端子Ｔ
１に所定の電圧を与えて、全検査用トランジスタＫ１，
Ｋ２，…、Ｋｍ’を駆動して、３個の出力端子ＳＯ
１’、ＳＯ２’、ＳＯ３’の出力をモニターすることに
より各データ線の断線の有無を検出できる。
【００１６】しかし、一層の高画質化を求めて、ビデオ
入力数をさらに８本、１２本、２４本などと増加させて
行くと、それに応じて検査出力線及び出力端子数を増加
させる必要があり、これによりチップサイズの増加、出
力端子部となるパッド数の増加が必要となり、さらに、
このアクティブマトリクス基板（ＬＳＩ）に液晶組み込
み後の検査において、ＬＳＩのパッドを介して外部に信
号を取り出す必要があるが、パッド数の増加はボンディ
ングやＦＰＣ接着等での信頼性の低下を招くという課題
の解決を求められていた。また、検査する信号数が多く
なると、ＬＳＩテスタ等のチャンネル数も増加し、検査
プログラムも複雑になるという課題の解決を求められて
いた。さらに、欠陥として、断線とショートも同時に検
出検査できることが求められていた。
入力数をさらに８本、１２本、２４本などと増加させて
行くと、それに応じて検査出力線及び出力端子数を増加
させる必要があり、これによりチップサイズの増加、出
力端子部となるパッド数の増加が必要となり、さらに、
このアクティブマトリクス基板（ＬＳＩ）に液晶組み込
み後の検査において、ＬＳＩのパッドを介して外部に信
号を取り出す必要があるが、パッド数の増加はボンディ
ングやＦＰＣ接着等での信頼性の低下を招くという課題
の解決を求められていた。また、検査する信号数が多く
なると、ＬＳＩテスタ等のチャンネル数も増加し、検査
プログラムも複雑になるという課題の解決を求められて
いた。さらに、欠陥として、断線とショートも同時に検
出検査できることが求められていた。
【００１７】そこで本発明は、上記課題を解決し、液晶
表示装置において、少ないパッド数で画素の欠陥を検査
できる検査用トランジスタを含む液晶表示装置を提供す
ることを目的とする。
表示装置において、少ないパッド数で画素の欠陥を検査
できる検査用トランジスタを含む液晶表示装置を提供す
ることを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
の手段として、本発明の液晶表示装置は、基板と、この
基板上に形成された画素トランジスタとこの画素トラン
ジスタのソースに接続された映像信号を蓄積する容量と
を有するマトリクス状に配置された複数の画素からなる
画素部と、前記画素トランジスタのゲートに接続された
前記基板上に配置された複数の走査線と、前記画素トラ
ンジスタのドレインに接続された前記基板上に形成され
た複数のデータ線と、ビデオ入力端子よりビデオ信号を
供給するビデオ線と、前記データ線にそれぞれ接続され
たスイッチ用トランジスタとを有し、前記スイッチ用ト
ランジスタのソースは前記データ線の一端に接続され、
前記スイッチ用トランジスタのドレインは前記ビデオ線
に接続され、かつ前記スイッチ用トランジスタのゲート
には所定のスイッチ信号が供給される液晶表示装置にお
いて、前記基板の前記画素部の外側に形成された前記デ
ータ線にそれぞれ接続する検査用トランジスタと、この
検査用トランジスタに接続される負荷抵抗および検査用
端子を有するトリガー線とを有し、前記検査用トランジ
スタのドレインは対応する前記データ線の他端に接続さ
れ、前記検査用トランジスタのソースは前記負荷抵抗を
介して接地されており、前記検査用トランジスタのゲー
トはトリガー線に共通に接続されていることを特徴とす
る液晶表示装置を提供しようとするものである。
の手段として、本発明の液晶表示装置は、基板と、この
基板上に形成された画素トランジスタとこの画素トラン
ジスタのソースに接続された映像信号を蓄積する容量と
を有するマトリクス状に配置された複数の画素からなる
画素部と、前記画素トランジスタのゲートに接続された
前記基板上に配置された複数の走査線と、前記画素トラ
ンジスタのドレインに接続された前記基板上に形成され
た複数のデータ線と、ビデオ入力端子よりビデオ信号を
供給するビデオ線と、前記データ線にそれぞれ接続され
たスイッチ用トランジスタとを有し、前記スイッチ用ト
ランジスタのソースは前記データ線の一端に接続され、
前記スイッチ用トランジスタのドレインは前記ビデオ線
に接続され、かつ前記スイッチ用トランジスタのゲート
には所定のスイッチ信号が供給される液晶表示装置にお
いて、前記基板の前記画素部の外側に形成された前記デ
ータ線にそれぞれ接続する検査用トランジスタと、この
検査用トランジスタに接続される負荷抵抗および検査用
端子を有するトリガー線とを有し、前記検査用トランジ
スタのドレインは対応する前記データ線の他端に接続さ
れ、前記検査用トランジスタのソースは前記負荷抵抗を
介して接地されており、前記検査用トランジスタのゲー
トはトリガー線に共通に接続されていることを特徴とす
る液晶表示装置を提供しようとするものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の態様につい
て、添付図面を参照して詳細に説明する。なお、従来例
と同一の構成については、同一の参照符号をつけて、そ
の説明を省略する。
て、添付図面を参照して詳細に説明する。なお、従来例
と同一の構成については、同一の参照符号をつけて、そ
の説明を省略する。
【００２０】図１は、本発明による液晶表示装置の実施
例を示すアクティブマトリクス基板上の画素駆動部と画
素部の概略構成ブロック図である。本実施例において
は、各データ線Ｄ１，Ｄ２，…、Ｄｍに対応する検査用
トランジスタＫ１，Ｋ２，…、Ｋｍの各ソースは、片側
接地された負荷抵抗Ｒ１，Ｒ２，…、Ｒｍにそれぞれ接
続されている。検査用トランジスタＫ１，Ｋ２，…、Ｋ
ｍの各ゲートは、検査用端子２０を有するトリガー線２
１に接続されており、トリガー線２１は負荷抵抗ＲＤを
介して接地されている。
例を示すアクティブマトリクス基板上の画素駆動部と画
素部の概略構成ブロック図である。本実施例において
は、各データ線Ｄ１，Ｄ２，…、Ｄｍに対応する検査用
トランジスタＫ１，Ｋ２，…、Ｋｍの各ソースは、片側
接地された負荷抵抗Ｒ１，Ｒ２，…、Ｒｍにそれぞれ接
続されている。検査用トランジスタＫ１，Ｋ２，…、Ｋ
ｍの各ゲートは、検査用端子２０を有するトリガー線２
１に接続されており、トリガー線２１は負荷抵抗ＲＤを
介して接地されている。
【００２１】次に、ビデオ信号を各画素に書きこむ動作
について説明する。図２は、本発明による液晶表示装置
の実施例におけるアクティブマトリクス基板上の各ノー
ドの信号波形を示すタイミングチャートグラフである。
横軸は時間を示す。縦軸は信号レベルを示す。水平（単
に、Ｈともいう）スタートパルス線１５よりスタートパ
ルスが水平シフトレジスタ３に入力されて、水平の走査
が開始される。水平（単に、Ｈともいう）クロックは周
期Ｔを有し、図２（ａ）に示される。
について説明する。図２は、本発明による液晶表示装置
の実施例におけるアクティブマトリクス基板上の各ノー
ドの信号波形を示すタイミングチャートグラフである。
横軸は時間を示す。縦軸は信号レベルを示す。水平（単
に、Ｈともいう）スタートパルス線１５よりスタートパ
ルスが水平シフトレジスタ３に入力されて、水平の走査
が開始される。水平（単に、Ｈともいう）クロックは周
期Ｔを有し、図２（ａ）に示される。
【００２２】まず水平シフトレジスタ３よりスイッチ線
Ｓ１を介してスイッチ信号（図２（ｂ））がトランジス
タＨ１のゲートに供給されＨ１がオンする。このとき、
垂直シフトレジスタの走査線Ｇ１は、ハイになってい
る。図２（ｅ）に示されるビデオ信号はＨ１がオフの時
には電圧Ｖ１を示し、これが容量Ｃ１１に蓄積される。
図２（ｆ）には、容量Ｃ１１の電圧変化を示す。
Ｓ１を介してスイッチ信号（図２（ｂ））がトランジス
タＨ１のゲートに供給されＨ１がオンする。このとき、
垂直シフトレジスタの走査線Ｇ１は、ハイになってい
る。図２（ｅ）に示されるビデオ信号はＨ１がオフの時
には電圧Ｖ１を示し、これが容量Ｃ１１に蓄積される。
図２（ｆ）には、容量Ｃ１１の電圧変化を示す。
【００２３】続いて、スイッチ線Ｓ２を介してスイッチ
信号（図２（ｃ））がＨ２のゲートに供給されＨ２がオ
ンする。図２（ｅ）に示されるビデオ信号はＨ２がオフ
の時には電圧Ｖ２を示し、これが容量Ｃ１２に蓄積され
る。図２（ｇ）には、容量Ｃ１２の電圧変化を示す。同
様に、図２（ｄ）にはスイッチ線Ｓ３のスイッチ信号が
示され、図２（ｈ）には、容量Ｃ１３の電圧変化が示さ
れる。
信号（図２（ｃ））がＨ２のゲートに供給されＨ２がオ
ンする。図２（ｅ）に示されるビデオ信号はＨ２がオフ
の時には電圧Ｖ２を示し、これが容量Ｃ１２に蓄積され
る。図２（ｇ）には、容量Ｃ１２の電圧変化を示す。同
様に、図２（ｄ）にはスイッチ線Ｓ３のスイッチ信号が
示され、図２（ｈ）には、容量Ｃ１３の電圧変化が示さ
れる。
【００２４】このように第１行の画素の容量が充電さ
れ、Ｇ１をローにし、次に走査線Ｇ２をハイにして第２
行目の画素の容量を充電して行く。なお、以上の動作の
ときは、検査用トランジスタＫ１，Ｋ２，…、Ｋｍはオ
フである。このように、アクティブマトリクス型ＬＳＩ
を用いる液晶表示装置においては、その表示動作は、各
画素の容量Ｃ１１，…、に対する充放電動作が基本とな
る。
れ、Ｇ１をローにし、次に走査線Ｇ２をハイにして第２
行目の画素の容量を充電して行く。なお、以上の動作の
ときは、検査用トランジスタＫ１，Ｋ２，…、Ｋｍはオ
フである。このように、アクティブマトリクス型ＬＳＩ
を用いる液晶表示装置においては、その表示動作は、各
画素の容量Ｃ１１，…、に対する充放電動作が基本とな
る。
【００２５】次に、本実施例における、故障検出の方法
を説明する。上述のように、Ｈ１，Ｈ２、…、のオン／
オフに合わせて、充／放電電流は流れるが、ＤＣ電流は
流れない。すなわち、ビデオ入力端子５に定電圧を印加
すると、Ｈ１，Ｈ２，…、がオンした瞬間には充放電電
流が流れるが安定すると電流は流れない。一方、欠陥が
あってデータ線Ｄ１，…、などが他の信号ラインとショ
ートしていたりすると、Ｈ１，Ｈ２，…、がオンの間、
常時電流が流れたり、あるいは通常よりも大きな充／放
電電流が流れることになる。このようにショートの故障
は、ビデオ信号の電流を検出すれば比較的容易に検出で
きる。
を説明する。上述のように、Ｈ１，Ｈ２、…、のオン／
オフに合わせて、充／放電電流は流れるが、ＤＣ電流は
流れない。すなわち、ビデオ入力端子５に定電圧を印加
すると、Ｈ１，Ｈ２，…、がオンした瞬間には充放電電
流が流れるが安定すると電流は流れない。一方、欠陥が
あってデータ線Ｄ１，…、などが他の信号ラインとショ
ートしていたりすると、Ｈ１，Ｈ２，…、がオンの間、
常時電流が流れたり、あるいは通常よりも大きな充／放
電電流が流れることになる。このようにショートの故障
は、ビデオ信号の電流を検出すれば比較的容易に検出で
きる。
【００２６】他方、データ線Ｄ１、…等の断線による故
障の場合、異常電流（ＤＣ電流）が流れないので、単
に、ビデオ入力端子の電流をモニタしただけでは検出困
難である。Ｋ１、Ｒ１，等を用いて、断線時には電流が
流れないことを積極的に検出してやる必要がある。本実
施例では、検査時には、ビデオ入力端子５に、電圧Ｖ０
で駆動される定電流源Ｉ１（定電流Ｉ１を出力する）を
接続する。以下、データ線Ｄ１を例に説明する。検査用
端子２０よりトリガー線２１をハイにし、Ｋ１をオンに
する。Ｈ１もオンにする。
障の場合、異常電流（ＤＣ電流）が流れないので、単
に、ビデオ入力端子の電流をモニタしただけでは検出困
難である。Ｋ１、Ｒ１，等を用いて、断線時には電流が
流れないことを積極的に検出してやる必要がある。本実
施例では、検査時には、ビデオ入力端子５に、電圧Ｖ０
で駆動される定電流源Ｉ１（定電流Ｉ１を出力する）を
接続する。以下、データ線Ｄ１を例に説明する。検査用
端子２０よりトリガー線２１をハイにし、Ｋ１をオンに
する。Ｈ１もオンにする。
【００２７】データ線Ｄ１が正常なときは、ビデオ入力
端子５に接続された定電流源Ｉ１より、Ｈ１，Ｋ１，負
荷抵抗Ｒ１を通して電流Ｉ１が流れる。ここで、簡単化
のため、Ｈ１，Ｋ１のオン時の抵抗を０オームとする
と、ビデオ入力端子５の電圧Ｖｘ１はＶｘ１＝Ｉ１×Ｒ
１となり、Ｉ１，Ｒ１に依存するがＶ０とは異なる値で
ある。データ線Ｄ１に断線があった場合には、負荷抵抗
Ｒ１には電流が流れないから、ビデオ入力端子の電圧
は、Ｖ０のままであり、検出できる。
端子５に接続された定電流源Ｉ１より、Ｈ１，Ｋ１，負
荷抵抗Ｒ１を通して電流Ｉ１が流れる。ここで、簡単化
のため、Ｈ１，Ｋ１のオン時の抵抗を０オームとする
と、ビデオ入力端子５の電圧Ｖｘ１はＶｘ１＝Ｉ１×Ｒ
１となり、Ｉ１，Ｒ１に依存するがＶ０とは異なる値で
ある。データ線Ｄ１に断線があった場合には、負荷抵抗
Ｒ１には電流が流れないから、ビデオ入力端子の電圧
は、Ｖ０のままであり、検出できる。
【００２８】データ線Ｄ１が他の例えばアルミ配線など
とショートしている場合には、定電流源からの電流Ｉ１
の一部がそちらに流れ込むか、または流れ込んできて、
負荷抵抗Ｒ１に流れる電流はいずれにしてもＩ１とは異
なる値となり、Ｖ０、Ｖｘ１のいずれとも異なるＶｘ２
となり、検出できる。以上、データ線Ｄ１について説明
したが、全データラインに対しては、水平シフトレジス
タ３により順次Ｈ１，Ｈ２，…、を切り替えて、それぞ
れのタイミングでビデオ端子５の電圧をモニターするこ
とで検査ができる。
とショートしている場合には、定電流源からの電流Ｉ１
の一部がそちらに流れ込むか、または流れ込んできて、
負荷抵抗Ｒ１に流れる電流はいずれにしてもＩ１とは異
なる値となり、Ｖ０、Ｖｘ１のいずれとも異なるＶｘ２
となり、検出できる。以上、データ線Ｄ１について説明
したが、全データラインに対しては、水平シフトレジス
タ３により順次Ｈ１，Ｈ２，…、を切り替えて、それぞ
れのタイミングでビデオ端子５の電圧をモニターするこ
とで検査ができる。
【００２９】図３は、本発明による液晶表示装置の実施
例におけるアクティブマトリクス基板上にある画素の故
障検出時の各ノードにおける信号波形を示すタイミング
チャートである。横軸は時間を示す。縦軸は信号レベル
を示す。但し図３（ｇ）は状態を示す。図３に、上述の
故障検査の例を示す。図３（ａ）は周期Ｔの水平シフト
レジスタのクロックを示す。図３（ｂ）、（ｃ）、
（ｄ）、（ｅ）は、それぞれ、スイッチ線Ｓ１，Ｓ２，
Ｓ３，Ｓ４からのスイッチ信号である。図３（ｆ）は検
出されたビデオ入力端子５の電圧変化を示し、Ｖ０は断
線があることを、Ｖｘ１は正常であることを、Ｖｘ２は
ショートがあることをそれぞれ示している（図３（ｇ）
には、検出されたデータ線の状態を示してある。
例におけるアクティブマトリクス基板上にある画素の故
障検出時の各ノードにおける信号波形を示すタイミング
チャートである。横軸は時間を示す。縦軸は信号レベル
を示す。但し図３（ｇ）は状態を示す。図３に、上述の
故障検査の例を示す。図３（ａ）は周期Ｔの水平シフト
レジスタのクロックを示す。図３（ｂ）、（ｃ）、
（ｄ）、（ｅ）は、それぞれ、スイッチ線Ｓ１，Ｓ２，
Ｓ３，Ｓ４からのスイッチ信号である。図３（ｆ）は検
出されたビデオ入力端子５の電圧変化を示し、Ｖ０は断
線があることを、Ｖｘ１は正常であることを、Ｖｘ２は
ショートがあることをそれぞれ示している（図３（ｇ）
には、検出されたデータ線の状態を示してある。
【００３０】本発明の構成を、ビデオ入力が複数になっ
た場合について、以下に示す。図４は、本発明による液
晶表示装置の実施例において複数のビデオ入力がある場
合のアクティブマトリクス基板上の画素駆動部と画素部
の概略構成ブロック図である。
た場合について、以下に示す。図４は、本発明による液
晶表示装置の実施例において複数のビデオ入力がある場
合のアクティブマトリクス基板上の画素駆動部と画素部
の概略構成ブロック図である。
【００３１】ビデオ入力が３本ある場合であり、ビデオ
入力端子５１、５２，５３にそれぞれビデオ線４１，４
２，４３が接続されている。各スイッチ線Ｓ１，Ｓ２，
…、は、３個のスイッチ用トランジスタのゲートに接続
され、このトランジスタのソースに接続されるデータ線
を３本同時に駆動する。３個のトランジスタ毎にそれら
のドレインは、ビデオ線４１、４２，４３に接続されて
いる。データ線Ｄ１，Ｄ２，…、の他端はそれぞれ検査
用トランジスタＫ１，Ｋ２，…、のドレインに接続され
ており、これらの検査用トランジスタＫ１，Ｋ２，…、
のソースはそれぞれ負荷抵抗Ｒ１，Ｒ２，…、を介して
接地されており、各ゲートは、テスト端子２０に接続す
るトリガー線２１に接続されている。
入力端子５１、５２，５３にそれぞれビデオ線４１，４
２，４３が接続されている。各スイッチ線Ｓ１，Ｓ２，
…、は、３個のスイッチ用トランジスタのゲートに接続
され、このトランジスタのソースに接続されるデータ線
を３本同時に駆動する。３個のトランジスタ毎にそれら
のドレインは、ビデオ線４１、４２，４３に接続されて
いる。データ線Ｄ１，Ｄ２，…、の他端はそれぞれ検査
用トランジスタＫ１，Ｋ２，…、のドレインに接続され
ており、これらの検査用トランジスタＫ１，Ｋ２，…、
のソースはそれぞれ負荷抵抗Ｒ１，Ｒ２，…、を介して
接地されており、各ゲートは、テスト端子２０に接続す
るトリガー線２１に接続されている。
【００３２】検査時には、各ビデオ入力端子５１，５
２，５３にそれぞれ定電流源を接続して、それぞれの端
子電圧をモニターすれば良い。このように、ビデオ入力
が複数増加しても、新たな検査回路や検査用の端子の増
設が不要であり、多画素化、高速化に対応できる。以
上、検査用の検査用トランジスタＫ１，Ｋ２、…に負荷
抵抗Ｒ１，Ｒ２，…を接続した場合を説明したが、これ
ら負荷抵抗の代わりにダイオードやトランジスタ等を用
いても良く、さらに複数個のダイオードの直列接続やＭ
ＯＳダイオード等も用いることができる。また、ここで
はＮＭＯＳの例で説明しているが、ＰＭＯＳあるいはＣ
ＭＯＳであっても同様の効果が得られる。
２，５３にそれぞれ定電流源を接続して、それぞれの端
子電圧をモニターすれば良い。このように、ビデオ入力
が複数増加しても、新たな検査回路や検査用の端子の増
設が不要であり、多画素化、高速化に対応できる。以
上、検査用の検査用トランジスタＫ１，Ｋ２、…に負荷
抵抗Ｒ１，Ｒ２，…を接続した場合を説明したが、これ
ら負荷抵抗の代わりにダイオードやトランジスタ等を用
いても良く、さらに複数個のダイオードの直列接続やＭ
ＯＳダイオード等も用いることができる。また、ここで
はＮＭＯＳの例で説明しているが、ＰＭＯＳあるいはＣ
ＭＯＳであっても同様の効果が得られる。
【００３３】
【発明の効果】以上説明したように、本発明の液晶表示
装置は、基板と、この基板上に形成された画素トランジ
スタとこの画素トランジスタのソースに接続された映像
信号を蓄積する容量とを有するマトリクス状に配置され
た複数の画素からなる画素部と、前記画素トランジスタ
のゲートに接続された前記基板上に配置された複数の走
査線と、前記画素トランジスタのドレインに接続された
前記基板上に形成された複数のデータ線と、ビデオ入力
端子よりビデオ信号を供給するビデオ線と、前記データ
線にそれぞれ接続されたスイッチ用トランジスタとを有
し、前記スイッチ用トランジスタのソースは前記データ
線の一端に接続され、前記スイッチ用トランジスタのド
レインは前記ビデオ線に接続され、かつ前記スイッチ用
トランジスタのゲートには所定のスイッチ信号が供給さ
れる液晶表示装置において、前記基板の前記画素部の外
側に形成された前記データ線にそれぞれ接続する検査用
トランジスタと、この検査用トランジスタに接続される
負荷抵抗および検査用端子を有するトリガー線とを有
し、前記検査用トランジスタのドレインは対応する前記
データ線の他端に接続され、前記検査用トランジスタの
ソースは前記負荷抵抗を介して接地されていることにに
より、少ないパッド数で画素の欠陥を検査できる検査用
トランジスタを含む液晶表示装置を提供することができ
るという効果がある。
装置は、基板と、この基板上に形成された画素トランジ
スタとこの画素トランジスタのソースに接続された映像
信号を蓄積する容量とを有するマトリクス状に配置され
た複数の画素からなる画素部と、前記画素トランジスタ
のゲートに接続された前記基板上に配置された複数の走
査線と、前記画素トランジスタのドレインに接続された
前記基板上に形成された複数のデータ線と、ビデオ入力
端子よりビデオ信号を供給するビデオ線と、前記データ
線にそれぞれ接続されたスイッチ用トランジスタとを有
し、前記スイッチ用トランジスタのソースは前記データ
線の一端に接続され、前記スイッチ用トランジスタのド
レインは前記ビデオ線に接続され、かつ前記スイッチ用
トランジスタのゲートには所定のスイッチ信号が供給さ
れる液晶表示装置において、前記基板の前記画素部の外
側に形成された前記データ線にそれぞれ接続する検査用
トランジスタと、この検査用トランジスタに接続される
負荷抵抗および検査用端子を有するトリガー線とを有
し、前記検査用トランジスタのドレインは対応する前記
データ線の他端に接続され、前記検査用トランジスタの
ソースは前記負荷抵抗を介して接地されていることにに
より、少ないパッド数で画素の欠陥を検査できる検査用
トランジスタを含む液晶表示装置を提供することができ
るという効果がある。
【図１】本発明による液晶表示装置の実施例を示すアク
ティブマトリクス基板上の画素駆動部と画素部の概略構
成ブロック図である。
ティブマトリクス基板上の画素駆動部と画素部の概略構
成ブロック図である。
【図２】本発明による液晶表示装置の実施例におけるア
クティブマトリクス基板上の各ノードの信号波形を示す
タイミングチャートグラフである。
クティブマトリクス基板上の各ノードの信号波形を示す
タイミングチャートグラフである。
【図３】本発明による液晶表示装置の実施例におけるア
クティブマトリクス基板上にある画素の故障検出時の各
ノードにおける信号波形を示すタイミングチャートであ
る。
クティブマトリクス基板上にある画素の故障検出時の各
ノードにおける信号波形を示すタイミングチャートであ
る。
【図４】本発明による液晶表示装置の実施例において複
数のビデオ入力がある場合のアクティブマトリクス基板
上の画素駆動部と画素部の概略構成ブロック図である。
数のビデオ入力がある場合のアクティブマトリクス基板
上の画素駆動部と画素部の概略構成ブロック図である。
【図５】従来例の液晶表示装置におけるアクティブマト
リクス基板上の画素駆動部と画素部の概略構成ブロック
図である。
リクス基板上の画素駆動部と画素部の概略構成ブロック
図である。
【図６】従来例の液晶表示装置において複数のビデオ入
力がある場合のアクティブマトリクス基板上の画素駆動
部と画素部の概略構成ブロック図である。
力がある場合のアクティブマトリクス基板上の画素駆動
部と画素部の概略構成ブロック図である。
１…垂直シフトレジスタ、２…垂直シフトレジスタ、３
…水平シフトレジスタ、４…ビデオ線、５…ビデオ入力
端子、６…検査出力線、７…検査出力線、８…テスト
線、９…テスト線、１０…画素部、１１…Ｖクロック
線、１２…Ｖスタートパルス線、１３…Ｖクロック線、
１４…Ｖスタートパルス線、１５…Ｈスタートパルス
線、１６…Ｈクロック線、２０…検査用端子、２１…ト
リガー線、４１…ビデオ線、４２…ビデオ線、４３…ビ
デオ線、５１…入力端子、５２…入力端子、５３…入力
端子、６１…検査出力線、６２…検査出力線、６３…検
査出力線、７１…検査出力線、７２…検査出力線、７３
…検査出力線。
…水平シフトレジスタ、４…ビデオ線、５…ビデオ入力
端子、６…検査出力線、７…検査出力線、８…テスト
線、９…テスト線、１０…画素部、１１…Ｖクロック
線、１２…Ｖスタートパルス線、１３…Ｖクロック線、
１４…Ｖスタートパルス線、１５…Ｈスタートパルス
線、１６…Ｈクロック線、２０…検査用端子、２１…ト
リガー線、４１…ビデオ線、４２…ビデオ線、４３…ビ
デオ線、５１…入力端子、５２…入力端子、５３…入力
端子、６１…検査出力線、６２…検査出力線、６３…検
査出力線、７１…検査出力線、７２…検査出力線、７３
…検査出力線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA24 JB77 MA58 NA25 NA29 NA30 PA06 2H093 NA16 NA42 NA80 NC22 NC23 NC26 NC34 NC59 ND05 ND09 ND56 NE10 5C006 BB16 EB01 EB05 FA42 5C080 AA10 BB05 DD15 DD23 DD25 FF11 JJ02 JJ03 JJ04 5F110 AA24 BB02
Claims (1)
- 【請求項１】基板と、この基板上に形成された画素トラ
ンジスタとこの画素トランジスタのソースに接続された
映像信号を蓄積する容量とを有するマトリクス状に配置
された複数の画素からなる画素部と、前記画素トランジ
スタのゲートに接続された前記基板上に配置された複数
の走査線と、前記画素トランジスタのドレインに接続さ
れた前記基板上に形成された複数のデータ線と、ビデオ
入力端子よりビデオ信号を供給するビデオ線と、前記デ
ータ線にそれぞれ接続されたスイッチ用トランジスタと
を有し、前記スイッチ用トランジスタのソースは前記デ
ータ線の一端に接続され、前記スイッチ用トランジスタ
のドレインは前記ビデオ線に接続され、かつ前記スイッ
チ用トランジスタのゲートには所定のスイッチ信号が供
給される液晶表示装置において、前記基板の前記画素部
の外側に形成された前記データ線にそれぞれ接続する検
査用トランジスタと、この検査用トランジスタに接続さ
れる負荷抵抗および検査用端子を有するトリガー線とを
有し、前記検査用トランジスタのドレインは対応する前
記データ線の他端に接続され、前記検査用トランジスタ
のソースは前記負荷抵抗を介して接地されており、前記
検査用トランジスタのゲートはトリガー線に共通に接続
されていることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047243A JP2001235725A (ja) | 2000-02-24 | 2000-02-24 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047243A JP2001235725A (ja) | 2000-02-24 | 2000-02-24 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001235725A true JP2001235725A (ja) | 2001-08-31 |
Family
ID=18569527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000047243A Pending JP2001235725A (ja) | 2000-02-24 | 2000-02-24 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001235725A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003029296A (ja) * | 2001-07-13 | 2003-01-29 | Toshiba Corp | アレイ基板及びその検査方法並びに液晶表示装置 |
| WO2005064583A1 (ja) * | 2003-12-25 | 2005-07-14 | Test Research Laboratories Inc. | 表示装置の駆動装置、表示装置、駆動装置または表示装置の検査方法 |
| US6977711B2 (en) * | 2000-10-27 | 2005-12-20 | Samsung Electronics Co., Ltd. | Liquid crystal display |
| US6982568B2 (en) | 2003-03-07 | 2006-01-03 | Mitsubishi Denki Kabushiki Kaisha | Image display device having inspection terminal |
| KR100816336B1 (ko) * | 2001-10-11 | 2008-03-24 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| US8049828B2 (en) | 2008-05-16 | 2011-11-01 | Au Optronics Corp. | Flat-panel display device having test architecture |
| CN105652539A (zh) * | 2016-03-15 | 2016-06-08 | 深圳市华星光电技术有限公司 | 液晶显示装置及其液晶显示面板 |
| CN108766373A (zh) * | 2018-05-08 | 2018-11-06 | 昆山龙腾光电有限公司 | 一种检测电路和液晶显示装置 |
| CN109754736A (zh) * | 2019-03-14 | 2019-05-14 | 惠科股份有限公司 | 检测电路及显示基板 |
-
2000
- 2000-02-24 JP JP2000047243A patent/JP2001235725A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977711B2 (en) * | 2000-10-27 | 2005-12-20 | Samsung Electronics Co., Ltd. | Liquid crystal display |
| JP2003029296A (ja) * | 2001-07-13 | 2003-01-29 | Toshiba Corp | アレイ基板及びその検査方法並びに液晶表示装置 |
| KR100816336B1 (ko) * | 2001-10-11 | 2008-03-24 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| US6982568B2 (en) | 2003-03-07 | 2006-01-03 | Mitsubishi Denki Kabushiki Kaisha | Image display device having inspection terminal |
| WO2005064583A1 (ja) * | 2003-12-25 | 2005-07-14 | Test Research Laboratories Inc. | 表示装置の駆動装置、表示装置、駆動装置または表示装置の検査方法 |
| JPWO2005064583A1 (ja) * | 2003-12-25 | 2007-07-19 | テスト・リサーチ・ラボラトリーズ株式会社 | 表示装置の駆動装置、表示装置、駆動装置または表示装置の検査方法 |
| US8049828B2 (en) | 2008-05-16 | 2011-11-01 | Au Optronics Corp. | Flat-panel display device having test architecture |
| CN105652539A (zh) * | 2016-03-15 | 2016-06-08 | 深圳市华星光电技术有限公司 | 液晶显示装置及其液晶显示面板 |
| CN105652539B (zh) * | 2016-03-15 | 2019-01-25 | 深圳市华星光电技术有限公司 | 液晶显示装置及其液晶显示面板 |
| CN108766373A (zh) * | 2018-05-08 | 2018-11-06 | 昆山龙腾光电有限公司 | 一种检测电路和液晶显示装置 |
| CN108766373B (zh) * | 2018-05-08 | 2020-11-24 | 昆山龙腾光电股份有限公司 | 一种检测电路和液晶显示装置 |
| CN109754736A (zh) * | 2019-03-14 | 2019-05-14 | 惠科股份有限公司 | 检测电路及显示基板 |
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