JP2002296620A - 液晶表示装置 - Google Patents
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
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- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0408—Integration of the drivers onto the display substrate
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 簡単かつ短時間で検査を行うことができる液
晶表示装置を提供することを課題とする。 【解決手段】 本発明の液晶表示装置は、２次元マトリ
クス状に配線されたデータライン及び走査ラインと該デ
ータライン及び走査ライン間に接続されるスイッチング
素子とを含む表示回路（１０３）と、データラインの一
端に第１のアナログスイッチを介して検査電圧を入力及
び／又は出力するための検査電圧入力及び／又は出力端
子を含む第１の検査回路（１０１）と、データラインの
他端に検査電圧を入力及び／又は出力するための検査電
圧入力及び／又は出力端子を含む第２の検査回路（１０
２）とを有する。この表示回路、第１の検査回路及び第
２の検査回路は１枚の基板上に設けられ、第１の検査回
路は表示回路に対して切り離し可能である。
晶表示装置を提供することを課題とする。 【解決手段】 本発明の液晶表示装置は、２次元マトリ
クス状に配線されたデータライン及び走査ラインと該デ
ータライン及び走査ライン間に接続されるスイッチング
素子とを含む表示回路（１０３）と、データラインの一
端に第１のアナログスイッチを介して検査電圧を入力及
び／又は出力するための検査電圧入力及び／又は出力端
子を含む第１の検査回路（１０１）と、データラインの
他端に検査電圧を入力及び／又は出力するための検査電
圧入力及び／又は出力端子を含む第２の検査回路（１０
２）とを有する。この表示回路、第１の検査回路及び第
２の検査回路は１枚の基板上に設けられ、第１の検査回
路は表示回路に対して切り離し可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
し、特にデータライン及び走査ラインに接続されたスイ
ッチング素子を有する液晶表示装置に関する。
し、特にデータライン及び走査ラインに接続されたスイ
ッチング素子を有する液晶表示装置に関する。
【０００２】
【従来の技術】図２６は、従来技術による液晶表示基板
の構成を示す。データドライバ（データラインドライ
バ）５は、データライン３を介して画素領域７に接続さ
れる。ゲートドライバ（走査ラインドライバ）６は、走
査ライン４を介して画素領域７に接続される。データド
ライバ５は、データライン３にデータを供給することが
できる。ゲートドライバ６は、走査ライン４に走査信号
を供給することができる。
の構成を示す。データドライバ（データラインドライ
バ）５は、データライン３を介して画素領域７に接続さ
れる。ゲートドライバ（走査ラインドライバ）６は、走
査ライン４を介して画素領域７に接続される。データド
ライバ５は、データライン３にデータを供給することが
できる。ゲートドライバ６は、走査ライン４に走査信号
を供給することができる。
【０００３】画素領域７は、２次元マトリクス状に配列
されたスイッチング素子（ＴＦＴ：薄膜トランジスタ）
１及び液晶容量２を有する。ＴＦＴ１は、ｎチャネルＭ
ＯＳトランジスタであり、ゲートが走査ライン４に接続
され、ドレインがデータライン３に接続され、ソースが
液晶容量２を介して対向基板の電極８に接続される。
されたスイッチング素子（ＴＦＴ：薄膜トランジスタ）
１及び液晶容量２を有する。ＴＦＴ１は、ｎチャネルＭ
ＯＳトランジスタであり、ゲートが走査ライン４に接続
され、ドレインがデータライン３に接続され、ソースが
液晶容量２を介して対向基板の電極８に接続される。
【０００４】この液晶表示基板の検査方法は、マトリク
スの各縦横ラインの端にプローブピンを当てる方法が主
であり、多くのプローブピンが必要なため、検査機が高
価なものになる。この検査方法では、多数のチェック端
子を個別に検査するため、工数が莫大である。そのため
完全な検査は、液晶表示基板をパネルとして完成状態で
表示せねばならず、歩留まりを阻害する要因となってい
る。
スの各縦横ラインの端にプローブピンを当てる方法が主
であり、多くのプローブピンが必要なため、検査機が高
価なものになる。この検査方法では、多数のチェック端
子を個別に検査するため、工数が莫大である。そのため
完全な検査は、液晶表示基板をパネルとして完成状態で
表示せねばならず、歩留まりを阻害する要因となってい
る。
【０００５】図２７は、従来技術による他の液晶表示基
板を示す。基板９００上には、シフトレジスタ９１１、
アナログスイッチ９１２、表示部９１６及びゲートドラ
イバ９１５が設けられる。ゲートドライバ９１５は、走
査ラインＧ１〜Ｇ４等を介して画素領域９１６に接続さ
れ、ゲートクロックＧＣＬＫ及びゲートスタートパルス
ＧＳＰに応じて、走査ラインＧ１〜Ｇ４等に走査信号を
供給する。
板を示す。基板９００上には、シフトレジスタ９１１、
アナログスイッチ９１２、表示部９１６及びゲートドラ
イバ９１５が設けられる。ゲートドライバ９１５は、走
査ラインＧ１〜Ｇ４等を介して画素領域９１６に接続さ
れ、ゲートクロックＧＣＬＫ及びゲートスタートパルス
ＧＳＰに応じて、走査ラインＧ１〜Ｇ４等に走査信号を
供給する。
【０００６】画素領域９１６は、２次元マトリクス状に
配列されたＴＦＴ９３１及び液晶容量９３２を有する。
ＴＦＴ９３１は、ｎチャネルＭＯＳトランジスタであ
り、ゲートが走査ラインＧ１〜Ｇ４等に接続され、ドレ
インがデータラインＤ１，Ｄ２等に接続され、ソースが
液晶容量９３２を介して対向基板の電極に接続される。
配列されたＴＦＴ９３１及び液晶容量９３２を有する。
ＴＦＴ９３１は、ｎチャネルＭＯＳトランジスタであ
り、ゲートが走査ラインＧ１〜Ｇ４等に接続され、ドレ
インがデータラインＤ１，Ｄ２等に接続され、ソースが
液晶容量９３２を介して対向基板の電極に接続される。
【０００７】アナログスイッチ９１２は、入出力端子の
一端がデータバスＶ１〜Ｖｎに接続され、他端がデータ
ラインＤ１，Ｄ２等に接続される。データバスＶ１〜Ｖ
ｎには、検査終了後に、データドライバが接続され、デ
ータが供給される。
一端がデータバスＶ１〜Ｖｎに接続され、他端がデータ
ラインＤ１，Ｄ２等に接続される。データバスＶ１〜Ｖ
ｎには、検査終了後に、データドライバが接続され、デ
ータが供給される。
【０００８】シフトレジスタ９１１は、ｍ段シフトが可
能であり、データクロックＤＣＬＫ及びデータスタート
パルスＤＳＰに応じて、制御線Ｑ１〜Ｑｍに順次シフト
されたパルスを出力する。制御線Ｑ１〜Ｑｍは、それぞ
れアナログスイッチ９１２の制御端子に接続される。ア
ナログスイッチ９１２は、制御線Ｑ１〜Ｑｍがハイレベ
ルになると、それぞれデータバスＶ１〜Ｖｎとデータラ
インＤ１，Ｄ２等との間を接続する。
能であり、データクロックＤＣＬＫ及びデータスタート
パルスＤＳＰに応じて、制御線Ｑ１〜Ｑｍに順次シフト
されたパルスを出力する。制御線Ｑ１〜Ｑｍは、それぞ
れアナログスイッチ９１２の制御端子に接続される。ア
ナログスイッチ９１２は、制御線Ｑ１〜Ｑｍがハイレベ
ルになると、それぞれデータバスＶ１〜Ｖｎとデータラ
インＤ１，Ｄ２等との間を接続する。
【０００９】この液晶表示基板の検査を行う場合には、
データバスＶ１〜Ｖｎの端子にプローブピンを当てる必
要がある。また、データバスＶ１〜Ｖｎの数が多くなる
と、液晶表示基板を高速動作させるために高温ポリシリ
コンを用いなければならず、液晶表示基板が高価になっ
てしまう。
データバスＶ１〜Ｖｎの端子にプローブピンを当てる必
要がある。また、データバスＶ１〜Ｖｎの数が多くなる
と、液晶表示基板を高速動作させるために高温ポリシリ
コンを用いなければならず、液晶表示基板が高価になっ
てしまう。
【００１０】
【発明が解決しようとする課題】本発明の目的は、検査
機の多くのプローブピンを用いずに、簡単かつ短時間で
検査を行うことができる液晶表示装置を提供することで
ある。本発明の他の目的は、安価な液晶表示装置を簡単
かつ短時間で検査を行うことである。
機の多くのプローブピンを用いずに、簡単かつ短時間で
検査を行うことができる液晶表示装置を提供することで
ある。本発明の他の目的は、安価な液晶表示装置を簡単
かつ短時間で検査を行うことである。
【００１１】
【課題を解決するための手段】本発明の一観点によれ
ば、２次元マトリクス状に配線されたデータライン及び
走査ラインと該データライン及び走査ライン間に接続さ
れるスイッチング素子とを含む表示回路と、データライ
ンの一端に第１のアナログスイッチを介して検査電圧を
入力及び／又は出力するための検査電圧入力及び／又は
出力端子を含む第１の検査回路と、データラインの他端
に検査電圧を入力及び／又は出力するための検査電圧入
力及び／又は出力端子を含む第２の検査回路とを有する
液晶表示装置が提供される。この表示回路、第１の検査
回路及び第２の検査回路は１枚の基板上に設けられ、第
１の検査回路は表示回路に対して切り離し可能である。
ば、２次元マトリクス状に配線されたデータライン及び
走査ラインと該データライン及び走査ライン間に接続さ
れるスイッチング素子とを含む表示回路と、データライ
ンの一端に第１のアナログスイッチを介して検査電圧を
入力及び／又は出力するための検査電圧入力及び／又は
出力端子を含む第１の検査回路と、データラインの他端
に検査電圧を入力及び／又は出力するための検査電圧入
力及び／又は出力端子を含む第２の検査回路とを有する
液晶表示装置が提供される。この表示回路、第１の検査
回路及び第２の検査回路は１枚の基板上に設けられ、第
１の検査回路は表示回路に対して切り離し可能である。
【００１２】液晶表示基板に第１及び第２の検査回路を
設けることにより、液晶表示装置をユニット化する前
に、データラインの断線、データラインの隣接ショー
ト、走査ラインの断線、隣接画素間のショート、他の信
号線とのショート等の検査を行うことができる。検査終
了後に第１の検査回路を切り離すことで、液晶表示基板
にデータドライバを接続することが可能になり、より低
コストな液晶表示装置を提供することができる。
設けることにより、液晶表示装置をユニット化する前
に、データラインの断線、データラインの隣接ショー
ト、走査ラインの断線、隣接画素間のショート、他の信
号線とのショート等の検査を行うことができる。検査終
了後に第１の検査回路を切り離すことで、液晶表示基板
にデータドライバを接続することが可能になり、より低
コストな液晶表示装置を提供することができる。
【００１３】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態による液晶表示基板１００を示す。
第１の検査回路１０１、表示回路１０３及び第２の検査
回路１０２は、１枚のガラス基板１００上に設けられ
る。第１の検査回路１０１は、表示回路１０３に対して
切断ライン１２１で切り離し可能である。第２の検査回
路１０２は、表示回路１０３に対して切断ライン１２２
で切り離し可能である。
明の第１の実施形態による液晶表示基板１００を示す。
第１の検査回路１０１、表示回路１０３及び第２の検査
回路１０２は、１枚のガラス基板１００上に設けられ
る。第１の検査回路１０１は、表示回路１０３に対して
切断ライン１２１で切り離し可能である。第２の検査回
路１０２は、表示回路１０３に対して切断ライン１２２
で切り離し可能である。
【００１４】表示回路１０３は、ゲートドライバ１１
５、画素領域１１６及びアナログスイッチ１１２を有す
る。ゲートドライバ１１５は、走査ラインＧ１〜Ｇｘを
介して画素領域１１６に接続され、ゲートクロックＧＣ
ＬＫ及びゲートスタートパルスＧＳＰに応じて、走査ラ
インＧ１〜Ｇｘに走査信号を供給する。
５、画素領域１１６及びアナログスイッチ１１２を有す
る。ゲートドライバ１１５は、走査ラインＧ１〜Ｇｘを
介して画素領域１１６に接続され、ゲートクロックＧＣ
ＬＫ及びゲートスタートパルスＧＳＰに応じて、走査ラ
インＧ１〜Ｇｘに走査信号を供給する。
【００１５】画素領域１１６は、２次元マトリクス状に
配列されたＴＦＴ１３１及び液晶容量１３２を有する。
ＴＦＴ１３１は、ｎチャネルＭＯＳトランジスタであ
り、ゲートが走査ラインＧ１〜Ｇｘに接続され、ドレイ
ンがデータラインＤ１〜Ｄ３等に接続され、ソース（画
素電極）が液晶容量１３２を介して対向基板の電極に接
続される。
配列されたＴＦＴ１３１及び液晶容量１３２を有する。
ＴＦＴ１３１は、ｎチャネルＭＯＳトランジスタであ
り、ゲートが走査ラインＧ１〜Ｇｘに接続され、ドレイ
ンがデータラインＤ１〜Ｄ３等に接続され、ソース（画
素電極）が液晶容量１３２を介して対向基板の電極に接
続される。
【００１６】アナログスイッチ１１２は、入出力端子の
一端がデータラインＤ１ａ〜Ｄ３ａ等に接続され、他端
がデータラインＤ１〜Ｄ３等に接続される。ブロック選
択信号線ＢＳＥＬ１〜ＢＳＥＬｍは、それぞれアナログ
スイッチ１１２の制御端子に接続される。アナログスイ
ッチ１１２は、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥ
Ｌｍがハイレベルになると、それぞれデータラインＤ１
ａ〜Ｄ３ａ等とデータラインＤ１〜Ｄ３等との間を接続
する。
一端がデータラインＤ１ａ〜Ｄ３ａ等に接続され、他端
がデータラインＤ１〜Ｄ３等に接続される。ブロック選
択信号線ＢＳＥＬ１〜ＢＳＥＬｍは、それぞれアナログ
スイッチ１１２の制御端子に接続される。アナログスイ
ッチ１１２は、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥ
Ｌｍがハイレベルになると、それぞれデータラインＤ１
ａ〜Ｄ３ａ等とデータラインＤ１〜Ｄ３等との間を接続
する。
【００１７】第１の検査回路１０１は、シフトレジスタ
１１１及びアナログスイッチ１１３を有する。アナログ
スイッチ１１３は、入出力端子の一端が交互に信号線Ｖ
１，Ｖ２に接続され、他端がデータラインＤ１ａ〜Ｄ３
ａ等に接続される。シフトレジスタ１１１は、ｎ段シフ
トが可能であり、図２に示すように、データクロックＤ
ＣＬＫ及びデータスタートパルスＤＳＰに応じて、制御
線Ｑ１〜Ｑｎに順次シフトされたパルスを出力する。制
御線Ｑ１〜Ｑｎは、それぞれアナログスイッチ１１３の
制御端子に接続される。アナログスイッチ１１３は、制
御線Ｑ１〜Ｑｎがハイレベルになると、それぞれ信号線
Ｖ１，Ｖ２とデータラインＤ１ａ〜Ｄ３ａ等との間を接
続する。
１１１及びアナログスイッチ１１３を有する。アナログ
スイッチ１１３は、入出力端子の一端が交互に信号線Ｖ
１，Ｖ２に接続され、他端がデータラインＤ１ａ〜Ｄ３
ａ等に接続される。シフトレジスタ１１１は、ｎ段シフ
トが可能であり、図２に示すように、データクロックＤ
ＣＬＫ及びデータスタートパルスＤＳＰに応じて、制御
線Ｑ１〜Ｑｎに順次シフトされたパルスを出力する。制
御線Ｑ１〜Ｑｎは、それぞれアナログスイッチ１１３の
制御端子に接続される。アナログスイッチ１１３は、制
御線Ｑ１〜Ｑｎがハイレベルになると、それぞれ信号線
Ｖ１，Ｖ２とデータラインＤ１ａ〜Ｄ３ａ等との間を接
続する。
【００１８】第２の検査回路１０２は、アナログスイッ
チ１１４を有する。アナログスイッチ１１４は、入出力
端子の一端がデータラインＤ１〜Ｄ３等に接続され、他
端が信号線Ｖ３に接続される。制御線ＯＮ４は、アナロ
グスイッチ１１４の制御端子に接続される。アナログス
イッチ１１４は、制御線ＯＮ４がハイレベルになると、
それぞれデータラインＤ１〜Ｄ３等と信号線Ｖ３との間
を接続する。
チ１１４を有する。アナログスイッチ１１４は、入出力
端子の一端がデータラインＤ１〜Ｄ３等に接続され、他
端が信号線Ｖ３に接続される。制御線ＯＮ４は、アナロ
グスイッチ１１４の制御端子に接続される。アナログス
イッチ１１４は、制御線ＯＮ４がハイレベルになると、
それぞれデータラインＤ１〜Ｄ３等と信号線Ｖ３との間
を接続する。
【００１９】図２に示すように、制御線ＯＮ４がハイレ
ベルの間に、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬ
ｍには順にパルスが出力される。各ブロック選択信号線
ＢＳＥＬ１〜ＢＳＥＬｍがハイレベルの間、制御線Ｑ１
〜Ｑｎには順にパルスが出力される。
ベルの間に、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬ
ｍには順にパルスが出力される。各ブロック選択信号線
ＢＳＥＬ１〜ＢＳＥＬｍがハイレベルの間、制御線Ｑ１
〜Ｑｎには順にパルスが出力される。
【００２０】まず、信号線Ｖ３に検査信号を入力する。
制御線ＯＮ４がハイレベルになると、アナログスイッチ
１１４がオンし、データラインＤ１〜Ｄ３と信号線Ｖ３
との間を接続する。ブロック選択信号線ＢＳＥＬ１がハ
イレベルになると、左から１ブロック目のｎ個のアナロ
グスイッチ１１２がオンし、データラインＤ１ａ〜Ｄ３
ａ等とデータラインＤ１〜Ｄ３等との間を接続する。制
御線Ｑ１がハイレベルになると、左端のアナログスイッ
チ１１３がオンし、信号線Ｖ１とデータラインＤ１ａと
の間を接続する。同様に、制御線Ｑ２〜Ｑｎが順にハイ
レベルになる。
制御線ＯＮ４がハイレベルになると、アナログスイッチ
１１４がオンし、データラインＤ１〜Ｄ３と信号線Ｖ３
との間を接続する。ブロック選択信号線ＢＳＥＬ１がハ
イレベルになると、左から１ブロック目のｎ個のアナロ
グスイッチ１１２がオンし、データラインＤ１ａ〜Ｄ３
ａ等とデータラインＤ１〜Ｄ３等との間を接続する。制
御線Ｑ１がハイレベルになると、左端のアナログスイッ
チ１１３がオンし、信号線Ｖ１とデータラインＤ１ａと
の間を接続する。同様に、制御線Ｑ２〜Ｑｎが順にハイ
レベルになる。
【００２１】信号線Ｖ１及びＶ２の出力を検出すること
により、検査を行うことができる。制御線Ｑ１がハイレ
ベルになったとき、信号線Ｖ３に入力した検査信号が信
号線Ｖ１から検出できればデータラインＤ１及びＤ１ａ
が断線していないことを確認でき、信号線Ｖ１が開放状
態であればデータラインＤ１又はＤ１ａが断線している
ことを確認することができる。また、制御線Ｑ２がハイ
レベルになったとき、信号線Ｖ３に入力した検査信号が
信号線Ｖ２から検出できればデータラインＤ２及びＤ２
ａが断線しておらず、信号線Ｖ２が開放状態であればデ
ータラインＤ２又はＤ２ａが断線していることを確認す
ることができる。同様にして、他のデータラインＤ３及
びＤ３ａ等の断線があるか否かを確認することができ
る。本実施形態によれば、上記の断線を不良個所として
検出することができる。
により、検査を行うことができる。制御線Ｑ１がハイレ
ベルになったとき、信号線Ｖ３に入力した検査信号が信
号線Ｖ１から検出できればデータラインＤ１及びＤ１ａ
が断線していないことを確認でき、信号線Ｖ１が開放状
態であればデータラインＤ１又はＤ１ａが断線している
ことを確認することができる。また、制御線Ｑ２がハイ
レベルになったとき、信号線Ｖ３に入力した検査信号が
信号線Ｖ２から検出できればデータラインＤ２及びＤ２
ａが断線しておらず、信号線Ｖ２が開放状態であればデ
ータラインＤ２又はＤ２ａが断線していることを確認す
ることができる。同様にして、他のデータラインＤ３及
びＤ３ａ等の断線があるか否かを確認することができ
る。本実施形態によれば、上記の断線を不良個所として
検出することができる。
【００２２】次に、他の検査方法を説明する。図３に示
すように、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍ
をローレベルにして、アナログスイッチ１１２をオフに
する。そして、スタートパルスＳＳＰの周期をクロック
ＳＣＬＫの周期の２倍にする。すると、制御線Ｑ１及び
Ｑ２が共にハイレベルになる期間がある。その期間で、
信号線Ｖ１から検査信号を入力し、信号線Ｖ２の出力を
検出する。信号線Ｖ１に入力した検査信号が信号線Ｖ２
から検出されれば、データラインＤ１ａ及びＤ２ａの間
がショートしていることを確認することができ、信号線
Ｖ２が開放状態であればデータラインＤ１ａ及びＤ２ａ
の間がショートしていないことを確認することができ
る。また、制御線Ｑ２及びＱ３が共にハイレベルになる
期間に、同様に、データラインＤ２ａ及びＤ３ａの間の
ショートの有無を確認することができる。同様に、他の
隣接するデータラインの間のショートを確認することが
できる。本実施形態によれば、上記のショートを不良個
所として検出することができる。
すように、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍ
をローレベルにして、アナログスイッチ１１２をオフに
する。そして、スタートパルスＳＳＰの周期をクロック
ＳＣＬＫの周期の２倍にする。すると、制御線Ｑ１及び
Ｑ２が共にハイレベルになる期間がある。その期間で、
信号線Ｖ１から検査信号を入力し、信号線Ｖ２の出力を
検出する。信号線Ｖ１に入力した検査信号が信号線Ｖ２
から検出されれば、データラインＤ１ａ及びＤ２ａの間
がショートしていることを確認することができ、信号線
Ｖ２が開放状態であればデータラインＤ１ａ及びＤ２ａ
の間がショートしていないことを確認することができ
る。また、制御線Ｑ２及びＱ３が共にハイレベルになる
期間に、同様に、データラインＤ２ａ及びＤ３ａの間の
ショートの有無を確認することができる。同様に、他の
隣接するデータラインの間のショートを確認することが
できる。本実施形態によれば、上記のショートを不良個
所として検出することができる。
【００２３】本実施形態は、シフトレジスタ１１１が１
つの場合を説明したが、シフトレジスタ１１１を２つ以
上設けても良い。また、第１の検査回路１０１に２本の
信号線Ｖ１，Ｖ２を設けたが、断線検査のみを行う場合
には１本の信号線だけでもよい。また、２本の信号線Ｖ
１，Ｖ２の数を増やすことにより、シフトレジスタ１１
１のシフト段数を減少させることができ、アナログスイ
ッチ１１２とアナログスイッチ１１３との間のデータラ
インＤ１ａ〜Ｄ３ａ等のショートを隣接でないデータラ
イン間でも確認できることができる。また、信号線Ｖ２
に電源やグランド、その他の信号線の信号が検出された
場合には電源等とのショートであることも確認できる。
つの場合を説明したが、シフトレジスタ１１１を２つ以
上設けても良い。また、第１の検査回路１０１に２本の
信号線Ｖ１，Ｖ２を設けたが、断線検査のみを行う場合
には１本の信号線だけでもよい。また、２本の信号線Ｖ
１，Ｖ２の数を増やすことにより、シフトレジスタ１１
１のシフト段数を減少させることができ、アナログスイ
ッチ１１２とアナログスイッチ１１３との間のデータラ
インＤ１ａ〜Ｄ３ａ等のショートを隣接でないデータラ
イン間でも確認できることができる。また、信号線Ｖ２
に電源やグランド、その他の信号線の信号が検出された
場合には電源等とのショートであることも確認できる。
【００２４】検査後、第１の検査回路１０１及び第２の
検査回路１０２を切断ライン１２１及び１２２で表示回
路１０２から切り離す。その後、図４に示すように、液
晶表示装置をユニット化する際に、表示回路１０３のデ
ータラインＤ１ａ〜Ｄ３ａ等にデータドライバ４０１の
出力線Ｑ１〜Ｑｎを接続する。データドライバ４０１
は、クロックＤＣＬＫ、スタートパルスＤＳＰ、ラッチ
パルスＬＰ及びデータＲ，Ｇ，Ｂを入力して、出力線Ｑ
１〜Ｑｎからデータを出力する。これにより、液晶表示
装置は、通常の動作を行うことができる。
検査回路１０２を切断ライン１２１及び１２２で表示回
路１０２から切り離す。その後、図４に示すように、液
晶表示装置をユニット化する際に、表示回路１０３のデ
ータラインＤ１ａ〜Ｄ３ａ等にデータドライバ４０１の
出力線Ｑ１〜Ｑｎを接続する。データドライバ４０１
は、クロックＤＣＬＫ、スタートパルスＤＳＰ、ラッチ
パルスＬＰ及びデータＲ，Ｇ，Ｂを入力して、出力線Ｑ
１〜Ｑｎからデータを出力する。これにより、液晶表示
装置は、通常の動作を行うことができる。
【００２５】また、第２の検査回路１０２は、必ずしも
表示回路１０３から切り離す必要はない。第２の検査回
路１０２を切り離さない場合には、通常動作時にアナロ
グスイッチ１１４を常にオフにすればよい。また、通常
動作時に、第２の検査回路１０２をプリチャージ機能と
して使用することができる。すなわち、データドライバ
４０１の出力線Ｑ１〜Ｑｎにデータを出力する前に、第
２の検査回路１０２の信号線Ｖ３に所定の電圧を入力す
ることにより、データラインＤ１等をプリチャージする
ことができる。
表示回路１０３から切り離す必要はない。第２の検査回
路１０２を切り離さない場合には、通常動作時にアナロ
グスイッチ１１４を常にオフにすればよい。また、通常
動作時に、第２の検査回路１０２をプリチャージ機能と
して使用することができる。すなわち、データドライバ
４０１の出力線Ｑ１〜Ｑｎにデータを出力する前に、第
２の検査回路１０２の信号線Ｖ３に所定の電圧を入力す
ることにより、データラインＤ１等をプリチャージする
ことができる。
【００２６】本実施形態は、図２７の従来技術による液
晶表示基板に比べて、高速動作させなくても表示可能で
あるので、低温ポリシリコンを用いて安価な液晶表示基
板を製造することができる。
晶表示基板に比べて、高速動作させなくても表示可能で
あるので、低温ポリシリコンを用いて安価な液晶表示基
板を製造することができる。
【００２７】（第２の実施形態）図５は、本発明の第２
の実施形態による液晶表示基板１００を示す。第２の実
施形態は、第１の実施形態に対して、第２の検査回路が
表示回路１０３に含まれ、アナログスイッチ１１４の入
出力端子の他端には交互に信号線Ｖ３及びＶ４が接続さ
れる点が異なり、他の点は同じである。
の実施形態による液晶表示基板１００を示す。第２の実
施形態は、第１の実施形態に対して、第２の検査回路が
表示回路１０３に含まれ、アナログスイッチ１１４の入
出力端子の他端には交互に信号線Ｖ３及びＶ４が接続さ
れる点が異なり、他の点は同じである。
【００２８】信号線Ｖ３及びＶ４に異なる検査信号を入
力し、第１の実施形態と同様に、図３のタイミングで動
作させる。この際、例えば、データラインＤ１及びＤ２
の間がショートしている場合、又はデータラインＤ１ａ
及びＤ２ａの間がショートしている場合には、信号線Ｖ
１及びＶ２から同じ信号が検出される。一方、データラ
インＤ１及びＤ２の間がショートしておらず、かつデー
タラインＤ１ａ及びＤ２ａの間がショートしていない場
合には、信号線Ｖ３から入力された検査信号が信号線Ｖ
１から検出され、信号線Ｖ４から入力された検査信号が
信号線Ｖ２から検出される。このように、隣接するデー
タライン間のショートの有無を確認することができる。
力し、第１の実施形態と同様に、図３のタイミングで動
作させる。この際、例えば、データラインＤ１及びＤ２
の間がショートしている場合、又はデータラインＤ１ａ
及びＤ２ａの間がショートしている場合には、信号線Ｖ
１及びＶ２から同じ信号が検出される。一方、データラ
インＤ１及びＤ２の間がショートしておらず、かつデー
タラインＤ１ａ及びＤ２ａの間がショートしていない場
合には、信号線Ｖ３から入力された検査信号が信号線Ｖ
１から検出され、信号線Ｖ４から入力された検査信号が
信号線Ｖ２から検出される。このように、隣接するデー
タライン間のショートの有無を確認することができる。
【００２９】また、通常動作時に、信号線Ｖ３及びＶ４
をプリチャージ機能として使用することができる。デー
タラインＤ１〜Ｄ３等は、画像のちらつき防止等のた
め、偶数ラインと奇数ラインとで、データの正負極性を
逆にすることが好ましい。この際、データドライバ４０
１の出力線Ｑ１〜Ｑｎにデータを出力する前に、信号線
Ｖ３及びＶ４に逆極性の電圧を入力することにより、デ
ータラインＤ１〜Ｄ３等をプリチャージすることができ
る。
をプリチャージ機能として使用することができる。デー
タラインＤ１〜Ｄ３等は、画像のちらつき防止等のた
め、偶数ラインと奇数ラインとで、データの正負極性を
逆にすることが好ましい。この際、データドライバ４０
１の出力線Ｑ１〜Ｑｎにデータを出力する前に、信号線
Ｖ３及びＶ４に逆極性の電圧を入力することにより、デ
ータラインＤ１〜Ｄ３等をプリチャージすることができ
る。
【００３０】（第３の実施形態）図６は、本発明の第３
の実施形態による液晶表示基板１００を示す。第３の実
施形態は、第２の実施形態に対して、ｎチャネルＭＯＳ
トランジスタ６０１及び容量（コンデンサ）６０２を設
けた点が異なり、他の点は同じである。
の実施形態による液晶表示基板１００を示す。第３の実
施形態は、第２の実施形態に対して、ｎチャネルＭＯＳ
トランジスタ６０１及び容量（コンデンサ）６０２を設
けた点が異なり、他の点は同じである。
【００３１】トランジスタ６０１は、ゲートがそれぞれ
走査ラインＧ１〜Ｇｘに接続され、ドレインが共通の信
号線Ｖｍｏｎに接続され、ソースが容量６０２を介して
所定の共通電圧端子に接続される。
走査ラインＧ１〜Ｇｘに接続され、ドレインが共通の信
号線Ｖｍｏｎに接続され、ソースが容量６０２を介して
所定の共通電圧端子に接続される。
【００３２】図７は、検査方法を示すタイミングチャー
トである。ゲートドライバ１１５は、クロックＧＣＬＫ
及びスタートパルスＧＳＰに応じて、走査ラインＧ１〜
Ｇｘに順に走査信号を出力する。その間の期間７０１で
は、信号線Ｖｍｏｎに検査電圧Ｖａを入力する。トラン
ジスタ６０１は、走査ラインＧ１〜Ｇｘがそれぞれハイ
レベルになるとオンし、検査電圧Ｖａを容量６０２に蓄
積する。
トである。ゲートドライバ１１５は、クロックＧＣＬＫ
及びスタートパルスＧＳＰに応じて、走査ラインＧ１〜
Ｇｘに順に走査信号を出力する。その間の期間７０１で
は、信号線Ｖｍｏｎに検査電圧Ｖａを入力する。トラン
ジスタ６０１は、走査ラインＧ１〜Ｇｘがそれぞれハイ
レベルになるとオンし、検査電圧Ｖａを容量６０２に蓄
積する。
【００３３】次に、再び、スタートパルスＧＳＰを入力
し、走査ラインＧ１〜Ｇｘに順次走査信号を出力する。
その間の期間７０２に、信号線Ｖｍｏｎの出力を検出す
る。各走査ラインＧ１〜Ｇｘがハイレベルのときに、信
号線Ｖｍｏｎから検査電圧Ｖａが検出されれば、すべて
の走査ラインＧ１〜Ｇｘが断線していないことを確認す
ることができる。一方、期間７０２内で、信号線Ｖｍｏ
ｎから検査電圧Ｖａが検出されない期間があれば、その
期間に対応する走査ラインが断線していることを確認す
ることができる。本実施形態によれば、走査ラインＧ１
〜Ｇｘの断線を欠陥個所として検出することができる。
し、走査ラインＧ１〜Ｇｘに順次走査信号を出力する。
その間の期間７０２に、信号線Ｖｍｏｎの出力を検出す
る。各走査ラインＧ１〜Ｇｘがハイレベルのときに、信
号線Ｖｍｏｎから検査電圧Ｖａが検出されれば、すべて
の走査ラインＧ１〜Ｇｘが断線していないことを確認す
ることができる。一方、期間７０２内で、信号線Ｖｍｏ
ｎから検査電圧Ｖａが検出されない期間があれば、その
期間に対応する走査ラインが断線していることを確認す
ることができる。本実施形態によれば、走査ラインＧ１
〜Ｇｘの断線を欠陥個所として検出することができる。
【００３４】図８は、上記の検査の後に行う他の検査方
法のタイミングチャートである。クロックＧＣＬＫ、ス
タートパルスＧＳＰ、走査ラインＧ１〜Ｇｘは、図７と
同様である。期間８０１及び８０２は、それぞれ走査ラ
インＧ１及びＧ２がハイレベルである期間である。その
期間８０１及び８０２内に、それぞれ図９に示す処理を
行う。他の走査ラインＧ３〜Ｇｘがハイレベルになる期
間でも、同様に、図９に示すタイミングで処理を行う。
法のタイミングチャートである。クロックＧＣＬＫ、ス
タートパルスＧＳＰ、走査ラインＧ１〜Ｇｘは、図７と
同様である。期間８０１及び８０２は、それぞれ走査ラ
インＧ１及びＧ２がハイレベルである期間である。その
期間８０１及び８０２内に、それぞれ図９に示す処理を
行う。他の走査ラインＧ３〜Ｇｘがハイレベルになる期
間でも、同様に、図９に示すタイミングで処理を行う。
【００３５】図９では、クロックＳＣＬＫ、スタートパ
ルスＳＳＰ及び制御線Ｑ１〜Ｑｎは、図３と同じであ
る。制御線ＯＮ４がハイレベルの間、ブロック選択信号
線ＢＳＥＬ１〜ＢＳＥＬｍは、順次ハイレベルになる。
各ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍがそれぞ
れハイレベルの間に、制御線Ｑ１〜Ｑｎが順次ハイレベ
ルになる。
ルスＳＳＰ及び制御線Ｑ１〜Ｑｎは、図３と同じであ
る。制御線ＯＮ４がハイレベルの間、ブロック選択信号
線ＢＳＥＬ１〜ＢＳＥＬｍは、順次ハイレベルになる。
各ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍがそれぞ
れハイレベルの間に、制御線Ｑ１〜Ｑｎが順次ハイレベ
ルになる。
【００３６】例えば、図８に示すように走査ラインＧ１
がハイレベルの間に、図９に示すように制御線Ｑ１及び
Ｑ２が共にハイレベルになる。アナログスイッチ１１３
は、信号線Ｖ１とデータラインＤ１ａとの間を接続し、
信号線Ｖ２とデータラインＤ２ａとの間を接続する。そ
の時、ブロック選択信号線ＢＳＥＬ１はハイレベルであ
るので、アナログスイッチ１１２はデータラインＤ１ａ
及びＤ１の間を接続し、データラインＤ２ａ及びＤ２の
間を接続する。制御線ＯＮ４はハイレベルであるので、
アナログスイッチ１１４は、データラインＤ１及び信号
線Ｖ３の間を接続し、データラインＤ２及び信号線Ｖ４
の間を接続する。
がハイレベルの間に、図９に示すように制御線Ｑ１及び
Ｑ２が共にハイレベルになる。アナログスイッチ１１３
は、信号線Ｖ１とデータラインＤ１ａとの間を接続し、
信号線Ｖ２とデータラインＤ２ａとの間を接続する。そ
の時、ブロック選択信号線ＢＳＥＬ１はハイレベルであ
るので、アナログスイッチ１１２はデータラインＤ１ａ
及びＤ１の間を接続し、データラインＤ２ａ及びＤ２の
間を接続する。制御線ＯＮ４はハイレベルであるので、
アナログスイッチ１１４は、データラインＤ１及び信号
線Ｖ３の間を接続し、データラインＤ２及び信号線Ｖ４
の間を接続する。
【００３７】第２の実施形態と同様に、信号線Ｖ３及び
Ｖ４に異なる検査信号を入力する。ラインＧ１及びＤ１
との間がショートしておらず、かつラインＧ２及びＤ２
との間がショートしていなければ、信号線Ｖ３及びＶ４
に入力した検査信号はそれぞれ信号線Ｖ１及びＶ２から
検出することができる。一方、ラインＧ１及びＤ１の間
又はラインＧ２及びＤ２の間がショートしていれば、信
号線Ｖ１及びＶ２からは走査ラインＧ１又Ｇ２の影響を
受けた電圧が検出される。この際、隣接画素間のショー
トの有無も確認することができる。本実施形態によれ
ば、走査ライン及びデータラインの間のショート及び隣
接画素間のショートの欠陥を検出することができる。
Ｖ４に異なる検査信号を入力する。ラインＧ１及びＤ１
との間がショートしておらず、かつラインＧ２及びＤ２
との間がショートしていなければ、信号線Ｖ３及びＶ４
に入力した検査信号はそれぞれ信号線Ｖ１及びＶ２から
検出することができる。一方、ラインＧ１及びＤ１の間
又はラインＧ２及びＤ２の間がショートしていれば、信
号線Ｖ１及びＶ２からは走査ラインＧ１又Ｇ２の影響を
受けた電圧が検出される。この際、隣接画素間のショー
トの有無も確認することができる。本実施形態によれ
ば、走査ライン及びデータラインの間のショート及び隣
接画素間のショートの欠陥を検出することができる。
【００３８】上記の検査により、液晶表示基板の線欠陥
を検査することができる。その後、表示回路１０３の各
ＴＦＴ（スイッチング素子）１３１に対応する画素の点
欠陥を検査する。これにより、線欠陥及び点欠陥の両方
の検査を行うことができる。
を検査することができる。その後、表示回路１０３の各
ＴＦＴ（スイッチング素子）１３１に対応する画素の点
欠陥を検査する。これにより、線欠陥及び点欠陥の両方
の検査を行うことができる。
【００３９】以上説明したように、第１〜第３の実施形
態によれば、液晶表示基板に表示回路と共に第１及び第
２の検査回路を設けることにより、液晶表示装置をユニ
ット化する前に、データラインの断線、データラインの
隣接ショート、アナログスイッチ１１２とアナログスイ
ッチ１１３との間のデータラインのショート、走査ライ
ンの断線、隣接画素間のショート、他の信号線とのショ
ート等の欠陥の有無を検査することができる。検査終了
後に、第１の検査回路１０１を切り離すことで、表示回
路１０３にデータドライバ４０１を接続することが可能
になり、より低コストな液晶表示装置を提供することが
できる。
態によれば、液晶表示基板に表示回路と共に第１及び第
２の検査回路を設けることにより、液晶表示装置をユニ
ット化する前に、データラインの断線、データラインの
隣接ショート、アナログスイッチ１１２とアナログスイ
ッチ１１３との間のデータラインのショート、走査ライ
ンの断線、隣接画素間のショート、他の信号線とのショ
ート等の欠陥の有無を検査することができる。検査終了
後に、第１の検査回路１０１を切り離すことで、表示回
路１０３にデータドライバ４０１を接続することが可能
になり、より低コストな液晶表示装置を提供することが
できる。
【００４０】（第４の実施形態）図１０は、本発明の第
４の実施形態による液晶表示基板を示す。画素領域７に
おいて、ＴＦＴ（ｎチャネルＭＯＳトランジスタ）１
は、ゲートが走査ライン４に接続され、ドレインがデー
タライン３に接続され、ソース（画素電極）が液晶容量
２を介して対向基板の電極８に接続される。画素領域７
とゲートドライバ６との間、及び画素領域７とデータド
ライバ５との間に、検査用スイッチング素子（ｎチャネ
ルＭＯＳトランジスタ）９が設けられる。この検査用ス
イッチング素子９のゲートは、走査ライン４又はデータ
ライン３に接続される。スイッチング素子９は、ソース
が容量３０を介してグランドに接続され、ドレインがバ
ッファ３１又は３２を介して共通の検査端子１０に接続
される。バッファ３１及び３２は、双方向スイッチを構
成する。バッファ３１の制御端子は、直接、端子３４に
接続される。バッファ３２の制御端子は、インバータ３
３を介して端子３４に接続される。コントローラ３５が
端子３４にハイレベルを入力すれば検査端子１０は入力
端子になり、端子３４にローレベルを入力すれば検査端
子１０は出力端子になる。
４の実施形態による液晶表示基板を示す。画素領域７に
おいて、ＴＦＴ（ｎチャネルＭＯＳトランジスタ）１
は、ゲートが走査ライン４に接続され、ドレインがデー
タライン３に接続され、ソース（画素電極）が液晶容量
２を介して対向基板の電極８に接続される。画素領域７
とゲートドライバ６との間、及び画素領域７とデータド
ライバ５との間に、検査用スイッチング素子（ｎチャネ
ルＭＯＳトランジスタ）９が設けられる。この検査用ス
イッチング素子９のゲートは、走査ライン４又はデータ
ライン３に接続される。スイッチング素子９は、ソース
が容量３０を介してグランドに接続され、ドレインがバ
ッファ３１又は３２を介して共通の検査端子１０に接続
される。バッファ３１及び３２は、双方向スイッチを構
成する。バッファ３１の制御端子は、直接、端子３４に
接続される。バッファ３２の制御端子は、インバータ３
３を介して端子３４に接続される。コントローラ３５が
端子３４にハイレベルを入力すれば検査端子１０は入力
端子になり、端子３４にローレベルを入力すれば検査端
子１０は出力端子になる。
【００４１】データドライバ５は、データライン３にデ
ータを供給するためのデータ供給回路であり、アナログ
スイッチでもよい。ゲートドライバ６は、走査ライン４
に走査信号を供給することができる。
ータを供給するためのデータ供給回路であり、アナログ
スイッチでもよい。ゲートドライバ６は、走査ライン４
に走査信号を供給することができる。
【００４２】次に、検査方法を説明する。まず、ゲート
ドライバ６又はデータドライバ５が検査用スイッチング
素子９をオンする信号を出力する。検査用スイッチング
素子９がオンしている期間に、コントローラ３５が検査
端子１０に検査信号を入力し、容量３０に充電（プリセ
ット）する。再度、検査用スイッチング素子９をオンさ
せ、検査端子１０から容量３０に充電している電圧を検
出する。検査電圧が検出できれば、ゲートドライバ６又
はデータドライバ５が正常に駆動しており、かつゲート
ドライバ６又はデータドライバ５から画素領域７までの
走査ライン４又はデータライン３の断線が無く合格であ
ると判断できる。この検査を、走査ライン４及びデータ
ライン３についてそれぞれ第１ラインから最終ラインま
で繰り返すことで、ゲートドライバ６及びデータドライ
バ５の故障、並びに走査ライン４及びデータライン３の
断線個所と断線本数を検査できる。
ドライバ６又はデータドライバ５が検査用スイッチング
素子９をオンする信号を出力する。検査用スイッチング
素子９がオンしている期間に、コントローラ３５が検査
端子１０に検査信号を入力し、容量３０に充電（プリセ
ット）する。再度、検査用スイッチング素子９をオンさ
せ、検査端子１０から容量３０に充電している電圧を検
出する。検査電圧が検出できれば、ゲートドライバ６又
はデータドライバ５が正常に駆動しており、かつゲート
ドライバ６又はデータドライバ５から画素領域７までの
走査ライン４又はデータライン３の断線が無く合格であ
ると判断できる。この検査を、走査ライン４及びデータ
ライン３についてそれぞれ第１ラインから最終ラインま
で繰り返すことで、ゲートドライバ６及びデータドライ
バ５の故障、並びに走査ライン４及びデータライン３の
断線個所と断線本数を検査できる。
【００４３】本実施形態では、検査用スイッチング素子
９を画素領域７の入力側（左及び上側）に配置している
が、出力側（右及び下側）に配置してもよい。出力側に
配置した場合、画素領域７内での走査ライン４及びデー
タライン３の断線も検査できる。上記の容量３０は、各
検査用スイッチング素子９毎に別々に設けてもよいし、
１つの容量３０を複数の検査用スイッチング素子９で共
用してもよい。また、各検査用スイッチング素子９毎の
容量３０を並列に接続してもよい。
９を画素領域７の入力側（左及び上側）に配置している
が、出力側（右及び下側）に配置してもよい。出力側に
配置した場合、画素領域７内での走査ライン４及びデー
タライン３の断線も検査できる。上記の容量３０は、各
検査用スイッチング素子９毎に別々に設けてもよいし、
１つの容量３０を複数の検査用スイッチング素子９で共
用してもよい。また、各検査用スイッチング素子９毎の
容量３０を並列に接続してもよい。
【００４４】（第５の実施形態）図１１は、本発明の第
５の実施形態による液晶表示基板を示す。第５の実施形
態は、第４の実施形態に対して、リセットスイッチ（ｎ
チャネルＭＯＳトランジスタ）１１を設けた点が異な
り、他の点は同じである。リセットスイッチ１１は、ゲ
ートがオン／オフ信号端子１２に接続され、ドレインが
リセットデータ入力端子１３に接続され、ソースが検査
用スイッチング素子９の各ソースに接続される。
５の実施形態による液晶表示基板を示す。第５の実施形
態は、第４の実施形態に対して、リセットスイッチ（ｎ
チャネルＭＯＳトランジスタ）１１を設けた点が異な
り、他の点は同じである。リセットスイッチ１１は、ゲ
ートがオン／オフ信号端子１２に接続され、ドレインが
リセットデータ入力端子１３に接続され、ソースが検査
用スイッチング素子９の各ソースに接続される。
【００４５】検査を行うには、まず、オン／オフ信号端
子１２をハイレベルにすることによりリセットスイッチ
１１をオンし、リセットデータ入力端子１３をグランド
レベルにして容量３０のチャージを無くす。その後、第
４の実施形態に示した検査を行う。容量３０をリセット
することにより、適切な検査電圧の検出が可能になり、
検査精度が向上する。
子１２をハイレベルにすることによりリセットスイッチ
１１をオンし、リセットデータ入力端子１３をグランド
レベルにして容量３０のチャージを無くす。その後、第
４の実施形態に示した検査を行う。容量３０をリセット
することにより、適切な検査電圧の検出が可能になり、
検査精度が向上する。
【００４６】（第６の実施形態）図１２は、本発明の第
６の実施形態による液晶表示基板を示す。第６の実施形
態が第５の実施形態に対して異なる点を説明する。検査
用スイッチング素子９が画素領域７の上及び左だけでな
く、右及び下にも設けられる。すなわち、検査用スイッ
チング素子９は、ゲートドライバ６に対して画素領域７
の出力端、及びデータドライバ５に対して画素領域７の
出力端に設けられる。検査用スイッチング素子９は、上
記と同様に、ゲートが走査ライン４又はデータライン３
に接続され、ドレインがバッファ３１又は３２を介して
検査端子１０に接続され、ソースが容量３０を介してグ
ランドに接続される。リセットデータ入力端子１３は、
リセットスイッチ１１を介して検査用スイッチング素子
９のソースに接続される。
６の実施形態による液晶表示基板を示す。第６の実施形
態が第５の実施形態に対して異なる点を説明する。検査
用スイッチング素子９が画素領域７の上及び左だけでな
く、右及び下にも設けられる。すなわち、検査用スイッ
チング素子９は、ゲートドライバ６に対して画素領域７
の出力端、及びデータドライバ５に対して画素領域７の
出力端に設けられる。検査用スイッチング素子９は、上
記と同様に、ゲートが走査ライン４又はデータライン３
に接続され、ドレインがバッファ３１又は３２を介して
検査端子１０に接続され、ソースが容量３０を介してグ
ランドに接続される。リセットデータ入力端子１３は、
リセットスイッチ１１を介して検査用スイッチング素子
９のソースに接続される。
【００４７】第５の実施形態と同様な検査を行う。画素
領域７の入力側（左及び上側）において、容量３０に蓄
積されている電荷が正常に検査端子１０から検出できれ
ば、ゲートドライバ６及びデータドライバ５が正常駆動
しており、かつゲートドライバ６又はデータドライバ５
から画素領域７までの走査ライン４及びデータライン３
の断線が無く合格であると判断できる。
領域７の入力側（左及び上側）において、容量３０に蓄
積されている電荷が正常に検査端子１０から検出できれ
ば、ゲートドライバ６及びデータドライバ５が正常駆動
しており、かつゲートドライバ６又はデータドライバ５
から画素領域７までの走査ライン４及びデータライン３
の断線が無く合格であると判断できる。
【００４８】また、画素領域７の出力側（右及び下側）
において、容量３０に蓄積されている電荷が正常に検査
端子１０から検出できれば、画素領域７内での走査ライ
ン４及びデータライン３の断線が無く合格であると判断
できる。
において、容量３０に蓄積されている電荷が正常に検査
端子１０から検出できれば、画素領域７内での走査ライ
ン４及びデータライン３の断線が無く合格であると判断
できる。
【００４９】この検査を、ゲートドライバ６及びデータ
ドライバ５の第１ラインから最終ラインまで繰り返すこ
とで、ゲートドライバ６及び／又はデータドライバ５の
故障、並びに走査ライン４及び／又はデータライン３の
断線個所と本数を検査できる。
ドライバ５の第１ラインから最終ラインまで繰り返すこ
とで、ゲートドライバ６及び／又はデータドライバ５の
故障、並びに走査ライン４及び／又はデータライン３の
断線個所と本数を検査できる。
【００５０】（第７の実施形態）図１３は、本発明の第
７の実施形態による液晶表示基板を示す。第７の実施形
態は、第４の実施形態（図１０）における検査用スイッ
チング素子９が検査画素１５である場合を示す。すなわ
ち、検査用スイッチング素子９は、画素領域７内のＴＦ
Ｔ１と同様のＴＦＴである。検査用スイッチング素子９
のソース（画素電極）は、液晶容量２を介して対向基板
の電極８に接続される。
７の実施形態による液晶表示基板を示す。第７の実施形
態は、第４の実施形態（図１０）における検査用スイッ
チング素子９が検査画素１５である場合を示す。すなわ
ち、検査用スイッチング素子９は、画素領域７内のＴＦ
Ｔ１と同様のＴＦＴである。検査用スイッチング素子９
のソース（画素電極）は、液晶容量２を介して対向基板
の電極８に接続される。
【００５１】第４〜第６の実施形態では容量３０に検査
電圧を充電したが、本実施形態では液晶容量２に検査電
圧を充電する。液晶容量２は、容量３０に比べて蓄積可
能容量が大きいため、検査時の判断が容易である。検査
後の通常動作時には、検査画素１５に黒色のデータを書
き込むが、コントラスト低下の原因となるので、予め検
査画素１５を遮光しておくのが好ましい。
電圧を充電したが、本実施形態では液晶容量２に検査電
圧を充電する。液晶容量２は、容量３０に比べて蓄積可
能容量が大きいため、検査時の判断が容易である。検査
後の通常動作時には、検査画素１５に黒色のデータを書
き込むが、コントラスト低下の原因となるので、予め検
査画素１５を遮光しておくのが好ましい。
【００５２】（第８の実施形態）図１４は、本発明の第
８の実施形態による液晶表示基板を示す。第８の実施形
態が第７の実施形態に対して異なる点を説明する。第６
の実施形態（図１２）と同様に、検査画素１５である検
査用スイッチング素子９が画素領域７の入力側（上及び
左側）だけでなく、出力側（右及び下側）にも設けられ
る。
８の実施形態による液晶表示基板を示す。第８の実施形
態が第７の実施形態に対して異なる点を説明する。第６
の実施形態（図１２）と同様に、検査画素１５である検
査用スイッチング素子９が画素領域７の入力側（上及び
左側）だけでなく、出力側（右及び下側）にも設けられ
る。
【００５３】画素領域７の入力側（左及び上側）におい
て、液晶容量２に蓄積されている電荷が正常に検査端子
１０から検出できれば、ゲートドライバ６及びデータド
ライバ５が正常駆動しており、かつゲートドライバ６又
はデータドライバ５から画素領域７までの走査ライン４
及びデータライン３の断線が無く合格であると判断でき
る。
て、液晶容量２に蓄積されている電荷が正常に検査端子
１０から検出できれば、ゲートドライバ６及びデータド
ライバ５が正常駆動しており、かつゲートドライバ６又
はデータドライバ５から画素領域７までの走査ライン４
及びデータライン３の断線が無く合格であると判断でき
る。
【００５４】また、画素領域７の出力側（右及び下側）
において、液晶容量２に蓄積されている電荷が正常に検
査端子１０から検出できれば、画素領域７内での走査ラ
イン４及びデータライン３の断線が無く合格であると判
断できる。
において、液晶容量２に蓄積されている電荷が正常に検
査端子１０から検出できれば、画素領域７内での走査ラ
イン４及びデータライン３の断線が無く合格であると判
断できる。
【００５５】（第９の実施形態）図１５は、本発明の第
９の実施形態による液晶表示基板を示す。第９の実施形
態は、第７の実施形態に対して、第５の実施形態（図１
１）と同様にリセットスイッチ（ｎチャネルＭＯＳトラ
ンジスタ）１１を設けた点が異なり、他の点は同じであ
る。リセットスイッチ１１は、ゲートがオン／オフ信号
端子１２に接続され、ドレインがリセットデータ入力端
子１３に接続され、ソースが検査画素である検査用スイ
ッチング素子９の各ソースに接続される。
９の実施形態による液晶表示基板を示す。第９の実施形
態は、第７の実施形態に対して、第５の実施形態（図１
１）と同様にリセットスイッチ（ｎチャネルＭＯＳトラ
ンジスタ）１１を設けた点が異なり、他の点は同じであ
る。リセットスイッチ１１は、ゲートがオン／オフ信号
端子１２に接続され、ドレインがリセットデータ入力端
子１３に接続され、ソースが検査画素である検査用スイ
ッチング素子９の各ソースに接続される。
【００５６】検査を行うには、まず、オン／オフ信号端
子１２をハイレベルにすることによりリセットスイッチ
１１をオンし、リセットデータ入力端子１３をグランド
レベルにして液晶容量２のチャージを無くす。その後、
第４の実施形態に示した検査を行う。液晶容量２をリセ
ットすることにより、検査精度を向上させることができ
る。
子１２をハイレベルにすることによりリセットスイッチ
１１をオンし、リセットデータ入力端子１３をグランド
レベルにして液晶容量２のチャージを無くす。その後、
第４の実施形態に示した検査を行う。液晶容量２をリセ
ットすることにより、検査精度を向上させることができ
る。
【００５７】（第１０の実施形態）図１６は、本発明の
第１０の実施形態による液晶表示基板を示す。第１０の
実施形態は、第８の実施形態（図１４）に対して、第９
の実施形態（図１５）と同様にリセットスイッチ（ｎチ
ャネルＭＯＳトランジスタ）１１を設けた点が異なり、
他の点は同じである。検査を行うには、まず、オン／オ
フ信号端子１２をハイレベルにすることによりリセット
スイッチ１１をオンし、リセットデータ入力端子１３を
グランドレベルにして液晶容量２のチャージを無くす。
その後、第４の実施形態に示した検査を行う。
第１０の実施形態による液晶表示基板を示す。第１０の
実施形態は、第８の実施形態（図１４）に対して、第９
の実施形態（図１５）と同様にリセットスイッチ（ｎチ
ャネルＭＯＳトランジスタ）１１を設けた点が異なり、
他の点は同じである。検査を行うには、まず、オン／オ
フ信号端子１２をハイレベルにすることによりリセット
スイッチ１１をオンし、リセットデータ入力端子１３を
グランドレベルにして液晶容量２のチャージを無くす。
その後、第４の実施形態に示した検査を行う。
【００５８】（第１１の実施形態）図１７は、本発明の
第１１の実施形態による液晶表示基板を示す。第１１の
実施形態が第９の実施形態（図１５）に対して異なる点
を説明する。画素領域７とゲートドライバ６の間、及び
画素領域７とデータドライバ５の間に、検査画素１５で
ある検査用スイッチング素子９を設ける。この検査用ス
イッチング素子９は、ゲートが走査ライン４又はデータ
ライン３に接続され、ドレインがデータライン３又は走
査ライン４に接続され、ソースが液晶容量２を介して対
向基板の電極８に接続される。すなわち、検査用スイッ
チング素子９は、ゲートに走査ライン４が接続されれば
ドレインにデータライン３が接続され、ゲートにデータ
ライン３が接続されればドレインに走査ライン４が接続
される。
第１１の実施形態による液晶表示基板を示す。第１１の
実施形態が第９の実施形態（図１５）に対して異なる点
を説明する。画素領域７とゲートドライバ６の間、及び
画素領域７とデータドライバ５の間に、検査画素１５で
ある検査用スイッチング素子９を設ける。この検査用ス
イッチング素子９は、ゲートが走査ライン４又はデータ
ライン３に接続され、ドレインがデータライン３又は走
査ライン４に接続され、ソースが液晶容量２を介して対
向基板の電極８に接続される。すなわち、検査用スイッ
チング素子９は、ゲートに走査ライン４が接続されれば
ドレインにデータライン３が接続され、ゲートにデータ
ライン３が接続されればドレインに走査ライン４が接続
される。
【００５９】検査画素１５である検査用スイッチング素
子９のソースには、リセットスイッチ１１を介してリセ
ットデータ入力端子１３が接続され、検査スイッチ１６
を介して検査端子１７が接続される。この検査スイッチ
１６は第９の実施形態（図１５）のバッファ３１に相当
し、検査端子１７は第９の実施形態の検査端子１０に相
当する。
子９のソースには、リセットスイッチ１１を介してリセ
ットデータ入力端子１３が接続され、検査スイッチ１６
を介して検査端子１７が接続される。この検査スイッチ
１６は第９の実施形態（図１５）のバッファ３１に相当
し、検査端子１７は第９の実施形態の検査端子１０に相
当する。
【００６０】リセットスイッチ１１は、第９の実施形態
と異なり、ＣＭＯＳ構成であり、ｎチャネルＭＯＳトラ
ンジスタ１１ａ及びｐチャネルＭＯＳトランジスタ１１
ｂのソース及びドレインを相互に接続したものである。
端子４４は、インバータ４３を介してトランジスタ１１
ｂのゲートに接続されると共に、直接、トランジスタ１
１ａのゲートに接続される。端子４４をハイレベルにす
るとリセットスイッチ１１はオンし、ローレベルにする
とリセットスイッチ１１はオフする。
と異なり、ＣＭＯＳ構成であり、ｎチャネルＭＯＳトラ
ンジスタ１１ａ及びｐチャネルＭＯＳトランジスタ１１
ｂのソース及びドレインを相互に接続したものである。
端子４４は、インバータ４３を介してトランジスタ１１
ｂのゲートに接続されると共に、直接、トランジスタ１
１ａのゲートに接続される。端子４４をハイレベルにす
るとリセットスイッチ１１はオンし、ローレベルにする
とリセットスイッチ１１はオフする。
【００６１】検査スイッチ１６は、ＣＭＯＳ構成であ
り、ｎチャネルＭＯＳトランジスタ１６ａ及びｐチャネ
ルＭＯＳトランジスタ１６ｂのソース及びドレインを相
互に接続したものである。端子４２は、インバータ４１
を介してトランジスタ１６ｂのゲートに接続されると共
に、直接、トランジスタ１６ａのゲートに接続される。
端子４２をハイレベルにすると検査スイッチ１６はオン
し、ローレベルにすると検査スイッチ１６はオフする。
り、ｎチャネルＭＯＳトランジスタ１６ａ及びｐチャネ
ルＭＯＳトランジスタ１６ｂのソース及びドレインを相
互に接続したものである。端子４２は、インバータ４１
を介してトランジスタ１６ｂのゲートに接続されると共
に、直接、トランジスタ１６ａのゲートに接続される。
端子４２をハイレベルにすると検査スイッチ１６はオン
し、ローレベルにすると検査スイッチ１６はオフする。
【００６２】次に、検査方法を説明する。まず、リセッ
トスイッチ１１をオンし、リセットデータ入力端子１３
を０Ｖにして液晶容量２のチャージを無くす。次に、ゲ
ートドライバ６又はデータドライバ５から検査画素１５
である検査用スイッチング素子９の液晶容量２にデータ
を書き込む。次に、検査スイッチ１６をオンして、液晶
容量２に書き込まれたデータを検査端子１７から読み出
す。書き込みデータを検出できれば、ゲートドライバ６
又はデータドライバ５が正常に駆動しており、かつゲー
トドライバ６又はデータドライバ５から画素領域７まで
の走査ライン４及びデータライン３の断線が無く合格で
あると判断できる。この検査を、ゲートドライバ６及び
データドライバ５の第１ラインから最終ラインまで繰り
返すことで、ゲートドライバ６及び／又はデータドライ
バ５の故障、並びに走査ライン４及び／又はデータライ
ン３の断線個所と本数を検査できる。
トスイッチ１１をオンし、リセットデータ入力端子１３
を０Ｖにして液晶容量２のチャージを無くす。次に、ゲ
ートドライバ６又はデータドライバ５から検査画素１５
である検査用スイッチング素子９の液晶容量２にデータ
を書き込む。次に、検査スイッチ１６をオンして、液晶
容量２に書き込まれたデータを検査端子１７から読み出
す。書き込みデータを検出できれば、ゲートドライバ６
又はデータドライバ５が正常に駆動しており、かつゲー
トドライバ６又はデータドライバ５から画素領域７まで
の走査ライン４及びデータライン３の断線が無く合格で
あると判断できる。この検査を、ゲートドライバ６及び
データドライバ５の第１ラインから最終ラインまで繰り
返すことで、ゲートドライバ６及び／又はデータドライ
バ５の故障、並びに走査ライン４及び／又はデータライ
ン３の断線個所と本数を検査できる。
【００６３】なお、液晶容量２のリセット及び検査電圧
のプリセットは、データドライバ５からデータを供給す
ることにより行ってもよい。
のプリセットは、データドライバ５からデータを供給す
ることにより行ってもよい。
【００６４】（第１２の実施形態）図１８は、本発明の
第１２の実施形態による液晶表示基板を示す。第１２の
実施形態が第１１の実施形態に対して異なる点を説明す
る。第８の実施形態（図１４）と同様に、検査画素１５
である検査用スイッチング素子９が画素領域７の入力側
（上及び左側）だけでなく、出力側（右及び下側）にも
設けられる。
第１２の実施形態による液晶表示基板を示す。第１２の
実施形態が第１１の実施形態に対して異なる点を説明す
る。第８の実施形態（図１４）と同様に、検査画素１５
である検査用スイッチング素子９が画素領域７の入力側
（上及び左側）だけでなく、出力側（右及び下側）にも
設けられる。
【００６５】画素領域７の入力側（左及び上側）におい
て、液晶容量２に蓄積されている電荷が正常に検査端子
１７から検出できれば、ゲートドライバ６及びデータド
ライバ５が正常駆動しており、かつゲートドライバ６又
はデータドライバ５から画素領域７までの走査ライン４
及びデータライン３の断線が無く合格であると判断でき
る。
て、液晶容量２に蓄積されている電荷が正常に検査端子
１７から検出できれば、ゲートドライバ６及びデータド
ライバ５が正常駆動しており、かつゲートドライバ６又
はデータドライバ５から画素領域７までの走査ライン４
及びデータライン３の断線が無く合格であると判断でき
る。
【００６６】また、画素領域７の出力側（右及び下側）
において、液晶容量２に蓄積されている電荷が正常に検
査端子１７から検出できれば、画素領域７内での走査ラ
イン４及びデータライン３の断線が無く合格であると判
断できる。
において、液晶容量２に蓄積されている電荷が正常に検
査端子１７から検出できれば、画素領域７内での走査ラ
イン４及びデータライン３の断線が無く合格であると判
断できる。
【００６７】なお、液晶容量２のリセット及び検査電圧
のプリセットは、ゲートドライバ６又はデータドライバ
５からデータを書き込むことにより行ってもよい。
のプリセットは、ゲートドライバ６又はデータドライバ
５からデータを書き込むことにより行ってもよい。
【００６８】（第１３の実施形態）図１９は、本発明の
第１３の実施形態による液晶表示基板を示す。第１３の
実施形態が第１０の実施形態（図１６）に対して異なる
点を説明する。第１０の実施形態では、画素領域７の上
下左右の４領域の検査用スイッチング素子９群に対して
それぞれ別に検査端子１０を設けているが、第１３の実
施形態では、画素領域７の左及び下の２領域の検査用ス
イッチング素子９群に共通の検査端子１０を設け、画素
領域７の上及び右の２領域の検査用スイッチング素子９
群に共通の検査端子１０を設けている。本実施形態によ
れば、２領域のスイッチング素子９群を各１つの検査端
子１０及びリセットデータ入力端子１３でコントロール
することができる。
第１３の実施形態による液晶表示基板を示す。第１３の
実施形態が第１０の実施形態（図１６）に対して異なる
点を説明する。第１０の実施形態では、画素領域７の上
下左右の４領域の検査用スイッチング素子９群に対して
それぞれ別に検査端子１０を設けているが、第１３の実
施形態では、画素領域７の左及び下の２領域の検査用ス
イッチング素子９群に共通の検査端子１０を設け、画素
領域７の上及び右の２領域の検査用スイッチング素子９
群に共通の検査端子１０を設けている。本実施形態によ
れば、２領域のスイッチング素子９群を各１つの検査端
子１０及びリセットデータ入力端子１３でコントロール
することができる。
【００６９】（第１４の実施形態）図２０は、本発明の
第１４の実施形態による液晶表示基板を示す。第１４の
実施形態が第１３の実施形態（図１９）に対して異なる
点を説明する。第１３の実施形態では、画素領域７の左
及び下の２領域の検査用スイッチング素子９群、及び画
素領域７の上及び右の２領域の検査用スイッチング素子
９群にそれぞれ共通の検査端子１０及びリセットデータ
入力端子１３を設けている。第１４の実施形態では、画
素領域７の上下左右の４領域の検査用スイッチング素子
９群に対して共通の検査端子１０及びリセットデータ入
力端子１３を設けている。本実施形態によれば、４領域
のスイッチング素子９群を１つの検査端子１０及びリセ
ットデータ入力端子１３でコントロールすることができ
る。
第１４の実施形態による液晶表示基板を示す。第１４の
実施形態が第１３の実施形態（図１９）に対して異なる
点を説明する。第１３の実施形態では、画素領域７の左
及び下の２領域の検査用スイッチング素子９群、及び画
素領域７の上及び右の２領域の検査用スイッチング素子
９群にそれぞれ共通の検査端子１０及びリセットデータ
入力端子１３を設けている。第１４の実施形態では、画
素領域７の上下左右の４領域の検査用スイッチング素子
９群に対して共通の検査端子１０及びリセットデータ入
力端子１３を設けている。本実施形態によれば、４領域
のスイッチング素子９群を１つの検査端子１０及びリセ
ットデータ入力端子１３でコントロールすることができ
る。
【００７０】（第１５の実施形態）図２１は、本発明の
第１５の実施形態による液晶表示基板を示す。画素領域
７において、ＴＦＴ１は、ゲートが走査ライン４に接続
され、ドレインがデータライン３に接続され、ソース
（画素電極）が液晶容量２を介して対向基板の電極８に
接続される。ゲートドライバ６は走査ライン４に走査信
号を出力し、データドライバ５はデータライン３にデー
タを出力する。
第１５の実施形態による液晶表示基板を示す。画素領域
７において、ＴＦＴ１は、ゲートが走査ライン４に接続
され、ドレインがデータライン３に接続され、ソース
（画素電極）が液晶容量２を介して対向基板の電極８に
接続される。ゲートドライバ６は走査ライン４に走査信
号を出力し、データドライバ５はデータライン３にデー
タを出力する。
【００７１】本実施形態では、画素領域７内の左端の縦
１列のＴＦＴ１ａを検査用スイッチング素子として用い
る。ＴＦＴ１ａのソースには、液晶容量２ａを介して対
向基板の電極８が接続される。データドライバ５に接続
される左端のデータライン３には、第１１の実施形態
（図１７）と同様に、リセットスイッチ１１を介してリ
セットデータ入力端子１３が接続され、検査スイッチ１
６を介して検査端子１７が接続される。
１列のＴＦＴ１ａを検査用スイッチング素子として用い
る。ＴＦＴ１ａのソースには、液晶容量２ａを介して対
向基板の電極８が接続される。データドライバ５に接続
される左端のデータライン３には、第１１の実施形態
（図１７）と同様に、リセットスイッチ１１を介してリ
セットデータ入力端子１３が接続され、検査スイッチ１
６を介して検査端子１７が接続される。
【００７２】検査方法を説明する。第１１の実施形態と
同様に、リセットスイッチ１１により、液晶容量２ａの
チャージをなくす。次に、ゲートドライバ６から検査す
る画素のＴＦＴ１ａをオンする。ＴＦＴ１ａがオンして
いる期間に、データドライバ５から電圧を供給し、液晶
容量２ａに充電する。次に、検査スイッチ１６を開き、
液晶容量２ａに蓄積されている電圧を検査端子１７から
検出する。この時、電圧が検出できれば、ゲートドライ
バ６とデータドライバ５が正常駆動しており、かつゲー
トドライバ６又はデータドライバ５からＴＦＴ１ａまで
の走査ライン４及びデータライン３の断線が無く合格で
あると判断できる。
同様に、リセットスイッチ１１により、液晶容量２ａの
チャージをなくす。次に、ゲートドライバ６から検査す
る画素のＴＦＴ１ａをオンする。ＴＦＴ１ａがオンして
いる期間に、データドライバ５から電圧を供給し、液晶
容量２ａに充電する。次に、検査スイッチ１６を開き、
液晶容量２ａに蓄積されている電圧を検査端子１７から
検出する。この時、電圧が検出できれば、ゲートドライ
バ６とデータドライバ５が正常駆動しており、かつゲー
トドライバ６又はデータドライバ５からＴＦＴ１ａまで
の走査ライン４及びデータライン３の断線が無く合格で
あると判断できる。
【００７３】なお、リセットデータ入力端子１３から液
晶容量２ａをリセットする代わりに、データドライバ５
からリセットしても良い。
晶容量２ａをリセットする代わりに、データドライバ５
からリセットしても良い。
【００７４】（第１６の実施形態）図２２は、本発明の
第１６の実施形態による液晶表示基板を示す。第１６の
実施形態が第１５の実施形態（図２１）に対して異なる
点を説明する。画素領域７内の左端（入力端）のＴＦＴ
１ａ群の他に、右端（出力端）のＴＦＴ１ｂ群を検査用
スイッチング素子として用いる。ＴＦＴ１ｂのソース
は、液晶容量２ｂを介して対向基板の電極８に接続され
る。
第１６の実施形態による液晶表示基板を示す。第１６の
実施形態が第１５の実施形態（図２１）に対して異なる
点を説明する。画素領域７内の左端（入力端）のＴＦＴ
１ａ群の他に、右端（出力端）のＴＦＴ１ｂ群を検査用
スイッチング素子として用いる。ＴＦＴ１ｂのソース
は、液晶容量２ｂを介して対向基板の電極８に接続され
る。
【００７５】データドライバ５の左端のデータライン３
の他に、右端のデータライン３にも、検査スイッチ１６
を介して検査端子１７が接続され、リセットスイッチ１
１を介してリセットデータ入力端子１３が接続される。
の他に、右端のデータライン３にも、検査スイッチ１６
を介して検査端子１７が接続され、リセットスイッチ１
１を介してリセットデータ入力端子１３が接続される。
【００７６】検査方法を説明する。第１５の実施形態と
同様に、リセットスイッチ１１により、液晶容量２ａ又
は２ｂのチャージをなくす。次に、ゲートドライバ６か
ら検査する画素のＴＦＴ１ａ及び１ｂをオンする。ＴＦ
Ｔ１ａ及び１ｂがオンしている期間に、データドライバ
５から電圧を供給し、液晶容量２ａ及び２ｂに充電す
る。次に、検査スイッチ１６を開き、液晶容量２ａ及び
２ｂに蓄積されている電圧を各検査端子１７から検出す
る。これにより、画素領域７内の走査ライン４の断線の
検査も行うことができる。
同様に、リセットスイッチ１１により、液晶容量２ａ又
は２ｂのチャージをなくす。次に、ゲートドライバ６か
ら検査する画素のＴＦＴ１ａ及び１ｂをオンする。ＴＦ
Ｔ１ａ及び１ｂがオンしている期間に、データドライバ
５から電圧を供給し、液晶容量２ａ及び２ｂに充電す
る。次に、検査スイッチ１６を開き、液晶容量２ａ及び
２ｂに蓄積されている電圧を各検査端子１７から検出す
る。これにより、画素領域７内の走査ライン４の断線の
検査も行うことができる。
【００７７】（第１７の実施形態）図２３は、本発明の
第１７の実施形態による液晶表示装置を示す。第１７の
実施形態は、第１１の実施形態の液晶表示基板を用いた
液晶表示装置である。基板５１には、検査用スイッチン
グ素子９、容量３０、及び画素領域７が設けられる。対
向基板５２には、共通電極８が設けられる。基板５１と
対向基板５２は、その間に液晶（容量２）を挟んで、封
止部２０で封止される。封止部２０は、画素領域７と検
査用スイッチング素子９との間に設けられる。検査用ス
イッチング素子９に接続される容量３０は、封止部２０
の外にあるので、液晶を用いることができず、液晶容量
ではなく、新たに形成した容量である。
第１７の実施形態による液晶表示装置を示す。第１７の
実施形態は、第１１の実施形態の液晶表示基板を用いた
液晶表示装置である。基板５１には、検査用スイッチン
グ素子９、容量３０、及び画素領域７が設けられる。対
向基板５２には、共通電極８が設けられる。基板５１と
対向基板５２は、その間に液晶（容量２）を挟んで、封
止部２０で封止される。封止部２０は、画素領域７と検
査用スイッチング素子９との間に設けられる。検査用ス
イッチング素子９に接続される容量３０は、封止部２０
の外にあるので、液晶を用いることができず、液晶容量
ではなく、新たに形成した容量である。
【００７８】（第１８の実施形態）図２４は、本発明の
第１８の実施形態による液晶表示装置を示す。第１８の
実施形態が第１７の実施形態（図２３）に対して異なる
点を説明する。基板５３には、共通電極８を除く上記の
全ての素子が設けられる。対向基板５４には、共通電極
８が設けられる。基板５３と対向基板５４は、その間に
液晶（容量２）を挟んで、封止部２０で封止される。封
止部２０は、液晶表示装置の外周に設けられる。検査用
スイッチング素子９は、封止部２０の内側にあるので、
検査用スイッチング素子９として検査画素が用いられ
る。この検査用スイッチング素子９のソースは、液晶容
量２を介して対向基板の電極８に接続される。
第１８の実施形態による液晶表示装置を示す。第１８の
実施形態が第１７の実施形態（図２３）に対して異なる
点を説明する。基板５３には、共通電極８を除く上記の
全ての素子が設けられる。対向基板５４には、共通電極
８が設けられる。基板５３と対向基板５４は、その間に
液晶（容量２）を挟んで、封止部２０で封止される。封
止部２０は、液晶表示装置の外周に設けられる。検査用
スイッチング素子９は、封止部２０の内側にあるので、
検査用スイッチング素子９として検査画素が用いられ
る。この検査用スイッチング素子９のソースは、液晶容
量２を介して対向基板の電極８に接続される。
【００７９】第１７の実施形態（図２３）の場合、封止
部２０の外側にゲートドライバ６、データドライバ５、
及び検査用スイッチング素子９が設けられるので、腐食
やその他の外的要因による破損の危険があるが、第１８
の実施形態では、ゲートドライバ６、データドライバ
５、及び検査用スイッチング素子９が封止部２０の内側
にあるので、それらを保護することができる。また、第
１７の実施形態では、検査用容量３０の蓄積可能容量が
小さくなってしまうが、第１８の実施形態では、液晶を
用いるので、液晶容量２の蓄積可能容量を大きくするこ
とができる。
部２０の外側にゲートドライバ６、データドライバ５、
及び検査用スイッチング素子９が設けられるので、腐食
やその他の外的要因による破損の危険があるが、第１８
の実施形態では、ゲートドライバ６、データドライバ
５、及び検査用スイッチング素子９が封止部２０の内側
にあるので、それらを保護することができる。また、第
１７の実施形態では、検査用容量３０の蓄積可能容量が
小さくなってしまうが、第１８の実施形態では、液晶を
用いるので、液晶容量２の蓄積可能容量を大きくするこ
とができる。
【００８０】（第１９の実施形態）図２５は、本発明の
第１９の実施形態による液晶表示装置を示す。第１９の
実施形態が第１８の実施形態（図２４）に対して異なる
点を説明する。基板５４のうち、画素領域７を除く部分
に遮光領域（ブラックマトリクス）２１を設ける。
第１９の実施形態による液晶表示装置を示す。第１９の
実施形態が第１８の実施形態（図２４）に対して異なる
点を説明する。基板５４のうち、画素領域７を除く部分
に遮光領域（ブラックマトリクス）２１を設ける。
【００８１】検査画素１５（検査用スイッチング素子
９）は、通常動作時には邪魔な存在となるので、通常動
作時は検査画素１５に黒色のデータを書き込み、表示し
ていない状態にする。しかし、検査画素１５を完全な黒
表示にすることは困難であり、少なからずコントラスト
低下の原因となる。本実施形態のように、検査画素１５
を覆う部分に遮光領域２１を設けることにより、検査画
素１５の完全な黒表示が可能になり、コントラスト低下
を防止することができる。
９）は、通常動作時には邪魔な存在となるので、通常動
作時は検査画素１５に黒色のデータを書き込み、表示し
ていない状態にする。しかし、検査画素１５を完全な黒
表示にすることは困難であり、少なからずコントラスト
低下の原因となる。本実施形態のように、検査画素１５
を覆う部分に遮光領域２１を設けることにより、検査画
素１５の完全な黒表示が可能になり、コントラスト低下
を防止することができる。
【００８２】遮光の方法はプロセスにより遮光膜を形成
する方法が好ましい。この方法は、遮光精度が高い。そ
の他に、機械構造的な遮光方法（遮光テープやベゼル
等）がある。
する方法が好ましい。この方法は、遮光精度が高い。そ
の他に、機械構造的な遮光方法（遮光テープやベゼル
等）がある。
【００８３】第１〜第１９の実施形態によれば、液晶表
示基板の状態で容易に検査の合否判定を行うことができ
るため、従来の検査方法に比べ時間が短縮できると共
に、パネル化試験による付帯部材の廃棄が不要となるた
めコストダウンできる。
示基板の状態で容易に検査の合否判定を行うことができ
るため、従来の検査方法に比べ時間が短縮できると共
に、パネル化試験による付帯部材の廃棄が不要となるた
めコストダウンできる。
【００８４】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その技術思想、またはその主要な特徴から逸脱すること
なく、様々な形で実施することができる。
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その技術思想、またはその主要な特徴から逸脱すること
なく、様々な形で実施することができる。
【００８５】本発明は、以下の種々の実施形態に適用す
ることができる。 （付記１） ２次元マトリクス状に配線されたデータラ
イン及び走査ラインと該データライン及び走査ライン間
に接続されるスイッチング素子とを含む表示回路と、前
記データラインの一端に第１のアナログスイッチを介し
て検査電圧を入力及び／又は出力するための検査電圧入
力及び／又は出力端子を含む第１の検査回路と、前記デ
ータラインの他端に検査電圧を入力及び／又は出力する
ための検査電圧入力及び／又は出力端子を含む第２の検
査回路とを有し、前記表示回路、第１の検査回路及び第
２の検査回路は１枚の基板上に設けられ、前記第１の検
査回路は前記表示回路に対して切り離し可能である液晶
表示装置。 （付記２） 前記第１及び第２の検査回路は、前記表示
回路に対して切り離し可能である付記１記載の液晶表示
装置。 （付記３） 前記第１の検査回路は、制御端子がシフト
レジスタに接続された第２のアナログスイッチを有し、
該第２のアナログスイッチは、一端が前記第１のアナロ
グスイッチを介して前記データラインに接続され、他端
が前記検査電圧入力及び／又は出力端子に接続され、前
記第２の検査回路は、第３のアナログスイッチを有し、
該第３のアナログスイッチは、一端が前記データライン
の他端に接続され、他端が前記検査電圧入力及び／又は
出力端子に接続される付記１記載の液晶表示装置。 （付記４） 前記各走査ラインの端に検査用トランジス
タを設け、その検査用トランジスタのゲート端子に走査
ラインドライバを接続し、ドレイン又はソース端子に検
査電圧入出力端子を接続し、ソース又はドレイン端子に
容量を接続した付記３記載の液晶表示装置。 （付記５） 前記第１の検査回路のシフトレジスタが前
記第２のアナログスイッチをオンし、前記第２の検査回
路の検査電圧入力端子から入力した検査電圧を、前記第
１の検査回路の検査電圧出力端子から確認することによ
り、前記データラインの断線又は短絡を検査することが
できる付記３記載の液晶表示装置。 （付記６） 前記第２の検査回路は第１及び第２の検査
電圧入力端子を有し、前記複数の第３のアナログスイッ
チは交互に前記第１及び第２の検査電圧入力端子に接続
され、前記第１の検査回路は第１及び第２の検査電圧出
力端子を有し、前記複数の第２のアナログスイッチは交
互に前記第１及び第２の検査電圧出力端子に接続される
付記３記載の液晶表示装置。 （付記７） 前記第１の検査回路の第１及び第２の検査
電圧出力端子は、前記第２の検査回路の第１及び第２の
検査電圧入力端子から入力された検査電圧の出力を確認
することにより、前記データラインが断線又は短絡して
いるか否かを確認することができる付記６記載の液晶表
示装置。 （付記８） 前記第２の検査回路の第１及び第２の検査
電圧入力端子には異なる検査電圧が入力される付記７記
載の液晶表示装置。 （付記９） 前記第１の検査回路は第１及び第２の検査
電圧入出力端子を有し、前記複数の第２のアナログスイ
ッチは交互に前記第１及び第２の検査電圧入出力端子に
接続される付記３記載の液晶表示装置。 （付記１０） 前記第１の検査回路は、前記第１のアナ
ログスイッチがオフしているときに、前記第１の検査電
圧入出力端子から入力した検査電圧が前記第２の検査電
圧入出力端子から出力されるか否かを確認することによ
り、前記第１及び第２のアナログスイッチ間を接続する
線の間の短絡を確認することができる付記９記載の液晶
表示装置。 （付記１１） 前記検査用トランジスタは、前記検査電
圧入出力端子を介してドレイン又はソース端子に検査電
圧を入力し、前記走査ラインドライバにより前記検査用
トランジスタをオンしたときに、ソース又はドレイン端
子に接続された容量に前記検査電圧を充電し、再度前記
走査ラインドライバにより前記検査用トランジスタをオ
ンしたときに、前記容量に充電されている検査電圧を前
記検査電圧入出力端子から確認するためのものである付
記４記載の液晶表示装置。 （付記１２） 付記３記載の液晶表示装置の検査方法で
あって、（ａ）前記第１〜第３のアナログスイッチをオ
ンさせるステップと、（ｂ）前記第２の検査回路の検査
電圧入力端子から入力した検査電圧を、前記第１の検査
回路の検査電圧出力端子から確認することにより、前記
データラインの断線又は短絡を検査するステップとを有
する液晶表示装置の検査方法。 （付記１３） 付記６記載の液晶表示装置の検査方法で
あって、（ａ）前記第２の検査回路の第１及び第２の検
査電圧入力端子と前記第１の検査回路の第１及び第２の
検査電圧出力端子とをそれぞれ接続するために前記第１
〜第３のアナログスイッチをオンするステップと、
（ｂ）前記第１の検査回路の第１及び第２の検査電圧出
力端子は、前記第２の検査回路の第１及び第２の検査電
圧入力端子から入力された検査電圧が前記第１の検査回
路の第１及び第２の検査電圧出力端子から出力されるか
否かを確認することにより、前記データラインが断線又
は短絡しているか否かを確認するステップとを有する液
晶表示装置の検査方法。 （付記１４） 付記９記載の液晶表示装置の検査方法で
あって、（ａ）前記第１の検査回路の第１及び第２の検
査電圧入出力端子に対応する前記第２のアナログスイッ
チをオンさせ、前記第１のアナログスイッチをオフさせ
るステップと、（ｂ）前記第１の検査回路の第１の検査
電圧入出力端子から入力した検査電圧が前記第１の検査
回路の第２の検査電圧入出力端子から出力されるか否か
を確認することにより、前記第１及び第２のアナログス
イッチ間を接続する線の間の短絡を確認するステップと
を有する液晶表示装置の検査方法。 （付記１５） 付記４記載の液晶表示装置の検査方法で
あって、（ａ）前記走査ラインドライバにより前記検査
用トランジスタをオンさせるステップと、（ｂ）前記検
査電圧入出力端子を介して前記検査用トランジスタのド
レイン又はソース端子に検査電圧を入力し、前記検査用
トランジスタのソース又はドレイン端子に接続された容
量に該検査電圧を充電させるステップと、（ｃ）再度前
記走査ラインドライバにより前記検査用トランジスタを
オンさせるステップと、（ｄ）前記容量に充電されてい
る検査電圧が前記検査電圧入出力端子から出力されるか
否かを確認するステップとを有する液晶表示装置の検査
方法。 （付記１６） 各々が画素電極を介して液晶容量に接続
される複数の第１のスイッチング素子と、前記第１のス
イッチング素子にデータを供給するデータラインと、前
記第１のスイッチング素子を制御するための走査ライン
と、制御端子が前記データライン又は前記走査ラインに
接続され、入出力端子の一端が共通の検査用入出力端子
に接続され、他端が容量に接続される第２のスイッチン
グ素子とを有する液晶表示装置。 （付記１７） さらに、前記データラインにデータを供
給するためのデータラインドライバ又はスイッチング素
子を含むデータ供給回路と、前記走査ラインに走査信号
を供給するための走査信号供給回路とを有する付記１６
記載の液晶表示装置。 （付記１８） 前記容量は、一端を前記第２のスイッチ
ング素子に接続し、他端を共通接続することにより蓄積
可能容量を増加させる付記１６記載の液晶表示装置。 （付記１９） 前記第２のスイッチング素子は、前記他
端が画素電極を介して液晶容量に接続される付記１６記
載の液晶表示装置。 （付記２０） 前記第２のスイッチング素子は、制御端
子が前記データラインに接続されるスイッチング素子及
び制御端子が前記走査ラインに接続されるスイッチング
素子を含む付記１６記載の液晶表示装置。 （付記２１） 前記第２のスイッチング素子は、前記一
端が共通の検査用入出力用端子及び前記データラインに
接続される付記１６記載の液晶表示装置。 （付記２２） さらに、前記第２のスイッチング素子に
接続される容量をリセット又はプリセットするための第
３のスイッチング素子を有する付記１６記載の液晶表示
装置。 （付記２３） 前記第２のスイッチング素子は、液晶表
示装置に液晶を封止するための封止部の内側に設けられ
る付記１６記載の液晶表示装置。 （付記２４） 前記第２のスイッチング素子は、液晶表
示装置に液晶を封止するための封止部の外側に設けられ
る付記１６記載の液晶表示装置。 （付記２５） 前記データラインに接続されるスイッチ
ング素子及び前記走査ラインに接続されるスイッチング
素子は、共通の検査用入出力端子に接続される付記２０
記載の液晶表示装置。 （付記２６） 前記データラインに接続されるスイッチ
ング素子及び前記走査ラインに接続されるスイッチング
素子は、異なる検査用入出力端子に接続される付記２０
記載の液晶表示装置。 （付記２７） さらに、前記第２のスイッチング素子に
対応する画素を遮光するための遮光部を有する付記１９
記載の液晶表示装置。
ることができる。 （付記１） ２次元マトリクス状に配線されたデータラ
イン及び走査ラインと該データライン及び走査ライン間
に接続されるスイッチング素子とを含む表示回路と、前
記データラインの一端に第１のアナログスイッチを介し
て検査電圧を入力及び／又は出力するための検査電圧入
力及び／又は出力端子を含む第１の検査回路と、前記デ
ータラインの他端に検査電圧を入力及び／又は出力する
ための検査電圧入力及び／又は出力端子を含む第２の検
査回路とを有し、前記表示回路、第１の検査回路及び第
２の検査回路は１枚の基板上に設けられ、前記第１の検
査回路は前記表示回路に対して切り離し可能である液晶
表示装置。 （付記２） 前記第１及び第２の検査回路は、前記表示
回路に対して切り離し可能である付記１記載の液晶表示
装置。 （付記３） 前記第１の検査回路は、制御端子がシフト
レジスタに接続された第２のアナログスイッチを有し、
該第２のアナログスイッチは、一端が前記第１のアナロ
グスイッチを介して前記データラインに接続され、他端
が前記検査電圧入力及び／又は出力端子に接続され、前
記第２の検査回路は、第３のアナログスイッチを有し、
該第３のアナログスイッチは、一端が前記データライン
の他端に接続され、他端が前記検査電圧入力及び／又は
出力端子に接続される付記１記載の液晶表示装置。 （付記４） 前記各走査ラインの端に検査用トランジス
タを設け、その検査用トランジスタのゲート端子に走査
ラインドライバを接続し、ドレイン又はソース端子に検
査電圧入出力端子を接続し、ソース又はドレイン端子に
容量を接続した付記３記載の液晶表示装置。 （付記５） 前記第１の検査回路のシフトレジスタが前
記第２のアナログスイッチをオンし、前記第２の検査回
路の検査電圧入力端子から入力した検査電圧を、前記第
１の検査回路の検査電圧出力端子から確認することによ
り、前記データラインの断線又は短絡を検査することが
できる付記３記載の液晶表示装置。 （付記６） 前記第２の検査回路は第１及び第２の検査
電圧入力端子を有し、前記複数の第３のアナログスイッ
チは交互に前記第１及び第２の検査電圧入力端子に接続
され、前記第１の検査回路は第１及び第２の検査電圧出
力端子を有し、前記複数の第２のアナログスイッチは交
互に前記第１及び第２の検査電圧出力端子に接続される
付記３記載の液晶表示装置。 （付記７） 前記第１の検査回路の第１及び第２の検査
電圧出力端子は、前記第２の検査回路の第１及び第２の
検査電圧入力端子から入力された検査電圧の出力を確認
することにより、前記データラインが断線又は短絡して
いるか否かを確認することができる付記６記載の液晶表
示装置。 （付記８） 前記第２の検査回路の第１及び第２の検査
電圧入力端子には異なる検査電圧が入力される付記７記
載の液晶表示装置。 （付記９） 前記第１の検査回路は第１及び第２の検査
電圧入出力端子を有し、前記複数の第２のアナログスイ
ッチは交互に前記第１及び第２の検査電圧入出力端子に
接続される付記３記載の液晶表示装置。 （付記１０） 前記第１の検査回路は、前記第１のアナ
ログスイッチがオフしているときに、前記第１の検査電
圧入出力端子から入力した検査電圧が前記第２の検査電
圧入出力端子から出力されるか否かを確認することによ
り、前記第１及び第２のアナログスイッチ間を接続する
線の間の短絡を確認することができる付記９記載の液晶
表示装置。 （付記１１） 前記検査用トランジスタは、前記検査電
圧入出力端子を介してドレイン又はソース端子に検査電
圧を入力し、前記走査ラインドライバにより前記検査用
トランジスタをオンしたときに、ソース又はドレイン端
子に接続された容量に前記検査電圧を充電し、再度前記
走査ラインドライバにより前記検査用トランジスタをオ
ンしたときに、前記容量に充電されている検査電圧を前
記検査電圧入出力端子から確認するためのものである付
記４記載の液晶表示装置。 （付記１２） 付記３記載の液晶表示装置の検査方法で
あって、（ａ）前記第１〜第３のアナログスイッチをオ
ンさせるステップと、（ｂ）前記第２の検査回路の検査
電圧入力端子から入力した検査電圧を、前記第１の検査
回路の検査電圧出力端子から確認することにより、前記
データラインの断線又は短絡を検査するステップとを有
する液晶表示装置の検査方法。 （付記１３） 付記６記載の液晶表示装置の検査方法で
あって、（ａ）前記第２の検査回路の第１及び第２の検
査電圧入力端子と前記第１の検査回路の第１及び第２の
検査電圧出力端子とをそれぞれ接続するために前記第１
〜第３のアナログスイッチをオンするステップと、
（ｂ）前記第１の検査回路の第１及び第２の検査電圧出
力端子は、前記第２の検査回路の第１及び第２の検査電
圧入力端子から入力された検査電圧が前記第１の検査回
路の第１及び第２の検査電圧出力端子から出力されるか
否かを確認することにより、前記データラインが断線又
は短絡しているか否かを確認するステップとを有する液
晶表示装置の検査方法。 （付記１４） 付記９記載の液晶表示装置の検査方法で
あって、（ａ）前記第１の検査回路の第１及び第２の検
査電圧入出力端子に対応する前記第２のアナログスイッ
チをオンさせ、前記第１のアナログスイッチをオフさせ
るステップと、（ｂ）前記第１の検査回路の第１の検査
電圧入出力端子から入力した検査電圧が前記第１の検査
回路の第２の検査電圧入出力端子から出力されるか否か
を確認することにより、前記第１及び第２のアナログス
イッチ間を接続する線の間の短絡を確認するステップと
を有する液晶表示装置の検査方法。 （付記１５） 付記４記載の液晶表示装置の検査方法で
あって、（ａ）前記走査ラインドライバにより前記検査
用トランジスタをオンさせるステップと、（ｂ）前記検
査電圧入出力端子を介して前記検査用トランジスタのド
レイン又はソース端子に検査電圧を入力し、前記検査用
トランジスタのソース又はドレイン端子に接続された容
量に該検査電圧を充電させるステップと、（ｃ）再度前
記走査ラインドライバにより前記検査用トランジスタを
オンさせるステップと、（ｄ）前記容量に充電されてい
る検査電圧が前記検査電圧入出力端子から出力されるか
否かを確認するステップとを有する液晶表示装置の検査
方法。 （付記１６） 各々が画素電極を介して液晶容量に接続
される複数の第１のスイッチング素子と、前記第１のス
イッチング素子にデータを供給するデータラインと、前
記第１のスイッチング素子を制御するための走査ライン
と、制御端子が前記データライン又は前記走査ラインに
接続され、入出力端子の一端が共通の検査用入出力端子
に接続され、他端が容量に接続される第２のスイッチン
グ素子とを有する液晶表示装置。 （付記１７） さらに、前記データラインにデータを供
給するためのデータラインドライバ又はスイッチング素
子を含むデータ供給回路と、前記走査ラインに走査信号
を供給するための走査信号供給回路とを有する付記１６
記載の液晶表示装置。 （付記１８） 前記容量は、一端を前記第２のスイッチ
ング素子に接続し、他端を共通接続することにより蓄積
可能容量を増加させる付記１６記載の液晶表示装置。 （付記１９） 前記第２のスイッチング素子は、前記他
端が画素電極を介して液晶容量に接続される付記１６記
載の液晶表示装置。 （付記２０） 前記第２のスイッチング素子は、制御端
子が前記データラインに接続されるスイッチング素子及
び制御端子が前記走査ラインに接続されるスイッチング
素子を含む付記１６記載の液晶表示装置。 （付記２１） 前記第２のスイッチング素子は、前記一
端が共通の検査用入出力用端子及び前記データラインに
接続される付記１６記載の液晶表示装置。 （付記２２） さらに、前記第２のスイッチング素子に
接続される容量をリセット又はプリセットするための第
３のスイッチング素子を有する付記１６記載の液晶表示
装置。 （付記２３） 前記第２のスイッチング素子は、液晶表
示装置に液晶を封止するための封止部の内側に設けられ
る付記１６記載の液晶表示装置。 （付記２４） 前記第２のスイッチング素子は、液晶表
示装置に液晶を封止するための封止部の外側に設けられ
る付記１６記載の液晶表示装置。 （付記２５） 前記データラインに接続されるスイッチ
ング素子及び前記走査ラインに接続されるスイッチング
素子は、共通の検査用入出力端子に接続される付記２０
記載の液晶表示装置。 （付記２６） 前記データラインに接続されるスイッチ
ング素子及び前記走査ラインに接続されるスイッチング
素子は、異なる検査用入出力端子に接続される付記２０
記載の液晶表示装置。 （付記２７） さらに、前記第２のスイッチング素子に
対応する画素を遮光するための遮光部を有する付記１９
記載の液晶表示装置。
【００８６】
【発明の効果】以上説明したように本発明によれば、液
晶表示基板に第１及び第２の検査回路を設けることによ
り、液晶表示装置をユニット化する前に、データライン
の断線、データラインの隣接ショート、走査ラインの断
線、隣接画素間のショート、他の信号線とのショート等
の検査を行うことができる。検査終了後に第１の検査回
路を切り離すことで、液晶表示基板にデータドライバを
接続することが可能になり、より低コストな液晶表示装
置を提供することができる。
晶表示基板に第１及び第２の検査回路を設けることによ
り、液晶表示装置をユニット化する前に、データライン
の断線、データラインの隣接ショート、走査ラインの断
線、隣接画素間のショート、他の信号線とのショート等
の検査を行うことができる。検査終了後に第１の検査回
路を切り離すことで、液晶表示基板にデータドライバを
接続することが可能になり、より低コストな液晶表示装
置を提供することができる。
【図１】本発明の第１の実施形態による液晶表示基板を
示す図である。
示す図である。
【図２】第１の実施形態による第１の検査方法を示すタ
イミングチャートである。
イミングチャートである。
【図３】第１の実施形態による第２の検査方法を示すタ
イミングチャートである。
イミングチャートである。
【図４】第１の実施形態による液晶表示基板にデータド
ライバを接続した図である。
ライバを接続した図である。
【図５】本発明の第２の実施形態による液晶表示基板を
示す図である。
示す図である。
【図６】本発明の第３の実施形態による液晶表示基板を
示す図である。
示す図である。
【図７】第３の実施形態による第１の検査方法を示すタ
イミングチャートである。
イミングチャートである。
【図８】第３の実施形態による第２の検査方法を示すタ
イミングチャートである。
イミングチャートである。
【図９】第３の実施形態による第２の検査方法を示す他
のタイミングチャートである。
のタイミングチャートである。
【図１０】本発明の第４の実施形態による液晶表示基板
を示す図である。
を示す図である。
【図１１】本発明の第５の実施形態による液晶表示基板
を示す図である。
を示す図である。
【図１２】本発明の第６の実施形態による液晶表示基板
を示す図である。
を示す図である。
【図１３】本発明の第７の実施形態による液晶表示基板
を示す図である。
を示す図である。
【図１４】本発明の第８の実施形態による液晶表示基板
を示す図である。
を示す図である。
【図１５】本発明の第９の実施形態による液晶表示基板
を示す図である。
を示す図である。
【図１６】本発明の第１０の実施形態による液晶表示基
板を示す図である。
板を示す図である。
【図１７】本発明の第１１の実施形態による液晶表示基
板を示す図である。
板を示す図である。
【図１８】本発明の第１２の実施形態による液晶表示基
板を示す図である。
板を示す図である。
【図１９】本発明の第１３の実施形態による液晶表示基
板を示す図である。
板を示す図である。
【図２０】本発明の第１４の実施形態による液晶表示基
板を示す図である。
板を示す図である。
【図２１】本発明の第１５の実施形態による液晶表示基
板を示す図である。
板を示す図である。
【図２２】本発明の第１６の実施形態による液晶表示基
板を示す図である。
板を示す図である。
【図２３】本発明の第１７の実施形態による液晶表示装
置を示す図である。
置を示す図である。
【図２４】本発明の第１８の実施形態による液晶表示装
置を示す図である。
置を示す図である。
【図２５】本発明の第１９の実施形態による液晶表示装
置を示す図である。
置を示す図である。
【図２６】従来技術による液晶表示基板を示す図であ
る。
る。
【図２７】従来技術による他の液晶表示基板を示す図で
ある。
ある。
１ ＴＦＴ ２ 液晶容量 ３ データライン ４ ゲートライン ５ データドライバ ６ ゲートドライバ ７ 画素領域 ８ 対向電極 ９ 検査用スイッチング素子 １０ 検査端子 １１ リセットスイッチ １２ オン／オフ信号端子 １３ リセットデータ入力端子 １５ 検査画素 １６ 検査スイッチ １７ 検査端子 ２０ 封止部 ２１ 遮光領域 ３０ 容量 ３１，３２ バッファ ３３ インバータ ３４ 端子 ４１，４３ インバータ ４２，４４ 端子 ５１，５２，５３，５４ 基板 １００ 液晶表示基板 １０１ 第１の検査回路 １０２ 第２の検査回路 １０３ 表示回路 １１１ シフトレジスタ １１２，１１３，１１４ アナログスイッチ １１５ ゲートドライバ １１６ 画素領域 １２１，１２２ 切断ライン １３１ ＴＦＴ １３２ 液晶容量 ４０１ データドライバ ６０１ トランジスタ ６０２ 容量 ９００ 液晶表示基板 ９１１ シフトレジスタ ９１２ アナログスイッチ ９１５ ゲートドライバ ９１６ 画素領域 ９３１ ＴＦＴ ９３２ 液晶容量
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３０ Ｇ０９Ｆ 9/30 ３３０Ｚ ３３８ ３３８ (72)発明者 岡崎 晋 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 張 宏勇 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2G014 AA02 AA03 AB59 AC18 2H088 FA11 HA08 MA20 2H092 GA31 GA59 JA24 JB77 MA58 NA27 PA06 5C094 AA41 AA43 BA03 BA43 CA19 EA03 EA04 EA07 5G435 AA19 BB12 CC09 EE40 KK05 KK09 KK10
Claims (10)
- 【請求項１】 ２次元マトリクス状に配線されたデータ
ライン及び走査ラインと該データライン及び走査ライン
間に接続されるスイッチング素子とを含む表示回路と、 前記データラインの一端に第１のアナログスイッチを介
して検査電圧を入力及び／又は出力するための検査電圧
入力及び／又は出力端子を含む第１の検査回路と、 前記データラインの他端に検査電圧を入力及び／又は出
力するための検査電圧入力及び／又は出力端子を含む第
２の検査回路とを有し、 前記表示回路、第１の検査回路及び第２の検査回路は１
枚の基板上に設けられ、前記第１の検査回路は前記表示
回路に対して切り離し可能である液晶表示装置。 - 【請求項２】 前記第１の検査回路は、制御端子がシフ
トレジスタに接続された第２のアナログスイッチを有
し、該第２のアナログスイッチは、一端が前記第１のア
ナログスイッチを介して前記データラインに接続され、
他端が前記検査電圧入力及び／又は出力端子に接続さ
れ、 前記第２の検査回路は、第３のアナログスイッチを有
し、該第３のアナログスイッチは、一端が前記データラ
インの他端に接続され、他端が前記検査電圧入力及び／
又は出力端子に接続される請求項１記載の液晶表示装
置。 - 【請求項３】 前記各走査ラインの端に検査用トランジ
スタを設け、その検査用トランジスタのゲート端子に走
査ラインドライバを接続し、ドレイン又はソース端子に
検査電圧入出力端子を接続し、ソース又はドレイン端子
に容量を接続した請求項２記載の液晶表示装置。 - 【請求項４】 前記第２の検査回路は第１及び第２の検
査電圧入力端子を有し、前記複数の第３のアナログスイ
ッチは交互に前記第１及び第２の検査電圧入力端子に接
続され、 前記第１の検査回路は第１及び第２の検査電圧出力端子
を有し、前記複数の第２のアナログスイッチは交互に前
記第１及び第２の検査電圧出力端子に接続される請求項
２記載の液晶表示装置。 - 【請求項５】 前記第１の検査回路は第１及び第２の検
査電圧入出力端子を有し、前記複数の第２のアナログス
イッチは交互に前記第１及び第２の検査電圧入出力端子
に接続される請求項２記載の液晶表示装置。 - 【請求項６】 各々が画素電極を介して液晶容量に接続
される複数の第１のスイッチング素子と、 前記第１のスイッチング素子にデータを供給するデータ
ラインと、 前記第１のスイッチング素子を制御するための走査ライ
ンと、 制御端子が前記データライン又は前記走査ラインに接続
され、入出力端子の一端が共通の検査用入出力端子に接
続され、他端が容量に接続される第２のスイッチング素
子とを有する液晶表示装置。 - 【請求項７】 前記第２のスイッチング素子は、前記他
端が画素電極を介して液晶容量に接続される請求項６記
載の液晶表示装置。 - 【請求項８】 前記第２のスイッチング素子は、制御端
子が前記データラインに接続されるスイッチング素子及
び制御端子が前記走査ラインに接続されるスイッチング
素子を含む請求項６記載の液晶表示装置。 - 【請求項９】 前記第２のスイッチング素子は、前記一
端が共通の検査用入出力用端子及び前記データラインに
接続される請求項６記載の液晶表示装置。 - 【請求項１０】 さらに、前記第２のスイッチング素子
に接続される容量をリセット又はプリセットするための
第３のスイッチング素子を有する請求項６記載の液晶表
示装置。
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|---|---|---|---|
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| US10/025,044 US6853364B2 (en) | 2001-03-30 | 2001-12-18 | Liquid crystal display device |
| TW090132228A TW550411B (en) | 2001-03-30 | 2001-12-25 | Liquid crystal display device |
| KR1020020000694A KR100772617B1 (ko) | 2001-03-30 | 2002-01-07 | 액정 표시 장치 |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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|---|---|
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| KR (1) | KR100772617B1 (ja) |
| TW (1) | TW550411B (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109374A1 (ja) * | 2003-06-04 | 2004-12-16 | Toshiba Matsushita Display Technology Co., Ltd. | アレイ基板の検査方法およびアレイ基板の検査装置 |
| JP2006153705A (ja) * | 2004-11-30 | 2006-06-15 | Yamaha Corp | 集積回路における回路ブロック試験方法 |
| JP2006309110A (ja) * | 2005-03-31 | 2006-11-09 | Toshiba Matsushita Display Technology Co Ltd | 表示装置、アレイ基板、及び表示装置の製造方法 |
| JP2006349812A (ja) * | 2005-06-14 | 2006-12-28 | Seiko Epson Corp | マザー基板、電気光学装置用基板及びその製造方法、並びに電気光学装置及び電子機器 |
| JP2007108754A (ja) * | 2005-10-12 | 2007-04-26 | Samsung Electronics Co Ltd | 表示装置及びその検査方法 |
| JP2007156469A (ja) * | 2005-11-30 | 2007-06-21 | Samsung Electronics Co Ltd | 表示装置及びその検査方法 |
| JP2008083529A (ja) * | 2006-09-28 | 2008-04-10 | Seiko Epson Corp | アクティブマトリクス基板、アクティブマトリクス基板の検査方法および電気光学装置 |
| KR100822208B1 (ko) * | 2006-11-10 | 2008-04-17 | 삼성에스디아이 주식회사 | 점등 테스트 기능을 구비한 평판 표시장치 |
| JP2008102335A (ja) * | 2006-10-19 | 2008-05-01 | Seiko Epson Corp | アクティブマトリクス基板及び電気光学装置並びに検査方法及び電気光学装置の製造方法 |
| US7633469B2 (en) | 2004-09-22 | 2009-12-15 | Seiko Epson Corporation | Electro-optical device substrate, electro-optical device, and testing method |
| JP2013250555A (ja) * | 2012-05-31 | 2013-12-12 | Samsung Display Co Ltd | 表示パネル |
| JP2014059567A (ja) * | 2013-10-22 | 2014-04-03 | Mitsubishi Electric Corp | 画像表示パネルの検査方法 |
| JP2020012869A (ja) * | 2018-07-13 | 2020-01-23 | 株式会社ジャパンディスプレイ | 表示装置及び表示装置の基板 |
| JP2021026135A (ja) * | 2019-08-06 | 2021-02-22 | パナソニックＩｐマネジメント株式会社 | 表示装置および検査方法 |
| WO2023188648A1 (ja) * | 2022-03-30 | 2023-10-05 | ローム株式会社 | 発光素子駆動装置 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003202846A (ja) * | 2001-10-30 | 2003-07-18 | Sharp Corp | 表示装置およびその駆動方法 |
| JP3989756B2 (ja) * | 2002-03-18 | 2007-10-10 | シャープ株式会社 | 表示装置およびその走査回路検査方法 |
| US7956976B1 (en) * | 2002-09-10 | 2011-06-07 | Hitachi Displays, Ltd. | Liquid crystal display device |
| JP4006304B2 (ja) * | 2002-09-10 | 2007-11-14 | 株式会社 日立ディスプレイズ | 画像表示装置 |
| TWI304964B (en) * | 2002-10-22 | 2009-01-01 | Toppoly Optoelectronics Corp | Panel of flat panel display having embedded test circuit |
| AU2004223493A1 (en) * | 2003-02-28 | 2004-10-07 | Brown University | Nanopores, methods for using same, methods for making same and methods for characterizing biomolecules using same |
| KR100942841B1 (ko) * | 2003-06-02 | 2010-02-18 | 엘지디스플레이 주식회사 | 액정표시소자의 검사 방법 및 장치와 리페어방법 및 장치 |
| US7129923B2 (en) * | 2003-06-25 | 2006-10-31 | Chi Mei Optoelectronics Corporation | Active matrix display device |
| TWI239403B (en) * | 2003-08-26 | 2005-09-11 | Chunghwa Picture Tubes Ltd | A combining detection circuit for a display panel |
| JP4763248B2 (ja) * | 2004-04-07 | 2011-08-31 | 株式会社 日立ディスプレイズ | 画像表示装置 |
| JP4790292B2 (ja) * | 2004-10-25 | 2011-10-12 | 三星電子株式会社 | アレイ基板及びこれを有する表示装置 |
| KR101142784B1 (ko) * | 2005-03-03 | 2012-05-08 | 엘지디스플레이 주식회사 | 테스트패드가 마련된 액정패널 및 이의 제조방법 |
| JP4887977B2 (ja) * | 2005-11-21 | 2012-02-29 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の駆動方法、電圧モニタ方法および電子機器 |
| KR101256665B1 (ko) * | 2005-12-30 | 2013-04-19 | 엘지디스플레이 주식회사 | 액정패널 |
| US20070164416A1 (en) * | 2006-01-17 | 2007-07-19 | James Douglas Wehrly | Managed memory component |
| US7847781B2 (en) * | 2006-07-10 | 2010-12-07 | Wintek Corporation | Flat display capable of enhanced resolution and display panel thereof |
| KR100793558B1 (ko) * | 2006-09-18 | 2008-01-14 | 삼성에스디아이 주식회사 | 유기전계발광 표시장치 및 그의 모기판과 유기전계발광표시장치의 제조방법 |
| CN101295717B (zh) * | 2007-04-25 | 2010-07-14 | 北京京东方光电科技有限公司 | 薄膜晶体管面板及其制造方法 |
| CN101315950A (zh) * | 2007-05-30 | 2008-12-03 | 北京京东方光电科技有限公司 | 一种薄膜晶体管充电沟道结构 |
| CN101855663A (zh) * | 2008-01-09 | 2010-10-06 | 夏普株式会社 | 显示装置 |
| KR100962921B1 (ko) * | 2008-11-07 | 2010-06-10 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 |
| US8947337B2 (en) | 2010-02-11 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2014112166A (ja) | 2012-12-05 | 2014-06-19 | Japan Display Inc | 表示装置 |
| KR20150025177A (ko) * | 2013-08-28 | 2015-03-10 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102210821B1 (ko) * | 2014-01-09 | 2021-02-03 | 삼성디스플레이 주식회사 | 표시 기판, 이 표시 기판의 테스트 방법 및 이 표시 기판을 포함하는 표시 장치 |
| JP7012656B2 (ja) * | 2016-10-31 | 2022-02-14 | パナソニック株式会社 | 液晶表示装置及び故障検査方法 |
| KR102527995B1 (ko) | 2018-01-05 | 2023-05-04 | 삼성디스플레이 주식회사 | 단락 검사 회로 및 이를 포함하는 표시 장치 |
| KR102563520B1 (ko) * | 2018-10-11 | 2023-08-04 | 엘지디스플레이 주식회사 | 표시장치, 표시패널 및 검사시스템 |
| CN110608871B (zh) * | 2019-09-20 | 2021-05-25 | 京东方科技集团股份有限公司 | 像素检测电路、显示装置及检测方法 |
| US11164897B2 (en) * | 2019-10-28 | 2021-11-02 | Sharp Kabushiki Kaisha | Display device |
| JP2021071512A (ja) * | 2019-10-29 | 2021-05-06 | 三菱電機株式会社 | 電気光学装置 |
| US11417257B2 (en) * | 2019-12-26 | 2022-08-16 | Lg Display Co., Ltd. | Display device |
| KR20210085642A (ko) | 2019-12-31 | 2021-07-08 | 엘지디스플레이 주식회사 | 표시장치 |
| CN111128063B (zh) * | 2020-01-20 | 2021-03-23 | 云谷（固安）科技有限公司 | 显示面板的测试电路、方法及显示面板 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06186586A (ja) * | 1992-12-21 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 液晶表示デバイス |
| JPH06250225A (ja) * | 1993-02-26 | 1994-09-09 | Canon Inc | 液晶表示装置及びその検査方法 |
| JPH09152629A (ja) * | 1995-09-26 | 1997-06-10 | Toshiba Corp | 液晶表示装置のアレイ基板 |
| JPH1097203A (ja) * | 1996-06-10 | 1998-04-14 | Toshiba Corp | 表示装置 |
| JPH10133214A (ja) * | 1996-10-29 | 1998-05-22 | Matsushita Electric Ind Co Ltd | 液晶表示パネル |
| JPH11338376A (ja) * | 1998-03-27 | 1999-12-10 | Sharp Corp | アクティブマトリクス型液晶表示パネル及びその検査方法 |
| JPH11352510A (ja) * | 1998-06-12 | 1999-12-24 | Toshiba Corp | 液晶表示装置およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996024123A1 (fr) | 1995-02-01 | 1996-08-08 | Seiko Epson Corporation | Affichage a cristaux liquides et ses procedes de commande et de verification |
| TW331599B (en) * | 1995-09-26 | 1998-05-11 | Toshiba Co Ltd | Array substrate for LCD and method of making same |
| TW374852B (en) * | 1996-06-10 | 1999-11-21 | Toshiba Corp | Display device |
| JP4147594B2 (ja) * | 1997-01-29 | 2008-09-10 | セイコーエプソン株式会社 | アクティブマトリクス基板、液晶表示装置および電子機器 |
| JPH10260391A (ja) * | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | 検査回路を有する液晶表示装置 |
| JP4030178B2 (ja) * | 1997-06-25 | 2008-01-09 | 東芝松下ディスプレイテクノロジー株式会社 | アクティブマトリクス型表示装置 |
| JPH1173164A (ja) * | 1997-08-29 | 1999-03-16 | Sony Corp | 液晶表示装置の駆動回路 |
| JPH11327518A (ja) * | 1998-03-19 | 1999-11-26 | Sony Corp | 液晶表示装置 |
| JP4498489B2 (ja) * | 1999-03-19 | 2010-07-07 | シャープ株式会社 | 液晶表示装置とその製造方法 |
| TW582011B (en) * | 2000-01-06 | 2004-04-01 | Toshiba Corp | Array substrate and method of inspecting the same |
-
2001
- 2001-03-30 JP JP2001101176A patent/JP4562938B2/ja not_active Expired - Lifetime
- 2001-12-18 US US10/025,044 patent/US6853364B2/en not_active Expired - Lifetime
- 2001-12-25 TW TW090132228A patent/TW550411B/zh not_active IP Right Cessation
-
2002
- 2002-01-07 KR KR1020020000694A patent/KR100772617B1/ko active IP Right Grant
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06186586A (ja) * | 1992-12-21 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 液晶表示デバイス |
| JPH06250225A (ja) * | 1993-02-26 | 1994-09-09 | Canon Inc | 液晶表示装置及びその検査方法 |
| JPH09152629A (ja) * | 1995-09-26 | 1997-06-10 | Toshiba Corp | 液晶表示装置のアレイ基板 |
| JPH1097203A (ja) * | 1996-06-10 | 1998-04-14 | Toshiba Corp | 表示装置 |
| JPH10133214A (ja) * | 1996-10-29 | 1998-05-22 | Matsushita Electric Ind Co Ltd | 液晶表示パネル |
| JPH11338376A (ja) * | 1998-03-27 | 1999-12-10 | Sharp Corp | アクティブマトリクス型液晶表示パネル及びその検査方法 |
| JPH11352510A (ja) * | 1998-06-12 | 1999-12-24 | Toshiba Corp | 液晶表示装置およびその製造方法 |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109374A1 (ja) * | 2003-06-04 | 2004-12-16 | Toshiba Matsushita Display Technology Co., Ltd. | アレイ基板の検査方法およびアレイ基板の検査装置 |
| US7633469B2 (en) | 2004-09-22 | 2009-12-15 | Seiko Epson Corporation | Electro-optical device substrate, electro-optical device, and testing method |
| JP2006153705A (ja) * | 2004-11-30 | 2006-06-15 | Yamaha Corp | 集積回路における回路ブロック試験方法 |
| JP2006309110A (ja) * | 2005-03-31 | 2006-11-09 | Toshiba Matsushita Display Technology Co Ltd | 表示装置、アレイ基板、及び表示装置の製造方法 |
| JP2006349812A (ja) * | 2005-06-14 | 2006-12-28 | Seiko Epson Corp | マザー基板、電気光学装置用基板及びその製造方法、並びに電気光学装置及び電子機器 |
| JP2007108754A (ja) * | 2005-10-12 | 2007-04-26 | Samsung Electronics Co Ltd | 表示装置及びその検査方法 |
| US8212752B2 (en) | 2005-11-30 | 2012-07-03 | Samsung Electronics Co., Ltd. | Display device and a method for testing the same |
| JP2007156469A (ja) * | 2005-11-30 | 2007-06-21 | Samsung Electronics Co Ltd | 表示装置及びその検査方法 |
| JP2008083529A (ja) * | 2006-09-28 | 2008-04-10 | Seiko Epson Corp | アクティブマトリクス基板、アクティブマトリクス基板の検査方法および電気光学装置 |
| JP2008102335A (ja) * | 2006-10-19 | 2008-05-01 | Seiko Epson Corp | アクティブマトリクス基板及び電気光学装置並びに検査方法及び電気光学装置の製造方法 |
| KR100822208B1 (ko) * | 2006-11-10 | 2008-04-17 | 삼성에스디아이 주식회사 | 점등 테스트 기능을 구비한 평판 표시장치 |
| US20160307517A1 (en) | 2012-05-31 | 2016-10-20 | Samsung Display Co., Ltd. | Display panel |
| JP2013250555A (ja) * | 2012-05-31 | 2013-12-12 | Samsung Display Co Ltd | 表示パネル |
| JP2018106184A (ja) * | 2012-05-31 | 2018-07-05 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 表示パネル |
| JP2019174810A (ja) * | 2012-05-31 | 2019-10-10 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 表示パネル |
| US10783833B2 (en) | 2012-05-31 | 2020-09-22 | Samsung Display Co., Ltd. | Display panel |
| US11282464B2 (en) | 2012-05-31 | 2022-03-22 | Samsung Display Co., Ltd. | Display panel |
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