JP4023485B2 - アクティブマトリクス基板，液晶装置および電子機器 - Google Patents

Description

本発明は、アクティブマトリクス基板，液晶装置および電子機器に関するものである。

走査線やデータ線の駆動回路（ドライバ）を基板上に形成した、ドライバ内蔵型のアクティブマトリクス基板およびこれを用いた液晶表示装置について、近年活発な研究がなされている。このようなアクティブマトリクス基板は、例えば、低温ポリシリコン技術を用いて製造される。

上述のアクティブマトリクス基板では、対向基板との間で液晶を封止する封止材が用いられ、封止材直下はデッドスペースとなっていた。
特開平５−３０７１６３号 特開平４−２８５９９４号

したがって、本発明の目的は、デッドスペースを有効利用できるアクティブマトリクス基板，液晶装置および電子機器を提供することにある。

本発明は、 アクティブマトリクス基板上の回路、例えば検査回路の少なくとも一部は、アクティブマトリクス基板の、画像表示等の本質的機能の実現に寄与しないスペースに配置されていることを特徴とする。

アクティブマトリクス基板上の回路、例えば検査回路は、少なくともその一部は、アクティブマトリクス基板の、画像表示等の本質的機能の実現に寄与しないスペース、すなわち、いわゆるデッドスペースに配置することも可能となる。よって、アクティブマトリクス基板や液晶表示装置の大型化を抑制できる。

具体的には、データ線と走査線の少なくとも一方に信号を供給する回路に含まれるトランジスタが、パネル工程における封止材に重なるように配置されていることを特徴とする。

パネル工程において、封止材により封止されるであろう位置は、アクティブマトリクス基板において必然的に生じるデッドスペースである。このスペースに検査回路を配置して、スペースの有効利用を図るものである。

次に、本発明の実施の形態について図面を参照して説明する。

（第１の実施の形態）
（１）検査システムとその動作の概要
図１は、本発明のアクティブマトリクス基板の検査方法を実行するための装置の全体構成を示す図である。

本実施の形態では、画素部のスイッチ素子が薄膜トランジスタ（ＴＦＴ）からなるアクティブマトリクス基板（以下、ＴＦＴ基板という）の検査を行う場合について説明する。

図１において、ＴＦＴ基板テスタ１００は、検査動作を統括的に制御するテストシステムコントローラ１０と、各種のタイミング信号を生成するタイミングジェネレータ２０と、検査用のデータを出力するデータジェネレータ３０と、高速のアンプおよびＡ／Ｄコンバータ５０と、そのＡ／Ｄコンバータから出力されるデータを入力として所定の解析を行うデータアナライザ５０とを有している。

また、フルオートプローバー２００は、プローバコントローラ２１０と、各種信号のインタフェースとなるＤＵＴボード２２０とを有している。

また、ＴＦＴ基板３００は、アクティブマトリクス部と、走査線ドライバ３２０と、出力オフ機能つきデジタルデータ線ドライバ（以下、単にデジタルデータ線ドライバという）３３０と、検査回路３４０とを具備している。なお、出力オフ機能とは、出力を強制的にハイインピーダンス状態にできる機能である。検査の際には、フルオートプローバのプローブ（検査端子，図１では図示されない）は、ＴＦＴ基板３００の露出している所定の端子（図１では図示されない）に接続される。

そして、テストシステムコントローラ１０の統括制御の下で、ＴＦＴ基板テスタ１００内のタイミングジェネレータ２０およびデータジェネレータ３０から、タイミング信号と検査データが出力される。これらは、フルオートプローバ２００のＤＵＴボード２２０を介してＴＦＴ基板３００に送られる。

タイミング信号は、ＴＦＴ基板３００内の走査線ドライバ３２０，デジタルデータ線ドライバ３３０，検査回路３４０にそれぞれ入力され、また、検査データはデジタルデータ線ドライバ３３０に入力される。

そして、所定の検査工程を経た後（検査動作の詳細については後述する）、検査回路３４０から、取得された検査の基礎となるアナログ信号（以下、基礎信号という）が出力され、この基礎信号は、フルオートプローバ２００内のＤＵＴボード２２０を介してＴＦＴテスタ１００に送られる。そして、ＴＦＴテスタ１０内の高速アンプ，Ａ／Ｄコンバータ５０により増幅ならびにＡ／Ｄ変換され、その変換されたデータは、データアナライザ５０に入力され、所定の解析がなされる。

（２）ＴＦＴ基板３００上に構成される回路の概要
図２に、図１に示されるＴＦＴ基板３００の具体的な構成例が示される。図１に示される検査システムを用いた検査を可能とするためには、ＴＦＴ基板３００もいくつかの要件を具備する必要がある。

つまり、デジタルデータ線ドライバが出力オフ機能（出力をハイインピーダンス状態とする機能）をもつこと、基板の状態において、各画素部に容量をもつことは必須の要件となる。

図２に示されるように、ＴＦＴ基板３００に内蔵されているデジタルデータ線ドライバ３３０は、ｍビットシフトレジスタ４００と、ｕビットのデータ入力端子（Ｄ１〜Ｄｕと、ｕ×ｍ個のスイッチＳＷ１〜ＳＷｕｍと、ｕ×ｍビットのラッチＡ（参照番号４１０）およびラッチＢ（参照番号４２０）と、ｍビットＤ／Ａコンバータ４３０とを具備する。本実施の形態では、Ｄ／Ａコンバータ４３０が出力オフ機能を有している。

また、走査線ドライバ３２０は、ｎビットシフトレジスタ３２２を具備する。

また、アクティブマトリクス部は、複数本のデータ線Ｘ１〜Ｘｍと、複数本の走査線Ｙ１〜Ｙｎと、各走査線と各データ線との交点に配置されたＴＦＴ（Ｍ１）と、蓄積容量（保持容量）Ｃ_Ｓ１とを具備する。この蓄積容量Ｃ_Ｓ１が存在することにより、基板状態での点欠陥の測定が可能となる。

なお、ＴＦＴ基板の状態では液晶容量Ｃ_ＬＣは存在しないが、図２では理解の容易を考慮して便宜上、液晶容量Ｃ_ＬＣを記載してある。また、蓄積容量Ｃ_Ｓ１の、ＴＦＴ（Ｍ１）との接続端の反対の端は共通の電位Ｖ_ＣＯＭに保持されている。

（３）具体的な構成例
（３−１）蓄積容量部の構成
図９（ａ），（ｂ）に、図２のアクティブマトリクス部の１画素の構成を示す。
図９（ａ）はレイアウト構成を示し、（ｂ）はその等価回路を示す。また、図９（ａ）におけるＡ−Ａ線に沿うデバイスの断面構造が図３０（ａ）に示されている。

図９（ａ）において、参照番号５０００，５１００は走査線を示し、参照番号５２００，５３００はデータ線を示す。また、参照番号５４００は容量線であり、参照番号５５００は画素電極である。

図３０（ａ）から明らかなように、ＴＦＴのドレインの延長部５５０５と、走査線（ゲート電極）５０００の形成工程を利用して同時に形成された容量線５４００との間にゲート絶縁膜５５１０と同じ絶縁膜５５２０が形成されており、また、容量線５４００と画素電極５５００との間に層間絶縁膜５５３０が形成されており、これらによって、蓄積容量（Ｃ_Ｓ１）５４１０が構成される。なお、参照番号５６００は開口部（光が透過する領域）であり、Ｋ１，Ｋ２はコンタクト領域である。

なお、蓄積容量（Ｃ_Ｓ１）は、図１０（ａ），（ｂ）に示すような構成によっても形成することができる。図３０（ｂ）には、図１０（ａ）のＡ−Ａ線に沿うデバイスの断面構造が示されている。

図９では容量線を別個に設けていたが、図１０では、ＴＦＴのドレインの延長部を隣接する走査線（ゲート電極）にオーバーラップさせることで蓄積容量を形成している。

つまり、図１０（ａ）および図３０（ｂ）に示すように、ポリシリコンからなるドレインの延長部５７００と隣接する走査線（ゲート電極）５１００との間にゲート絶縁膜５１２０と同じ絶縁膜５１３０が形成されており、また、隣接する走査線５１００と画素電極５５００との間に層間絶縁膜５１４０が形成されており、これらによって、蓄積容量５４２０が形成される。なお、図１０（ａ）において、図９（ａ）と同等の箇所には同一の参照番号を付してある。

（３−２）Ｄ／Ａコンバータの構成
図２のｍビットＤ／Ａコンバータ４３０としては、図１１〜図１４に示される構成のものを使用できる。

点欠陥の検査を行う際には、画素部の容量に信号を書き込んだ後にＤ／Ａコンバータの出力をオフさせることが必要となるため、図１１〜図１４のＤ／Ａコンバータはいずれも、出力オフ機能（出力をハイインピーダンス状態とする機能）を有している。以下、具体的に説明する。

容量分割方式のＤ／Ａコンバータ
図１１のＤ／Ａコンバータ４３０は、出力オフ機能つきの容量分割方式のＤ／Ａコンバータである。このコンバータは、重みづけされた容量（２進荷重容量）Ｃ１〜Ｃ８に電荷を蓄積しておき、８ビットの入力データＤ１〜Ｄ８が「１」のときに、対応するスイッチ（ＳＷ２０〜ＳＷ２８）を閉じて、各重みづけされた容量（Ｃ１〜Ｃ８）と結合容量Ｃ３０との間で電荷の移動を生じせしめ、８ビットの入力データＤ１〜Ｄ８に対応した変換電圧を出力端子Ｖ_ＯＵＴに発生させるものである。図１１中、スイッチ（ＳＷ１〜ＳＷ８）は容量Ｃ１〜Ｃ８のリセット用スイッチであり、Ｖ０はリセット電圧である。また、スイッチＣ４０は結合容量Ｃ３０のリセットスイッチである。

スイッチ制御回路６０００は、スイッチＳＷ２０〜ＳＷ２８を強制的に開状態として出力端子Ｖ_ＯＵＴをフローティング状態（ハイインピーダンス状態）とするために設けられている。

図１２に、スイッチＳＷ２０の具体的構成を示す。スイッチＳＷ２０はｎＭＯＳトランジスタＭ１０，ｐＭＯＳトランジスタＭ２０およびインバータＩＮＶ１からなるトランスファーゲートと、このトランスファーゲートに直列に接続されるｎＭＯＳトランジスタＭ３０とを具備する。スイッチ制御回路６０００は、ｎＭＯＳトランジスタＭ３０をオフさせることにより、入力データＤ１に対応した出力をハイインピーダンス状態とする。他の入力データに対応した他のスイッチについても同様に、ハイインピーダンス状態とすることができる。

なお、図１１，図１２ではスイッチ制御回路６０００を独立に設け、また、図１２ではハイインピーダンスとするための専用のトランジスタ（Ｍ３０）を設けているが、必ずしもこれに限定されるものではない。例えば、図１１，図１２において、リセット信号等を用いて入力データＤ１〜Ｄ８を強制的に「０」に固定することによって、図１１のスイッチ（ＳＷ２０）や図１２のトランスファーゲート（Ｍ１０，Ｍ２０）をオフさせて、出力をハイインピーダンス状態とすることもできる。

抵抗分割方式のＤ／Ａコンバータ
図１３に示されるＤ／Ａコンバータ４３０は、直列接続された抵抗Ｒ１〜Ｒ８の各共通接続点から得られる分圧電圧を、スイッチＳＷ１００〜ＳＷ１０８の開閉制御により選択して取り出して変換出力Ｖ_ＯＵＴを得るものである。

スイッチＳＷ１００〜ＳＷ１０８の開閉は、デコーダ７０００の出力により決定される。また、各スイッチＳＷ１００〜ＳＷ１０８（スイッチ群７１００）は、スイッチ制御回路７２００の制御によって一括して開状態となり、出力をハイインピーダンス状態とすることができるようになっている。

ＰＷＭ方式のＤ／Ａコンバータ
図１４に示されるＤ／Ａコンバータ４３０は、ＰＷＭ回路７５０２により入力データ値に対応したパルス幅のパルス信号を生成し、そのパルス幅でスイッチ７５０６のオン時間（閉じた状態となる時間）を制御し、変換出力Ｖ_ＯＵＴを得るものである。なお、参照番号７５０４はランプ波電源であり、参照番号７４００は画像データを一時的に記憶するラッチ回路である。また、スイッチ制御回路７５０８の制御により、スイッチ７５０６を強制的に開状態として出力をハイインピーダンス状態とすることが可能である。

（３−３）検査回路の構成
図２の検査回路３４０としては、図１５（ａ），（ｂ）および図１６に記載のものを使用可能である。なお、「検査回路」の意味は、検査のために使用され、データ線ドライバのようにデータ線の駆動を目的としないという意味であり、他の目的で使用される構成を含むことや回路全体を他の目的に使用することを排除するものではない。

図１５（ａ）の検査回路３４２は、データ線Ｘ１〜Ｘｍの各々に対応してＭＯＳトランジスタを用いたアナログスイッチＳＷ_Ｘ１〜ＳＷ_Ｘｍを設け、このアナログスイッチＳＷ_Ｘ１〜ＳＷ_Ｘｍを、シフトレジスタ７６００の出力により点順次方式で走査し、出力端子Ｔ_ＯＵＴから検査の基礎となる基礎信号を順次に得るものである。基礎信号は、フルオートプローバ２００内のＤＵＴボード２２０に送られるようになっている。

図１５（ｂ）では、シフトレジスタ７６０２の１出力で２個のアナログスイッチ（ＳＷ_Ｘ１〜ＳＷ_Ｘｍ）を駆動するようにしたものであり、基本的には、点順次走査方式を採用している点で図１５（ａ）と共通する。２個のアナログスイッチを同時駆動するので、シフトレジスタのビット数（段数）はｍ／２ビットで済む。また、基礎信号は、２つの端子Ｔ_ＯＵＴ１，Ｔ_ＯＵＴ２から得られる。

図１６の検査回路３４２では点順次走査とは異なる方式を採用している。 つまり、ｍ個のアナログスイッチＳＷ_Ｘ１〜ＳＷ_Ｘｍを駆動する場合に、ｐ個のアナログスイッチを一括して駆動し、その駆動をｑ回繰り返しすことにより、合計でｍ個（ｍ＝ｐ×ｑ）のアナログスイッチの駆動を実現する方式である。

スイッチ制御回路７３００は、制御線Ｇ１〜Ｇｑを順次にオンさせ、各制御線が１回オンする毎に、出力線Ｌ１〜Ｌｐの各々から同時に基礎信号が得られる。

以上説明した検査回路は、いずれもデータ線のドライブ能力を必要とせず、また、画像表示のための高速駆動といった要求もないために、トランジスタサイズは小さくてよく、基本的には、動作可能な最低限の能力さえもっていればよい。したがって、占有面積を極めて小さくでき、ＴＦＴ基板上に形成することが可能となる。

図３には、Ｄ／Ａコンバータ４３０を点順次駆動も可能なドライバとした場合の、そのＤ／Ａコンバータの出力段のＭＯＳトランジスタのサイズと、検査回路３４２を構成するＭＯＳトランジスタのサイズとを比較して示す図である。

すなわち、点順次駆動も可能なＤ／Ａコンバータ４３０を構成するＭＯＳトランジスタＭ_２００のチャネル幅（Ｗ）は少なくとも１０００μｍ以上必要であり、これに対し、検査回路３４２を構成するＭＯＳトランジスタＭ_３００のチャネル幅（Ｗ）は、１００μｍ以下でよい。つまり、検査回路のトランジスタのサイズは、１／１０以下でよい。

このようにトランジスタのサイズが小さく、占有面積が少なくてすむため、検査回路３４２の少なくとも一部は、ＴＦＴ基板の、画像表示等の本質的機能の実現に寄与しないスペース、すなわち、いわゆるデッドスペースに配置することも可能となる。よって、ＴＦＴ基板や液晶表示装置の大型化を抑制できる。

例えば、検査回路３４２は、図４に示すように、ＴＦＴ基板のパネル工程における封止材（シール材）による封止位置に配置することができる。図４では、理解の容易のために完成した液晶表示装置の断面構成を描いてある。

図４において、参照番号５００はガラス基板であり、参照番号５１０はＳｉＯ_２膜であり、参照番号５２０はゲート絶縁膜であり、参照番号５３０，５４０は層間絶縁膜であり、参照番号５２２，５２４はソース・ドレイン層であり、参照番号５２６はゲート電極である。

検査回路を構成するＭＯＳトランジスタＭ_３００は、封止材（シール材）５５０による封止領域Ａ１に配置されている。封止材による封止位置は、アクティブマトリクス基板において必然的に生じるデッドスペースであり、このスペースに検査回路を配置することにより、スペースの有効活用を図ることができる。

なお、図４中、参照番号５６０は対向基板であり、参照番号５７０，５７２は配向膜であり、参照番号５７４は液晶である。

（４）ＴＦＴ基板の検査手順
（４−１）概要
ＴＦＴ基板の検査は、図５に示されるように、大別して、信号線の断線検出ならびにＤ／Ａコンバータの出力検査工程（予備的検査工程，ステップ６００）と、点欠陥の検査工程（ステップ６１０）とに分かれる。

信号線の断線検出ならびにＤ／Ａコンバータの出力検査（ステップ６００）は、デジタルデータ線ドライバに対向して検査回路を設けるという、本実施の形態のアクティブマトリクス基板（図１，図２）の基本的構成により可能となる検査であり、図１，図２に示されるデジタルデータ線ドライバ３３０の全出力をオンさせ、検査回路３４０によりその出力を受信することにより、原則的に１回のスキャンで容易に検査することができる。

例えば、データ線を介してデータ線ドライバの出力信号が何も伝達されてこない場合には、データ線が断線しているかデータ線ドライバ自体に欠陥があることになる。点欠陥の検査工程（ステップ６１０）については後述する。

（４−２）具体的な検査手順
図６に具体的な検査手順の例を示す。

図６のフローチャートでは、検査時間の短いものから順に検査するという方式を採用し、かつ必要な全ての工程について検査をするようにしている。但し、これに限定されるものではなく、不良が発見された時点で以後の検査を中止することも可能である。

以下、図６の検査手順について順をおって説明する。

まず、未検査ＴＦＴ基板の有無を調べ（ステップ７００）、未検査ＴＦＴ基板が有る場合にはその基板を図１のシステムにアラインメント（装着）し（ステップ７１０）、図１のフルオートプローバ２２０によるプロービングを行う（ステップ７２０）。

そして、まず、ドライバ消費電流の測定を行う（ステップ７３０）。このステップでは、データ線，走査線ドライバ（および検査回路）の供給電源に流れる消費電流が正常の範囲にあるかどうかを判定する。電源間に短絡があると、過大な電流が流れるので、これにより判定が可能である。

次に、走査線ドライバのエンドパルスの測定を行う（ステップ７４０）。つまり、シフトレジスタの初段にパルスを入力し、そのパルスが所定のタイミングで最終段から出力されるかを判定する。デジタル信号であるので瞬時に判定可能である。

次に、データ線ドライバのエンドパルスを、走査線ドライバの場合と同様に測定する（ステップ７５０）。

次に、データ線（信号線）および走査線の短絡検査を実行する（ステップ７６０）。

つまり、走査ドライバの全出力をハイレベルとし、検査回路の各スイッチもオン状態として、走査線ドライバから検査回路に流れる電流を測定する。もし、配線間に短絡があると、過大な電流が流れることになる。

次に、データ線（信号線）および走査線の断線検査を実行する（ステップ７７０）。

つまり、デジタルドライバの全出力をハイレベルとし、検査回路のスイッチを順番に閉じて電流の変化を検出する。もし断線があると、流れる電流が減少するので判別が可能である。

次に、Ｄ／Ａコンバータの出力測定を行う（ステップ７８０）。

点欠陥の検査を行う前に、Ｄ／Ａコンバータの全出力についての検査を行うものである。この検査では、その精度を高めるために、白，黒，中間調といった複数階調の信号について出力レベルが適正か否かを調べるのが望ましい。

具体的には、設定されたレベルの電圧を全データ線（信号線）に出力し、一定時間後にＤ／Ａコンバータの出力をハイインピーダンス状態とし、検査回路を用いて各データ線（信号線）の電圧を検出する。

次に、点欠陥の測定を行う（ステップ７９０）。

この点欠陥の測定は、より具体的には、図７に示されるような手順により行われる。すなわち、まず、デジタルデータ線ドライバの全出力をオンさせて、設定されたレベルの電圧を全データ線（信号線）に出力させて、画素部の蓄積容量に信号を書き込む（ステップ９００）。次に、デジタルデータ線ドライバのＤ／Ａコンバータの出力をハイインピーダンス状態とする（ステップ９１０）。次に、検査回路のスイッチを閉じた状態で走査線を一本ずつ選択し、１画素分ずつの電位の変動量を検出する（ステップ９２０）。そして、必要に応じて、複数回の検出（ステップ９３０）や、書き込み条件を異ならせての検出（ステップ９４０）を実行する。

以上の各ステップにおいて、異常（不良）が発見された場合には、必要に応じて、不良アドレスの検出を行い、良否判定の際の基礎データとする（図６のステップ８００）。

以上のステップにより、検査の基礎となる基礎データが得られたので、最後に、基礎データに基づき、総合的に良否判定を行う（図６のステップ８１０）。

良否判定は例えば、図８に示されるように、基礎データのＴＦＴ基板面における二次元的分布を考察し、周囲に対して極端に異なる数値を示す箇所（特異点）がないかどうかを調べたり（ステップ９６０）、サンプルデータとの比較により異常を調べること（ステップ９７０）等により、総合的に判断される。

そして、以上の検査工程を、他の未検査チップについて順次に行っていく（図６のステップ８２０，８３０）。

このように、本実施の形態によれば、デジタルデータ線ドライバを搭載したアクティブマトリクス基板の良品検査を、短時間で高精度に行うことができる。

（第２の実施の形態）
図１７を用いて、本発明の第２の実施の形態について説明する。

本実施の形態の特徴は、デジタルデータ線ドライバおよび検査回路を上下に２分割して配置し、しかも、上下に分割された各回路が互いに入り組んで配置されてコンパクトな構成となっていることである。

つまり、図１７に明示されるとおり、デジタルデータ線ドライバは、第１のドライバ８０００Ａと第２のドライバ８０００Ｂに２分割されている。データ線ドライバ自体の構成は図２と同じであるが、２分割されたことにより、各ドライバのビット数は図２の場合の１／２となっている。

また、検査回路も、第１の回路８１００Ａと第２の回路８１００Ｂとに２分割されている。そして、第１の回路８１００Ａは、偶数番のデータ線（Ｘ２，Ｘ４・・・Ｘｍ）に接続されており、第２の回路８１００Ｂは、奇数番のデータ線（Ｘ１，Ｘ３・・・Ｘｍ−１）に接続されている。図１７中、参照番号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓｍ，Ｓｍ−１はアナログスイッチを示し、参照番号８１０２，８１０４はシフトレジスタの１段分の構成を示す。

本実施の形態のように、ドライバや検査回路を分割することにより、以下の種々の効果を得ることができる。

すなわち、ドライバや検査回路を分割したことにより、各回路を構成する素子数が１／２となり、それだけ占有面積が減り、また余裕をもった素子の配置が可能となる。

さらに、シフトレジスタの段数が半分となることにより動作周波数も１／２にでき、回路設計上有利である。

さらに、回路の分割は、回路を画素部の周囲に均等に配置できることにつながり、これにより、デッドスペースの有効利用が可能となる。例えば、図４で説明した封止材（シール材）直下のデッドスペースを活用する際に有利となる。

つまり、封止材（シール材）は基板に余分な応力を与えないように、基板面のの周囲に均等の幅で接するように設けられるものであり、したがって、回路が分割され、しかも各回路の素子数が低減されていることは、封止材の直下のデッドスペースの利用効率を高めるのに役立つからである。

特に、検査回路の素子サイズはドライバの素子サイズより小さいので、検査回路の分割によって、さらに省スペースとなり、レイアウト設計上有利である。

図１９にアクティブマトリクス基板（ＴＦＴ基板上）における、検査回路等の配置例を示す。なお、図１９にはアクティブマトリクス基板上におけるドライバ等のレイアウトのみならず、そのＴＦＴ基板を用いて製造された液晶パネルの縦断面および横断面も併せて示してある。

図１９において、参照番号９１００はアクティブマトリクス基板（ＴＦＴ基板）であり、参照番号８０００Ａ，８０００Ｂは、デジタルデータ線ドライバおよび検査回路であり、参照番号３２０は走査線ドライバである。また、参照番号８３００は遮光パターンを示し、そのパターンの内部がアクティブマトリクス部（画素部）である。また、参照番号８４００は実装端子部であり、参照番号９２００は封止材（シール材）であり、参照番号５７４は液晶であり、参照番号９０００は対向基板（カラーフィルタ基板）である。

図１９から明らかなように、走査線ドライバ，データ線ドライバならびに検査回路はいずれもアクティブマトリクス基板の周囲のデッドスペースを有効に利用して配置されている。したがって、封止材による封止位置のデッドスペースを有効に活用するのに適している。

図１９に示されるは液晶パネル（アクティブマトリクス基板９１００）は、例えば、図１８に示されるような切断工程を経て製造される。

つまり、図１８では、アクティブマトリクス基板（ＴＦＴ基板）９１００と対向基板（カラーフィルタ基板）９０００とを大判張り合わせ方式により張り合わせた後、切断して６個のパネルを製造する。図１８中、１点鎖線で示す切断線（Ｌ１０，Ｌ１１，Ｌ３０，Ｌ３１，Ｌ３２，Ｌ３３）は、アクティブマトリクス基板と対向基板とを同時に切断する線である。また、点線で示される切断線（Ｌ２０，Ｌ２１，は対向基板のみを切断する線である。

（第３の実施の形態）
本実施の形態では、図２０〜図２６を用いて、アクティブマトリクス基板上に薄膜トランジスタ（ＴＦＴ）を製造する方法（低温ポリシリコン技術を用いた製造方法）について説明する。

なお、図２０〜図２６の製造プロセスでは、容量（コンデンサ）も併せて製造することにしている。したがって、このプロセスは、検査回路やドライバのシフトレジスタ等の製造のみならず、図１１の容量分割方式のＤ／Ａ変換器を製造する場合にも使用できるものである。

工程１
まず、図２０に示すように基板４０００上にバッファ層４１００を設け、そのバッファ層４１００上にアモルファスシリコン層４２００を形成する。

工程２
次に、図２１に示すように、アモルファスシリコン層４２００の全面にレーザー光を照射してアニールを施すことによりアモルファスシリコンを多結晶化し、多結晶シリコン層４２２０を形成する。

工程３
次に、図２２に示すように多結晶シリコン層４２２０をパターニングして、アイランド領域４２３０，４２４０，４２５０を形成する。アイランド領域４２３０，４２４０は、ＭＯＳトランジスタの能動領域（ソース，ドレイン）が形成される層である。また、アイランド領域４２５０は、薄膜容量の一極となる層である。

工程４
次に、図２３に示すように、マスク層４３００を形成し、アイランド領域４２５０のみにリン（Ｐ）イオンを打ち込み、低抵抗化する。

工程５
次に、図２４に示すように、ゲート絶縁膜４４００を形成し、そのゲート絶縁膜上にＴａＮ層４５００，４５１０，４５２０を形成する。ＴａＮ層４５００，４５１０はＭＯＳトランジスタのゲートとなる層であり、ＴａＮ層４５２０は薄膜容量の他極となる層である。その後、マスク層４６００を形成し、ゲートＴａＮ層４５００をマスクとして、セルフアラインでリン（Ｐ）をイオン打ち込みし、ｎ型のソース層４２３１，ドレイン層４２３２を形成する。

工程６
次に、図２５に示すように、マスク層４７００ａ，４７００ｂを形成し、ゲートＴａＮ層４５１０をマスクとして、セルフアラインでボロン（Ｂ）をイオン打ち込みし、ｐ型のソース層４２４１，ドレイン層４２４２を形成する。

工程７
その後、図２６に示すように、層間絶縁膜４８００を形成し、その層間絶縁膜にコンタクトホールを形成した後、ＩＴＯやＡｌからなる電極層４９００，４９１０，４９２０，４９３０を形成する。なお、図２６では図示されないが、ＴａＮ層４５００，４５１０，４５２０や多結晶シリコン層４２５０にもコンタクトホールを介して電極が接続される。これにより、ｎチャネルＴＦＴ，ｐチャネルＴＦＴおよびＭＯＳ容量が完成する。

以上のべたような、工程を共通化した製造プロセスを用いることにより製造が容易化され、コスト面でも有利となる。また、ポリシリコンはアモルファスシリコンに比べてキャリアの移動度が格段に大きいので高速動作が可能であり、回路の高速化の面で有利である。

そして、上述の検査方法を用いて良品判定を確実に行うため、完成した製品の信頼度も極めて高くでき、したがって、高品質の製品の市場への投入が可能となる。

なお、上述の製造プロセスでは低温ポリシリコンＴＦＴ技術を用いているが、製造方法は必ずしもこれに限定されるものではない。例えば、回路の所定の動作速度が保証されれば、アモルファスシリコンを用いたプロセスも使用可能である。また、画素部のスイッチング素子としては、ＴＦＴの他に、ＭＩＭのような２端子素子も使用できる。

（第４の実施の形態）
本実施の形態では、本発明のアクティブマトリクス基板を用いて製造された液晶パネルや、そのパネル等を用いた電子機器の例について説明する。いずれも高品質の装置である。

（１）液晶表示装置（図２７）
液晶表示装置は、例えば、図２７に示すように、バックライト２０００，偏光板２２００，ＴＦＴ基板２３００と、液晶２４００と、対向基板（カラーフィルタ基板）２５００と、偏光板２６００とからなる。本実施の形態では、上述のとおり、ＴＦＴ基板１３００上に駆動回路２３１０（ならびに検査回路）を形成している。

（２）パーソナルコンピュータ（図２８）
図２８に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。

（３）液晶プロジェクタ（図２９）
図２９に示される液晶プロジェクタ１１００は、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。

図２９において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。

その他、本発明を適用可能な電子機器としては、エンジニアリング・ワークステーション（ＥＷＳ）、ページャあるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。

本発明のアクティブマトリクス基板の検査方法の一例を実行するための装置の全体構成を示す図である。 本発明のアクティブマトリクス基板に実装されている回路の構成例を示す図である。 図２におけるＤ／Ａコンバータを構成するトランジスタのサイズと、検査回路を構成するトランジスタのサイズとを模式的に比較して示す図である。 検査回路を封止材の下に配置した例を示す、液晶表示装置の要部の断面図である。 本発明のアクティブマトリクス基板の検査方法の一実施例の、概要を示すフローチャートである。 本発明のアクティブマトリクス基板の検査方法の一実施例の、より具体的な内容を説明するためのフローチャートである。 図６中の、点欠陥測定の内容をより具体的に示すフローチャートである。 図６中の、要否判定の内容をより具体的に示すフローチャートである。 （ａ）はアクティブマトリクス部の一画素の構成の一例を示す平面図であり、（ｂ）は（ａ）の等価回路図である。 （ａ）はアクティブマトリクス部の一画素の構成の他の例を示す平面図であり、（ｂ）は（ａ）の等価回路図である。 本発明で使用可能な容量分割方式のＤ／Ａコンバータの構成例の概要を説明するための図である。 図１１の容量分割方式のＤ／Ａコンバータの要部の回路構成例を示す図である。 本発明で使用可能な抵抗分割方式のＤ／Ａコンバータの構成例の概要を説明するための図である。 本発明で使用可能なＰＷＭ方式のＤ／Ａコンバータの構成例の概要を説明するための図である。 （ａ），（ｂ）はそれぞれ、図１，図２に示される検査回路の一例の概要を説明するための図である。 図１，図２に示される検査回路の構成の他の例の概要を説明するための図である。 本発明のアクティブマトリクス基板に実装される回路の他の構成例を示す図である。 アクティブマトリクス基板の製造のためにガラス基板を切断する場合の位置を示す図である。 走査線駆動回路，データ線駆動回路，検査回路等のレイアウトの一例を示す図である。 本発明のアクティブマトリクス基板の製造方法の一例の、第１の工程を示す図である。 本発明のアクティブマトリクス基板の製造方法の一例の、第２の工程を示す図である。 本発明のアクティブマトリクス基板の製造方法の一例の、第３の工程を示す図である。 本発明のアクティブマトリクス基板の製造方法の一例の、第４の工程を示す図である。 本発明のアクティブマトリクス基板の製造方法の一例の、第５の工程を示す図である。 本発明のアクティブマトリクス基板の製造方法の一例の、第６の工程を示す図である。 本発明のアクティブマトリクス基板の製造方法の一例の、第７の工程を示す図である。 本発明のアクティブマトリクス基板を用いた液晶表示装置の構成を示す図である。 本発明のアクティブマトリクス基板を用いた電子機器の一例（ラップトップコンピュータ）の構成を示す図である。 本発明のアクティブマトリクス基板を用いた電子機器の他の例（液晶プロジェクタ）の構成を示す図である。 （ａ）は図９（ａ）に示されるデバイスのＡ−Ａ線に沿う断面構造を示す図であり、（ｂ）は図１０（ａ）に示されるデバイスのＡ−Ａ線に沿う断面構造を示す図である。

符号の説明

１０ テストシステムコントローラ、 ２０ タイミングジェネレータ、
３０ データジェネレータ、 ４０ 高速アンプ，Ａ／Ｄコンバータ、
１００ アクティブマトリクス基板テスタ、 ２００ フルオートプローバ
２１０ プローバコントローラ、 ２２０ ＤＵＴボード、
３００ アクティブマトリクス基板、 ３１０ アクティブマトリクス部、
３２０ 走査線ドライバ、 ３３０ 出力オフ機能付きデジタルデータ線ドライバ
３４０ 検査回路

Claims (5)

1. 対向する第１辺及び第２辺を有する矩形の基板と、
   前記基板上の走査線と、
   前記基板上のデータ線と、
   前記走査線と前記データ線の交差に対応して設けられた画素と、
   前記基板上に配置され、前記データ線を介して前記画素に信号を供給するデジタルデータ線ドライバと、
   検査回路と、
   を有し、
   前記デジタルデータ線ドライバは、各々が少なくともシフトレジスタ、ラッチ回路及びＤ／Ａコンバータを含む第１のデジタルドライバと第２のデジタルドライバとに分割され、
   前記検査回路は、第１の検査回路と第２の検査回路とに分割され、
   前記第１のデジタルドライバと前記第１の検査回路とは、前記第１辺に沿って配置される封止材の下方領域を含む、前記基板上において画像表示に寄与しない前記第１辺に沿った第１領域に配置され、
   前記第２のデジタルドライバと前記第２の検査回路とは、前記データ線を挟んで前記第１領域と対峙する領域であって、前記第２辺に沿って配置される封止材の下方領域を含む、前記基板上において画像表示に寄与しない前記第２辺に沿った第２領域に配置されることを特徴とするアクティブマトリクス基板。
2. 請求項１に記載のアクティブマトリクス基板において、
   前記第１及び前記第２の検査回路をそれぞれ構成するトランジスタのサイズは、前記Ｄ／Ａコンバータを構成するトランジスタのサイズよりも小さいことを特徴とするアクティブマトリクス基板。
3. 請求項１又は２に記載のアクティブマトリクス基板において、
   前記走査線に走査信号を供給する、シフトレジスタを含む走査線ドライバをさらに含み、
   前記走査線ドライバは、前記基板の前記第１辺及び前記第２辺に隣接する第３辺に沿って配置される封止材の下方領域を含む、前記基板上において画像表示に寄与しない前記第３辺に沿った第３領域に配置されることを特徴とするアクティブマトリクス基板。
4. 請求項１乃至３のいずれかに記載のアクティブマトリクス基板を含む液晶装置。
5. 請求項４に記載の液晶装置を用いて構成された電子機器。

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