JP2006153705A

JP2006153705A - 集積回路における回路ブロック試験方法

Info

Publication number: JP2006153705A
Application number: JP2004346056A
Authority: JP
Inventors: Shigeki Tanabe; 重樹田辺
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2006-06-15

Abstract

【課題】短時間でテストを行うことができる集積回路における回路ブロック試験方法を提供する。
【解決手段】予め集積回路１１内に、各アナログ回路１２〜１４の試験対象点の電圧を対応する周波数の交流信号に変換する電圧−周波数変換回路１５〜１７と、各電圧−周波数変換回路１５〜１７の出力を混合して端子１９へ出力する混合回路１８とを作成しておく。テスト時には、アナログ回路１２〜１４へ試験信号を加え、集積回路１１の端子１９から出力される交流信号をＡＤＣ２４においてディジタルデータに変換し、ＤＳＰ２６において、上記ディジタルデータに対し高速フーリエ変換演算を行って交流信号に含まれる周波数成分を検出する。そして、制御部２８において、周波数成分を基準値と比較することによってアナログ回路１２〜１４の良否を判定する。
【選択図】図１

Description

本発明は、集積回路中に作成された複数の回路ブロックの試験方法に関する。

ＬＳＩ（大規模集積回路）のテスト工程においては、ＬＳＩ内に作成された回路ブロックにテスト信号を加え、回路ブロックから正しい出力信号が得られるかどうかをテスタによってチェックする。図４は、従来のＬＳＩのテスト方法を示す図である。図において、符号２〜４はＬＳＩ・１内に作成されたアナログ回路である。５はＬＳＩ・１内に、テストのための作成されたセレクタ５であり、このセレクタ５にアナログ回路２〜４の各出力が接続されている。また、セレクタ５の出力がピン６に接続されている。そして、ＩＣテスタ７のテスト信号発生部８からアナログ回路２〜４へそれぞれテスト信号を加え、その時の各アナログ回路２〜４の出力信号をセレクタ５によって順次切り換えてピン６へ出力させる。そして、ピン６に得られる信号をＩＣテスタ７の電圧測定部９において測定し、測定結果をスレショルドレベルと比較することによってアナログ回路２〜４の良否を判定する。
なお、従来の集積回路の試験装置として特許文献１に記載されるものが知られている。
特開2000-266822号公報

ところで、一般にＩＣテスタにおける電圧測定は時間がかかる問題がある。このため、図４に示すように、多数あるアナログ回路の出力電圧をセレクタによって１つずつ取り出して電圧測定を行うと、測定に多くの時間がかかってしまう欠点がある。また、セレクタを使用せず、アナログ回路の各出力をそれぞれピン（端子）へ出力しておくことも可能であるが、この場合、その分のピン数が必要となり、また、テスタ側に多くのピンの電圧を同時に測定する機能が無ければ、やはりシリアルに１ピンずつ測定することになり、時間がかかってしまう。

本発明は上記事情を考慮してなされたもので、その目的は、短時間でテストを行うことができる集積回路における回路ブロック試験方法を提供することにある。

この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、集積回路内に作成された複数の回路ブロックを試験する回路ブロック試験方法において、予め集積回路内に、各回路ブロックの試験対象点の電圧を対応する周波数の交流信号に変換する電圧−周波数変換回路と、各電圧−周波数変換回路の出力を混合して端子へ出力する混合回路とを設ける第１のステップと、前記回路ブロックへ試験信号を加える第２のステップと、前記集積回路の端子から出力される交流信号に含まれる周波数成分を検出する第３のステップと、前記周波数成分を基準値と比較することによって前記回路ブロックの良否を判定する第４のステップとを有することを特徴とする集積回路における回路ブロックの試験方法である。

請求項２に記載の発明は、請求項１に記載の集積回路における回路ブロックの試験方法において、前記第３のステップは、前記集積回路の端子から出力される交流信号をディジタルデータに変換し、前記ディジタルデータに対し高速フーリエ変換演算を行って前記交流信号に含まれる周波数成分を検出する処理であることを特徴とする。

請求項３に記載の発明は、集積回路内に作成された複数の回路ブロックを試験する回路ブロック試験装置において、予め前記集積回路内に作成された回路であって、前記各回路ブロックの試験対象点の電圧を対応する周波数の交流信号に変換する電圧−周波数変換回路と、予め前記集積回路内に作成された回路であって、前記各電圧−周波数変換回路の出力を混合して端子へ出力する混合回路と、前記各回路ブロックへ試験信号を加える試験信号発生部と、前記集積回路の端子から出力される交流信号に含まれる周波数成分を検出する周波数成分検出手段と、前記周波数成分検出手段によって検出された周波数成分を基準値と比較することによって前記回路ブロックの良否を判定する良否判定手段とを具備することを特徴とする集積回路の回路ブロック試験装置である。

請求項４に記載の発明は、請求項３に記載の集積回路の回路ブロック試験装置において、前記周波数成分検出手段は、前記集積回路の端子から出力される交流信号をディジタルデータに変換するアナログ−ディジタル変換回路と、前記ディジタルデータを一時記憶するメモリと、前記メモリ内のディジタルデータを読み出し、高速フーリエ変換演算を行って前記交流信号に含まれる周波数成分を検出する検出手段とを具備することを特徴とする。

この発明によれば、複数の被試験回路ブロックの試験対象点の電圧を、端子の信号の周波数成分の検出によって一時にチェックすることができる。これにより、従来のように１ブロックづつ順次チェックする場合に比較し、短時間でテストを行うことができる効果が得られる。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態による回路ブロック試験方法を適用したＬＳＩ・１１およびテスタ（試験装置）１２の構成を示すブロック図である。ＬＳＩ・１１において、１２〜１４は被試験回路であるアナログ回路である。１５〜１７はそれぞれアナログ回路１２〜１４のテストのために設けられたＶＦ変換回路であり、アナログ回路１２〜１４の各出力電圧を、対応する周波数の交流信号に変換して出力する。１８はミキサーであり、ＶＦ変換回路１５〜１７の各出力を混合し、ピン１９へ出力する。

テスタ１２において、２１は入力回路であり、ＬＳＩ・１１のピン１９に得られる信号を受信してアンプ２２へ出力する。アンプ２２は入力回路２１を介して受信した信号を増幅してＬＰＦ（ローパスフィルタ）２３へ出力する。ＬＰＦ２３はアンプ２２の出力の高周波成分を除去し、ＡＤＣ（アナログ／ディジタルコンバータ）２４へ出力する。ＡＤＣ２４はＬＰＦ２３の出力をディジタルデータに変換し、メモリ２５に書き込む。ＤＳＰ（Digital Signal Processor）２６はメモリ２５から上述したディジタルデータを読み出し、ＦＦＴ（高速フーリエ変換）演算処理によってピン１９の信号の周波数成分を検出し、検出結果を制御部２８へ出力する。

テスト信号発生部２７は、制御部２８からの指示を受けてテスト信号を生成し、アナログ回路１２〜１４へ出力する。制御部２８は、上述した各部を制御すると共に、ＤＳＰ２６から出力される周波数成分の検出結果に基づいてアナログ回路１２〜１４の良否判定を行う。キーボード３０は、操作者がテスト用のデータやテストスタート指示を入力するためのものである。表示部３１は制御部２８から出力されるテスト結果を表示する。

次に、上述した実施形態の動作を図２に示すフローチャートを参照して説明する。
まず、テスタ１２からＬＳＩ・１１への電源をオンとし、ＬＳＩ・１１を動作状態とする（ステップＳ１）。次に、テスト信号発生回路２７から測定対象のアナログ回路１２〜１４へテスト信号を出力して各アナログ回路１２〜１４を所望の測定状態とする（ステップＳ２）。次に、ＶＦ変換回路１５〜１７が各々アナログ回路１２〜１４から出力される電圧を、対応する周波数の交流信号に変換し、ミキサー１８へ出力する（ステップＳ３）。ミキサー１８は、各ＶＦ変換回路１５〜１７の出力をミキシングし、ピン１９へ出力する（ステップＳ４）。次に、ピン１９から出力された信号がテスタ１２に入力され、ディジタルデータに変換され、ＤＳＰ２６においてＦＦＴ演算が行われる。そして、ＦＦＴ演算の結果得られたピン１９の信号の周波数成分が制御部２８へ出力される（ステップＳ５）。次に、制御部２８が、ＤＳＰ２６から出力された各周波数成分を予め設定されているスレショルドレベルと比較することによって、アナログ回路１２〜１４の良否を判定し、その結果を表示部３１に表示する（ステップＳ６）。

図３はＤＳＰ２６によるＦＦＴ演算の結果と、制御部２８による良否判定を示す図である。図３（ａ）において、曲線Ｌ１はＦＦＴ演算によって得られた周波数成分の一例であり、直線ＳＬはスレショルドレベルを示している。アナログ回路１２〜１４のテストにおける良品の出力電圧は予め分かっており、従って、アナログ回路１２〜１４が良品の場合のＶＦ変換回路１５〜１７の出力周波数も予め分かっている。したがって、図３（ａ）の曲線Ｌ１において、スレショルドレベルを超える周波数成分がどの周波数の位置に表れるかを調べれば、アナログ回路１２〜１４の各々が良品であるか否かを一時に判定することができる。図３（ａ）はアナログ回路１２〜１４に対応する３つの周波数においてＦＦＴ演算の結果がスレショルドレベルを超えており、したがって、全てが良品であることを示している。一方、（ｂ）は１つの周波数においてＦＦＴ演算の結果がスレショルドレベルを超えておらず、１回路が不良品であることを示している。

この発明は、ＬＳＩのテスト装置等に用いられる。

この発明の一実施形態による回路ブロック試験方法を適用したＬＳＩ・１１およびテスタ１２の構成を示すブロック図である。同実施形態による方法を説明するためのフローチャートである。テスタ１２の判定処理を説明するための図である。従来の回路ブロック試験方法を適用したＬＳＩおよびテスタを示すブロック図である。

符号の説明

１２〜１４…アナログ回路、１５〜１７…ＶＦ変換回路、１８…ミキサー、１９…ピン、２４…ＡＤＣ、２５…メモリ、２６…ＤＳＰ、２８…制御部。

Claims

集積回路内に作成された複数の回路ブロックを試験する回路ブロック試験方法において、
予め集積回路内に、各回路ブロックの試験対象点の電圧を対応する周波数の交流信号に変換する電圧−周波数変換回路と、各電圧−周波数変換回路の出力を混合して端子へ出力する混合回路とを設ける第１のステップと、
前記回路ブロックへ試験信号を加える第２のステップと、
前記集積回路の端子から出力される交流信号に含まれる周波数成分を検出する第３のステップと、
前記周波数成分を基準値と比較することによって前記回路ブロックの良否を判定する第４のステップと、
を有することを特徴とする集積回路における回路ブロックの試験方法。
前記第３のステップは、前記集積回路の端子から出力される交流信号をディジタルデータに変換し、前記ディジタルデータに対し高速フーリエ変換演算を行って前記交流信号に含まれる周波数成分を検出する処理であることを特徴とする請求項１に記載の集積回路における回路ブロックの試験方法。
集積回路内に作成された複数の回路ブロックを試験する回路ブロック試験装置において、
予め前記集積回路内に作成された回路であって、前記各回路ブロックの試験対象点の電圧を対応する周波数の交流信号に変換する電圧−周波数変換回路と、
予め前記集積回路内に作成された回路であって、前記各電圧−周波数変換回路の出力を混合して端子へ出力する混合回路と、
前記各回路ブロックへ試験信号を加える試験信号発生部と、
前記集積回路の端子から出力される交流信号に含まれる周波数成分を検出する周波数成分検出手段と、
前記周波数成分検出手段によって検出された周波数成分を基準値と比較することによって前記回路ブロックの良否を判定する良否判定手段と、
を具備することを特徴とする集積回路の回路ブロック試験装置。
前記周波数成分検出手段は、
前記集積回路の端子から出力される交流信号をディジタルデータに変換するアナログ−ディジタル変換回路と、
前記ディジタルデータを一時記憶するメモリと、
前記メモリ内のディジタルデータを読み出し、高速フーリエ変換演算を行って前記交流信号に含まれる周波数成分を検出する検出手段と、
を具備することを特徴とする請求項３に記載の集積回路の回路ブロック試験装置。