JP2006138844A - Ｉｃテスタ - Google Patents

Abstract

【課題】試験時間を短縮できるＩＣテスタを実現することを目的にする。
【解決手段】本発明は、多段階電圧を出力する被試験対象を試験するＩＣテスタに改良を加えたものである。本装置は、被試験対象の出力を入力するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力を格納するメモリと、Ａ／Ｄ変換器の出力と比較電圧データとを比較するデジタルコンパレータとを備えたことを特徴とする装置である。
【選択図】図１

Description

本発明は、多段階電圧を出力する被試験対象、例えば、液晶駆動ドライバを試験するＩＣテスタに関し、試験時間を短縮できるＩＣテスタに関するものである。

ＩＣテスタは、液晶駆動ドライバに表示データを出力し、液晶駆動ドライバが出力する多段階（多階調）電圧により、液晶駆動ドライバの良否の判定を行うものである。このような装置は、例えば特許文献１，２等に記載されている。

特開２００１−１３２１８号公報 特開２００１−９９８９９号公報

以下図３を用いて説明する。図３において、被試験対象（以下ＤＵＴ）１は、例えば液晶駆動ドライバで、出力階調、出力ピン情報等の表示データ（パターンデータ）を入力し、多段階電圧を出力する。コンパレータ２，３は、ＤＵＴ１の出力を入力し、それぞれ比較電圧ＶＨ，ＶＬと比較する。ここで、比較電圧ＶＨはハイ側、比較電圧ＶＬはロウ側である。判定回路４は、コンパレータ２，３の出力を入力し、期待値と比較し、パス、フェイルを判定する。フェイルメモリ５は、判定回路４の判定結果を格納する。

このような装置の動作を以下に説明する。ＤＵＴ１が、図示しないドライバからパターンデータを入力し、多段階電圧をコンパレータ２，３に出力する。そして、コンパレータ２，３は、それぞれ比較電圧ＶＨ，ＶＬと比較し、判定回路４に出力する。判定回路４は、コンパレータ２，３の比較結果により良否の判定を行い、比較結果をフェイルメモリ５に格納する。

判定結果がフェイルになった場合、特にデバック時、ＤＵＴ１の出力値により解析する場合がある。この場合、コンパレータ２，３では、ＤＵＴ１の出力値を求める場合、パスになるまで、比較電圧を動かし、ＤＵＴ１の値を探索するので、試験時間がかかってしまう。

一方、コンパレータ２，３の代わりに、Ａ／Ｄ変換器を設け、ＤＵＴ１の出力をデジタルデータに変換して、ＤＵＴ１の出力値を得る。この場合、階調電圧が期待値かどうか判定を行う場合、演算部を設けて、演算を行っているが、演算に時間がかかり、試験時間がかかってしまう。

そこで、本発明の目的は、試験時間を短縮できるＩＣテスタを実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
多段階電圧を出力する被試験対象を試験するＩＣテスタにおいて、
前記被試験対象の出力を入力するＡ／Ｄ変換器と、
このＡ／Ｄ変換器の出力を格納するメモリと、
前記Ａ／Ｄ変換器の出力と比較電圧データとを比較するデジタルコンパレータと
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
被試験対象の出力と期待値電圧との差電圧を、Ａ／Ｄ変換器に出力する差電圧出力部と、
Ａ／Ｄ変換器の出力と前記期待値電圧のデータとを加算し、メモリに格納する加算部と
を設けたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明において、
デジタルコンパレータと期待値パターンとを比較し、パス、フェイルを判定する判定回路と、
この判定回路の少なくともフェイルを格納するフェイルメモリと
を有することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
メモリのデータにより演算を行う演算部を設けたことを特徴とするものである。
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明において、
被試験対象は液晶駆動ドライバであることを特徴とするものである。

本発明によれば、Ａ／Ｄ変換器で、被試験対象の出力をデジタルデータに変換し、デジタルコンパレータで比較、または、メモリにデジタルデータの格納を行うので、測定経路を同一にでき、経路が異なることによる測定誤差を抑制しつつ、試験時間の短縮を図ることができる。

請求項２によれば、差電圧出力部が被試験対象の出力を期待値電圧で減算し、Ａ／Ｄ変換器でデジタルデータに変換するので、高精度に試験が行えると共に、加算器により、Ａ／Ｄ変換器の出力と期待値電圧データとを加算するので、被試験対象の出力も簡単に得ることができる。

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図３と同一のものは同一符号を付し説明を省略する。

図１において、Ａ／Ｄ変換器６は、ＤＵＴ１の出力を入力する。メモリ７は、Ａ／Ｄ変換器６の出力を格納する。演算部８は、メモリ７のデータにより演算を行う。デジタルコンパレータ９，１０は、コンパレータ２，３の代わりに設けられ、Ａ／Ｄ変換器６の出力と比較電圧データとを比較し、判定回路４に出力する。

このような装置の動作を以下に説明する。ＤＵＴ１が、図示しないドライバからパターンデータを入力し、多段階電圧をＡ／Ｄ変換器６に出力する。そして、Ａ／Ｄ変換器６は、多段階電圧をデジタルデータにして、デジタルコンパレータ９，１０に出力する。デジタルコンパレータ９，１０は、それぞれ、ハイ側、ロウ側の比較電圧データと比較し、判定回路４に出力する。判定回路４は、デジタルコンパレータ９，１０の比較結果により良否の判定を行い、比較結果をフェイルメモリ５に格納する。

そして、比較結果がフェイル時に、再度、ＤＵＴ１が、図示しないドライバからパターンデータを入力し、多段階電圧をＡ／Ｄ変換器６に出力する。そして、Ａ／Ｄ変換器６は、多段階電圧をデジタルデータにして、メモリ７に格納する。そして、演算部８が、ピン間ばらつき、ＤＵＴ１のピンごとの平均値、理想階調電圧からの差分、標準偏差等の各種演算を行う。

このように、Ａ／Ｄ変換器６で、ＤＵＴ１の出力をデジタルデータに変換し、デジタルコンパレータ９，１０で比較、または、メモリ７にデジタルデータの格納を行うので、比較電圧の範囲に入っているかどうかの検査と、ＤＵＴ１の出力値を得ることができ、試験時間の短縮を図ることができる。

また、Ａ／Ｄ変換器とアナログコンパレータとを設けた構成に比較して、測定経路を同一にでき、経路が異なることによる測定誤差を抑制できる。

次に、他の実施例を図２に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。図２において、Ｄ／Ａ変換器１１は、期待値電圧データを入力する。減算器１２は差電圧出力部で、ＤＵＴ１の出力とＤ／Ａ変換器１１の期待値電圧との差電圧を出力する。アンプ１３は、減算器１２の出力を増幅し、Ａ／Ｄ変換部６に出力する。加算部１４は、Ａ／Ｄ変換器６の出力と期待値電圧データとを加算し、メモリ８に格納する。

このような装置の動作は、図１に示す装置と同様で、異なる点は、減算器１２により、ＤＵＴ１の出力から期待値電圧を減算し、アンプ１３により増幅し、Ａ／Ｄ変換器６によりデジタルデータに変換し、デジタルコンパレータ９，１０に出力する。そして、加算器１４が、Ａ／Ｄ変換器６の出力と期待値電圧データとを加算して、メモリ７に格納する。

このように、減算器１２がＤＵＴ１の出力を期待値電圧で減算し、アンプ１３で増幅し、Ａ／Ｄ変換器６でデジタルデータに変換するので、高精度に試験が行えると共に、加算器１４により、Ａ／Ｄ変換器６の出力と期待値電圧データとを加算するので、ＤＵＴ１の出力も簡単に得ることができる。

なお、本発明はこれに限定されるものではなく、演算部８を設けた構成を示したが、ＤＵＴ１の出力結果を得るのみなら、演算部８を設けない構成でもよい。しかし、Ａ／Ｄ変換器６の出力を、実際の値に変換する必要があるので、通常、演算部は必要となる。

また、デジタルコンパレータ９，１０により、比較電圧の範囲に入っているかどうかの検査を行う構成を示したが、ハイ側の比較電圧以上またはロウ側の比較電圧以下かどうかの検査を行う構成でもよい。

また、アンプ１３とＡ／Ｄ変換器６とを別々の構成で示したが一体でもよい。

また、差電圧出力部は減算器１２で示したが、期待値電圧をＤ／Ａ変換器１１で負出力させるなら、加算器でもよい。

本発明の一実施例を示した構成図である。 本発明の他の実施例を示した構成図である。 従来のＩＣテスタの構成を示した図である。

符号の説明

１ ＤＵＴ
４ 判定回路
５ フェイルメモリ
６ Ａ／Ｄ変換器
７ メモリ
８ 演算部
９，１０ デジタルコンパレータ
１１ Ｄ／Ａ変換器
１２ 減算器
１３ アンプ
１４ 加算器

Claims (5)

1. 多段階電圧を出力する被試験対象を試験するＩＣテスタにおいて、
   前記被試験対象の出力を入力するＡ／Ｄ変換器と、
   このＡ／Ｄ変換器の出力を格納するメモリと、
   前記Ａ／Ｄ変換器の出力と比較電圧データとを比較するデジタルコンパレータと
   を備えたことを特徴とするＩＣテスタ。
2. 被試験対象の出力と期待値電圧との差電圧を、Ａ／Ｄ変換器に出力する差電圧出力部と、
   Ａ／Ｄ変換器の出力と前記期待値電圧のデータとを加算し、メモリに格納する加算部と
   を設けたことを特徴とする請求項１記載のＩＣテスタ。
3. デジタルコンパレータと期待値パターンとを比較し、パス、フェイルを判定する判定回路と、
   この判定回路の少なくともフェイルを格納するフェイルメモリと
   を有することを特徴とする請求項１または２記載のＩＣテスタ。
4. メモリのデータにより演算を行う演算部を設けたことを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。
5. 被試験対象は液晶駆動ドライバであることを特徴とする請求項１〜４のいずれかに記載のＩＣテスタ。
   

Images