JP4924231B2 - 半導体試験装置 - Google Patents

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Description

本発明は、半導体試験装置に関し、詳しくは、差動信号を出力するＤＵＴの試験の改善に関するものである。
一般に半導体試験装置は、ピンエレクトロニクス部から被測定デバイス（以下ＤＵＴという）に試験パターンを印加するとともにＤＵＴの出力パターンをピンエレクトロニクス部に取り込み、これらＤＵＴの出力パターンと試験パターンに対応した期待パターンとを比較照合することによりＤＵＴの良／不良判定を行うように構成されている。
図５はシングルエンド信号を出力するように構成されたＤＵＴの試験を行うピンエレクトロニクス部の説明図であり、(Ａ）は構成例図、(Ｂ）は主要部の波形図である。ＤＵＴ１の出力信号は、同軸ケーブル２を介して、高圧側の比較電圧ＶＯＨと比較する第１のコンパレータ３と、低圧側の比較電圧ＶＯＬと比較する第２のコンパレータ４に入力されている。これら第１のコンパレータ３と第２のコンパレータ４はウィンドウコンパレータを構成するものであり、これらの比較出力は判定回路５に入力されている。判定回路５は、前述のようにＤＵＴの出力パターンと試験パターンに対応した期待パターンとを比較照合して、ＤＵＴ１の良／不良（Ｐａｓｓ／Ｆａｉｌ）判定を行う。
ところで、高速の半導体装置には、たとえばＥＣＬ型のような差動信号を出力するように構成されたものがある。図６は差動信号を出力するように構成されたＤＵＴの試験を行うピンエレクトロニクス部の説明図であり、(Ａ）は構成例図、(Ｂ），(Ｃ）は動作波形例図である。ＤＵＴ６から出力されるＰｏｓとＮｅｇの差動信号は、同軸ケーブル７，８を介して、差動コンパレータ９の各入力端子に入力されている。差動コンパレータ９の比較出力は判定回路１０に入力されている。
しかし、差動コンパレータ９は、（Ｂ）に示すように差動信号ＰｏｓとＮｅｇがクロスするタイミングは検出できるが、ＤＵＴ６から出力されるこれら差動信号ＰｏｓとＮｅｇの出力振幅レベルを測定することはできない。
すなわち、たとえば（Ｃ）に示すように一方の出力系統Ｎｅｇのレベルが変化しない異常動作状態になっていても、差動コンパレータ９は他方の出力系統Ｐｏｓのレベルが正常に変化していれば差動信号ＰｏｓとＮｅｇがクロスするタイミングを検出できるので、判定回路１０は差動コンパレータ９のタイミング検出出力に基づいてＤＵＴ６が良品であると判定してしまうことになる。
特開２０００−３０４８１８号公報
特許文献１には、差動出力を有するＤＵＴの諸特性を測定する半導体試験装置が記載されている。
本発明は、このような問題点に着目したものであり、その目的は、差動出力Ｐｏｓ／Ｎｅｇを有するＤＵＴについて、差動信号ＰｏｓとＮｅｇのレベルおよびタイミングの良否をそれぞれ判定できる半導体試験装置を提供することにある。
このような課題を達成する請求項１の発明は、
ＰｏｓとＮｅｇの差動信号を出力するＤＵＴの試験を行う半導体試験装置において、
前記差動信号に含まれる同相電圧を検出する同相電圧検出回路と、
第１の比較電圧と検出された同相電圧を加算する第１の加算器と、
第２の比較電圧と検出された同相電圧を加算する第２の加算器と、
前記第１の加算器の出力信号と前記差動信号の一方を比較する第１のコンパレータと、
前記第２の加算器の出力信号と前記差動信号の他方を比較する第２のコンパレータと、
これらコンパレータの出力信号に基づきＤＵＴの良否判定を行う判定回路、
とで構成され、
前記コンパレータの出力信号に基づき差動信号ＰｏｓとＮｅｇのいずれかが出力されない状態が識別され、
前記差動信号ＰｏｓとＮｅｇがクロスするタイミングに同期するように高精度に校正されたストローブパルスに基づいて前記各コンパレータの出力信号をラッチすることにより差動信号ＰｏｓとＮｅｇのいずれかのタイミングが不良になったことが検出されることを特徴とする。
これらにより、差動出力Ｐｏｓ／Ｎｅｇを有するＤＵＴについて、差動信号ＰｏｓとＮｅｇのレベルとタイミングの良否を個別に判定できる半導体試験装置が実現できる。
以下、本発明について、図面を用いて説明する。図１は本発明に基づく半導体試験装置の主要部の一実施例を示すブロック図であり、図６と共通する部分には同一の符号を付けている。図１において、ＤＵＴ６から出力されるＰｏｓとＮｅｇの差動信号は、同軸ケーブル７，８を介して同相電圧検出回路１１の各入力端子に入力されるとともに、コンパレータ１２，１３それぞれの一方の入力端子に入力されている。同相電圧検出回路１１の出力信号は加算器１４，１５それぞれの一方の入力端子に入力されている。
加算器１４の他方の入力端子には比較電圧ＶＯＨが入力され、加算器１４の出力信号はコンパレータ１２の他方の入力端子に入力されている。加算器１５の他方の入力端子には比較電圧ＶＯＬが入力され、加算器１５の出力信号はコンパレータ１３の他方の入力端子に入力されている。そして、これらコンパレータ１２，１３の出力信号は判定回路１６に入力されている。
図２は図１の動作を説明する波形図である。ＤＵＴ６から出力されるＰｏｓとＮｅｇの差動信号は、（Ａ）に破線で示すように同相電圧ＶＣＭを含んでいる。同相電圧検出回路１１は、これら差動信号ＰｏｓとＮｅｇを加算することにより、（Ｂ）に示すようにこれら差動信号ＰｏｓとＮｅｇに含まれる同相電圧ＶＣＭを検出する。
加算器１４は、（Ｃ）に示すように同相電圧ＶＣＭと比較電圧ＶＯＨを加算し、加算された出力信号をコンパレータ１２の他方の入力端子に入力する。
加算器１５は、（Ｄ）に示すように同相電圧ＶＣＭと比較電圧ＶＯＬを加算し、加算された出力信号をコンパレータ１３の他方の入力端子に入力する。
コンパレータ１２は、（Ｅ）に示すように差動信号の一方Ｐｏｓと加算器１４の出力信号を比較し、比較結果を判定回路１６に入力する。
コンパレータ１３は、（Ｆ）に示すように差動信号の他方Ｎｅｇと加算器１５の出力信号を比較し、比較結果を判定回路１６に入力する。
判定回路１６は、（Ｇ）に示すようにＤＵＴ６の差動信号ＰｏｓとＮｅｇがクロスするタイミングに同期するように高精度に校正されたストローブパルスＳＰでコンパレータ１２，１３の出力信号をラッチする。
図１の構成によれば、コンパレータ１２で差動信号の一方Ｐｏｓと加算器１４の出力信号を比較し、コンパレータ１３で差動信号の他方Ｎｅｇと加算器１５の出力信号を比較するので、同相電圧ＶＣＭを含むＤＵＴ６の差動信号ＰｏｓとＮｅｇの振幅レベル測定が可能になり、差動信号ＰｏｓとＮｅｇのいずれかが出力されない状態をコンパレータ１２，１３の出力信号に基づき的確に識別できる。
また、判定回路１６では、コンパレータ１２，１３の出力信号を、ＤＵＴ６の差動信号ＰｏｓとＮｅｇがクロスするタイミングに同期するように高精度に校正されたストローブパルスに基づいてラッチするので、差動信号ＰｏｓとＮｅｇのいずれかのタイミングが不良になった場合も、的確に検出できる。
図３は、同相電圧検出回路１１の具体例を示す回路図であり、演算増幅器ＯＰを用いて差動信号ＰｏｓとＮｅｇを加算するように構成されている。
図４は、同相電圧検出回路１１の他の具体例を示す回路図であり、トランジスタを用いて差動信号ＰｏｓとＮｅｇを加算するように構成されている。
なお、これら同相電圧検出回路１１の出力電圧ＶＯＵＴを測定する電圧測定器を設けることにより、ＤＵＴ６から出力される同相電圧ＶＣＭを測定することもできる。
以上説明したように、本発明によれば、ＤＵＴから出力される差動信号ＰｏｓとＮｅｇのレベルおよびタイミングの良否をそれぞれ判定できるので、不良と判定されたＤＵＴの不良解析も効率よく行うことができる。
本発明に基づく半導体試験装置の主要部の一実施例を示すブロック図である。 図１の動作を説明する波形図である。 図１の同相電圧検出回路１１の具体例を示す回路図である。 図１の同相電圧検出回路１１の他の具体例を示す回路図である。 シングルエンド信号を出力するように構成されたＤＵＴの試験を行うピンエレクトロニクス部の説明図である。 差動信号を出力するように構成されたＤＵＴの試験を行うピンエレクトロニクス部の説明図である。
符号の説明
６ ＤＵＴ
７，８ 同軸ケーブル
１１ 同相電圧検出回路
１２，１３ コンパレータ
１４，１５ 加算器
１６ 判定回路

Claims (1)

  1. ＰｏｓとＮｅｇの差動信号を出力するＤＵＴの試験を行う半導体試験装置において、
    前記差動信号に含まれる同相電圧を検出する同相電圧検出回路と、
    第１の比較電圧と検出された同相電圧を加算する第１の加算器と、
    第２の比較電圧と検出された同相電圧を加算する第２の加算器と、
    前記第１の加算器の出力信号と前記差動信号の一方を比較する第１のコンパレータと、
    前記第２の加算器の出力信号と前記差動信号の他方を比較する第２のコンパレータと、
    これらコンパレータの出力信号に基づきＤＵＴの良否判定を行う判定回路、
    とで構成され、
    前記コンパレータの出力信号に基づき差動信号ＰｏｓとＮｅｇのいずれかが出力されない状態が識別され、
    前記差動信号ＰｏｓとＮｅｇがクロスするタイミングに同期するように高精度に校正されたストローブパルスに基づいて前記各コンパレータの出力信号をラッチすることにより差動信号ＰｏｓとＮｅｇのいずれかのタイミングが不良になったことが検出されることを特徴とする半導体試験装置。
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