JP2009002812A - 半導体試験方法および半導体試験装置 - Google Patents
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Abstract
【解決手段】PosとNegの差動信号を出力するDUTの試験を行うのにあたり、前記差動信号のPosとNegの信号レベルを個別に測定して良否判定を行う半導体試験方法であり、前記差動信号に含まれる同相電圧を検出する同相電圧検出回路と、第1の比較電圧と検出された同相電圧を加算する第1の加算器と、第2の比較電圧と検出された同相電圧を加算する第2の加算器と、前記第1の加算器の出力信号と前記差動信号の一方を比較する第1のコンパレータと、前記第2の加算器の出力信号と前記差動信号の他方を比較する第2のコンパレータと、これらコンパレータの出力信号に基づきDUTの良否判定を行う判定回路とで構成される。
【選択図】 図1
Description
PosとNegの差動信号を出力するDUTの試験を行うのにあたり、
前記差動信号のPosとNegの信号レベルを個別に測定して良否判定を行うことを特徴とする半導体試験方法である。
PosとNegの差動信号を出力するDUTの試験を行う半導体試験装置であって、
前記差動信号に含まれる同相電圧を検出する同相電圧検出回路と、
第1の比較電圧と検出された同相電圧を加算する第1の加算器と、
第2の比較電圧と検出された同相電圧を加算する第2の加算器と、
前記第1の加算器の出力信号と前記差動信号の一方を比較する第1のコンパレータと、
前記第2の加算器の出力信号と前記差動信号の他方を比較する第2のコンパレータと、
これらコンパレータの出力信号に基づきDUTの良否判定を行う判定回路、
とで構成されたことを特徴とする。
7,8 同軸ケーブル
11 同相電圧検出回路
12,13 コンパレータ
14,15 加算器
16 判定回路
Claims (4)
- PosとNegの差動信号を出力するDUTの試験を行うのにあたり、
前記差動信号のPosとNegの信号レベルを個別に測定して良否判定を行うことを特徴とする半導体試験方法。 - さらに、前記差動信号のPosとNegがクロスするタイミングを個別に測定して良否判定を行うことを特徴とする請求項1記載の半導体試験方法。
- PosとNegの差動信号を出力するDUTの試験を行う半導体試験装置であって、
前記差動信号に含まれる同相電圧を検出する同相電圧検出回路と、
第1の比較電圧と検出された同相電圧を加算する第1の加算器と、
第2の比較電圧と検出された同相電圧を加算する第2の加算器と、
前記第1の加算器の出力信号と前記差動信号の一方を比較する第1のコンパレータと、
前記第2の加算器の出力信号と前記差動信号の他方を比較する第2のコンパレータと、
これらコンパレータの出力信号に基づきDUTの良否判定を行う判定回路、
とで構成されたことを特徴とする半導体試験装置。 - 前記判定回路は、前記差動信号のPosとNegがクロスするタイミングに同期したストローブパルスで前記各コンパレータの出力信号をラッチすることを特徴とする請求項3記載の半導体試験装置。
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